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JP5252913B2 - 半導体装置の製造方法およびプラズマ酸化処理方法 - Google Patents
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半導体装置の製造方法およびプラズマ酸化処理方法 Download PDF

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Description

本発明は、プラズマを用いて半導体基板を処理する工程を含む半導体装置の製造方法およびプラズマ酸化処理方法に関する。
近時、ＬＳＩの高集積化、高速化の要請からＬＳＩを構成する半導体素子のデザインルールが益々微細化されている。それにともなって、ＤＲＡＭやフラッシュメモリ等に用いられるトランジスタのゲート電極の低抵抗化が求められている。ゲート電極としては、従来ポリシリコンが用いられていたが、ポリシリコンはシート抵抗が高いという欠点があった。そのため、抵抗値が低く、シリコン酸化膜やシリコン自体との密着性、加工性に優れた金属として、タングステンなどの高融点金属あるいはそのシリサイドをポリシリコン層に積層することが提案されている。具体的には、タングステンポリサイド（ＷＳｉ／ｐｏｌｙ−Ｓｉの積層膜）や、より抵抗の低いタングステンポリメタルゲート（Ｗ／ＷＮ／ｐｏｌｙ−Ｓｉの積層構造）が注目されている。なお、タングステンポリメタルゲートのＷＮは、タングステンとポリシリコンとの反応を防止するためのバリア層（拡散防止層）である。
ところで、トランジスタのゲートは、一般にウエル、ゲート絶縁膜、ゲート電極の順に形成される。ゲート電極を形成するには、エッチング処理が施される。これにより、ゲート電極中のポリシリコン層の側面が露出するため、ゲート電極に電圧を印加すると、この露出部分で電界集中が生じ、リーク電流増大などの製品不良を引き起こす原因となる。このため、ゲート電極中のポリシリコンの露出部分を酸化して絶縁膜を形成する酸化処理を行なう必要がある。
ゲート電極側面のポリシリコン層の露出部分に絶縁膜を形成する酸化処理の方法として、これまでは８００℃以上の高温で熱酸化処理する方法が一般的に採用されてきた（例えば、特許文献１）。しかしながら、熱酸化処理を行なうと、ポリシリコン層のエッジ部が過剰に酸化される現象（バーズビーク）が発生し、平面方向に対してゲート絶縁膜の膜厚が不均一になり、超微細なデザインルールへの対応が困難になる。
また、ゲート電極のシート抵抗を低減するために使用されるタングステンは約３００℃、タングステンシリサイドは約４００℃を超えると急速に酸化されることから、８００℃を超える高温で熱酸化処理を行なうと、金属層が酸化されるという問題も生じる。
特開２０００−２６９４９６号公報（特許請求の範囲など）
上記のような熱酸化処理の問題を解決するため、プラズマ密度が高く低電子温度プラズマによる低温処理が可能なＲＬＳＡ（Radial Line Slot Antenna）マイクロ波プラズマを利用したプラズマ処理装置を、タングステンポリサイドやタングステンポリメタルゲートの酸化プロセスに適用することが検討されている。
ＲＬＳＡマイクロ波プラズマによる酸化では、金属層の酸化を抑え、選択的にポリシリコン層のみを酸化でき、かつバーズビークの形成も抑えることができる。しかし、ＲＬＳＡマイクロ波プラズマによって酸化を行なった場合、酸化膜厚にばらつきが生じることがあり、その均一化を図ることが課題として残されている。
また、ＲＬＳＡマイクロ波プラズマによる酸化の場合、バーズビーク形成が抑制され過ぎて、ポリシリコン層のエッジ部の形状がほとんど変化しないことから、この部分が鋭角的に残り、電界が集中して逆にリーク電流を増大させてしまうという課題があることも判明した。
従って、本発明の目的は、ＲＬＳＡマイクロ波プラズマを用い、半導体ウエハ上のポリシリコン層に、膜厚の差が小さく、均一な酸化膜を形成することである。また、本発明の他の目的は、過剰なバーズビークの形成を抑制しながら、ポリシリコン層のエッジ部の酸化膜厚を適度に厚くして丸みを帯びさせることである。
上記課題を解決するため、本発明の第１の観点によれば、半導体基板の上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に、少なくとも、ポリシリコン層および高融点金属を含む金属層を含む積層体を形成する工程と、
前記積層体をエッチング処理してゲート電極を形成する工程と、
複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置により、処理圧力１３３．３〜１３３３Ｐａ、処理温度４００〜８００℃で、少なくとも水素ガスと酸素ガスを含む処理ガスを用いて前記ゲート電極にプラズマ処理を行なう第１の酸化処理工程と、
前記プラズマ処理装置により、処理圧力１．３〜１３．３Ｐａ、処理温度２５０〜８００℃で、少なくとも水素ガスと酸素ガスを含む処理ガスを用いて前記ゲート電極にプラズマ処理を行なう第２の酸化処理工程と、
を含む、半導体装置の製造方法が提供される。
上記第１の観点において、前記第１の酸化処理工程並びに前記第２の酸化処理工程では、処理ガス中の水素ガス流量が１０〜５００ｍｌ／ｍｉｎ、酸素ガス流量が１０〜５００ｍｌ／ｍｉｎおよび希ガス流量が０〜２０００ｍｌ／ｍｉｎで処理を行なうことが好ましい。
この場合、前記第１の酸化処理工程では、前記ポリシリコン層の側壁を酸化して酸化膜を形成するとともに、前記ポリシリコン層のエッジ部の酸化膜厚を増加させ、前記第２の酸化処理工程では、前記ポリシリコン層の側壁の酸化膜の膜厚をさらに増加させることができる。
さらに、前記第１の酸化処理工程で形成される酸化膜の膜厚は３〜５ｎｍであり、前記第２の酸化処理工程で形成される酸化膜の膜厚は１０〜１５ｎｍであることが好ましい。
また、上記第１の観点において、前記半導体装置はトランジスタであることが好ましい。
この場合、前記金属層は、タングステン層、またはタングステンシリサイド層であることが好ましい。
また、本発明の第２の観点によれば、少なくとも、シリコンを主成分とするシリコン層と、高融点金属を含む金属層と、が露出している被処理体中の前記シリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法であって、
アンテナにて処理室内に電磁波を導入してプラズマを発生させるプラズマ処理装置により、処理圧力１３３．３〜１３３３Ｐａ、処理温度４００〜８００℃で、少なくとも水素ガスと酸素ガスを含む処理ガスを用いて前記被処理体にプラズマ処理を行なう第１の酸化処理工程と、
前記プラズマ処理装置により、処理圧力１．３〜１３．３Ｐａ、処理温度２５０〜８００℃で、少なくとも水素ガスと酸素ガスを含む処理ガスを用いて前記被処理体にプラズマ処理を行なう第２の酸化処理工程と、
を含む、プラズマ酸化処理方法が提供される。
上記第２の観点において、前記シリコン層は、ポリシリコン、アモルファスシリコンまたは導電体がドープされたシリコンにより構成されることが好ましい。また、前記第１の酸化処理工程並びに前記第２の酸化処理工程では、処理ガス中の水素ガス流量が１０〜５００ｍｌ／ｍｉｎ、酸素ガス流量が１０〜５００ｍｌ／ｍｉｎおよび希ガス流量が０〜２０００ｍｌ／ｍｉｎで処理を行なうことが好ましい。
この場合、前記第１の酸化処理工程では、前記ポリシリコン層の側壁を酸化して酸化膜を形成するとともに、前記ポリシリコン層のエッジ部の酸化膜厚を増加させ、前記第２の酸化処理工程では、前記ポリシリコン層の側壁の酸化膜の膜厚をさらに増加させることができる。
さらに、前記第１の酸化処理工程で形成される酸化膜の膜厚は３〜５ｎｍであり、前記第２の酸化処理工程で形成される酸化膜の膜厚は１０〜１５ｎｍであることが好ましい。
また、上記第２の観点において、前記金属層は、タングステン層、またはタングステンシリサイド層であることが好ましい。
また、本発明の第３の観点によれば、コンピュータ上で動作し、実行時に、上記第１の観点の半導体装置の製造方法が行なわれるようにプラズマ処理装置を制御する、制御プログラムが提供される。
また、本発明の第４の観点によれば、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、前記制御プログラムは、実行時に、上記第１の観点の半導体装置の製造方法が行なわれるように、プラズマ処理装置を制御するものである、コンピュータ読み取り可能な記憶媒体が提供される。
また、本発明の第５の観点によれば、コンピュータ上で動作し、実行時に、上記第２の観点のプラズマ酸化処理方法が行なわれるようにプラズマ処理装置を制御する、制御プログラムが提供される。
また、本発明の第６の観点によれば、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、前記制御プログラムは、実行時に、上記第２の観点のプラズマ酸化処理方法が行なわれるように、プラズマ処理装置を制御するものである、コンピュータ読み取り可能な記憶媒体が提供される。
また、本発明の第７の観点によれば、被処理体を処理するための真空排気可能な処理室と、
複数のスロットを有し、前記処理室内にマイクロ波を導入してプラズマを発生させる平面アンテナと、
前記処理室内で、上記第２の観点のプラズマ酸化処理方法が行なわれるように制御する制御部と、
を備えた、プラズマ処理装置が提供される。
本発明によれば、ＲＬＳＡ方式のプラズマ処理装置を用いたポリシリコン層の酸化において、処理圧力を制御することにより、形成される酸化膜厚のばらつきを解消し、半導体ウエハ面内の酸化膜厚の均一性を向上させることができる。
また、処理圧力に加えて処理温度、ガス比などの条件を制御することにより、過剰なバーズビークの形成を抑制しながら、ポリシリコン層のエッジ部に適度な丸みを持たせ、酸化処理の対象となる半導体装置におけるリーク電流を抑制して電気的特性の向上を図ることができる。
さらに本発明では、ＲＬＳＡ方式のプラズマ処理装置を使用することにより、高密度プラズマであり、かつ低電子温度での処理が可能になるため、基板へのダメージを小さくし、良質な酸化膜を形成することができる。すなわち、低温処理にもかかわらずポリシリコン層側壁の酸化膜が緻密で、膜質が非常に良好である。
本発明方法の実施に適したプラズマ処理装置の一例を示す概略断面図。 平面アンテナ部材の構造を示す図面。 ポリシリコンからなるゲート電極の構造を示す図面。 Ｗ系膜を含むゲート電極の一例の構造を示す図面。 Ｗ系膜を含むゲート電極の他の例の構造を示す図面。 プラズマ酸化処理前のゲート電極を模式的に示す図面。 プラズマ酸化処理中のゲート電極を模式的に示す図面。 プラズマ酸化処理後のゲート電極を模式的に示す図面。 拡大したテストパターンの概略構成を示す平面図。 図５ＡのＡ−Ａ’線矢視における断面図。 酸化処理における圧力と酸化膜厚との関係を示すグラフ図。 酸化処理における温度と酸化膜厚との関係を示すグラフ図。 酸化処理における酸化レートを示す図面であり、圧力と酸化膜厚との関係を示すグラフ図。 ＸＰＳ装置を用いた表面分析によるタングステン２ｐスペクトルのグラフ図。 ゲート電極ポリシリコン層のエッジ部の形状を示す模式図であり、バーズビークが形成されていない状態を示す。 ゲート電極ポリシリコン層のエッジ部の形状を示す模式図であり、バーズビークが過剰に形成されている状態を示す。 ゲート電極ポリシリコン層のエッジ部の形状を示す模式図であり、短いバーズビークが適度に形成されている状態を示す。 ポリシリコン層のエッジ部からのリーク電流に対する酸化処理圧力の影響を示すグラフ図。 プラズマ酸化未処理のポリシリコン層エッジ部のＴＥＭ写真。 ２５０℃でプラズマ酸化処理をした後のポリシリコン層エッジ部のＴＥＭ写真。 ４００℃でプラズマ酸化処理をした後のポリシリコン層エッジ部のＴＥＭ写真。 ５００℃でプラズマ酸化処理をした後のポリシリコン層エッジ部のＴＥＭ写真。 ６００℃でプラズマ酸化処理をした後のポリシリコン層エッジ部のＴＥＭ写真。 ポリシリコン層のエッジ部からのリーク電流に対する酸化処理温度の影響を示すグラフ図。 トランジスタのドレイン電流−電圧曲線を示すグラフ図。 トランジスタの要部断面図であり、埋め込み絶縁膜の境界部分にボロンが偏在した状態を示す。 トランジスタの要部断面図であり、正常な状態を示す。 ゲート電極のオフリーク電流の測定結果を示すグラフ図。
以下、図面を参照しながら、本発明の好ましい形態について説明する。
図１は、本発明のプラズマ酸化処理方法の実施に適したプラズマ処理装置の一例を模式的に示す断面図である。このプラズマ処理装置は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されており、例えば、ゲート電極のポリシリコンの側壁を選択的に酸化する処理に好適に用いられる。
このプラズマ処理装置１００は、気密に構成され、接地された略円筒状のチャンバー１を有している。チャンバー１の底壁１ａの略中央部には円形の開口部１０が形成されており、底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。
チャンバー１内には被処理基板であるウエハＷを水平に支持するためのＡｌＮ等のセラミックスからなるサセプタ２が設けられている。このサセプタ２は、排気室１１の底部中央から上方に延びる円筒状のＡｌＮ等のセラミックスからなる支持部材３により支持されている。サセプタ２の外縁部にはウエハＷをガイドするためのガイドリング４が設けられている。また、サセプタ２には抵抗加熱型のヒータ５が埋め込まれており、このヒータ５はヒータ電源６から給電されることによりサセプタ２を加熱して、その熱で被処理体であるウエハＷを加熱する。このとき、例えば室温から８００℃までの範囲で処理温度が制御可能となっている。また、サセプタ２には熱電対６ａが配備され、サセプタ２の温度を検知してヒータ電源６にフィードバックすることにより温度制御が行なわれる。なお、チャンバー１の内周には、石英からなる円筒状のライナー７が設けられている。また、サセプタ２の外周側には、チャンバー１内を均一排気するため、多数の排気孔８ａを有するバッフルプレート８が環状に設けられ、このバッフルプレート８は、複数の支柱９により支持されている。
サセプタ２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）がサセプタ２の表面に対して突没可能に設けられている。
チャンバー１の側壁には環状をなすガス導入部材１５が設けられており、このガス導入部材１５にはガス供給系１６が接続されている。ガス導入部材１５は、チャンバー１の内壁に水平方向に均等に形成された複数のガス吐出孔１５ａを有している。なお、ガス導入部材はシャワー状に配置してもよく、ノズル状でもよい。このガス供給系１６は、例えばＡｒガス供給源１７、Ｈ２ガス供給源１８、Ｏ２ガス供給源１９を有しており、これらのガスが、それぞれガスライン２０を介してガス導入部材１５に至り、ガス導入部材１５からチャンバー１内に導入される。ガスライン２０の各々には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられている。なお、処理ガスとしては、後述するようにＡｒガスに代えて他の希ガス、例えばＫｒ、Ｈｅ、Ｎｅ、Ｘｅなどのガスを用いてもよく、また希ガスは含まなくてもよい。
上記排気室１１の側面には排気管２３が接続されており、この排気管２３には高速真空ポンプを含む排気装置２４が接続されている。そしてこの排気装置２４を作動させることによりチャンバー１内のガスが、排気室１１の空間１１ａ内へ均一に排出され、排気管２３を介して排気される。これによりチャンバー１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。
チャンバー１の側壁には、プラズマ処理装置１００に隣接する搬送室（図示せず）との間でウエハＷの搬入出を行うための搬入出口２５と、この搬入出口２５を開閉するゲートバルブ２６とが設けられている。
チャンバー１の上部は開口部となっており、この開口部の周縁部に沿って環状の支持部２７が設けられている。この支持部２７に誘電体、例えば石英やＡｌ２Ｏ３等のセラミックスからなり、マイクロ波を透過するマイクロ波透過板２８がシール部材２９を介して気密に設けられている。したがって、チャンバー１内は気密に保持される。
マイクロ波透過板２８の上方には、サセプタ２と対向するように、円板状の平面アンテナ部材３１が設けられている。この平面アンテナ部材３１はチャンバー１の側壁上端に係止されている。平面アンテナ部材３１は、例えば８インチサイズのウエハＷに対応する場合には、直径が３００〜４００ｍｍ、厚みが１〜数ｍｍ（例えば５ｍｍ）の導電性材料からなる円板である。なお、平面アンテナ部材３１は、チャンバー１の形状に応じて、例えば角板状に形成することも可能である。具体的には、例えば表面が銀または金メッキされた銅板またはアルミニウム板からなり、多数のマイクロ波放射孔３２（スロット）が所定のパターンで貫通して形成された構成となっている。このマイクロ波放射孔３２は、例えば図２に示すように長溝状をなし、典型的には隣接するマイクロ波放射孔３２同士が「Ｔ」字状に配置され、これら複数のマイクロ波放射孔３２が同心円状に配置されている。マイクロ波放射孔３２の長さや配列間隔は、マイクロ波の波長（λｇ）に応じて決定され、例えばマイクロ波放射孔３２の間隔は、λｇ／２またはλｇとなるように配置される。なお、図２においては、同心円状に形成された隣接するマイクロ波放射孔３２同士の間隔をΔｒで示している。また、マイクロ波放射孔３２は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状に配置することもできる。
この平面アンテナ部材３１の上面には、真空よりも大きい誘電率を有する遅波材３３が設けられている。この遅波材３３は、真空中ではマイクロ波の波長が長くなることから、放射されるマイクロ波の波長を短くしてプラズマを均一に効率良く調整する機能を有している。なお、平面アンテナ部材３１とマイクロ波透過板２８との間、また、遅波材３３と平面アンテナ部材３１との間は、それぞれ密着させているが、離間させて配置することもできる。
チャンバー１の上面には、これら平面アンテナ部材３１および遅波材３３を覆うように、例えばアルミニウムやステンレス鋼、銅等の金属材からなるシールド蓋体３４が設けられている。チャンバー１の上面とシールド蓋体３４とはシール部材３５によりシールされている。シールド蓋体３４には、冷却水流路３４ａが形成されており、そこに冷却水を通流させることにより、シールド蓋体３４、遅波材３３、平面アンテナ３１、マイクロ波透過板２８を冷却するようになっている。なお、シールド蓋体３４は接地されている。
シールド蓋体３４の上壁の中央には開口部３６が形成されており、この開口部には導波管３７が接続されている。この導波管３７の端部には、マッチング回路３８を介してマイクロ波発生装置３９が接続されている。これにより、マイクロ波発生装置３９で発生した例えば周波数２．４５ＧＨｚのマイクロ波が導波管３７を介して上記平面アンテナ部材３１へ伝搬されるようになっている。なお、マイクロ波の周波数としては、８．３５ＧＨｚ、１．９８ＧＨｚ等を用いることもできる。
導波管３７は、上記シールド蓋体３４の開口部３６から上方へ延出する断面円形状の同軸導波管３７ａと、この同軸導波管３７ａの上端部にモード変換器４０を介して接続された水平方向に延びる矩形導波管３７ｂとを有している。矩形導波管３７ｂと同軸導波管３７ａとの間のモード変換器４０は、矩形導波管３７ｂ内をＴＥモードで伝播するマイクロ波をＴＥＭモードに変換する機能を有している。同軸導波管３７ａの中心には内導体４１が延在しており、この内導体４１の下端部は、平面アンテナ部材３１の中心に接続固定されている。これにより、マイクロ波は、同軸導波管３７ａの内導体４１を介して平面アンテナ部材３１へ均一に効率よく伝播される。
プラズマ処理装置１００の各構成部は、ＣＰＵを備えたプロセスコントローラ５０に接続されて制御される構成となっている。プロセスコントローラ５０には、工程管理者がプラズマ処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース５１が接続されている。
また、プロセスコントローラ５０には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ５０の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記録されたレシピが格納された記憶部５２が接続されている。
そして、必要に応じて、ユーザーインターフェース５１からの指示等にて任意のレシピを記憶部５２から呼び出してプロセスコントローラ５０に実行させることで、プロセスコントローラ５０の制御下で、プラズマ処理装置１００での所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
このように構成されたプラズマ処理装置１００は、８００℃以下の低温で下地膜等へのダメージフリーなプラズマ処理を進めることができるとともに、プラズマ均一性に優れており、プロセス処理の均一性を実現できる。
このプラズマ酸化処理装置１００は、上述したように、ゲート電極のポリシリコン層の酸化処理に好適に利用可能なものである。ゲート電極としては、従来、図３Ａに示すように、シリコンウエハなどのＳｉ基板６１上にゲート絶縁膜６２を介してポリシリコン層６３を形成したものが用いられてきたが、ＬＳＩの高集積化、高速化にともなうデザインルールの微細化の要請から、ゲート電極の側壁酸化の高精度の制御およびゲート電極の低抵抗化が求められており、図３Ｂに示すような、Ｓｉ基板６１上にゲート絶縁膜６２を介してポリシリコン層６３を形成し、さらにその上にタングステンシリサイド（ＷＳｉ）層６４を形成したタングステンポリサイド構造や、図３Ｃに示すような、Ｓｉ基板６１上にゲート絶縁膜６２を介してポリシリコン層６３を形成し、さらにタングステンナイトライド（ＷＮ）のバリア層６５、およびタングステン（Ｗ）層６６を形成した、高速なデバイスに用いられる、より抵抗の低いタングステンポリメタルゲート構造等のタングステン（Ｗ）を用いたゲートが用いられている。なお、図３Ａ〜図３Ｃにおいて、符号６７はゲート電極をエッチングする際に用いられる、例えば窒化シリコン（ＳｉＮ）などの絶縁膜からなるハードマスク層、符号６８は選択酸化により形成された酸化膜である。
プラズマ処理装置１００によりゲート電極の選択酸化処理を行う際には、まず、ゲートバルブ２６を開にして搬入出口２５からゲート電極が形成されたウエハＷをチャンバー１内に搬入し、サセプタ２上に載置する。
そして、ガス供給系１６のＡｒガス供給源１７、Ｈ２ガス供給源１８、およびＯ２ガス供給源１９から、Ａｒガス、Ｈ２ガス、およびＯ２ガスを所定の流量でガス導入部材１５を介してチャンバー１内に導入し、所定の処理圧力に維持する。この際の条件としては、例えば流量は、Ａｒガス：０〜２０００ｍＬ／ｍｉｎ、Ｈ２ガス：１０〜５００ｍＬ／ｍｉｎ、Ｏ２ガス：１０〜５００ｍＬ／ｍｉｎが好ましい。ここで、Ｈ２ガスとＯ２ガスの流量比（Ｈ２／Ｏ２）は１以上とすることができ、２以上が好ましく、例えば２〜８がより好ましい。この場合、チャンバー内処理圧力を１３３．３〜１３３３Ｐａ、処理温度（ウエハ温度として）を２５０〜８００℃とするのがよい。これにより、露出するポリシリコン上に、酸化膜厚の差が少ない良好な酸化処理を行なうことができる。また、特に２６６．７〜７００Ｐａ、より好ましくは４００〜７００Ｐａの処理圧力で、２５０℃〜８００℃、より好ましくは４００〜８００℃の処理温度（ウエハ温度）を選定することにより、後述するように、バーズビークの過剰な形成を抑制しながらエッジ部の酸化膜厚を厚くしてゲートリーク電流を低減することができる。また、上記条件であれば、タングステンの酸化を抑制しつつ、ポリシリコンの選択的な酸化反応を進行させることができる。
次いで、マイクロ波発生装置３９からのマイクロ波を、マッチング回路３８を経て導波管３７に導く。マイクロ波は、矩形導波管３７ｂ、モード変換器４０、および同軸導波管３７ａを順次通って平面アンテナ部材３１に供給され、平面アンテナ部材３１からマイクロ波透過板２８を経てチャンバー１内におけるウエハＷの上方空間に放射される。マイクロ波は、矩形導波管３７ｂ内ではＴＥモードで伝搬し、このＴＥモードのマイクロ波はモード変換器４０でＴＥＭモードに変換されて、同軸導波管３７ａ内を平面アンテナ部材３１に向けて伝搬されていく。マイクロ波パワーは１５００〜５０００Ｗとすることが好ましい。
平面アンテナ部材３１からマイクロ波透過板２８を経てチャンバー１に放射されたマイクロ波によりチャンバー１内で電磁界が形成され、Ｈ２ガス、ＡｒガスおよびＯ２ガスがプラズマ化し、このプラズマによりウエハＷのゲート電極に露出したポリシリコンの側壁を選択的に酸化する。このマイクロ波プラズマは、マイクロ波が平面アンテナ部材３１の多数のマイクロ波放射孔３２から放射されることにより、略５×１０１１〜１×１０１３／ｃｍ３あるいはそれ以上の高密度のプラズマとなり、その電子温度は、０．７〜２ｅＶ程度、プラズマ密度の均一性は、±５％以下である。従って、低温かつ短時間で選択酸化処理を行って薄い酸化膜を形成することができ、しかも下地膜へのイオン等のプラズマダメージが小さく、良質な酸化膜を形成できるというメリットがある。
また、図３Ｂおよび図３Ｃに示すようなタングステン（Ｗ）を含むゲート電極の場合に、このように高密度プラズマにより低温、短時間で、かつＨ２を含むガス配合でポリシリコンの選択酸化処理を行うので、タングステン（Ｗ）の酸化によるＷＯｘ（ＷＯ３、ＷＯ２、またはＷＯ）の昇華を極力抑えて極めて高精度の処理を行うことができる。ここで、水素がタングステンの酸化を抑制する機構としては、下記の式（１）および式（２）の反応が起こっているものと考えられる。従って、反応が式（２）に移行するようなＨ２／Ｏ２比で処理することによって、タングステンの酸化を抑制できる。
Ｗ ＋ ３Ｏ＊ → ＷＯ３ ・・・ （１）
ＷＯ３ ＋ ３Ｈ＊ → Ｗ＋３ＯＨ＊ ・・・ （２）
次に、本発明方法による半導体装置の製造工程を、ＤＲＡＭやフラッシュメモリ等の半導体装置のＭＯＳトランジスタを構成するゲート電極を例にとって説明する。図４Ａ〜図４Ｃは、ゲート電極２００に選択的に酸化膜６８が形成される様子を模式的に示すものである。図４Ａはエッチング後のゲート電極２００を示している。符号６１はＳｉ基板である。
ゲート電極２００の作製手順としては、まず、Ｓｉ基板６１に、Ｐ＋またはＮ＋がドープされウエル領域（拡散領域；図示せず）が形成され、次いで熱酸化処理等により、ゲート絶縁膜６２（ＳｉＯ２）が形成される。ゲート絶縁膜６２上にはＣＶＤによりポリシリコンを成膜して、ポリシリコン層６３を形成し、その上にさらに、ゲート電極２００を高速化するため比抵抗を下げる目的で、高融点電極材料であるタングステンによりタングステン層６６を形成する。タングステン層６６の形成には、例えばＣＶＤ法やスパッタ法が利用できる。タングステン層６６に代えてタングステンシリサイド（ＷＳｉ）を用いることもできる。なお、タングステン層６６を形成する前に、その界面でＷとＳｉとの相互拡散によりシリサイド化が生じ、高抵抗のＷＳｉが拡散することを防止するために、予めポリシリコン層６３の上に極薄の拡散バリア層６５として、例えば窒化層を形成しておく。この例では、タングステンナイトライドをバリア層６５に用いている。なお、この窒化層は、ポリシリコンをＮＨ３、Ｎ２、またはＮ２とＨ２との混合ガスなどを用いて窒化させることによって形成してもよい。
タングステン層６６の上には、窒化シリコンなどのハードマスク層６７を形成し、さらにフォトレジスト膜（図示せず）を形成しておく。
その後、フォトリソグラフィーによりフォトレジスト膜をマスクとしてハードマスク層６７をエッチングし、さらにフォトレジスト膜＋ハードマスク層６７またはハードマスク層６７をマスクとしてタングステン層６６、バリア層６５、ポリシリコン層６３を順次エッチングしてゲート電極２００を形成する。一連のエッチング処理により、ゲート電極２００の側面にはポリシリコン層６３およびタングステン層６６の側壁が露出し、さらにゲート絶縁膜６２もエッチングされ除去された状態となっている。
このように形成されたゲート電極２００に対し、図４Ｂに示すように、プラズマ処理装置１００により、水素ガスと酸素ガスとを所定の流量比となるように制御しながらプラズマ酸化処理を行なう。
プラズマ酸化処理条件としては、酸化膜のウエハＷの面上における均一性、特にゲートパターンの疎密によるポリシリコン層６３側壁の酸化膜厚の差（疎密差）を解消するために、高圧で処理することが好ましい。例えば６．７Ｐａ程度の低圧条件では、プラズマ中のイオンポテンシャルエネルギーが高く、酸化反応が供給律速となるのに対し、例えば、４００Ｐａ以上の比較的高圧条件では、ラジカルを主体とする酸化種の存在が多くなり、反応律速となることにより、パターンの疎密に関わらず均等に酸化反応を進行させて、酸化膜厚の均一性を確保できるものと考えられる。
従って、例えばチャンバー内処理圧力は１３３．３〜１３３３Ｐａ（１〜１０Ｔｏｒｒ）、好ましくは２６６．７Ｐａ以上、より好ましくは、４００Ｐａ〜７００Ｐａとすることができる。処理ガスとしては、Ｈ２ガスとＯ２ガスを含むガスを用いることが好ましく、さらにＡｒ、Ｈｅ、Ｘｅ、Ｋｒ等から選ばれる希ガスを含んでいても良い。処理ガス流量は、Ａｒ等の希ガス：０〜２０００ｍＬ／ｍｉｎ、Ｈ２ガス：１０〜５００ｍＬ／ｍｉｎ、Ｏ２ガス：１０〜５００ｍＬ／ｍｉｎが好ましく、具体的には、例えば希ガス：１０００ｍＬ／ｍｉｎ、Ｈ２ガス：２００ｍＬ／ｍｉｎ、Ｏ２ガス：１００ｍＬ／ｍｉｎを用いることができる。
また、処理温度は、ウエハＷの温度として２５０〜８００℃とすることが可能であり、後述するようにポリシリコン層６３のエッジ部の酸化膜厚を増加させるためには、４００〜８００℃が好ましく、４００〜６００℃がより好ましい。
このような条件でプラズマ酸化処理を行なうことにより、酸化膜６８がポリシリコン層６３の表面に選択的かつゲートパターンの疎密に関わりなく均一に形成される。タングステン層６６およびバリア層６５の側壁には酸化膜は形成されず、図４Ｃに示されるようなゲート電極２１０となる。なお、Ｓｉ基板およびＳｉＮ表面にも、若干の酸化膜が形成される。タングステン層６６に代えて、他の高融点材料、例えば、モリブデン、タンタル、チタン、それらのシリサイド、ナイトライド、合金等を成膜したゲート電極についても同様に処理できる。
次に、本発明の効果を確認した試験結果について説明する。ウエハＷ上に、テストパターンとして図５Ａに示すようなライン＆スペースのスネークパターンＴＰを作成した。ポリシリコン層６３の幅は０．２μｍ、ライン間隔（スペース）は６．８μｍとした。図５Ｂは図５ＡのＡ−Ａ’線矢視における断面構造を示している。Ｓｉ基板６１上のゲート絶縁膜６２の膜厚は、４〜７ｎｍ、ポリシリコン層６３の高さは１５０ｎｍとした。全エッジ長さは３．９×１０３μｍ、パターン面積は３．９×１０２μｍ２とした。
このテストパターンＴＰに対し、図１に示すプラズマ処理装置１００を用い、処理圧力を変えてポリシリコン層６３の側壁酸化を実施した。処理圧力は、６．７Ｐａ（５０ｍＴｏｒｒ）、１３３．３Ｐａ（１Ｔｏｒｒ）、４００Ｐａ（３Ｔｏｒｒ）、６６７Ｐａ（５Ｔｏｒｒ）とした。
プラズマ酸化処理における処理ガスの流量は、Ａｒ／Ｏ２／Ｈ２＝１０００／１００／２００ｍＬ／ｍｉｎ（ｓｃｃｍ）、処理温度（基板処理温度）は２５０℃で、プラズマへの供給パワーは３．４ｋＷ、処理時間はポリシリコン層６３の側壁に形成される酸化膜６８の膜厚が６ｎｍとなるように設定した。
酸化処理後のポリシリコン層６３の側壁の酸化膜６８を、テストパターンＴＰのオープン部位Ｏｐと密集部位Ｄｅとに分けて、それぞれ測定した。なお、図５Ｂに示すように、オープン部位Ｏｐは、テストパターンＴＰのラインの両端付近のスペースの多い、疎な部位であり、密集部位Ｄｅは、折曲したテストパターンＴＰのライン間に挟まれたスペースの少ない、密な部位を意味する。
図６にポリシリコン層６３の側壁の酸化膜６８の膜厚を示す。図６より、処理圧力６．７Ｐａ程度の低圧では、オープン部位Ｏｐと密集部位Ｄｅとでポリシリコン層６３の側壁の酸化膜６８の膜厚に格差があり、密集部位Ｄｅの酸化膜厚が小さくなっている。処理圧力が１３３．３Ｐａでは膜厚差がかなり改善され、４００Ｐａ以上になると、オープン部位Ｏｐと密集部位Ｄｅの膜厚は略同等となり、酸化膜厚のウエハ面内における均一性が図られている。従って、酸化膜厚の均一化を図るための処理圧力は、１３３．３Ｐａ以上、好ましくは２６６．７Ｐａ以上、より好ましくは４００Ｐａ以上とすることができる。
次に、図５のテストパターンＴＰに対して、図１に示すプラズマ処理装置１００を用い、処理温度（基板処理温度）を変えてポリシリコン層６６の側壁酸化を実施した。処理温度は、２５０℃、４００℃、５００℃、６００℃とした。処理圧力は４００Ｐａ（３Ｔｏｒｒ）、プラズマ酸化処理における処理ガスの流量は、Ａｒ／Ｏ２／Ｈ２＝１０００／１００／２００ｍＬ／ｍｉｎ（ｓｃｃｍ）、プラズマへの供給パワーは３．４ｋＷ、処理時間はポリシリコン層６３の側壁に形成される酸化膜６８の膜厚が６ｎｍとなるように設定した。その結果を図７に示した。
図７より、４００Ｐａの高圧条件では、ウエハＷの温度として２５０〜６００℃の処理温度範囲で、オープン部位Ｏｐと密集部位Ｄｅによるポリシリコン層６３の酸化膜厚に大きな差異は認められなかった。従って、ポリシリコン層６３側壁の酸化膜厚の均一性を確保するという点で、処理温度は２５０℃以上が好ましいと考えられ、酸化膜質の観点からは、４００℃以上がより好ましい。また、例えば４００Ｐａ以上の高圧条件であれば処理温度への依存性は少ないことも確認された。
次に、図５のテストパターンＴＰに対して、図１に示すプラズマ処理装置１００を用い、処理圧力を変えて側壁の酸化を実施した場合の酸化レートを調べた。処理圧力は、１３３．３Ｐａ（１Ｔｏｒｒ）、４００Ｐａ（３Ｔｏｒｒ）、６６７Ｐａ（５Ｔｏｒｒ）、９３３Ｐａ（７Ｔｏｒｒ）、１２００Ｐａ（９Ｔｏｒｒ）とした。
プラズマ酸化処理における処理ガスの流量は、Ａｒ／Ｏ２／Ｈ２＝１０００／１００／２００ｍＬ／ｍｉｎ（ｓｃｃｍ）、処理温度（基板処理温度）は２５０℃または４００℃で、プラズマへの供給パワーは３．４ｋＷ、処理時間は１８０秒に設定した。その結果を図８に示した。
図８より、２５０℃および４００℃のいずれの処理温度でも、４００Ｐａ前後で最も高い酸化レートが得られ、１３３．３から６６７Ｐａ程度では比較的酸化レートが高いことがわかる。６６７Ｐａを超えて、さらに高圧にすると徐々に酸化レートが低下している。この図８と、前記図６の結果を総合すると、酸化処理の圧力としては、６６．７Ｐａ程度から１２００Ｐａ超の圧力範囲（例えば１３３３Ｐａ程度まで）が好ましく、酸化レートが比較的高く、側壁の酸化膜厚の均一性を考慮する上で好適な処理圧力範囲は、１３３．３〜８００Ｐａの範囲であり、好ましくは２６６．７〜７００Ｐａ程度、より好ましくは４００〜７００Ｐａ程度である。
図９は、プラズマ処理装置１００により、Ｓｉ基板上でゲート電極のポリシリコン露出面を６ｎｍの酸化膜厚となるように酸化させた後に、ウエハＷのセンター（中心）とエッジ（周縁）に位置するゲート電極におけるタングステン層６６をＸＰＳ分析装置（X-Ray Photoelectron Spectroscopy Analysis）により表面分析した結果を示している。なお、同図において、曲線Ａは、未処理（酸化を行なっていない状態）、曲線Ｂはセンター、曲線Ｃはエッジの測定結果をそれぞれ示している。この試験におけるＡｒ／Ｏ２／Ｈ２流量は、１０００／１００／２００ｍＬ／ｍｉｎ（ｓｃｃｍ）であり、処理圧力は４００Ｐａ、処理温度（ウエハ温度として）は２５０℃、プラズマへの供給パワーは３．４ｋＷであった。
図９から、タングステンの酸化により生じたＷＯｘ（ＷＯ３など）のピーク強度は、曲線Ａで示す未処理の時が最も高かった。このことから、プラズマ処理装置１００に本発明の酸化プロセス条件で基板をプラズマ処理することによって、ＷＯ３の生成が抑制されるだけでなく、エッチング処理中やその後に表面が自然酸化されて形成された酸化タングステンについても還元されたことがわかる。従って、本発明の酸化プロセス条件によれば、タングステン層６６等の金属の酸化を防ぎながらポリシリコン層６３のみを選択的に酸化させ得ることが確認された。
次に、バーズビークの制御について、図１０〜図１４を参照しながら説明を行なう。図１０Ａ〜図１０Ｃは、酸化処理後のポリシリコン層６３のエッジ部（コーナー部）７０の形状を模式的に示している。まず、図１０Ａは、エッジ部７０にバーズビーク７１が形成されていない状態であり、この状態ではエッジ部７０の形状が鋭角的であるため電界集中によってゲートリーク電流の増加を招く場合がある。
一方、図１０Ｂは、バーズビーク７１が形成された状態であり、ポリシリコン層６３とシリコン基板６１の界面に酸素ラジカル（Ｏ＊）や酸素イオン（Ｏ−）等の活性な酸化剤が拡散して酸化が進み、酸化膜（ゲート絶縁膜６２）が成長する。このようなバーズビーク７１は、特に熱酸化処理においては顕著に形成され易い。本発明の好ましい実施形態では、図１０Ｃに示すようにポリシリコン層６３のエッジ部７０が僅かに丸みを帯びた状態、つまり、小バーズビーク７２が形成された状態にすることができる。この状態であれば、エッジ部７０からのリーク電流の増加を防ぎながら、ゲート酸化膜の増膜がなく、微細化への対応も可能な信頼性の高いゲート電極を得ることができる。
前記したように、図１に示すプラズマ処理装置１００を用いて行なわれるＲＬＳＡマイクロ波プラズマによる酸化の場合、熱酸化処理において大きな問題となるバーズビークを抑制できるというメリットがあるが、図１０Ａに示すように、全くバーズビークが入らないと、電界が集中しやすいポリシリコン層６３のエッジ部７０の形状が鋭くなり、逆にリーク電流を増大させてしまうという問題がある。そこで、ポリシリコン層６３のエッジ部７０の形状を、図１０Ｃのように、小バーズビーク７２が入った形状に制御するための酸化条件について、以下のような検討を行なった。
まず、図５Ａ、図５ＢのテストパターンＴＰに対して、図１に示すプラズマ処理装置１００を用い、処理圧力を変えて酸化処理を実施した。処理圧力は、６７Ｐａ（０．５Ｔｏｒｒ）、１３３．３Ｐａ（１Ｔｏｒｒ）、４００Ｐａ（３Ｔｏｒｒ）、６６７Ｐａ（５Ｔｏｒｒ）とした。プラズマ酸化処理における処理ガスの流量は、Ａｒ／Ｏ２／Ｈ２＝１０００／１００／２００ｍＬ／ｍｉｎ（ｓｃｃｍ）、処理温度（基板処理温度）は、６００℃で、プラズマへの供給パワーは３．４ｋＷ、処理時間は酸化膜厚が６ｎｍとなるような時間に設定した。
酸化処理後、常法に従いゲート電極を形成し、−４Ｖの電圧を印加した場合のエッジ部７０からのリーク電流を測定した。その結果を図１１に示した。なお、図１１は横軸に処理圧力を、縦軸にエッジ部リーク電流値をとった。
図１１より、処理圧力が６７Ｐａである場合は、リーク電流が高い値を示したが、処理圧力が１３３．３Ｐａを超えるとリーク電流は略一定であった。この結果から、リーク電流を抑えるためには、１３３．３Ｐａ以上の処理圧力が有効であることがわかる。
次に、図１に示すプラズマ処理装置１００を用い、処理圧力を４００Ｐａ（３Ｔｏｒｒ）に固定し、処理温度（基板処理温度）を変化させて処理を行ない、ポリシリコン層６３のエッジ部７０の形状を観察した。プラズマ酸化処理における処理ガスの流量は、Ａｒ／Ｏ２／Ｈ２＝１０００／１００／２００ｍＬ／ｍｉｎ（ｓｃｃｍ）、プラズマへの供給パワーは３．４ｋＷ、処理時間は酸化膜厚が６ｎｍとなるような時間に設定した。
図１２Ａは未処理（つまり、プラズマ酸化処理前の状態）、図１２Ｂは処理温度２５０℃、図１２Ｃは同４００℃、図１２Ｄは同５００℃および図１２Ｅは同６００℃でプラズマ酸化処理を行なうことによって酸化膜を形成したゲート電極の断面構造のＴＥＭ写真を示している。図１２Ａの未処理ではポリシリコン層６３のエッジ部７０の形状が鋭角であったのに対し、図１２Ｃの処理温度が４００℃からポリシリコン層６３のエッジ部７０に僅かなバーズビークが入るようになり、図１２Ｅの処理温度６００℃ではエッジ部７０に小バーズビーク７２が形成されていることがわかる。
また、上記各処理温度で酸化をした後、常法に従いゲート電極を作成し、−４Ｖの電圧を印加した場合のエッジ部７０からのリーク電流を測定した。その結果を図１３に示した。この図１３から、ゲートリーク電流は、処理温度が上がるに従って低下していく傾向が示された。
以上の結果から、バーズビーク制御の観点からも、処理圧力が１３３．３Ｐａ以上かつ処理温度が４００℃以上の条件が好ましく、さらに処理圧力が４００Ｐａ以上かつ処理温度が４００℃以上の条件で活性酸化剤の拡散が抑制され、適度なバーズビークを形成し、ゲートリーク電流の低減を図り得ることが示された。
また、図１のプラズマ処理装置１００を用い、例えば１３３．３Ｐａ〜１３３３Ｐａ、好ましくは４００〜７００Ｐａの高圧、かつ４００〜８００℃の高温条件でポリシリコン層６３をプラズマ処理し、側壁に例えば３〜５ｎｍ程度の酸化膜を形成する第１の酸化工程を実施した後、１．３〜１３．３Ｐａ程度の比較的低圧条件、かつ２５０〜８００℃の処理温度で、ポリシリコン層６３の側壁に例えば１０〜１５ｎｍ程度の酸化膜をさらに形成する第２の酸化工程を実施する２ステップ処理を行なうことにより、過剰なバーズビーク形成を抑制しながら充分な膜厚で酸化膜を形成することも可能である。２ステップ処理における第２の酸化処理工程では、処理ガスとして、例えばＡｒガスを０〜２０００ｍＬ／ｍｉｎ、Ｈ２ガスを１０〜５００ｍＬ／ｍｉｎ、Ｏ２ガスを１０〜５００ｍＬ／ｍｉｎの流量で用いることが好ましく、この際のＨ２とＯ２の流量比（Ｈ２／Ｏ２）は１以上、好ましくは２以上、例えば２から８とすることができる。
このような２ステップ処理において、高圧で行なう第１の酸化処理工程では、酸化レートが比較的遅く等方性の酸化処理が行なわれるので、ポリシリコン層６３のエッジ部７０に短いバーズビークを形成することができる。そして、低圧で行なう第２の酸化処理工程では、第１の酸化処理工程よりも酸化レートが速く、深さ方向への酸化が進みやすいため、第２の酸化処理工程では、ゲート絶縁膜の酸化膜厚も充分に確保することが可能になる。従って、これら条件の異なる２つの酸化ステップを組み合わせて実施することにより、ポリシリコン層６３のエッジ部７０の形状を制御しつつ、ゲート絶縁膜の膜厚の均一性も高めることができる。
ところで、プラズマ酸化処理によって４００℃程度の低温でポリシリコンの酸化処理を行ったゲート電極を有する高電圧トランジスタでは、オフリーク電流が発生するという問題があった。この現象は、４００℃程度の低温でのプラズマ酸化処理の後に８５０℃で窒素アニールを行った場合でも発生する。そこで、本発明者らは、このオフリーク電流の原因を調査した。図１４は、処理温度４００℃でプラズマ酸化処理を行ったゲート電極を組込んだトランジスタのドレイン電流−電圧曲線を示している。この曲線が示すように、低電圧領域においてキンクが発生しており、その結果、オフリーク電流を生じさせていることが判明した。
このキンクの発生原因をさらに調査したところ、キンクが発生するデバイスにおいては、図１５Ａに示すように、素子分離用の埋込絶縁膜８０と不純物拡散領域８１との境界に沿ってボロンが偏在する領域が存在することが確認された。正常な状態では、図１５Ｂに示すように、ボロンは不純物拡散領域８１に集中して存在しており、埋込絶縁膜８０との境界部分にボロンはほとんど存在していなかった。
このようなボロンの移動によって、ゲート電極のエッジ部近傍のボロン濃度が小さくなり、オフリーク電流を発生させるものと考えられた。このようなボロンの偏在化現象は、ＳＴＩ（Shallow Trench Isolation）のトレンチエッチングの際のエッチダメージ、あるいは埋込絶縁膜８０の密度不足が発生した状態で、後からの熱処理で高温が加えられることにより、不純物拡散領域８１のボロンが素子分離用の埋込絶縁膜８０と不純物拡散領域８１との境界に沿って移動することにより発生したものと推測された。
図１６は、プラズマ酸化処理条件を変えてポリシリコン電極にシリコン酸化膜を形成したゲート電極を備えたトランジスタのオフリーク電流（Ｉｄｏｆｆ）を測定した試験結果を示すグラフである。この試験では、処理ガスとして、Ａｒ／Ｏ２／Ｈ２を用い、その流量比Ａｒ／Ｏ２／Ｈ２を１０００／１００／２００ｍＬ／ｍｉｎ（ｓｃｃｍ）［Ｈ２／Ｏ２比＝２］または１０００／５０／４００ｍＬ／ｍｉｎ（ｓｃｃｍ）［Ｈ２／Ｏ２比＝８］とし、処理圧力を６．７Ｐａまたは３９９Ｐａ、処理温度（ウエハ温度）を４００〜８００℃、プラズマへの供給パワーを３．４ｋＷ、処理時間を６０〜１８０秒に設定した。
また、比較のため、９００℃でウエット酸化処理を行なった場合のオフリーク電流の測定結果も示した。
図１６に示されるように、高圧および水素雰囲気の条件でプラズマ酸化処理を行なうと、６．７Ｐａの低圧で水素流量比を増加させた場合に比べて効果的にドレインオフリーク電流の発生を抑制できることが確認された。これは、プラズマ酸化処理によって、素子分離用の埋込絶縁膜８０の境界に沿ってボロンが移動する現象が抑制されたためであると考えられる。
以上のように、図１のプラズマ処理装置１００を用いて、高圧（例えば１３３．３〜１３３３Ｐａ）かつ水素存在下（例えば、水素／酸素比Ｈ２／Ｏ２＝０．５〜４程度）でポリシリコン層を酸化処理することにより、オフリーク電流の発生を抑制できる効果も得られる。
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されるものではない。すなわち、上記実施形態は、あくまでも本発明の技術的内容を明らかにすることを意図するものであって、本発明はこのような具体例にのみ限定して解釈されるものではなく、本発明の精神と請求の範囲に述べる範囲で、種々に変更して実施することができるものである。
例えば、ゲート電極としては、ポリシリコンにタングステンまたはタングステンシリサイドを積層したものに限らず、他の高融点電極材料やそれらのシリサイドを積層した構造のゲート電極にも適用できる。また、プラズマ源としては、ＩＣＰ（誘導結合型プラズマ）、反射波プラズマ、ＥＣＲプラズマ、マグネトロンプラズマなどを用いることも可能である。
また、本発明方法は、トランジスタのゲート電極以外に、例えば、メタル材料の酸化を抑制しつつ、シリコンを含む材料を選択的に酸化させる必要のある種々の半導体装置の製造にも適用可能である。
本発明は、トランジスタなどの各種半導体装置の製造において好適に利用可能である。

Claims (17)

  1. 半導体基板の上にゲート絶縁膜を形成する工程と、
    このゲート絶縁膜上に、少なくとも、ポリシリコン層および高融点金属を含む金属層を含む積層体を形成する工程と、
    前記積層体をエッチング処理してゲート電極を形成する工程と、
    複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマ処理装置により、処理圧力１３３．３〜１３３３Ｐａ、処理温度４００〜８００℃で、少なくとも水素ガスと酸素ガスを含む処理ガスを用いて前記ゲート電極にプラズマ処理を行なう第１の酸化処理工程と、
    前記プラズマ処理装置により、処理圧力１．３〜１３．３Ｐａ、処理温度２５０〜８００℃で、少なくとも水素ガスと酸素ガスを含む処理ガスを用いて前記ゲート電極にプラズマ処理を行なう第２の酸化処理工程と、
    を含む、半導体装置の製造方法。
  2. 前記第１の酸化処理工程並びに前記第２の酸化処理工程では、処理ガス中の水素ガス流量が１０〜５００ｍｌ／ｍｉｎ、酸素ガス流量が１０〜５００ｍｌ／ｍｉｎおよび希ガス流量が０〜２０００ｍｌ／ｍｉｎで処理を行なう、請求項１に記載の半導体装置の製造方法。
  3. 前記第１の酸化処理工程では、前記ポリシリコン層の側壁を酸化して酸化膜を形成するとともに、前記ポリシリコン層のエッジ部の酸化膜厚を増加させ、
    前記第２の酸化処理工程では、前記ポリシリコン層の側壁の酸化膜の膜厚をさらに増加させる、請求項２に記載の半導体装置の製造方法。
  4. 前記第１の酸化処理工程で形成される酸化膜の膜厚は３〜５ｎｍであり、前記第２の酸化処理工程で形成される酸化膜の膜厚は１０〜１５ｎｍである、請求項３に記載の半導体装置の製造方法。
  5. 前記半導体装置はトランジスタである、請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記金属層は、タングステン層、またはタングステンシリサイド層である、請求項５に記載の半導体装置の製造方法。
  7. 少なくとも、シリコンを主成分とするシリコン層と、高融点金属を含む金属層と、が露出している被処理体中の前記シリコン層をプラズマにより選択的に酸化するプラズマ酸化処理方法であって、
    アンテナにて処理室内に電磁波を導入してプラズマを発生させるプラズマ処理装置により、処理圧力１３３．３〜１３３３Ｐａ、処理温度４００〜８００℃で、少なくとも水素ガスと酸素ガスを含む処理ガスを用いて前記被処理体にプラズマ処理を行なう第１の酸化処理工程と、
    前記プラズマ処理装置により、処理圧力１．３〜１３．３Ｐａ、処理温度２５０〜８００℃で、少なくとも水素ガスと酸素ガスを含む処理ガスを用いて前記被処理体にプラズマ処理を行なう第２の酸化処理工程と、
    を含む、プラズマ酸化処理方法。
  8. 前記シリコン層は、ポリシリコン、アモルファスシリコンまたは導電体がドープされたシリコンにより構成される、請求項７に記載のプラズマ酸化処理方法。
  9. 前記第１の酸化処理工程並びに前記第２の酸化処理工程では、処理ガス中の水素ガス流量が１０〜５００ｍｌ／ｍｉｎ、酸素ガス流量が１０〜５００ｍｌ／ｍｉｎおよび希ガス流量が０〜２０００ｍｌ／ｍｉｎで処理を行なう、請求項７または請求項８に記載のプラズマ酸化処理方法。
  10. 前記第１の酸化処理工程では、前記ポリシリコン層の側壁を酸化して酸化膜を形成するとともに、前記ポリシリコン層のエッジ部の酸化膜厚を増加させ、
    前記第２の酸化処理工程では、前記ポリシリコン層の側壁の酸化膜の膜厚をさらに増加させる、請求項９に記載のプラズマ酸化処理方法。
  11. 前記第１の酸化処理工程で形成される酸化膜の膜厚は３〜５ｎｍであり、前記第２の酸化処理工程で形成される酸化膜の膜厚は１０〜１５ｎｍである、請求項１０に記載のプラズマ酸化処理方法。
  12. 前記金属層は、タングステン層、またはタングステンシリサイド層である、請求項７から請求項１１のいずれか１項に記載のプラズマ酸化処理方法。
  13. コンピュータ上で動作し、実行時に、請求項１から請求項６のいずれかの半導体装置の製造方法が行われるようにプラズマ処理装置を制御する、制御プログラム。
  14. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、前記制御プログラムは、実行時に、請求項１から請求項６のいずれかの半導体装置の製造方法が行われるようにプラズマ処理装置を制御するものである、コンピュータ読み取り可能な記憶媒体。
  15. コンピュータ上で動作し、実行時に、請求項７から請求項１２のいずれかのプラズマ酸化処理方法が行なわれるようにプラズマ処理装置を制御する、制御プログラム。
  16. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、前記制御プログラムは、実行時に、請求項７から請求項１２のいずれかのプラズマ酸化処理方法が行なわれるように、前記プラズマ処理装置を制御するものである、コンピュータ読み取り可能な記憶媒体。
  17. 被処理体を処理するための真空排気可能な処理室と、
    複数のスロットを有し、前記処理室内にマイクロ波を導入してプラズマを発生させる平面アンテナと、
    前記処理室内で、請求項７から請求項１２のいずれかのプラズマ酸化処理方法が行なわれるように制御する制御部と、
    を備えた、プラズマ処理装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006095752A1 (ja) * 2005-03-08 2006-09-14 Hitachi Kokusai Electric Inc. 半導体装置の製造方法および基板処理装置
JP4906659B2 (ja) * 2006-09-29 2012-03-28 東京エレクトロン株式会社 シリコン酸化膜の形成方法
US20100029093A1 (en) * 2006-09-29 2010-02-04 Tokyo Electron Limited Plasma oxidizing method, plasma processing apparatus, and storage medium
CN101523575B (zh) * 2006-09-29 2011-02-16 东京毅力科创株式会社 等离子体氧化处理方法和等离子体处理装置
CN101523574B (zh) * 2006-09-29 2012-05-02 东京毅力科创株式会社 等离子体氧化处理方法和等离子体处理装置
KR100866935B1 (ko) * 2007-02-26 2008-11-04 가부시키가이샤 히다치 하이테크놀로지즈 플라즈마처리장치 및 플라즈마처리방법
US8093157B2 (en) * 2007-07-03 2012-01-10 Mattson Technology, Inc. Advanced processing technique and system for preserving tungsten in a device structure
KR100942960B1 (ko) * 2007-11-01 2010-02-17 주식회사 하이닉스반도체 리닝 방지를 위한 반도체소자 및 그 제조 방법
KR102001228B1 (ko) 2012-07-12 2019-10-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20140034632A1 (en) * 2012-08-01 2014-02-06 Heng Pan Apparatus and method for selective oxidation at lower temperature using remote plasma source
KR102157839B1 (ko) * 2014-01-21 2020-09-18 삼성전자주식회사 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법
CN103871859A (zh) * 2014-03-19 2014-06-18 武汉新芯集成电路制造有限公司 一种形成侧墙氧化硅保护层的方法
JP6046757B2 (ja) * 2014-09-30 2016-12-21 株式会社日立国際電気 基板処理装置、半導体装置の製造方法、プログラム
US9698020B2 (en) * 2014-10-20 2017-07-04 Tokyo Electron Limited CMOS Vt control integration by modification of metal-containing gate electrodes
TWI676710B (zh) * 2017-09-28 2019-11-11 日商國際電氣股份有限公司 半導體裝置的製造方法、基板處理裝置及記錄媒體
CN110098201A (zh) * 2019-05-16 2019-08-06 合肥京东方光电科技有限公司 晶体管器件及其制造方法、显示基板、显示装置
CN115053336B (zh) * 2020-03-10 2025-10-10 应用材料公司 选择性氧化和简化预清洁
CN114678268A (zh) * 2020-12-24 2022-06-28 中国科学院微电子研究所 栅叠层结构、栅极、dram及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01186675A (ja) * 1988-01-14 1989-07-26 Toshiba Corp 半導体装置の製造方法
JPH08102534A (ja) * 1994-09-30 1996-04-16 Toshiba Corp 半導体装置の製造方法
JPH08111297A (ja) * 1994-08-16 1996-04-30 Tokyo Electron Ltd プラズマ処理装置
JP2000332245A (ja) * 1999-05-25 2000-11-30 Sony Corp 半導体装置の製造方法及びｐ形半導体素子の製造方法
JP2001156059A (ja) * 1999-09-16 2001-06-08 Matsushita Electronics Industry Corp 絶縁膜の形成方法および半導体装置の製造方法
WO2002058130A1 (en) * 2001-01-22 2002-07-25 Tokyo Electron Limited Method for producing material of electronic device
WO2002073696A1 (en) * 2001-03-12 2002-09-19 Hitachi, Ltd. Process for producing semiconductor integrated circuit device
WO2004073073A1 (ja) * 2003-02-13 2004-08-26 Tokyo Electron Limited 半導体装置の製造方法および半導体製造装置
WO2004107430A1 (ja) * 2003-05-29 2004-12-09 Tokyo Electron Limited プラズマ処理装置およびプラズマ処理方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4305200A (en) * 1979-11-06 1981-12-15 Hewlett-Packard Company Method of forming self-registering source, drain, and gate contacts for FET transistor structures
JP2000269496A (ja) 1999-03-18 2000-09-29 Toshiba Corp 半導体装置の製造方法
TW520453B (en) * 1999-12-27 2003-02-11 Seiko Epson Corp A method to fabricate thin insulating films
JP3501715B2 (ja) * 2000-03-21 2004-03-02 シャープ株式会社 プラズマプロセス装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01186675A (ja) * 1988-01-14 1989-07-26 Toshiba Corp 半導体装置の製造方法
JPH08111297A (ja) * 1994-08-16 1996-04-30 Tokyo Electron Ltd プラズマ処理装置
JPH08102534A (ja) * 1994-09-30 1996-04-16 Toshiba Corp 半導体装置の製造方法
JP2000332245A (ja) * 1999-05-25 2000-11-30 Sony Corp 半導体装置の製造方法及びｐ形半導体素子の製造方法
JP2001156059A (ja) * 1999-09-16 2001-06-08 Matsushita Electronics Industry Corp 絶縁膜の形成方法および半導体装置の製造方法
WO2002058130A1 (en) * 2001-01-22 2002-07-25 Tokyo Electron Limited Method for producing material of electronic device
WO2002073696A1 (en) * 2001-03-12 2002-09-19 Hitachi, Ltd. Process for producing semiconductor integrated circuit device
WO2004073073A1 (ja) * 2003-02-13 2004-08-26 Tokyo Electron Limited 半導体装置の製造方法および半導体製造装置
WO2004107430A1 (ja) * 2003-05-29 2004-12-09 Tokyo Electron Limited プラズマ処理装置およびプラズマ処理方法

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