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JP5258355B2 - Imaging apparatus and driving method thereof - Google Patents
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Description

本発明は、被写体を撮像する撮像素子（固体撮像素子）を備えた撮像装置及びその駆動方法に関するものである。   The present invention relates to an image pickup apparatus including an image pickup element (solid-state image pickup element) for picking up an image of a subject and a driving method thereof.

従来、ＣＣＤやＣＭＯＳといった撮像素子を備える撮像装置では、撮像素子における駆動周波数の高速化や、撮像素子の高画素化が進んでいる。   2. Description of the Related Art Conventionally, in an image pickup apparatus including an image pickup device such as a CCD or CMOS, the drive frequency of the image pickup device is increased and the number of pixels of the image pickup device is increasing.

そのため、従来では、基板間Ｉ／Ｆにおいて、信号線の低減、低消費電力、ノイズ耐圧、高速化が求められる場面では、ＬＶＤＳドライバを有したシリアライザ／デシリアライザが使用される機会が増えている。なお、ＬＶＤＳは、「Low Voltage Differential Signaling」である。また、基板内Ｉ／Ｆにおいても、信号線の低減、低消費電力、高速化が求められる場面では、上述した基板間Ｉ／Ｆと同様に、ＬＶＤＳドライバが使用されている。   For this reason, conventionally, in a scene where reduction of signal lines, low power consumption, noise withstand voltage, and high speed are required in the inter-substrate I / F, an opportunity to use a serializer / deserializer having an LVDS driver is increasing. Note that LVDS is “Low Voltage Differential Signaling”. Also, in the in-substrate I / F, in the scene where signal line reduction, low power consumption, and high speed are required, the LVDS driver is used as in the above-described inter-substrate I / F.

ＬＶＤＳ方式は、低消費電力、高速伝送及び／又は高ノイズ耐性のデータ伝送を行う電気回路あるいは装置に適用することができ、特に、大量の画像データの処理又は伝送を行う画像処理関連装置に用いて好適である（例えば、下記の特許文献１参照）。   The LVDS method can be applied to an electric circuit or apparatus that performs data transmission with low power consumption, high-speed transmission, and / or high noise resistance, and is particularly used for an image processing-related apparatus that processes or transmits a large amount of image data. (For example, refer to Patent Document 1 below).

図２０−１は、従来のＬＶＤＳ方式を用いたデジタルカメラ（撮像装置）の概略構成を示すブロック図である。この図２０−１には、従来のＬＶＤＳ方式を用いたデジタルカメラ（撮像装置）１２００の画像撮影処理システムにおける概略構成が示されている。以下、図２０−１に示す各構成について説明する。   FIG. 20A is a block diagram illustrating a schematic configuration of a digital camera (imaging device) using a conventional LVDS system. FIG. 20A shows a schematic configuration of an image photographing processing system of a digital camera (imaging device) 1200 using a conventional LVDS system. Hereinafter, each configuration illustrated in FIG. 20A will be described.

図２０−１において、レンズ１２０１は、被写体からの光学像（被写体像）を、メカシャッタ１２０３を介して撮像素子１２０５に結像させるレンズ群である。このレンズ１２０１は、レンズ駆動部１２０２によって駆動制御され、例えば、ズーム、フォーカス、絞り等が調整される。   In FIG. 20A, a lens 1201 is a lens group that forms an optical image (subject image) from a subject on the image sensor 1205 via a mechanical shutter 1203. The lens 1201 is driven and controlled by a lens driving unit 1202 and, for example, zoom, focus, aperture, and the like are adjusted.

メカシャッタ１２０３は、撮像素子１２０５を所定時間露光した後、遮光する機能を有する。このメカシャッタ１２０３は、シャッタ駆動部１２０４によって駆動制御される。   The mechanical shutter 1203 has a function of shielding light after exposing the image sensor 1205 for a predetermined time. The mechanical shutter 1203 is driven and controlled by a shutter driving unit 1204.

撮像素子１２０５は、レンズ１２０１から入力された被写体像を画像として撮像する。ＣＤＳ／ＰＧＡ回路１２０６は、ＴＧ１２０８からの基準タイミング信号ＳＨＰ、サンプルタイミング信号ＳＨＤを用いて、撮像素子１２０５の出力に対して、ＣＤＳ回路で相関二重サンプルを行うことで低周波ノイズを除去し、ＰＧＡ回路によってゲイン調整する。ここで、ＣＤＳ（回路）は、「correlated double sampling circuit」であり、ＰＧＡは、「programmable gain amplifier」である。ＡＤ変換回路１２０７は、ＣＤＳ／ＰＧＡ回路１２０６からの出力信号（アナログ信号）をＴＧ１２０８から出力されるタイミング信号に基づくタイミングで、デジタル信号（例えば、パラレル１２ビットのデータ）に変換する。   The image sensor 1205 captures the subject image input from the lens 1201 as an image. The CDS / PGA circuit 1206 uses the reference timing signal SHP and the sample timing signal SHD from the TG 1208 to remove low-frequency noise by performing correlated double sampling on the output of the image sensor 1205 by the CDS circuit, The gain is adjusted by the PGA circuit. Here, CDS (circuit) is “correlated double sampling circuit”, and PGA is “programmable gain amplifier”. The AD conversion circuit 1207 converts the output signal (analog signal) from the CDS / PGA circuit 1206 into a digital signal (for example, parallel 12-bit data) at a timing based on the timing signal output from the TG 1208.

ＴＧ１２０８は、撮像素子１２０５、ＣＤＳ／ＰＧＡ回路１２０６、ＡＤ変換回路１２０７、画像信号処理回路１２１１、ＰＬＬ回路１２１２等に対して、駆動するためのタイミング信号を出力するタイミングジェネレータである。ここで、ＰＬＬは、「Phase Lock Loops」である。   A TG 1208 is a timing generator that outputs a timing signal for driving to the imaging device 1205, the CDS / PGA circuit 1206, the AD conversion circuit 1207, the image signal processing circuit 1211, the PLL circuit 1212, and the like. Here, PLL is “Phase Lock Loops”.

パラレル・シリアル変換回路（ＰＳ）１２０９は、ＬＶＤＳドライバを内蔵しており、ＡＤ変換回路１２０７によって変換されたパラレルのデジタルデータをシリアル化して当該ＬＶＤＳドライバで低振幅の差動シリアルデータに変換して出力する。この際、パラレル・シリアル変換回路（ＰＳ）１２０９は、ＰＬＬ回路１２１２から供給される画像データサンプリング信号に基づいて処理を行う。シリアル・パラレル変換回路（ＳＰ）１２１０は、ＬＶＤＳレシーバを内蔵しており、パラレル・シリアル変換回路（ＰＳ）１２０９から出力される差動シリアルデータを、元のパラレル１２ビットのデジタルデータに変換する（復元する）。   The parallel-serial conversion circuit (PS) 1209 has a built-in LVDS driver, serializes the parallel digital data converted by the AD conversion circuit 1207, and converts it into low-amplitude differential serial data using the LVDS driver. Output. At this time, the parallel / serial conversion circuit (PS) 1209 performs processing based on the image data sampling signal supplied from the PLL circuit 1212. The serial / parallel conversion circuit (SP) 1210 has a built-in LVDS receiver and converts the differential serial data output from the parallel / serial conversion circuit (PS) 1209 into the original parallel 12-bit digital data ( Restore).

画像信号処理回路１２１１は、シリアル・パラレル変換回路（ＳＰ）１２１０から出力された画像信号であるパラレル１２ビットのデジタルデータの処理を行う。ＰＬＬ回路１２１２は、ＴＧ１２０８から出力されるクロック信号により、画像データサンプリング信号（ｎ倍のクロック信号）を生成し、パラレル・シリアル変換回路（ＰＳ）１２０９に供給する。   The image signal processing circuit 1211 processes parallel 12-bit digital data that is an image signal output from the serial / parallel conversion circuit (SP) 1210. The PLL circuit 1212 generates an image data sampling signal (n-times clock signal) based on the clock signal output from the TG 1208 and supplies the image data sampling signal to the parallel / serial conversion circuit (PS) 1209.

メモリ部Ｉ１２１３は、画像信号処理回路１２１１で処理された画像データを一時的に
記憶する。全体制御演算部１２１４は、デジタルカメラ１２００全体の制御と各種の演算を行う。また、全体制御演算部１２１４は、必要に応じて、デジタルカメラ１２００のシステム設定情報等をメモリ部ＩＩ１２２０から読み出す。 The memory unit I1213 temporarily stores the image data processed by the image signal processing circuit 1211. The overall control calculation unit 1214 controls the entire digital camera 1200 and performs various calculations. Further, the overall control calculation unit 1214 reads out the system setting information and the like of the digital camera 1200 from the memory unit II1220 as necessary.

記録媒体制御インターフェース部１２１５は、記録媒体１２１７に対する画像データの記録または読み出しを行う。表示部１２１６は、画像データに基づく画像の表示を行う。記録媒体１２１７は、例えば、半導体メモリからなるメモリカード等の着脱可能な記憶媒体である。外部Ｉ／Ｆ部１２１８は、外部のコンピュータ等と通信を行うためのインターフェースである。操作部１２１９は、ユーザーが、デジタルカメラ１２００を起動させる際や、露出条件、ズーム位置、駆動モード等のデジタルカメラ１２００のシステム設定情報などの変更等を行う際に操作されるものである。そして、操作部１２１９は、ユーザーからデジタルカメラ１２００のシステム設定情報の変更に係る変更情報が入力されるたびに、その変更情報を全体制御演算部１２１４へ入力する。   A recording medium control interface unit 1215 performs recording or reading of image data on the recording medium 1217. The display unit 1216 displays an image based on the image data. The recording medium 1217 is a detachable storage medium such as a memory card made of a semiconductor memory. The external I / F unit 1218 is an interface for communicating with an external computer or the like. The operation unit 1219 is operated when a user activates the digital camera 1200 or changes system setting information of the digital camera 1200 such as an exposure condition, a zoom position, and a driving mode. The operation unit 1219 inputs the change information to the overall control calculation unit 1214 every time change information related to the change of the system setting information of the digital camera 1200 is input from the user.

図２０−２は、図２０−１に示すデジタルカメラ（撮像装置）のパラレル・シリアル変換回路（ＰＳ）１２０９及びシリアル・パラレル変換回路（ＳＰ）１２１０の内部構成を示す模式図である。   FIG. 20B is a schematic diagram illustrating an internal configuration of the parallel / serial conversion circuit (PS) 1209 and the serial / parallel conversion circuit (SP) 1210 of the digital camera (imaging apparatus) illustrated in FIG.

図２０−２に示すように、パラレル・シリアル変換回路（ＰＳ）１２０９は、パラレル・シリアル変換手段１２０９１と、ＬＶＤＳドライバ１２０９２、１２０９３及び１２０９４を備えている。また、シリアル・パラレル変換回路（ＳＰ）１２１０は、ＬＶＤＳレシーバ１２１０１、１２１０２及び１２１０３と、シリアル・パラレル変換手段１２１０４を備えている。   As shown in FIG. 20B, the parallel-serial conversion circuit (PS) 1209 includes parallel-serial conversion means 12091 and LVDS drivers 12092, 12093, and 12094. The serial / parallel conversion circuit (SP) 1210 includes LVDS receivers 12101, 12102 and 12103, and serial / parallel conversion means 12104.

ＡＤ変換回路１２０７から出力された、例えばパラレル１２ビットのデジタルデータは、パラレル・シリアル変換手段１２０９１に入力され、上位と下位のそれぞれ６ビットのシリアルデータに変換される。そして、それぞれの６ビットのシリアルデータは、それぞれ、ＬＶＤＳドライバ１２０９２、１２０９３に出力される。そして、ＬＶＤＳドライバ１２０９２、１２０９３では、入力されたシリアルデータをＬＶＤＳ伝送（低振幅差動シリアル伝送）により、それぞれ、ＬＶＤＳレシーバ１２１０１、１２１０２に伝送する。   For example, parallel 12-bit digital data output from the AD conversion circuit 1207 is input to parallel / serial conversion means 12091 and converted into high-order and low-order 6-bit serial data. The 6-bit serial data is output to the LVDS drivers 12092 and 12093, respectively. The LVDS drivers 12092 and 12093 transmit the input serial data to the LVDS receivers 12101 and 12102 by LVDS transmission (low amplitude differential serial transmission), respectively.

また、ＬＶＤＳドライバ１２０９４は、ＰＬＬ回路１２１２によってｎ倍されたクロック信号をＬＶＤＳ伝送して、ＬＶＤＳレシーバ１２１０３へ出力する。   The LVDS driver 12094 transmits the clock signal multiplied by n by the PLL circuit 1212 by LVDS and outputs the clock signal to the LVDS receiver 12103.

シリアル・パラレル変換回路（ＳＰ）１２１０では、シリアル・パラレル変換手段１２１０４において、ＬＶＤＳレシーバ１２１０１、１２１０２から入力されたシリアルデータから、元の１２ビットのパラレルデータに戻す動作を行う。即ち、シリアル・パラレル変換回路１２１０では、シリアル化された１２ビットのデジタルデータを、元のパラレル１２ビットのデジタルデータに戻す動作を行う。この際、シリアル・パラレル変換回路（ＳＰ）１２１０は、ＬＶＤＳレシーバ１２１０３から出力されたクロック信号を用いて処理を行う。   In the serial / parallel conversion circuit (SP) 1210, the serial / parallel conversion unit 12104 performs an operation of returning the serial data input from the LVDS receivers 12101 and 12102 to the original 12-bit parallel data. That is, the serial / parallel conversion circuit 1210 performs an operation of returning the serialized 12-bit digital data to the original parallel 12-bit digital data. At this time, the serial / parallel conversion circuit (SP) 1210 performs processing using the clock signal output from the LVDS receiver 12103.

特開２００６−３５２４２６号公報JP 2006-352426 A

上述したように、従来では、撮像素子の高画素化や、撮像素子における駆動周波数の高速化に合わせて、基板内や基板間の伝送方式として、ＬＶＤＳ方式が盛んに使用されている。   As described above, conventionally, the LVDS method is actively used as a transmission method within a substrate or between substrates in accordance with the increase in the number of pixels of the image sensor and the increase in the driving frequency of the image sensor.

しかしながら、撮像素子の高画素化や高速化の更なる進展による、フレームレートの向上や情報量の増加等から、ＬＶＤＳ伝送のためのＬＶＤＳドライバのデータレートが追いつかなくなってくる。そして、ＬＶＤＳドライバのシリアルデータ用の出力ポートが撮像装置の最高速度に合わせて複数必要となっている。この場合、複数の出力ポートの全てを使用して処理を行うと、撮像装置の消費電力の増大を招くという問題があった。   However, the data rate of the LVDS driver for LVDS transmission cannot keep up due to the improvement of the frame rate and the increase in the amount of information due to the further advancement of higher pixel and higher speed imaging devices. A plurality of output ports for serial data of the LVDS driver are required in accordance with the maximum speed of the imaging apparatus. In this case, when processing is performed using all of the plurality of output ports, there is a problem in that the power consumption of the imaging apparatus is increased.

本発明は上述の問題点に鑑みてなされたものであり、撮像装置の消費電力の抑制を実現する撮像装置及びその駆動方法を提供することを目的とする。   The present invention has been made in view of the above-described problems, and an object of the present invention is to provide an imaging apparatus that realizes suppression of power consumption of the imaging apparatus and a driving method thereof.

本発明の撮像装置は、被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する撮像素子と、前記アナログ信号をパラレルのデジタル信号に変換するアナログ・デジタル変換手段と、前記デジタル信号のパラレルデータにおけるビット数を削減する削減手段と、前記削減手段でビット数が削減されたパラレルデータをシリアルデータに変換するパラレル・シリアル変換手段と、前記パラレル・シリアル変換手段で変換されたシリアルデータを伝送することが可能な複数の出力手段と、前記パラレルデータのビット数に基づいて、前記複数の出力手段の中から前記シリアルデータを伝送する出力手段を決定する制御を行う制御手段と、前記出力手段から伝送されたシリアルデータを前記パラレルデータに変換するシリアル・パラレル変換手段とを有し、前記削減手段により前記パラレルデータのビット数を削減する処理を行わない場合、前記制御手段は、第１の出力手段と第２の出力手段が前記シリアルデータを共通の第１の伝送レートで伝送するよう制御し、前記削減手段により前記パラレルデータのビット数を削減する処理を行う場合、前記制御手段は、前記第１の出力手段を停止させ、前記第２の出力手段が前記シリアルデータを前記第１の伝送レートよりも高速な第２の伝送レートで伝送するよう制御する。 An imaging device according to the present invention images an object and generates an image of an analog signal based on the object image, an analog / digital conversion unit that converts the analog signal into a parallel digital signal, and a parallel of the digital signal Reduction means for reducing the number of bits in data, parallel / serial conversion means for converting parallel data whose number of bits has been reduced by the reduction means into serial data, and serial data converted by the parallel / serial conversion means are transmitted. A plurality of output means capable of performing control, control means for performing control to determine an output means for transmitting the serial data from among the plurality of output means based on the number of bits of the parallel data, and the output means Serial / parallel conversion that converts serial data transmitted from And means, without any treatment to reduce the number of bits of the parallel data by the reducing means, the control means first the first output means and second output means of common said serial data In the case of performing processing to reduce the number of bits of the parallel data by the reduction means, the control means stops the first output means, and the second output means Control is performed so that the serial data is transmitted at a second transmission rate faster than the first transmission rate.

本発明の撮像装置の駆動方法は、被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する撮像素子を備えた撮像装置の駆動方法であって、前記アナログ信号をパラレルのデジタル信号に変換するアナログ・デジタル変換ステップと、前記デジタル信号のパラレルデータにおけるビット数を削減する削減ステップと、前記削減ステップでビット数が削減されたパラレルデータをシリアルデータに変換するパラレル・シリアル変換ステップと、前記パラレル・シリアル変換ステップで変換されたシリアルデータを伝送する際に、前記パラレルデータのビット数に基づいて、複数の出力手段の中から前記シリアルデータを伝送する出力手段を決定する制御を行う制御ステップと、前記出力手段から伝送されたシリアルデータを前記パラレルデータに変換するシリアル・パラレル変換ステップとを有し、前記削減ステップにより前記パラレルデータのビット数を削減する処理を行わない場合、前記制御ステップは、第１の出力手段と第２の出力手段が前記シリアルデータを共通の第１の伝送レートで伝送するよう制御し、前記削減ステップにより前記パラレルデータのビット数を削減する処理を行う場合、前記制御ステップは、前記第１の出力手段を停止させ、前記第２の出力手段が前記シリアルデータを前記第１の伝送レートよりも高速な第２の伝送レートで伝送するよう制御する。 An imaging apparatus driving method according to the present invention is an imaging apparatus driving method including an imaging device that images a subject and generates an analog signal image based on the subject image, and converts the analog signal into a parallel digital signal. An analog / digital conversion step, a reduction step of reducing the number of bits in parallel data of the digital signal, a parallel / serial conversion step of converting parallel data whose number of bits has been reduced in the reduction step into serial data, and A control step for controlling to determine the output means for transmitting the serial data from a plurality of output means based on the number of bits of the parallel data when transmitting the serial data converted in the parallel / serial conversion step And serial data transmitted from the output means And a serial-parallel conversion step of converting the data, without any treatment to reduce the number of bits of the parallel data by the reduction step, the control step, the first output means and second output means the controls to transmit the serial data in a common first transmission rate, when processing for reducing the number of bits of the parallel data by the reduction step, the control step stops the first output means The second output means controls the serial data to be transmitted at a second transmission rate that is faster than the first transmission rate.

本発明によれば、撮像装置の消費電力を抑制することができる。   According to the present invention, the power consumption of the imaging apparatus can be suppressed.

以下、本発明を実施するための最良の形態について、添付図面を参照しながら詳しく説明する。また、以下に示す本発明の実施形態においては、本発明に係る撮像装置としてデジタルカメラを適用した例について説明を行う。   Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the accompanying drawings. In the embodiment of the present invention described below, an example in which a digital camera is applied as an imaging apparatus according to the present invention will be described.

図１は、本発明の実施形態に係るデジタルカメラ（撮像装置）の外観の一例を示す模式図である。   FIG. 1 is a schematic diagram showing an example of the appearance of a digital camera (imaging device) according to an embodiment of the present invention.

図１に示すデジタルカメラ１００において、表示部１０１は、画像や各種情報を表示する。電源スイッチ１０２は、電源のＯＮ／ＯＦＦを切り替えるスイッチである。シャッタボタン１０３は、撮影動作の開始を指示するボタンである。モード切り替えスイッチ１０４は、各種のモードを切り替えるスイッチである。   In the digital camera 100 shown in FIG. 1, the display unit 101 displays images and various types of information. The power switch 102 is a switch for switching power ON / OFF. The shutter button 103 is a button for instructing the start of the photographing operation. The mode switch 104 is a switch for switching various modes.

接続ケーブル１０５は、デジタルカメラ１００と外部機器とを接続するためのケーブルである。コネクタ１０６は、接続ケーブル１０５とデジタルカメラ１００とのコネクタである。   The connection cable 105 is a cable for connecting the digital camera 100 and an external device. The connector 106 is a connector between the connection cable 105 and the digital camera 100.

操作入力群１０７は、ユーザーからの各種の操作入力を受け付けるものであり、各種のボタンやタッチパネル等の操作部材からなる。具体的に、操作入力群１０７は、例えば、消去ボタン、メニューボタン、ＳＥＴボタン、十字に配置された４方向キー（上ボタン、下ボタン、右ボタン、左ボタン）、ホイール１０８などを有している。   The operation input group 107 receives various operation inputs from the user, and includes operation members such as various buttons and a touch panel. Specifically, the operation input group 107 includes, for example, an erase button, a menu button, a SET button, four-direction keys (up button, down button, right button, left button) arranged on a cross, a wheel 108, and the like. Yes.

記録媒体１０９は、デジタルカメラ１００に対して着脱可能な記録媒体であり、例えば、メモリカードやハードディスクなどからなるものである。記録媒体スロット１１０は、記録媒体１０９を格納して通信するためのスロットである。   The recording medium 109 is a recording medium that can be attached to and detached from the digital camera 100, and includes, for example, a memory card or a hard disk. The recording medium slot 110 is a slot for storing and communicating with the recording medium 109.

図２は、本発明の実施形態に係るデジタルカメラ（撮像装置）の動作の一例を示すフローチャートである。ここで、図２に示すフローチャートの動作は、後述の図３−１に示す全体制御演算部３１４においてなされる。   FIG. 2 is a flowchart showing an example of the operation of the digital camera (imaging device) according to the embodiment of the present invention. Here, the operation of the flowchart shown in FIG. 2 is performed in the overall control calculation unit 314 shown in FIG.

電源スイッチ１０２が操作されてＯＮになると、ステップＳ２０１において、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、当該デジタルカメラのシステムを起動する。   When the power switch 102 is operated and turned on, in step S201, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) activates the system of the digital camera.

モード切り替えスイッチ１０４によって、ＶＧＡ動画撮影、静止画撮影等の各種の撮影モード、或いは再生モードが選択されると、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、これを検知する。そして、ステップＳ２０２において、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、モード切り替えスイッチ１０４によって選択されたモードが撮影モードであるか否かを判断する。   When various shooting modes such as VGA moving image shooting and still image shooting or a playback mode are selected by the mode switch 104, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) detects this. . In step S202, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) determines whether or not the mode selected by the mode switch 104 is the shooting mode.

ステップＳ２０２の判断の結果、モード切り替えスイッチ１０４によって選択されたモードが撮影モードである場合には、ステップＳ２０３に進む。ステップＳ２０３に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、表示撮影モードであるＥＶＦ（Electronic View Finder）モードとして被写体の撮影を行い、撮影した画像を表示部１０１に表示する。   If the result of determination in step S202 is that the mode selected by the mode switch 104 is the shooting mode, the process proceeds to step S203. In step S203, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) shoots the subject in an EVF (Electronic View Finder) mode that is a display shooting mode, and the captured image is displayed on the display unit 101. indicate.

続いて、ステップＳ２０４において、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、シャッタボタン１０３が押されてＯＮになったか否かを判断する。この判断の結果、シャッタボタン１０３がＯＮになっていない場合には、ステップＳ２０２に戻る。   Subsequently, in step S204, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) determines whether or not the shutter button 103 is pressed and turned on. If the result of this determination is that the shutter button 103 is not on, processing returns to step S202.

一方、ステップＳ２０４の判断の結果、シャッタボタン１０３がＯＮになった場合には、記録撮影モードに移行して、ステップＳ２０５に進む。ステップＳ２０５に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、撮影モード（記録撮影モード）が静止画モードであるか否かを判断する。   On the other hand, if the result of determination in step S204 is that the shutter button 103 has been turned ON, the process shifts to recording shooting mode and proceeds to step S205. In step S205, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) determines whether the shooting mode (recording shooting mode) is the still image mode.

ステップＳ２０５の判断の結果、撮影モードが静止画モードである場合には、ステップＳ２０６に進む。ステップＳ２０６に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、被写体の撮影を静止画モードで行って、撮影された静止画像の記録に係る各種の処理を行う。   If the result of determination in step S205 is that the shooting mode is still image mode, processing proceeds to step S206. In step S206, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) performs shooting of the subject in the still image mode, and performs various processes related to recording of the captured still image.

一方、ステップＳ２０５の判断の結果、撮影モードが静止画モードでない場合には、ステップＳ２０７に進む。ステップＳ２０７に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、撮影モード（記録撮影モード）が動画モードであるか否かを判断する。   On the other hand, if the result of determination in step S205 is that the shooting mode is not still image mode, processing proceeds to step S207. In step S207, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) determines whether the shooting mode (recording shooting mode) is the moving image mode.

ステップＳ２０７の判断の結果、撮影モードが動画モードである場合には、ステップＳ２０８に進む。ステップＳ２０８に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、被写体の撮影を動画モードで行って、撮影された動画像の記録に係る各種の処理を行う。   If the result of determination in step S207 is that the shooting mode is moving image mode, processing proceeds to step S208. In step S208, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) performs shooting of the subject in the moving image mode and performs various processes relating to recording of the captured moving image.

一方、ステップＳ２０７で撮影モードが動画モードでないと判断された場合、或いは、ステップＳ２０２で撮影モードでないと判断された場合には、ステップＳ２０９に進む。ステップＳ２０９に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、モード切り替えスイッチ１０４によって選択されたモードに係る処理を行う。   On the other hand, if it is determined in step S207 that the shooting mode is not the moving image mode, or if it is determined that the shooting mode is not the shooting mode in step S202, the process proceeds to step S209. In step S209, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) performs processing related to the mode selected by the mode switch 104.

ステップＳ２０６、ステップＳ２０８、或いは、ステップＳ２０９の処理が終了すると、ステップＳ２１０に進む。ステップＳ２１０に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、電源スイッチ１０２がＯＦＦになったか否かを判断する。この判断の結果、電源スイッチ１０２がＯＦＦになっていない場合には、ステップＳ２０２に戻る。   When the process of step S206, step S208, or step S209 ends, the process proceeds to step S210. In step S210, the digital camera 100 (the overall control calculation unit 314 in FIG. 3A) determines whether or not the power switch 102 is turned off. If the result of this determination is that the power switch 102 is not OFF, processing returns to step S202.

一方、ステップＳ２１０の判断の結果、電源スイッチ１０２がＯＦＦになった場合には、ステップＳ２１１に進む。ステップＳ２１１に進むと、デジタルカメラ１００（図３−１の全体制御演算部３１４）は、当該デジタルカメラのシステムの起動を停止し、終了処理を行う。これにより、図２に示すフローチャートの処理が終了する。   On the other hand, if the result of determination in step S210 is that the power switch 102 has been turned off, processing proceeds to step S211. In step S211, the digital camera 100 (overall control calculation unit 314 in FIG. 3A) stops the activation of the system of the digital camera and performs an end process. Thereby, the process of the flowchart shown in FIG. 2 is completed.

図３−１は、本発明の実施形態に係るデジタルカメラ（撮像装置）のシステム構成の一例を示すブロック図である。   FIG. 3A is a block diagram illustrating an example of a system configuration of the digital camera (imaging device) according to the embodiment of the present invention.

図３−１に示すデジタルカメラ１００において、レンズ３０１は、被写体からの光学像（被写体像）を、メカシャッタ３０３を介して撮像素子３０５に結像させるレンズ群である。このレンズ３０１は、レンズ駆動部３０２によって駆動制御され、例えば、ズーム、フォーカス、絞り等が調整される。   In the digital camera 100 shown in FIG. 3A, the lens 301 is a lens group that forms an optical image (subject image) from the subject on the image sensor 305 via the mechanical shutter 303. The lens 301 is driven and controlled by a lens driving unit 302, and, for example, zoom, focus, aperture, and the like are adjusted.

メカシャッタ３０３は、撮像素子３０５を所定時間露光した後、遮光する機能を有する。このメカシャッタ３０３は、シャッタ駆動部３０４によって駆動制御される。   The mechanical shutter 303 has a function of shielding light after exposing the image sensor 305 for a predetermined time. The mechanical shutter 303 is driven and controlled by a shutter driving unit 304.

撮像素子３０５は、レンズ３０１から入力された被写体像を画像として撮像する。より具体的には、撮像素子３０５は、被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する。この撮像素子３０５には、ＴＧ３０８から、水平転送パルス信号Ｈ１、Ｈ２と、リセットゲートパルス信号ＲＧが供給され、撮像素子３０５は、これらの信号に基づいて駆動する。撮像素子３０５により撮像されたアナログ信号の画像（画像信号）は、ＣＤＳ／ＰＧＡ回路３０６に出力される。   The image sensor 305 captures the subject image input from the lens 301 as an image. More specifically, the image sensor 305 images a subject and generates an analog signal image based on the subject image. Horizontal transfer pulse signals H1 and H2 and a reset gate pulse signal RG are supplied from the TG 308 to the image sensor 305, and the image sensor 305 is driven based on these signals. An analog signal image (image signal) captured by the image sensor 305 is output to the CDS / PGA circuit 306.

ＣＤＳ／ＰＧＡ回路３０６は、ＴＧ３０８からの基準タイミング信号ＳＨＰ、サンプルタイミング信号ＳＨＤを用いて、撮像素子３０５の出力に対して、ＣＤＳ回路で相関二重サンプルを行うことで低周波ノイズを除去し、ＰＧＡ回路によってゲイン調整する。   The CDS / PGA circuit 306 uses the reference timing signal SHP and the sample timing signal SHD from the TG 308 to remove low-frequency noise by performing correlated double sampling on the output of the image sensor 305 with the CDS circuit, The gain is adjusted by the PGA circuit.

ＡＤ変換回路３０７は、ＣＤＳ／ＰＧＡ回路３０６から出力されたアナログ信号をＴＧ３０８から出力されるタイミング信号に基づくタイミングで、パラレルのデジタル信号に変換するアナログ・デジタル変換手段である。ＡＤ変換回路３０７で変換処理されたパラレルのデジタル信号は、ビット処理回路３２１に出力される。   The AD conversion circuit 307 is analog / digital conversion means for converting the analog signal output from the CDS / PGA circuit 306 into a parallel digital signal at a timing based on the timing signal output from the TG 308. The parallel digital signal converted by the AD conversion circuit 307 is output to the bit processing circuit 321.

ＴＧ３０８は、撮像素子３０５、ＣＤＳ／ＰＧＡ回路３０６、ＡＤ変換回路３０７、画像信号処理回路３１１、ＰＬＬ回路３１２等に対して、駆動するためのタイミング信号を出力するタイミングジェネレータである。このＴＧ３０８から出力される各種のタイミング信号は、全体制御演算部３１４から供給される基準クロック信号に基づくものである。   The TG 308 is a timing generator that outputs a timing signal for driving to the image sensor 305, the CDS / PGA circuit 306, the AD conversion circuit 307, the image signal processing circuit 311, the PLL circuit 312 and the like. Various timing signals output from the TG 308 are based on a reference clock signal supplied from the overall control calculation unit 314.

ビット処理回路３２１は、全体制御演算部３１４の制御に基づいて、デジタルカメラ１００の撮影モードや、ＩＳＯ感度、或いは、画像圧縮の有無に応じて、ＡＤ変換回路３０７でＡＤ変換されたデジタル信号のパラレルデータにおけるビット数を削減する。この際、本実施形態では、ビット処理回路３２１は、パラレルデータの下位のビットを切り捨てることにより、ビット数を削減する。ビット処理回路３２１でビット数が削減されたパラレルデータは、パラレル・シリアル変換回路（ＰＳ）３０９に出力される。   Based on the control of the overall control calculation unit 314, the bit processing circuit 321 performs the digital signal AD conversion by the AD conversion circuit 307 according to the shooting mode of the digital camera 100, ISO sensitivity, or presence / absence of image compression. Reduce the number of bits in parallel data. At this time, in this embodiment, the bit processing circuit 321 reduces the number of bits by truncating the lower bits of the parallel data. The parallel data whose number of bits has been reduced by the bit processing circuit 321 is output to the parallel / serial conversion circuit (PS) 309.

ＰＬＬ回路３１２は、ＴＧ３０８から出力されたクロック信号（基準クロック信号）の周波数をｎ倍に逓倍し、画像データサンプリング信号用のクロック信号（以下、「ＴＣＬＯＣＫ」と呼ぶ）をパラレル・シリアル変換回路（ＰＳ）３０９に供給する。   The PLL circuit 312 multiplies the frequency of the clock signal (reference clock signal) output from the TG 308 by n times to generate a clock signal for an image data sampling signal (hereinafter referred to as “TCLOCK”) as a parallel / serial conversion circuit ( PS) 309.

パラレル・シリアル変換回路（ＰＳ）３０９は、ＬＶＤＳドライバを内蔵している。そして、パラレル・シリアル変換回路（ＰＳ）３０９は、ビット処理回路３２１からのパラレルデータをシリアル化してシリアルデータに変換し、これを、ＬＶＤＳドライバを用いてシリアル・パラレル変換回路（ＳＰ）３１０に出力する。この際、パラレル・シリアル変換回路（ＰＳ）３０９は、ＰＬＬ回路３１２から供給された、ＴＧ３０８からのクロック信号の周波数をｎ倍に逓倍したクロック信号ＴＣＬＯＣＫに基づいて処理を行う。また、この場合、パラレル・シリアル変換回路（ＰＳ）３０９は、クロック信号ＴＣＬＯＣＫも、シリアルのデジタルデータと同様に、ＬＶＤＳドライバを用いてシリアル・パラレル変換回路（ＳＰ）３１０に出力する。   The parallel / serial conversion circuit (PS) 309 includes an LVDS driver. The parallel / serial conversion circuit (PS) 309 serializes the parallel data from the bit processing circuit 321 and converts it into serial data, which is output to the serial / parallel conversion circuit (SP) 310 using an LVDS driver. To do. At this time, the parallel / serial conversion circuit (PS) 309 performs processing based on the clock signal TCLOCK supplied from the PLL circuit 312 and multiplied by n times the frequency of the clock signal from the TG 308. In this case, the parallel / serial conversion circuit (PS) 309 also outputs the clock signal TCLOCK to the serial / parallel conversion circuit (SP) 310 using the LVDS driver, similarly to the serial digital data.

シリアル・パラレル変換回路（ＳＰ）３１０は、パラレル・シリアル変換回路（ＰＳ）３０９から出力されたシリアルデータを、ビット処理回路３２１から出力された元のパラレルデータに変換する（復元する）。この際、シリアル・パラレル変換回路（ＳＰ）３１０は、基準クロック信号やＬＶＤＳドライバを介して入力されたクロック信号ＴＣＬＯＣＫに基づいて処理を行う。   The serial / parallel conversion circuit (SP) 310 converts (restores) the serial data output from the parallel / serial conversion circuit (PS) 309 into the original parallel data output from the bit processing circuit 321. At this time, the serial / parallel conversion circuit (SP) 310 performs processing based on the reference clock signal and the clock signal TCLOCK input via the LVDS driver.

画像信号処理回路３１１は、シリアル・パラレル変換回路（ＳＰ）３１０から出力された画像信号であるパラレルデータの処理を行う。具体的に、画像信号処理回路３１１は、画像信号処理として、例えば、各種の補正処理、画像データの圧縮処理などを行う。   The image signal processing circuit 311 processes parallel data which is an image signal output from the serial / parallel conversion circuit (SP) 310. Specifically, the image signal processing circuit 311 performs, for example, various correction processes and image data compression processes as the image signal process.

メモリ部Ｉ３１３は、画像信号処理回路３１１で処理された画像データを一時的に記憶
する。全体制御演算部３１４は、デジタルカメラ１００全体の制御と各種の演算を行う。また、全体制御演算部３１４は、必要に応じて、デジタルカメラ１００のシステム設定情報等や処理プログラムをメモリ部ＩＩ３２０から読み出す。 The memory unit I313 temporarily stores the image data processed by the image signal processing circuit 311. The overall control calculation unit 314 performs overall control of the digital camera 100 and various calculations. Further, the overall control calculation unit 314 reads the system setting information of the digital camera 100 and the processing program from the memory unit II 320 as necessary.

記録媒体制御Ｉ／Ｆ（インターフェース）部３１５は、記録媒体３１７に対する画像データの記録または読み出しを行う。表示部３１６は、画像データに基づく画像の表示を行う。この表示部３１６は、図１に示す表示部１０１に相当するものである。記録媒体３１７は、例えば、半導体メモリからなるメモリカード等の着脱可能な記憶媒体である。この記録媒体３１７は、図１に示す記録媒体１０９に相当するものである。   A recording medium control I / F (interface) unit 315 performs recording or reading of image data with respect to the recording medium 317. The display unit 316 displays an image based on the image data. The display unit 316 corresponds to the display unit 101 shown in FIG. The recording medium 317 is a detachable storage medium such as a memory card made of a semiconductor memory. This recording medium 317 corresponds to the recording medium 109 shown in FIG.

外部Ｉ／Ｆ部３１８は、外部のコンピュータ等と通信を行うためのインターフェースである。操作部３１９は、ユーザーが、デジタルカメラ１００を起動させる際や、露出条件、ズーム位置、駆動モード等のデジタルカメラ１００のシステム設定情報などの変更等を行う際に操作されるものである。そして、操作部３１９は、ユーザーからデジタルカメラ１００のシステム設定情報の変更に係る変更情報が入力されるたびに、その変更情報を全体制御演算部３１４へ入力する。この操作部３１９は、例えば、図１に示す電源スイッチ１０２、シャッタボタン１０３、モード切り替えスイッチ１０４、操作入力群１０７等を含むものである。   The external I / F unit 318 is an interface for communicating with an external computer or the like. The operation unit 319 is operated when the user activates the digital camera 100 or changes the system setting information of the digital camera 100 such as an exposure condition, a zoom position, and a driving mode. The operation unit 319 inputs the change information to the overall control calculation unit 314 each time change information related to the change of the system setting information of the digital camera 100 is input from the user. The operation unit 319 includes, for example, the power switch 102, the shutter button 103, the mode change switch 104, the operation input group 107, and the like shown in FIG.

図３−２は、図３−１に示すデジタルカメラ（撮像装置）のパラレル・シリアル変換回路（ＰＳ）３０９及びシリアル・パラレル変換回路（ＳＰ）３１０の内部構成の一例を示す模式図である。   FIG. 3B is a schematic diagram illustrating an example of an internal configuration of the parallel / serial conversion circuit (PS) 309 and the serial / parallel conversion circuit (SP) 310 of the digital camera (imaging device) illustrated in FIG.

図３−２に示すように、パラレル・シリアル変換回路（ＰＳ）３０９は、パラレル・シリアル変換手段３０９１と、ＬＶＤＳドライバ３０９２、３０９３及び３０９４を備えている。また、シリアル・パラレル変換回路（ＳＰ）３１０は、ＬＶＤＳレシーバ３１０１、３１０２及び３１０３と、シリアル・パラレル変換手段３１０４を備えている。ここで、ＬＶＤＳドライバ３０９２及び３０９３は、パラレル・シリアル変換手段３０９１で変換されたシリアルデータを伝送することが可能な複数の出力手段に相当する。   As illustrated in FIG. 3B, the parallel / serial conversion circuit (PS) 309 includes parallel / serial conversion means 3091 and LVDS drivers 3092, 3093, and 3094. The serial / parallel conversion circuit (SP) 310 includes LVDS receivers 3101, 3102 and 3103, and serial / parallel conversion means 3104. Here, the LVDS drivers 3092 and 3093 correspond to a plurality of output means capable of transmitting the serial data converted by the parallel / serial conversion means 3091.

全体制御演算部３１４では、ビット処理回路３２１で処理されたパラレルデータの有効ビット数に基づいて、ＬＶＤＳドライバ３０９２及び３０９３の中からシリアルデータを伝送する出力手段であるＬＶＤＳドライバを決定する。   Based on the number of effective bits of the parallel data processed by the bit processing circuit 321, the overall control calculation unit 314 determines an LVDS driver that is an output unit that transmits serial data from the LVDS drivers 3092 and 3093.

パラレル・シリアル変換手段３０９１は、ビット処理回路３２１から出力されたパラレルデータをシリアルデータに変換する。その際、パラレル・シリアル変換手段３０９１は、全体制御演算部３１４による制御に基づいて、ビット処理回路３２１から出力されたパラレルデータの有効ビット数に応じて、ＬＶＤＳドライバ３０９２及び３０９３の動作を選択する。   The parallel / serial conversion unit 3091 converts the parallel data output from the bit processing circuit 321 into serial data. At that time, the parallel / serial conversion unit 3091 selects the operation of the LVDS drivers 3092 and 3093 according to the number of effective bits of the parallel data output from the bit processing circuit 321 based on the control by the overall control calculation unit 314. .

このとき、全体制御演算部３１４は、ＬＶＤＳドライバの最大伝送レートの制限を加味し、例えばＬＶＤＳドライバ３０９２のみで伝送可能な場合は、当該ＬＶＤＳドライバ３０９２のみを用いてＬＶＤＳレシーバ３１０１にシリアルデータを伝送する制御を行う。この際、もう一方のＬＶＤＳドライバ３０９３については、その動作を停止する。また、例えば、ＬＶＤＳドライバ３０９２のみでは伝送出来ない場合は、ＬＶＤＳドライバ３０９２及び３０９３の両方を用いて、それぞれ、ＬＶＤＳレシーバ３１０１及び３１０２にシリアルデータを伝送する。   At this time, the overall control calculation unit 314 takes into consideration the limitation on the maximum transmission rate of the LVDS driver. For example, when transmission is possible only by the LVDS driver 3092, serial data is transmitted to the LVDS receiver 3101 using only the LVDS driver 3092. Control. At this time, the operation of the other LVDS driver 3093 is stopped. Further, for example, when transmission is not possible only with the LVDS driver 3092, serial data is transmitted to the LVDS receivers 3101 and 3102 using both the LVDS drivers 3092 and 3093, respectively.

ＬＶＤＳドライバ３０９４は、ＰＬＬ回路３１２において生成されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ伝送して、ＬＶＤＳレシーバ３１０３へ出力する。   The LVDS driver 3094 transmits the clock signal TCLOCK generated in the PLL circuit 312 by LVDS and outputs it to the LVDS receiver 3103.

シリアル・パラレル変換回路（ＳＰ）３１０では、シリアル・パラレル変換手段３１０４において、ＬＶＤＳレシーバ３１０１及び／又は３１０２で受信したシリアルデータから、ビット処理回路３２１から出力された元のパラレルデータに変換する（復元する）。   In the serial / parallel conversion circuit (SP) 310, the serial / parallel conversion means 3104 converts the serial data received by the LVDS receiver 3101 and / or 3102 into the original parallel data output from the bit processing circuit 321 (restoration). To do).

以下、本発明に係る実施形態に基づく実施例について説明する。   Examples based on the embodiments according to the present invention will be described below.

（実施例１）
まず、本発明の実施例１について説明する。
本発明の実施例１では、ビット処理回路３２１において、撮像モードに応じて、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理を行うものである。 Example 1
First, Example 1 of the present invention will be described.
In the first embodiment of the present invention, the bit processing circuit 321 performs processing for reducing the number of bits of digital data subjected to AD conversion by the AD conversion circuit 307 in accordance with the imaging mode.

ここで、本実施例１では、ステップＳ２０６で撮影された静止画像や、ステップＳ２０８で撮影された動画像に係る出力データの有効ビットを１２ビットとし、基準クロックを周波数５０ＭＨｚとする。また、デジタルカメラ１００のＩＳＯ感度を１００とし、ＬＶＤＳドライバ３０９２及び３０９３の１つ当たりの最大伝送レートを５００Ｍｂｐｓとする。   Here, in the first embodiment, the effective bits of the output data related to the still image captured in step S206 and the moving image captured in step S208 are set to 12 bits, and the reference clock is set to a frequency of 50 MHz. The ISO sensitivity of the digital camera 100 is set to 100, and the maximum transmission rate per one of the LVDS drivers 3092 and 3093 is set to 500 Mbps.

この際、１２ビットのシリアルデータをＬＶＤＳドライバ３０９２のみで伝送し、もう一方のＬＶＤＳドライバ３０９３の動作を停止させて、１ポートで伝送するとした場合、その伝送レートは５０×１２＝６００Ｍｂｐｓとなる。しかしながら、この場合、デジタルカメラ１００のＬＶＤＳドライバ３０９２の最大伝送レートは５００Ｍｂｐｓであるため、ＬＶＤＳドライバ３０９２のみのシングルポートで１２ビットのシリアルデータを伝送すること不可能である。この場合、パラレル・シリアル変換回路（ＰＳ）３０９は、出力データを、ＬＶＤＳドライバ３０９２及び３０９３の２つのポートで出力することになる。   At this time, when 12-bit serial data is transmitted only by the LVDS driver 3092 and the operation of the other LVDS driver 3093 is stopped and transmitted by one port, the transmission rate is 50 × 12 = 600 Mbps. However, in this case, since the maximum transmission rate of the LVDS driver 3092 of the digital camera 100 is 500 Mbps, it is impossible to transmit 12-bit serial data with a single port of only the LVDS driver 3092. In this case, the parallel / serial conversion circuit (PS) 309 outputs the output data through the two ports of the LVDS drivers 3092 and 3093.

以下、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の内部構成及びその駆動方法について説明する。   Hereinafter, the internal configuration of the parallel / serial conversion means (PS) 3091 and the serial / parallel conversion means 3104 shown in FIG.

まず、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード（即ち、記録撮影モード）における動作について説明する。   First, the operation in the still image recording mode shown in step S206 of FIG. 2 and the moving image recording mode (ie, recording shooting mode) shown in step S208 will be described.

図４−１は、本発明の実施例１を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図４−１には、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード時の内部の状態が示されている。   FIG. 4A is a schematic diagram illustrating an example of an internal configuration of the parallel / serial conversion unit (PS) 3091 illustrated in FIG. 3B according to the first embodiment of the present invention. FIG. 4A shows an internal state in the still image recording mode shown in step S206 in FIG. 2 and the moving image recording mode shown in step S208.

図４−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された１２ビットのパラレルデータは、入力端子４０１に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって６逓倍された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫが入力端子４０２に入力される。   In the parallel / serial conversion unit 3091 shown in FIG. 4A, 12-bit parallel data output from the bit processing circuit 321 is input to the input terminal 401 and then input to the switching unit 406. In this case, for example, a clock signal TCLOCK having a frequency of 300 MHz multiplied by 6 by the PLL circuit 312 is input to the input terminal 402.

また、全体制御演算部３１４から、入力タイミング信号ＴＭＧが入力端子４０３に入力され、変換タイミング信号ＴＤＧが入力端子４０４に入力され、出力部切り替えタイミング信号ＭＯＳが入力端子４０５に入力される。また、入力端子４０３には１２本のバスが接続されており、入力端子４０４には１１本のバスが接続されており、入力端子４０５には６本のバスが接続されている。   Further, the input timing signal TMG is input to the input terminal 403, the conversion timing signal TDG is input to the input terminal 404, and the output switching timing signal MOS is input to the input terminal 405 from the overall control calculation unit 314. Twelve buses are connected to the input terminal 403, 11 buses are connected to the input terminal 404, and six buses are connected to the input terminal 405.

切り替え手段４０６は、本例の場合、１２個の切り替え手段（スイッチ）で構成されており、それぞれ、各入力タイミング信号ＴＭＧによって切り替えられる。有効ビット数が１２ビットである場合、切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のとき、入力端子４０１に入力された１２ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。   In this example, the switching means 406 is composed of 12 switching means (switches), and each switching means 406 is switched by each input timing signal TMG. When the number of valid bits is 12 bits, the switching unit 406 performs parallel loading of 12-bit parallel data input to the input terminal 401 to the DFF 407 when the input timing signal TMG is logic 1.

切り替え手段４０８は、１１個の切り替え手段（スイッチ）で構成されており、それぞれ、各変換タイミング信号ＴＤＧによって切り替えられる。ここで、変換タイミング信号ＴＤＧが論理１のとき、切り替え手段４０８はＯＮとなり、変換タイミング信号ＴＤＧが論理０のとき、切り替え手段４０８はＯＦＦとなる。切り替え手段４０８がＯＮのときは、ＤＦＦ４０７に蓄えられたデータが１ビットずつシフトされる。   The switching means 408 is composed of eleven switching means (switches), and each is switched by each conversion timing signal TDG. Here, when the conversion timing signal TDG is logic 1, the switching means 408 is ON, and when the conversion timing signal TDG is logic 0, the switching means 408 is OFF. When the switching means 408 is ON, the data stored in the DFF 407 is shifted bit by bit.

また、入力端子４０１のＤ１０、Ｄ９、Ｄ８、Ｄ７、Ｄ６及びＤ５に対応する切り替え手段４０８は、ＤＦＦ４０７のデータを出力部切り替え手段４０９へ出力する。出力部切り替え手段４０９は、それぞれ、各出力切り替えタイミング信号ＭＯＳによって切り替えられる。出力切り替えタイミング信号ＭＯＳが論理１のとき、出力切り替え手段４０９はＯＮとなり、出力切り替えタイミング信号ＭＯＳが０のとき、出力切り替え手段はＯＦＦとなる。出力部切り替え手段４０９がＯＮのとき、ＤＦＦ４０７から出力されたデータがシリアルデータＳＤＡＴＡ２として、出力端子４１１を介して、例えばＬＶＤＳドライバ３０９３に出力される。この場合、入力端子４０１に対応するＤＦＦ４０７から出力されるデータがシリアルデータＳＤＡＴＡ１として、出力端子４１０を介して、ＬＶＤＳドライバ３０９２に出力されることになる。   The switching unit 408 corresponding to D10, D9, D8, D7, D6, and D5 of the input terminal 401 outputs the data of the DFF 407 to the output unit switching unit 409. The output unit switching means 409 is switched by each output switching timing signal MOS. When the output switching timing signal MOS is logic 1, the output switching means 409 is turned on, and when the output switching timing signal MOS is 0, the output switching means is turned off. When the output unit switching unit 409 is ON, the data output from the DFF 407 is output as serial data SDATA2 to the LVDS driver 3093, for example, via the output terminal 411. In this case, data output from the DFF 407 corresponding to the input terminal 401 is output to the LVDS driver 3092 through the output terminal 410 as serial data SDATA1.

続いて、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード（即ち、記録撮影モード）におけるパラレル・シリアル変換手段３０９１の駆動方法について、図４−２を用いて説明する。   Next, a method of driving the parallel / serial conversion unit 3091 in the still image recording mode shown in step S206 of FIG. 2 or the moving image recording mode shown in step S208 (that is, the recording photographing mode) will be described with reference to FIG. .

図４−２は、本発明の実施例１を示し、図４−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。   FIG. 4-2 is a timing chart illustrating an example of a driving method of the parallel / serial conversion unit 3091 illustrated in FIG. 4A according to the first embodiment of the present invention.

図４−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数３００ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図４−１に示すように、切り替え手段４０８は、入力端子４０１のＤ５に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図４−１に示すように、出力切り替え手段４０９は、入力端子４０１のＤ５に対応する場所のみ、出力部切り替えタイミング信号ＭＯＳによってＯＮされている。   In FIG. 4B, a clock signal TCLOCK is a clock signal with a frequency of 300 MHz input to the input terminal 402, and an input timing signal TMG is an input timing signal input to the input terminal 403. Here, as illustrated in FIG. 4A, the switching unit 408 is turned off by the conversion timing signal TDG only at a location corresponding to D5 of the input terminal 401. As shown in FIG. 4A, the output switching unit 409 is turned on by the output unit switching timing signal MOS only at a location corresponding to D5 of the input terminal 401.

出力端子４１０及び４１１には、それぞれ、シリアルデータＳＤＡＴＡ１（上位６ビット）及びＳＤＡＴＡ２（下位６ビット）で示される形で１ビットシリアル化されたデータが６ビットずつ出力される。そして、出力端子４１０及び４１１を介して、シリアルデータＳＤＡＴＡ１及びＳＤＡＴＡ２が、それぞれ、ＬＶＤＳドライバ３０９２及び３０９３に出力される。   The output terminals 410 and 411 respectively output 6-bit serialized data in a form indicated by serial data SDATA1 (upper 6 bits) and SDATA2 (lower 6 bits). The serial data SDATA1 and SDATA2 are output to the LVDS drivers 3092 and 3093 via the output terminals 410 and 411, respectively.

図３−２に示すＬＶＤＳドライバ３０９２及び３０９３は、シリアルデータをＬＶＤＳ波形に変換し、それぞれ、ＬＶＤＳレシーバ３１０１及び３１０２に伝送する。そして、ＬＶＤＳレシーバ３１０１及び３１０２は、入力されたシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。   LVDS drivers 3092 and 3093 shown in FIG. 3-2 convert serial data into LVDS waveforms and transmit them to LVDS receivers 3101 and 3102, respectively. Then, the LVDS receivers 3101 and 3102 convert the input serial LVDS signal into a 3-MOS signal, and output the result to the serial / parallel conversion means (SP) 3104. Also, the LVDS driver 3094 shown in FIG. 3-2 converts the input clock signal TCLOCK into an LVDS waveform and transmits it to the LVDS receiver 3103. The LVDS receiver 3103 converts the input LVDS signal into a 3V CMOS signal.

続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。   Next, the internal configuration of the serial / parallel converter (SP) 3104 shown in FIG. 3-2 will be described.

図５は、本発明の実施例１を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図５には、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード時の内部の状態が示されている。   FIG. 5 is a schematic diagram illustrating an example of an internal configuration of the serial-parallel conversion unit (SP) 3104 illustrated in FIG. 3-2 according to the first embodiment of this invention. FIG. 5 shows an internal state in the still image recording mode shown in step S206 of FIG. 2 and the moving image recording mode shown in step S208.

図５において、ＬＶＤＳレシーバ３１０１及び３１０２によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位６ビット）及びＳＤＡＴＡ２'（下位６ビット）は、それぞれ、入力端子５０１及び５０２に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。   In FIG. 5, serial data SDATA1 ′ (upper 6 bits) and SDATA2 ′ (lower 6 bits) converted into 3-MOS signals by the LVDS receivers 3101 and 3102 are input to input terminals 501 and 502, respectively. A clock signal TCLOCK ′ having a frequency of 300 MHz converted into a 3-MOS signal by the LVDS receiver 3103 is input to the input terminal 503.

また、全体制御演算部３１４から、入力タイミング信号ＴＭＧが入力端子５０４に入力され、シリアルデータの各種の入力タイミング信号Ｉｎ１、Ｉｎ２及びＩｎ３が、それぞれ、入力端子５０５、５０６及び５０７に入力される。ここで、入力端子５０６及び５０７には、それぞれ、９本及び６本のバスが接続されている。また、全体制御演算部３１４から、有効ビット数に応じて切り替える切り替えタイミング信号ＴＮＧ及びＴＯＧが、それぞれ、入力端子５０８及び５０９に入力される。ここで、入力端子５０８及び５０９には、それぞれ、１１本及び１２本のバスが接続されている。   Also, the input timing signal TMG is input to the input terminal 504 from the overall control calculation unit 314, and various input timing signals In1, In2, and In3 of serial data are input to the input terminals 505, 506, and 507, respectively. Here, nine and six buses are connected to the input terminals 506 and 507, respectively. Also, switching timing signals TNG and TOG that are switched according to the number of effective bits are input from the overall control calculation unit 314 to the input terminals 508 and 509, respectively. Here, 11 buses and 12 buses are connected to the input terminals 508 and 509, respectively.

入力端子５０１、５０２にそれぞれ入力されたシリアルデータＳＤＡＴＡ１'、ＳＤＡＴＡ２'は、入力切り替え手段５１０、５１１及び５１２によって、１２個のＤＦＦ５１４で構成されたレジスタのいずれかに出力される。   Serial data SDATA1 ′ and SDATA2 ′ respectively input to the input terminals 501 and 502 are output to any of the registers constituted by 12 DFFs 514 by the input switching means 510, 511 and 512.

本実施例１では、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モードの場合（即ち、記録撮影モードの場合）には、図５に示すように、入力切り替え手段５１０は、論理０となる。そして、出力端子５１８のＤ０に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２及びＤ１に対応する入力切り替え手段５１１がＯＦＦとなる。   In the first embodiment, in the case of the still image recording mode shown in step S206 of FIG. 2 or the moving image recording mode shown in step S208 (that is, in the case of the recording shooting mode), as shown in FIG. Becomes logic 0. Then, the input switching unit 511 corresponding to D0 of the output terminal 518 is turned on, and the input switching unit 511 corresponding to the remaining D10, D8, D6, D5, D4, D3, D2, and D1 of the output terminal 518 is turned off. .

合わせて、出力端子５１８のＤ６に対応する入力切り替え手段５１２がＯＮとなり、出力端子５１８のＤ１１〜Ｄ７、Ｄ５〜Ｄ０に対応する入力切り替え手段５１２がＯＦＦとなる。この結果、出力端子５１８のＤ６及びＤ０に対応するＤＦＦ５１４に、それぞれ、シリアルデータＳＤＡＴＡ１'及びＳＤＡＴＡ２'が入力される。   At the same time, the input switching means 512 corresponding to D6 of the output terminal 518 is turned ON, and the input switching means 512 corresponding to D11 to D7 and D5 to D0 of the output terminal 518 is turned OFF. As a result, serial data SDATA1 ′ and SDATA2 ′ are input to the DFFs 514 corresponding to D6 and D0 of the output terminal 518, respectively.

出力端子５１８のＤ６とＤ０に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'及びＳＤＡＴＡ２'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御され、このうち、出力端子５１８のＤ６に対応する切り替え手段５１３のみがＯＦＦとなる。   The serial data SDATA1 ′ and SDATA2 ′ input to the DFF 514 corresponding to D6 and D0 of the output terminal 518 are sequentially shifted in the DFF 514 based on the clock signal TCLOCK ′ having a frequency of 300 MHz input from the input terminal 503. Then, the result is output to the switching means 515. At this time, the switching means 513 for controlling 12 bit shifts is controlled by the timing signal TNG input from the input terminal 508, and only the switching means 513 corresponding to D6 of the output terminal 518 is turned OFF.

切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。   The switching means 515 outputs the register result to the next switching means 516 when the input timing signal TMG input to the input terminal 504 is logic 1. The twelve switching means 516 are respectively controlled by the timing signal TOG input to the input terminal 509, and are switched corresponding to the number of effective bits of the parallel data.

図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード（即ち、記録撮影モード）の場合には、図５に示すように、切り替え手段５１６は、全て常に論理１（ＯＮ）となる。切り替え手段５１６が常に論理１であり、切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。   In the still image recording mode shown in step S206 in FIG. 2 and the moving image recording mode shown in step S208 (that is, the recording photographing mode), as shown in FIG. 5, all the switching means 516 are always logic 1 (ON). It becomes. When the switching unit 516 is always logic 1, and the switching unit 515 is logic 1, the result of each DFF 514 in the register is output to each DFF 517. When the switching unit 515 is logic 0, serial / parallel conversion is performed by holding the result of each DFF 517 of the register, and the result is output to the output terminal 518.

次に、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モードの動作に入る前のステップＳ２０３に示すＥＶＦモード（表示撮影モード）における動作について説明する。   Next, the operation in the EVF mode (display shooting mode) shown in step S203 before entering the operation of the still image recording mode shown in step S206 of FIG. 2 or the moving image recording mode shown in step S208 will be described.

図２のステップＳ２０３におけるＥＶＦモードは、画角や被写体の位置等を決めるために図１の表示部１０１に画像を表示させるものであるが、この際、本実施例１では、表示部１０１の階調性等の性能に見合うビット数に削減する。ここでは、表示部１０１の性能に見合うデータの有効ビット数を８ビットとする。   The EVF mode in step S203 in FIG. 2 displays an image on the display unit 101 in FIG. 1 in order to determine the angle of view, the position of the subject, and the like. Reduce the number of bits to match the performance such as gradation. Here, the effective bit number of data suitable for the performance of the display unit 101 is 8 bits.

そのため、ステップＳ２０３におけるＥＶＦモードでは、ビット処理回路３２１において、ＡＤ変換回路３０７から出力された１２ビットのパラレルデータを８ビットに削減して出力する。その際、例えば、ＬＶＤＳドライバ３０９２の伝送レートは、５０×８＝４００Ｍｂｐｓとなる。この場合、ＬＶＤＳドライバ３０９２の出力ポートに対するデータレートを満たすため、本例では、ＥＶＦモード時に、ＬＶＤＳドライバ３０９２のみのシングルポートで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止する。   Therefore, in the EVF mode in step S203, the bit processing circuit 321 reduces the 12-bit parallel data output from the AD conversion circuit 307 to 8 bits and outputs it. At that time, for example, the transmission rate of the LVDS driver 3092 is 50 × 8 = 400 Mbps. In this case, in order to satisfy the data rate for the output port of the LVDS driver 3092, in this example, in the EVF mode, transmission is performed using a single port of only the LVDS driver 3092, and the operation of one LVDS driver 3093 is stopped.

図６−１は、本発明の実施例１を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図６−１には、図２のステップＳ２０３におけるＥＶＦモード時の内部の状態が示されている。ここで、図６−１において、図４−１に示す構成と同様の構成には、同じ符号を付している。   FIG. 6A is a schematic diagram illustrating an example of an internal configuration of the parallel / serial conversion unit (PS) 3091 illustrated in FIG. 3B according to the first embodiment of this invention. FIG. 6A shows an internal state in the EVF mode in step S203 of FIG. Here, in FIG. 6A, the same reference numerals are given to the same components as those shown in FIG. 4A.

図６−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された８ビットのパラレルデータは、例えば、入力端子４０１のＤ１１〜Ｄ４に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって８逓倍された周波数４００ＭＨｚのクロック信号ＴＣＬＯＣＫが入力端子４０２に入力される。   In the parallel-serial conversion unit 3091 shown in FIG. 6A, the 8-bit parallel data output from the bit processing circuit 321 is input to, for example, D11 to D4 of the input terminal 401 and then input to the switching unit 406. The In this case, for example, a clock signal TCLOCK having a frequency of 400 MHz multiplied by 8 by the PLL circuit 312 is input to the input terminal 402.

切り替え手段４０６は、それぞれ、入力端子４０３から入力された各入力タイミング信号ＴＭＧによって切り替えられる。そして、切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のときに、入力端子４０１から入力された８ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。   The switching means 406 is switched by each input timing signal TMG input from the input terminal 403. Then, the switching unit 406 parallel loads 8-bit parallel data input from the input terminal 401 into the DFF 407 when the input timing signal TMG is logic 1.

入力端子４０１のＤ１１〜Ｄ４に対応する切り替え手段４０８は、常にＯＮとなり、入力端子４０１のＤ１１〜Ｄ４に対応するＤＦＦ４０７に蓄えられたデータを１ビットずつシフトする。また、入力端子４０１の残りのＤ３〜Ｄ０に対応する切り替え手段４０８は、ＯＦＦとなる。また、出力部切り替え手段４０９は、全てＯＦＦとなる。この場合、入力端子４０１に対応するＤＦＦ４０７から出力されるデータが８ビットのシリアルデータＳＤＡＴＡ１として、出力端子４１０を介して、ＬＶＤＳドライバ３０９２に出力されることになる。   The switching means 408 corresponding to D11 to D4 of the input terminal 401 is always ON, and the data stored in the DFF 407 corresponding to D11 to D4 of the input terminal 401 is shifted bit by bit. Further, the switching means 408 corresponding to the remaining D3 to D0 of the input terminal 401 is turned OFF. Further, all the output unit switching means 409 are turned off. In this case, data output from the DFF 407 corresponding to the input terminal 401 is output to the LVDS driver 3092 through the output terminal 410 as 8-bit serial data SDATA1.

続いて、図２のステップＳ２０３に示すＥＶＦモードにおけるパラレル・シリアル変換手段３０９１の駆動方法について、図６−２を用いて説明する。   Next, a driving method of the parallel / serial conversion unit 3091 in the EVF mode shown in step S203 of FIG. 2 will be described with reference to FIG.

図６−２は、本発明の実施例１を示し、図６−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。   FIG. 6B is a timing chart illustrating an example of a method for driving the parallel / serial conversion unit 3091 illustrated in FIG. 6A according to the first embodiment of the present invention.

図６−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数４００ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図６−１に示すように、切り替え手段４０８は、入力端子４０１のＤ３〜Ｄ０に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図６−１に示すように、出力切り替え手段４０９は、出力部切り替えタイミング信号ＭＯＳによって全てＯＦＦされている。   6B, a clock signal TCLOCK is a clock signal having a frequency of 400 MHz input to the input terminal 402, and an input timing signal TMG is an input timing signal input to the input terminal 403. Here, as illustrated in FIG. 6A, the switching unit 408 is turned off by the conversion timing signal TDG only at locations corresponding to D <b> 3 to D <b> 0 of the input terminal 401. As shown in FIG. 6A, the output switching unit 409 is all turned off by the output unit switching timing signal MOS.

出力端子４１０には、シリアルデータＳＤＡＴＡ１（上位８ビット）で示される形で１ビットシリアル化されたデータが出力される。そして、出力端子４１０を介して、シリアルデータＳＤＡＴＡ１がＬＶＤＳドライバ３０９２に出力される。   The output terminal 410 outputs 1-bit serialized data in the form indicated by serial data SDATA1 (upper 8 bits). Then, the serial data SDATA1 is output to the LVDS driver 3092 via the output terminal 410.

図３−２に示すＬＶＤＳドライバ３０９２は、８ビットのシリアルデータをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０１に伝送する。そして、ＬＶＤＳレシーバ３１０１は、入力された８ビットのシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。   The LVDS driver 3092 shown in FIG. 3B converts 8-bit serial data into an LVDS waveform and transmits the LVDS waveform to the LVDS receiver 3101. The LVDS receiver 3101 converts the input 8-bit serial LVDS signal into a 3-MOS signal, and outputs the result to the serial / parallel converter (SP) 3104. Also, the LVDS driver 3094 shown in FIG. 3-2 converts the input clock signal TCLOCK into an LVDS waveform and transmits it to the LVDS receiver 3103. The LVDS receiver 3103 converts the input LVDS signal into a 3V CMOS signal.

続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。   Next, the internal configuration of the serial / parallel converter (SP) 3104 shown in FIG. 3-2 will be described.

図７は、本発明の実施例１を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図７には、図２のステップＳ２０３におけるＥＶＦモード時の内部の状態が示されている。ここで、図７において、図５に示す構成と同様の構成には、同じ符号を付している。   FIG. 7 is a schematic diagram illustrating an example of an internal configuration of the serial-parallel conversion unit (SP) 3104 illustrated in FIG. 3-2 according to the first embodiment of this invention. FIG. 7 shows an internal state in the EVF mode in step S203 of FIG. Here, in FIG. 7, the same components as those shown in FIG.

図７において、ＬＶＤＳレシーバ３１０１によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位８ビット）は、入力端子５０１に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数４００ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。   In FIG. 7, serial data SDATA1 ′ (upper 8 bits) converted into a 3-MOS signal by the LVDS receiver 3101 is input to the input terminal 501. The clock signal TCLOCK ′ having a frequency of 400 MHz converted into a 3-MOS signal by the LVDS receiver 3103 is input to the input terminal 503.

本実施例１では、図２のステップＳ２０３に示すＥＶＦモードの場合には、図７に示すように、入力切り替え手段５１０は、論理０となる。そして、出力端子５１８のＤ４に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ３、Ｄ２、Ｄ１及びＤ０に対応する入力切り替え手段５１１がＯＦＦとなる。   In the first embodiment, in the case of the EVF mode shown in step S203 in FIG. 2, the input switching unit 510 becomes logic 0 as shown in FIG. Then, the input switching unit 511 corresponding to D4 of the output terminal 518 is turned on, and the input switching unit 511 corresponding to the remaining D10, D8, D6, D5, D3, D2, D1, and D0 of the output terminal 518 is turned off. .

合わせて、入力切り替え手段５１２が全てＯＦＦとなり、この結果、出力端子５１８のＤ４に対応するＤＦＦ５１４に、シリアルデータＳＤＡＴＡ１'が入力される。   At the same time, all the input switching means 512 are turned OFF, and as a result, the serial data SDATA1 ′ is input to the DFF 514 corresponding to D4 of the output terminal 518.

出力端子５１８のＤ４に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数４００ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御される。この場合、１２個の切り替え手段５１３のうち、出力端子５１８のＤ３〜Ｄ０に対応する切り替え手段５１３がＯＦＦとなり、Ｄ１１〜Ｄ４に対応する切り替え手段５１３がＯＮとなる。   Serial data SDATA1 ′ input to the DFF 514 corresponding to D4 of the output terminal 518 is sequentially shifted in the DFF 514 based on the clock signal TCLOCK ′ having a frequency of 400 MHz input from the input terminal 503. Then, the result is output to the switching means 515. At this time, the switching means 513 for controlling 12 bit shifts is controlled by the timing signal TNG input from the input terminal 508. In this case, among the 12 switching means 513, the switching means 513 corresponding to D3 to D0 of the output terminal 518 is turned OFF, and the switching means 513 corresponding to D11 to D4 is turned ON.

切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。   The switching means 515 outputs the register result to the next switching means 516 when the input timing signal TMG input to the input terminal 504 is logic 1. The twelve switching means 516 are respectively controlled by the timing signal TOG input to the input terminal 509, and are switched corresponding to the number of effective bits of the parallel data.

図２のステップＳ２０３に示すＥＶＦモードの場合には、図７に示すように、出力端子５１８のＤ１１〜Ｄ４に対応する切り替え手段５１６は、全て常に論理１（ＯＮ）となる。また、出力端子５１８の残りのＤ３〜Ｄ０に対応する切り替え手段５１６は、論理０（ＯＦＦ）となり、出力端子５１８のＤ３〜Ｄ０に対応するＤＦＦ５１７の入力レベルは、Ｌｏとなる。   In the EVF mode shown in step S203 of FIG. 2, all the switching means 516 corresponding to D11 to D4 of the output terminal 518 are always logic 1 (ON) as shown in FIG. Further, the switching means 516 corresponding to the remaining D3 to D0 of the output terminal 518 becomes logic 0 (OFF), and the input level of the DFF 517 corresponding to D3 to D0 of the output terminal 518 becomes Lo.

出力端子５１８のＤ１１〜Ｄ４に対応する切り替え手段５１６が論理１であり、出力端子５１８のＤ１１〜Ｄ４に対応する切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、出力端子５１８のＤ１１〜Ｄ４に対応する切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。   When the switching means 516 corresponding to D11 to D4 of the output terminal 518 is logic 1, and the switching means 515 corresponding to D11 to D4 of the output terminal 518 is logic 1, the result of each DFF 514 in the register is sent to each DFF 517. Is output. When the switching means 515 corresponding to D11 to D4 of the output terminal 518 is logic 0, serial / parallel conversion is performed by holding the result of each DFF 517 of the register, and the result is output to the output terminal 518. Is output.

図８は、本発明の実施例１を示し、図３−１に示すデジタルカメラ１００のシステム構成のうち、ＡＤ変換回路３０７から画像信号処理回路３１１までの処理の流れを示す模式図である。   FIG. 8 is a schematic diagram illustrating a flow of processing from the AD conversion circuit 307 to the image signal processing circuit 311 in the system configuration of the digital camera 100 illustrated in FIG. 3A according to the first embodiment of the present invention.

ここで、図８（ａ）には、図２のステップＳ２０６に示す静止画記録モードやステップＳ２０８に示す動画記録モード（即ち、記録撮影モード）における処理の流れが示されている。この場合、ビット処理回路３２１は、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理は行わない。   Here, FIG. 8A shows a flow of processing in the still image recording mode shown in step S206 of FIG. 2 and the moving image recording mode (that is, recording shooting mode) shown in step S208. In this case, the bit processing circuit 321 does not perform a process of reducing the number of bits of the digital data subjected to AD conversion by the AD conversion circuit 307.

また、図８（ｂ）には、図２のステップＳ２０３に示すＥＶＦモード（表示撮影モード）における処理の流れが示されている。この場合、ビット処理回路３２１において、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減（本例では、１２ビットから８ビットに削減）する処理が行なわれる。   FIG. 8B shows the flow of processing in the EVF mode (display shooting mode) shown in step S203 of FIG. In this case, the bit processing circuit 321 performs processing for reducing the number of bits of the digital data AD-converted by the AD conversion circuit 307 (in this example, from 12 bits to 8 bits).

本実施例では、ＥＶＦモード時において、ＡＤ変換されたデジタルデータの有効ビットを１２ビットから８ビットに削減したが、他の撮像モード（例えば動画記録モード）においても、デジタルデータの有効ビット数が削減できる場合は同様に処理される。   In this embodiment, in the EVF mode, the effective bits of the AD converted digital data are reduced from 12 bits to 8 bits. However, in other imaging modes (for example, the moving image recording mode), the number of effective bits of the digital data is If it can be reduced, the same processing is performed.

このように、撮像モードにおいて、見合った有効ビット数に削減することによって、図８（ｂ）に示すように、ＬＶＤＳドライバの出力ポートをＬＶＤＳドライバ３０９２のみで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止することができる。即ち、この場合、１つのポート（ＬＶＤＳドライバ３０９２〜ＬＶＤＳレシーバ３１０１）のみを動作させて、他のポート（ＬＶＤＳドライバ３０９３〜ＬＶＤＳレシーバ３１０２）の動作を停止することができる。これにより、デジタルカメラ（撮像装置）の消費電力を抑制することが可能となる。   In this manner, in the imaging mode, by reducing the number of valid bits to match, the output port of the LVDS driver is transmitted only by the LVDS driver 3092 and the operation of one LVDS driver 3093 is performed as shown in FIG. Can be stopped. That is, in this case, only one port (LVDS driver 3092 to LVDS receiver 3101) can be operated, and the operation of the other ports (LVDS driver 3093 to LVDS receiver 3102) can be stopped. Thereby, the power consumption of the digital camera (imaging device) can be suppressed.

（実施例２）
次に、本発明の実施例２について説明する。
本発明の実施例２では、ビット処理回路３２１において、デジタルカメラ１００のＩＳＯ感度に応じて、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理を行うものである。 (Example 2)
Next, a second embodiment of the present invention will be described.
In the second embodiment of the present invention, the bit processing circuit 321 performs processing for reducing the number of bits of the digital data AD-converted by the AD conversion circuit 307 in accordance with the ISO sensitivity of the digital camera 100.

ここで、本実施例２では、デジタルカメラ１００では、ＩＳＯ感度を１００、２００、４００、８００及び１６００の５段階に切り替えられるものとする。   Here, in the second embodiment, in the digital camera 100, it is assumed that the ISO sensitivity can be switched in five stages of 100, 200, 400, 800, and 1600.

図９は、ＩＳＯ感度とＳ／Ｎとの関係の一例を示す特性図である。
一般的に、図９に示すように、ＩＳＯ感度が倍になると、Ｓ／Ｎは６ｄＢ劣化し、それに合わせて、出力データの有効ビット数も少なくすることができる。 FIG. 9 is a characteristic diagram showing an example of the relationship between ISO sensitivity and S / N.
In general, as shown in FIG. 9, when the ISO sensitivity is doubled, the S / N deteriorates by 6 dB, and the number of effective bits of output data can be reduced accordingly.

デジタルカメラ１００において、ＣＤＳ／ＰＧＡ回路３０６の感度が、例えば、図９に示すＩＳＯ感度１００（通常）である場合、即ち、ＣＤＳ／ＰＧＡ回路３０６のゲインが低い場合には、撮像素子３０５の出力レベルが高く、ノイズの影響を受けにくい。このため、出力データの有効ビット数を大きくして解像度を高め、高品質な画像が得られる。ここで、本実施例２では、ＩＳＯ感度１００の場合の有効ビット数を１２ビットとする。   In the digital camera 100, when the sensitivity of the CDS / PGA circuit 306 is, for example, ISO sensitivity 100 (normal) shown in FIG. 9, that is, when the gain of the CDS / PGA circuit 306 is low, the output of the image sensor 305 is output. High level and less susceptible to noise. Therefore, the number of effective bits of the output data is increased to increase the resolution, and a high quality image can be obtained. In the second embodiment, the effective number of bits when the ISO sensitivity is 100 is 12 bits.

このＩＳＯ感度１００の場合における、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の動作については、実施例１で説明した静止画や動画モードの記録撮影モードと同様である。   Regarding the operation of the parallel / serial conversion means (PS) 3091 and the serial / parallel conversion means 3104 shown in FIG. 3-2 in the case of the ISO sensitivity 100, the recording and shooting modes of the still image and moving image modes described in the first embodiment are used. It is the same.

本実施例２では、撮像素子３０５の出力レベルが小さいとき、例えばＣＤＳ／ＰＧＡ回路３０６の感度をＩＳＯ感度１６００のように感度を上げた場合、撮像素子３０５の出力レベルに対してノイズが多くなる。この場合、ビット処理回路３２１は、Ｓ／Ｎに見合ったビット数に下げる。   In the second embodiment, when the output level of the image sensor 305 is small, for example, when the sensitivity of the CDS / PGA circuit 306 is increased like the ISO sensitivity 1600, noise increases with respect to the output level of the image sensor 305. . In this case, the bit processing circuit 321 reduces the number of bits to match the S / N.

ここで、本実施例２では、図９に示すように、各ＩＳＯ感度に応じた有効ビット数を設定する。具体的に、ＩＳＯ感度が１００、２００、４００、８００、１６００及び３２００の場合に、それぞれ、有効ビット数を１２ビット、１１ビット、１０ビット、９ビット、８ビット及び７ビットに設定する。   Here, in the second embodiment, as shown in FIG. 9, the number of effective bits corresponding to each ISO sensitivity is set. Specifically, when the ISO sensitivity is 100, 200, 400, 800, 1600 and 3200, the number of effective bits is set to 12 bits, 11 bits, 10 bits, 9 bits, 8 bits and 7 bits, respectively.

以下、各ＩＳＯ感度のおける、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の内部構成及びその駆動方法について説明する。   Hereinafter, the internal configuration of the parallel / serial conversion means (PS) 3091 and the serial / parallel conversion means 3104 shown in FIG.

まず、ＩＳＯ感度２００の場合について説明する。   First, the case of ISO sensitivity 200 will be described.

上述したように、ＩＳＯ感度２００の場合の有効ビットは、１１ビットである。この際、１１ビットのシリアルデータをＬＶＤＳドライバ３０９２のみで伝送し、もう一方のＬＶＤＳドライバ３０９３の動作を停止させて、１ポートで伝送するとした場合、その伝送レートは５０×１１＝５５０Ｍｂｐｓとなる。しかしながら、この場合、デジタルカメラ１００のＬＶＤＳドライバ３０９２の最大ビットレートは上述したように５００Ｍｂｐｓであるため、ＬＶＤＳドライバ３０９２のみのシングルポートで１１ビットのシリアルデータを伝送すること不可能である。この場合、パラレル・シリアル変換回路（ＰＳ）３０９は、出力データを、ＬＶＤＳドライバ３０９２及び３０９３の２つのポートで出力することになる。   As described above, the effective bits when the ISO sensitivity is 200 are 11 bits. At this time, when 11-bit serial data is transmitted only by the LVDS driver 3092 and the operation of the other LVDS driver 3093 is stopped and transmitted by one port, the transmission rate is 50 × 11 = 550 Mbps. However, in this case, since the maximum bit rate of the LVDS driver 3092 of the digital camera 100 is 500 Mbps as described above, it is impossible to transmit 11-bit serial data with a single port of only the LVDS driver 3092. In this case, the parallel / serial conversion circuit (PS) 309 outputs the output data through the two ports of the LVDS drivers 3092 and 3093.

また、この場合、２つのポートのＬＶＤＳドライバ３０９２及び３０９３で１１ビットのシリアルデータを伝送するためには、一方が上位６ビット、他方が下位５ビットと分かれてしまうため、下位５ビットにダミーの０を１ビット足して伝送することになる。   In this case, in order to transmit 11-bit serial data with the LVDS drivers 3092 and 3093 of the two ports, one is divided into the upper 6 bits and the other is divided into the lower 5 bits. Transmission is performed by adding 0 to one bit.

図１０−１は、本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図１０−１には、ＩＳＯ感度が２００である場合の内部の状態が示されている。ここで、図１０−１において、図４−１に示す構成と同様の構成には、同じ符号を付している。   FIG. 10A is a schematic diagram illustrating an example of an internal configuration of the parallel / serial conversion unit (PS) 3091 illustrated in FIG. 3B according to the second embodiment of the present invention. FIG. 10A shows an internal state when the ISO sensitivity is 200. Here, in FIG. 10A, the same reference numerals are given to the same components as those shown in FIG.

図１０−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された１１ビットのパラレルデータは、入力端子４０１のＤ１１〜Ｄ１に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって６逓倍された周波数３００ＭＨｚのクロックＴＣＬＯＣＫが入力端子４０２入力される。   In the parallel / serial conversion unit 3091 shown in FIG. 10A, 11-bit parallel data output from the bit processing circuit 321 is input to D11 to D1 of the input terminal 401 and then input to the switching unit 406. In this case, for example, a clock TCLOCK having a frequency of 300 MHz multiplied by 6 by the PLL circuit 312 is input to the input terminal 402.

切り替え手段４０６は、それぞれ、各入力タイミング信号ＴＭＧによって切り替えられる。切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のとき、入力端子４０１に入力された１１ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。   The switching means 406 is switched by each input timing signal TMG. When the input timing signal TMG is logic 1, the switching unit 406 loads the 11-bit parallel data input to the input terminal 401 into the DFF 407 in parallel.

この場合、切り替え手段４０８は、入力端子４０１のＤ５及びＤ０に対応する場所のみ、変換タイミング信号ＴＤＧによってＯＦＦとなる。また、出力切り替え手段４０９は、出力部切り替えタイミング信号ＭＯＳによって入力端子４０１のＤ５に対応する場所のみＯＮとなる。   In this case, the switching means 408 is turned OFF by the conversion timing signal TDG only at locations corresponding to D5 and D0 of the input terminal 401. Further, the output switching means 409 is turned on only at a location corresponding to D5 of the input terminal 401 by the output section switching timing signal MOS.

出力端子４１０及び４１１には、それぞれ、シリアルデータＳＤＡＴＡ１（上位６ビット）及びＳＤＡＴＡ２（下位５ビット＋ダミー１ビット）で示される形で１ビットシリアル化されたデータが６ビットずつ出力される。出力端子４１０及び４１１を介して、シリアルデータＳＤＡＴＡ１及びＳＤＡＴＡ２が、それぞれ、ＬＶＤＳドライバ３０９２及び３０９３に出力される。   The output terminals 410 and 411 respectively output 6-bit serialized data in the form of serial data SDATA1 (upper 6 bits) and SDATA2 (lower 5 bits + dummy 1 bit). Serial data SDATA1 and SDATA2 are output to the LVDS drivers 3092 and 3093 via the output terminals 410 and 411, respectively.

図１０−２は、本発明の実施例２を示し、図１０−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。   FIG. 10-2 is a timing chart illustrating an example of a driving method of the parallel-serial conversion unit 3091 illustrated in FIG. 10A according to the second embodiment of the present invention.

図１０−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数３００ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図１０−１に示すように、切り替え手段４０８は、入力端子４０１のＤ５及びＤ０に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図４−１に示すように、出力切り替え手段４０９は、入力端子４０１のＤ５に対応する場所のみ、出力部切り替えタイミング信号ＭＯＳによってＯＮされている。   10-2, a clock signal TCLOCK is a clock signal with a frequency of 300 MHz input to the input terminal 402, and an input timing signal TMG is an input timing signal input to the input terminal 403. Here, as shown in FIG. 10A, the switching unit 408 is turned off by the conversion timing signal TDG only at locations corresponding to D5 and D0 of the input terminal 401. As shown in FIG. 4A, the output switching unit 409 is turned on by the output unit switching timing signal MOS only at a location corresponding to D5 of the input terminal 401.

図３−２に示すＬＶＤＳドライバ３０９２及び３０９３は、シリアルデータをＬＶＤＳ波形に変換し、それぞれ、ＬＶＤＳレシーバ３１０１及び３１０２に伝送する。そして、ＬＶＤＳレシーバ３１０１及び３１０２は、入力されたシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。   LVDS drivers 3092 and 3093 shown in FIG. 3-2 convert serial data into LVDS waveforms and transmit them to LVDS receivers 3101 and 3102, respectively. Then, the LVDS receivers 3101 and 3102 convert the input serial LVDS signal into a 3-MOS signal, and output the result to the serial / parallel conversion means (SP) 3104. Also, the LVDS driver 3094 shown in FIG. 3-2 converts the input clock signal TCLOCK into an LVDS waveform and transmits it to the LVDS receiver 3103. The LVDS receiver 3103 converts the input LVDS signal into a 3V CMOS signal.

続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。   Next, the internal configuration of the serial / parallel converter (SP) 3104 shown in FIG. 3-2 will be described.

図１１は、本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図１１には、ＩＳＯ感度が２００である場合の内部の状態が示されている。ここで、図１１において、図５に示す構成と同様の構成には、同じ符号を付している。   FIG. 11 is a schematic diagram illustrating an example of an internal configuration of the serial-parallel conversion unit (SP) 3104 illustrated in FIG. 3-2 according to the second embodiment of the present invention. FIG. 11 shows the internal state when the ISO sensitivity is 200. Here, in FIG. 11, the same code | symbol is attached | subjected to the structure similar to the structure shown in FIG.

図１１において、ＬＶＤＳレシーバ３１０１及び３１０２によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位６ビット）及びＳＤＡＴＡ２'（下位５ビット＋ダミー１ビット）は、それぞれ、入力端子５０１及び５０２に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。   In FIG. 11, serial data SDATA1 ′ (upper 6 bits) and SDATA2 ′ (lower 5 bits + dummy 1 bit) converted into 3-MOS signals by LVDS receivers 3101 and 3102 are input to input terminals 501 and 502, respectively. Is done. A clock signal TCLOCK ′ having a frequency of 300 MHz converted into a 3-MOS signal by the LVDS receiver 3103 is input to the input terminal 503.

ＩＳＯ感度２００とした場合には、図１１に示すように、入力切り替え手段５１０は、論理１となる。そして、出力端子５１８のＤ０に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２及びＤ１に対応する入力切り替え手段５１１がＯＦＦとなる。   When the ISO sensitivity is set to 200, the input switching means 510 becomes logic 1 as shown in FIG. Then, the input switching unit 511 corresponding to D0 of the output terminal 518 is turned on, and the input switching unit 511 corresponding to the remaining D10, D8, D6, D5, D4, D3, D2, and D1 of the output terminal 518 is turned off. .

合わせて、出力端子５１８のＤ６に対応する入力切り替え手段５１２がＯＮとなり、出力端子５１８のＤ１１〜Ｄ７、Ｄ５〜Ｄ０に対応する入力切り替え手段５１２がＯＦＦとなる。この結果、出力端子５１８のＤ６及びＤ０に対応するＤＦＦ５１４に、それぞれ、シリアルデータＳＤＡＴＡ１'及びＳＤＡＴＡ２'が入力される。   At the same time, the input switching means 512 corresponding to D6 of the output terminal 518 is turned ON, and the input switching means 512 corresponding to D11 to D7 and D5 to D0 of the output terminal 518 is turned OFF. As a result, serial data SDATA1 ′ and SDATA2 ′ are input to the DFFs 514 corresponding to D6 and D0 of the output terminal 518, respectively.

出力端子５１８のＤ６とＤ０に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'及びＳＤＡＴＡ２'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数３００ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御され、このうち、出力端子５１８のＤ６に対応する切り替え手段５１３のみがＯＦＦとなる。   The serial data SDATA1 ′ and SDATA2 ′ input to the DFF 514 corresponding to D6 and D0 of the output terminal 518 are sequentially shifted in the DFF 514 based on the clock signal TCLOCK ′ having a frequency of 300 MHz input from the input terminal 503. Then, the result is output to the switching means 515. At this time, the switching means 513 for controlling 12 bit shifts is controlled by the timing signal TNG input from the input terminal 508, and only the switching means 513 corresponding to D6 of the output terminal 518 is turned OFF.

切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。   The switching means 515 outputs the register result to the next switching means 516 when the input timing signal TMG input to the input terminal 504 is logic 1. The twelve switching means 516 are respectively controlled by the timing signal TOG input to the input terminal 509, and are switched corresponding to the number of effective bits of the parallel data.

ＩＳＯ感度２００の場合には、図１１に示すように、出力端子５１８のＤ１１〜Ｄ１に対応する切り替え手段５１６は、全て常に論理１（ＯＮ）となる。また、出力端子５１８の残りのＤ０に対応する切り替え手段５１６は、論理０（ＯＦＦ）となり、出力端子５１８のＤ０に対応するＤＦＦ５１７の入力レベルはＬｏとなる。   In the case of ISO sensitivity 200, as shown in FIG. 11, all the switching means 516 corresponding to D11 to D1 of the output terminal 518 are always logic 1 (ON). Further, the switching means 516 corresponding to the remaining D0 of the output terminal 518 becomes logic 0 (OFF), and the input level of the DFF 517 corresponding to D0 of the output terminal 518 becomes Lo.

出力端子５１８のＤ１１〜Ｄ１に対応する切り替え手段５１６が論理１であり、出力端子５１８のＤ１１〜Ｄ１に対応する切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、出力端子５１８のＤ１１〜Ｄ１に対応する切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。   When the switching means 516 corresponding to D11 to D1 of the output terminal 518 is logic 1, and the switching means 515 corresponding to D11 to D1 of the output terminal 518 is logic 1, the result of each DFF 514 in the register is sent to each DFF 517. Is output. When the switching means 515 corresponding to D11 to D1 of the output terminal 518 is logic 0, serial / parallel conversion is performed by holding the result of each DFF 517 of the register, and the result is output to the output terminal 518. Is output.

次に、ＩＳＯ感度４００の場合について説明する。   Next, the case of ISO sensitivity 400 will be described.

上述したように、ＩＳＯ感度４００の場合の有効ビットは、１０ビットとなる。この際、１０ビットのシリアルデータをＬＶＤＳドライバ３０９２のみで伝送し、もう一方のＬＶＤＳドライバ３０９３の動作を停止させて、１ポートで伝送するとした場合、その伝送レートは５０×１０＝５００Ｍｂｐｓとなる。この場合、ＬＶＤＳドライバ３０９２の出力ポートに対するデータレートを満たすため、本例では、ＬＶＤＳドライバ３０９２のみのシングルポートで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止する。   As described above, the effective bit when the ISO sensitivity is 400 is 10 bits. At this time, when 10-bit serial data is transmitted only by the LVDS driver 3092 and the operation of the other LVDS driver 3093 is stopped and transmitted by one port, the transmission rate is 50 × 10 = 500 Mbps. In this case, in order to satisfy the data rate for the output port of the LVDS driver 3092, in this example, transmission is performed using a single port of only the LVDS driver 3092, and the operation of one LVDS driver 3093 is stopped.

図１２−１は、本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図１２−１には、ＩＳＯ感度が４００である場合の内部の状態が示されている。ここで、図１２−１において、図４−１（或いは、図６−１）に示す構成と同様の構成には、同じ符号を付している。   12A is a schematic diagram illustrating an example of an internal configuration of the parallel-serial conversion unit (PS) 3091 illustrated in FIG. 3B according to the second embodiment of the present invention. FIG. 12A shows an internal state when the ISO sensitivity is 400. Here, in FIG. 12A, the same reference numerals are given to the same components as those shown in FIG. 4-1 (or FIG. 6-1).

図１２−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された１０ビットのパラレルデータは、例えば、入力端子４０１のＤ１１〜Ｄ２に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって１０逓倍された周波数５００ＭＨｚのクロック信号ＴＣＬＯＣＫが入力端子４０２に入力される。   In the parallel / serial conversion unit 3091 shown in FIG. 12A, the 10-bit parallel data output from the bit processing circuit 321 is input to, for example, D11 to D2 of the input terminal 401 and then input to the switching unit 406. The In this case, for example, a clock signal TCLOCK having a frequency of 500 MHz multiplied by 10 by the PLL circuit 312 is input to the input terminal 402.

切り替え手段４０６は、それぞれ、入力端子４０３から入力された各入力タイミング信号ＴＭＧによって切り替えられる。そして、切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のときに、入力端子４０１から入力された１０ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。   The switching means 406 is switched by each input timing signal TMG input from the input terminal 403. Then, the switching unit 406 parallel loads the 10-bit parallel data input from the input terminal 401 into the DFF 407 when the input timing signal TMG is logic 1.

入力端子４０１のＤ１１〜Ｄ２に対応する切り替え手段４０８は、常にＯＮとなり、入力端子４０１のＤ１１〜Ｄ２に対応するＤＦＦ４０７に蓄えられたデータを１ビットずつシフトする。また、入力端子４０１の残りのＤ１〜Ｄ０に対応する切り替え手段４０８は、常にＯＦＦとなる。また、出力部切り替え手段４０９は、全てＯＦＦとなる。この場合、入力端子４０１に対応するＤＦＦ４０７から出力されるデータが１０ビットのシリアルデータＳＤＡＴＡ１として、出力端子４１０を介して、ＬＶＤＳドライバ３０９２に出力されることになる。即ち、出力端子４１０からは、シリアルデータＳＤＡＴＡ１（上位１０ビット）で示される形で１ビットシリアル化されたデータがＬＶＤＳドライバ３０９２に出力される。   The switching means 408 corresponding to D11 to D2 of the input terminal 401 is always ON, and the data stored in the DFF 407 corresponding to D11 to D2 of the input terminal 401 is shifted bit by bit. Further, the switching means 408 corresponding to the remaining D1 to D0 of the input terminal 401 is always OFF. Further, all the output unit switching means 409 are turned off. In this case, data output from the DFF 407 corresponding to the input terminal 401 is output to the LVDS driver 3092 through the output terminal 410 as 10-bit serial data SDATA1. That is, from the output terminal 410, the data serialized by 1 bit in the form indicated by the serial data SDATA 1 (upper 10 bits) is output to the LVDS driver 3092.

図１２−２は、本発明の実施例２を示し、図１２−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。   FIG. 12-2 is a timing chart illustrating an example of a method for driving the parallel / serial conversion unit 3091 illustrated in FIG. 12A according to the second embodiment of the present invention.

図１２−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数５００ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図１２−１に示すように、切り替え手段４０８は、入力端子４０１のＤ１〜Ｄ０に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図１２−１に示すように、出力切り替え手段４０９は、出力部切り替えタイミング信号ＭＯＳによって全てＯＦＦされている。   In FIG. 12B, a clock signal TCLOCK is a clock signal with a frequency of 500 MHz input to the input terminal 402, and an input timing signal TMG is an input timing signal input to the input terminal 403. Here, as shown in FIG. 12A, the switching unit 408 is turned OFF by the conversion timing signal TDG only at locations corresponding to D1 to D0 of the input terminal 401. As shown in FIG. 12A, the output switching unit 409 is all turned off by the output unit switching timing signal MOS.

図３−２に示すＬＶＤＳドライバ３０９２は、１０ビットのシリアルデータをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０１に伝送する。そして、ＬＶＤＳレシーバ３１０１は、入力された１０ビットのシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。   The LVDS driver 3092 shown in FIG. 3-2 converts 10-bit serial data into an LVDS waveform and transmits it to the LVDS receiver 3101. The LVDS receiver 3101 converts the input 10-bit serial LVDS signal into a 3-MOS signal, and outputs the result to a serial / parallel conversion means (SP) 3104. Also, the LVDS driver 3094 shown in FIG. 3-2 converts the input clock signal TCLOCK into an LVDS waveform and transmits it to the LVDS receiver 3103. The LVDS receiver 3103 converts the input LVDS signal into a 3V CMOS signal.

続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。   Next, the internal configuration of the serial / parallel converter (SP) 3104 shown in FIG. 3-2 will be described.

図１３は、本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図１３には、ＩＳＯ感度が４００である場合の内部の状態が示されている。ここで、図１３において、図５（或いは、図７）に示す構成と同様の構成には、同じ符号を付している。   FIG. 13 is a schematic diagram illustrating an example of an internal configuration of the serial / parallel conversion unit (SP) 3104 illustrated in FIG. 3B according to the second embodiment of the present invention. FIG. 13 shows the internal state when the ISO sensitivity is 400. Here, in FIG. 13, the same components as those shown in FIG. 5 (or FIG. 7) are denoted by the same reference numerals.

図１３において、ＬＶＤＳレシーバ３１０１によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位１０ビット）は、入力端子５０１に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数５００ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。   In FIG. 13, serial data SDATA1 ′ (upper 10 bits) converted into a 3-MOS signal by the LVDS receiver 3101 is input to the input terminal 501. The clock signal TCLOCK ′ having a frequency of 500 MHz converted into a 3-MOS signal by the LVDS receiver 3103 is input to the input terminal 503.

ＩＳＯ感度４００の場合には、図１３に示すように、入力切り替え手段５１０は、論理０となる。そして、出力端子５１８のＤ２に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ１及びＤ０に対応する入力切り替え手段５１１がＯＦＦとなる。   In the case of the ISO sensitivity 400, the input switching means 510 becomes logic 0 as shown in FIG. Then, the input switching unit 511 corresponding to D2 of the output terminal 518 is turned on, and the input switching unit 511 corresponding to the remaining D10, D8, D6, D5, D4, D3, D1, and D0 of the output terminal 518 is turned off. .

合わせて、入力切り替え手段５１２が全てＯＦＦとなり、この結果、出力端子５１８のＤ２に対応するＤＦＦ５１４に、シリアルデータＳＤＡＴＡ１'が入力される。   At the same time, all the input switching means 512 are turned OFF, and as a result, the serial data SDATA1 ′ is input to the DFF 514 corresponding to D2 of the output terminal 518.

出力端子５１８のＤ２に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数５００ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御される。この場合、１２個の切り替え手段５１３のうち、出力端子５１８のＤ１〜Ｄ０に対応する切り替え手段５１３がＯＦＦとなり、Ｄ１１〜Ｄ２に対応する切り替え手段５１３がＯＮとなる。   The serial data SDATA1 ′ input to the DFF 514 corresponding to D2 of the output terminal 518 is sequentially shifted in the DFF 514 based on the clock signal TCLOCK ′ having a frequency of 500 MHz input from the input terminal 503. Then, the result is output to the switching means 515. At this time, the switching means 513 for controlling 12 bit shifts is controlled by the timing signal TNG input from the input terminal 508. In this case, among the 12 switching means 513, the switching means 513 corresponding to D1 to D0 of the output terminal 518 is turned OFF, and the switching means 513 corresponding to D11 to D2 is turned ON.

切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。   The switching means 515 outputs the register result to the next switching means 516 when the input timing signal TMG input to the input terminal 504 is logic 1. The twelve switching means 516 are respectively controlled by the timing signal TOG input to the input terminal 509, and are switched corresponding to the number of effective bits of the parallel data.

ＩＳＯ感度４００の場合には、図１３に示すように、出力端子５１８のＤ１１〜Ｄ２に対応する切り替え手段５１６は、全て常に論理１（ＯＮ）となる。また、出力端子５１８の残りのＤ１〜Ｄ０に対応する切り替え手段５１６は、論理０（ＯＦＦ）となり、出力端子５１８のＤ１〜Ｄ０に対応するＤＦＦ５１７の入力レベルは、Ｌｏとなる。   In the case of ISO sensitivity 400, as shown in FIG. 13, all the switching means 516 corresponding to D11 to D2 of the output terminal 518 are always logic 1 (ON). Further, the switching means 516 corresponding to the remaining D1 to D0 of the output terminal 518 becomes logic 0 (OFF), and the input level of the DFF 517 corresponding to D1 to D0 of the output terminal 518 becomes Lo.

出力端子５１８のＤ１１〜Ｄ２に対応する切り替え手段５１６が論理１であり、出力端子５１８のＤ１１〜Ｄ２に対応する切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、出力端子５１８のＤ１１〜Ｄ２に対応する切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。   When the switching means 516 corresponding to D11 to D2 of the output terminal 518 is logic 1, and the switching means 515 corresponding to D11 to D2 of the output terminal 518 is logic 1, the result of each DFF 514 in the register is sent to each DFF 517. Is output. When the switching means 515 corresponding to D11 to D2 of the output terminal 518 is logic 0, serial / parallel conversion is performed by holding the result of each DFF 517 of the register, and the result is output to the output terminal 518. Is output.

次に、ＩＳＯ感度８００の場合について説明する。   Next, the case of ISO sensitivity 800 will be described.

上述したように、ＩＳＯ感度８００の場合の有効ビットは、９ビットとなる。この際、９ビットのシリアルデータをＬＶＤＳドライバ３０９２のみで伝送し、もう一方のＬＶＤＳドライバ３０９３の動作を停止させて、１ポートで伝送するとした場合、その伝送レートは５０×９＝４５０Ｍｂｐｓとなる。この場合、ＬＶＤＳドライバ３０９２の出力ポートに対するデータレートを満たすため、本例では、ＬＶＤＳドライバ３０９２のみのシングルポートで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止する。   As described above, the effective bit in the ISO sensitivity 800 is 9 bits. At this time, when 9-bit serial data is transmitted only by the LVDS driver 3092 and the operation of the other LVDS driver 3093 is stopped and transmitted by one port, the transmission rate is 50 × 9 = 450 Mbps. In this case, in order to satisfy the data rate for the output port of the LVDS driver 3092, in this example, transmission is performed using a single port of only the LVDS driver 3092, and the operation of one LVDS driver 3093 is stopped.

図１４−１は、本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１の内部構成の一例を示す模式図である。この図１４−１には、ＩＳＯ感度が８００である場合の内部の状態が示されている。ここで、図１４−１において、図４−１（或いは、図６−１）に示す構成と同様の構成には、同じ符号を付している。   FIG. 14A is a schematic diagram illustrating an example of an internal configuration of the parallel / serial conversion unit (PS) 3091 illustrated in FIG. 3B according to the second embodiment of the present invention. FIG. 14A shows an internal state when the ISO sensitivity is 800. Here, in FIG. 14A, the same reference numerals are given to the same components as those shown in FIG. 4-1 (or FIG. 6-1).

図１４−１に示すパラレル・シリアル変換手段３０９１において、ビット処理回路３２１から出力された９ビットのパラレルデータは、例えば、入力端子４０１のＤ１１〜Ｄ３に入力され、その後、切り替え手段４０６に入力される。また、この場合、例えば、ＰＬＬ回路３１２によって９逓倍された周波数４５０ＭＨｚのクロック信号ＴＣＬＯＣＫが入力端子４０２に入力される。   In the parallel-serial conversion unit 3091 shown in FIG. 14A, the 9-bit parallel data output from the bit processing circuit 321 is input to, for example, D11 to D3 of the input terminal 401 and then input to the switching unit 406. The In this case, for example, a clock signal TCLOCK having a frequency of 450 MHz multiplied by 9 by the PLL circuit 312 is input to the input terminal 402.

切り替え手段４０６は、それぞれ、入力端子４０３から入力された各入力タイミング信号ＴＭＧによって切り替えられる。そして、切り替え手段４０６は、入力タイミング信号ＴＭＧが論理１のときに、入力端子４０１から入力された９ビットのパラレルデータをＤＦＦ４０７にパラレルロードする。   The switching means 406 is switched by each input timing signal TMG input from the input terminal 403. Then, the switching unit 406 performs parallel loading of 9-bit parallel data input from the input terminal 401 to the DFF 407 when the input timing signal TMG is logic 1.

入力端子４０１のＤ１１〜Ｄ３に対応する切り替え手段４０８は、常にＯＮとなり、入力端子４０１のＤ１１〜Ｄ３に対応するＤＦＦ４０７に蓄えられたデータを１ビットずつシフトする。また、入力端子４０１の残りのＤ２〜Ｄ０に対応する切り替え手段４０８は、常にＯＦＦとなる。また、出力部切り替え手段４０９は、全てＯＦＦとなる。この場合、入力端子４０１に対応するＤＦＦ４０７から出力されるデータが９ビットのシリアルデータＳＤＡＴＡ１として、出力端子４１０を介して、ＬＶＤＳドライバ３０９２に出力されることになる。即ち、出力端子４１０からは、シリアルデータＳＤＡＴＡ１（上位９ビット）で示される形で１ビットシリアル化されたデータがＬＶＤＳドライバ３０９２に出力される。   The switching means 408 corresponding to D11 to D3 of the input terminal 401 is always ON, and the data stored in the DFF 407 corresponding to D11 to D3 of the input terminal 401 is shifted bit by bit. Further, the switching means 408 corresponding to the remaining D2 to D0 of the input terminal 401 is always OFF. Further, all the output unit switching means 409 are turned off. In this case, data output from the DFF 407 corresponding to the input terminal 401 is output to the LVDS driver 3092 through the output terminal 410 as 9-bit serial data SDATA1. In other words, from the output terminal 410, data that has been serialized by 1 bit in the form indicated by the serial data SDATA1 (upper 9 bits) is output to the LVDS driver 3092.

図１４−２は、本発明の実施例２を示し、図１４−１に示すパラレル・シリアル変換手段３０９１の駆動方法の一例を示すタイミングチャートである。   FIG. 14-2 is a timing chart illustrating an example of a driving method of the parallel / serial conversion unit 3091 illustrated in FIG. 14A according to the second embodiment of the present invention.

図１４−２において、クロック信号ＴＣＬＯＣＫは、入力端子４０２に入力された周波数４５０ＭＨｚのクロック信号であり、入力タイミング信号ＴＭＧは、入力端子４０３に入力された入力タイミング信号である。ここで、図１４−１に示すように、切り替え手段４０８は、入力端子４０１のＤ２〜Ｄ０に対応する場所のみが変換タイミング信号ＴＤＧによってＯＦＦされている。そして、図１４−１に示すように、出力切り替え手段４０９は、出力部切り替えタイミング信号ＭＯＳによって全てＯＦＦされている。   14-2, a clock signal TCLOCK is a clock signal having a frequency of 450 MHz input to the input terminal 402, and an input timing signal TMG is an input timing signal input to the input terminal 403. Here, as shown in FIG. 14A, the switching unit 408 is turned OFF only by the conversion timing signal TDG at locations corresponding to D2 to D0 of the input terminal 401. As shown in FIG. 14A, the output switching unit 409 is all turned off by the output unit switching timing signal MOS.

図３−２に示すＬＶＤＳドライバ３０９２は、９ビットのシリアルデータをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０１に伝送する。そして、ＬＶＤＳレシーバ３１０１は、入力された９ビットのシリアルのＬＶＤＳ信号を３−ＭＯＳ信号に変換し、その結果をシリアル・パラレル変換手段（ＳＰ）３１０４に出力する。また、図３−２に示すＬＶＤＳドライバ３０９４は、入力されたクロック信号ＴＣＬＯＣＫをＬＶＤＳ波形に変換し、ＬＶＤＳレシーバ３１０３に伝送する。そして、ＬＶＤＳレシーバ３１０３は、入力されたＬＶＤＳ信号を３ＶのＣＭＯＳ信号に変換する。   The LVDS driver 3092 shown in FIG. 3B converts 9-bit serial data into an LVDS waveform and transmits the LVDS waveform to the LVDS receiver 3101. The LVDS receiver 3101 converts the inputted 9-bit serial LVDS signal into a 3-MOS signal, and outputs the result to a serial / parallel conversion means (SP) 3104. Also, the LVDS driver 3094 shown in FIG. 3-2 converts the input clock signal TCLOCK into an LVDS waveform and transmits it to the LVDS receiver 3103. The LVDS receiver 3103 converts the input LVDS signal into a 3V CMOS signal.

続いて、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成について説明する。   Next, the internal configuration of the serial / parallel converter (SP) 3104 shown in FIG. 3-2 will be described.

図１５は、本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）３１０４の内部構成の一例を示す模式図である。この図１５には、ＩＳＯ感度が８００である場合の内部の状態が示されている。ここで、図１５において、図５（或いは、図７）に示す構成と同様の構成には、同じ符号を付している。   FIG. 15 is a schematic diagram illustrating an example of an internal configuration of the serial-parallel conversion unit (SP) 3104 illustrated in FIG. 3-2 according to the second embodiment of the present invention. FIG. 15 shows the internal state when the ISO sensitivity is 800. Here, in FIG. 15, the same components as those shown in FIG. 5 (or FIG. 7) are denoted by the same reference numerals.

図１５において、ＬＶＤＳレシーバ３１０１によって３−ＭＯＳ信号に変換されたシリアルデータＳＤＡＴＡ１'（上位９ビット）は、入力端子５０１に入力される。また、ＬＶＤＳレシーバ３１０３によって３−ＭＯＳ信号に変換された周波数４５０ＭＨｚのクロック信号ＴＣＬＯＣＫ'は、入力端子５０３に入力される。   In FIG. 15, serial data SDATA1 ′ (upper 9 bits) converted into a 3-MOS signal by the LVDS receiver 3101 is input to the input terminal 501. A clock signal TCLOCK ′ having a frequency of 450 MHz converted into a 3-MOS signal by the LVDS receiver 3103 is input to the input terminal 503.

ＩＳＯ感度８００の場合には、図１５に示すように、入力切り替え手段５１０は、論理０となる。そして、出力端子５１８のＤ３に対応する入力切り替え手段５１１がＯＮとなり、出力端子５１８の残りのＤ１０、Ｄ８、Ｄ６、Ｄ５、Ｄ４、Ｄ２、Ｄ１及びＤ０に対応する入力切り替え手段５１１がＯＦＦとなる。   In the case of ISO sensitivity 800, the input switching means 510 becomes logic 0 as shown in FIG. Then, the input switching unit 511 corresponding to D3 of the output terminal 518 is turned on, and the input switching unit 511 corresponding to the remaining D10, D8, D6, D5, D4, D2, D1, and D0 of the output terminal 518 is turned off. .

合わせて、入力切り替え手段５１２が全てＯＦＦとなり、この結果、出力端子５１８のＤ３に対応するＤＦＦ５１４に、シリアルデータＳＤＡＴＡ１'が入力される。   At the same time, all the input switching means 512 are turned OFF, and as a result, the serial data SDATA1 ′ is input to the DFF 514 corresponding to D3 of the output terminal 518.

出力端子５１８のＤ３に対応するＤＦＦ５１４に入力されたシリアルデータＳＤＡＴＡ１'は、当該ＤＦＦ５１４において、入力端子５０３から入力された周波数４５０ＭＨｚのクロック信号ＴＣＬＯＣＫ'に基づき順次シフトされる。そして、その結果が、切り替え手段５１５に出力される。この際、１２個のビットシフトを制御する切り替え手段５１３は、入力端子５０８から入力されたタイミング信号ＴＮＧで制御される。この場合、１２個の切り替え手段５１３のうち、出力端子５１８のＤ２〜Ｄ０に対応する切り替え手段５１３がＯＦＦとなり、Ｄ１１〜Ｄ３に対応する切り替え手段５１３がＯＮとなる。   The serial data SDATA1 ′ input to the DFF 514 corresponding to D3 of the output terminal 518 is sequentially shifted in the DFF 514 based on the clock signal TCLOCK ′ having a frequency of 450 MHz input from the input terminal 503. Then, the result is output to the switching means 515. At this time, the switching means 513 for controlling 12 bit shifts is controlled by the timing signal TNG input from the input terminal 508. In this case, among the twelve switching means 513, the switching means 513 corresponding to D2 to D0 of the output terminal 518 is turned OFF, and the switching means 513 corresponding to D11 to D3 is turned ON.

切り替え手段５１５は、入力端子５０４に入力された入力タイミング信号ＴＭＧが論理１のときには、レジスタの結果を次の切り替え手段５１６に出力する。１２個の切り替え手段５１６は、入力端子５０９に入力されたタイミング信号ＴＯＧによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。   The switching means 515 outputs the register result to the next switching means 516 when the input timing signal TMG input to the input terminal 504 is logic 1. The twelve switching means 516 are respectively controlled by the timing signal TOG input to the input terminal 509, and are switched corresponding to the number of effective bits of the parallel data.

ＩＳＯ感度８００の場合には、図１５に示すように、出力端子５１８のＤ１１〜Ｄ３に対応する切り替え手段５１６は、全て常に論理１（ＯＮ）となる。また、出力端子５１８の残りのＤ２〜Ｄ０に対応する切り替え手段５１６は、論理０（ＯＦＦ）となり、出力端子５１８のＤ２〜Ｄ０に対応するＤＦＦ５１７の入力レベルは、Ｌｏとなる。   In the case of ISO sensitivity 800, as shown in FIG. 15, all the switching means 516 corresponding to D11 to D3 of the output terminal 518 are always logic 1 (ON). Further, the switching means 516 corresponding to the remaining D2 to D0 of the output terminal 518 becomes logic 0 (OFF), and the input level of the DFF 517 corresponding to D2 to D0 of the output terminal 518 becomes Lo.

出力端子５１８のＤ１１〜Ｄ３に対応する切り替え手段５１６が論理１であり、出力端子５１８のＤ１１〜Ｄ３に対応する切り替え手段５１５が論理１である場合、レジスタにおける各ＤＦＦ５１４の結果は、各ＤＦＦ５１７に出力される。また、出力端子５１８のＤ１１〜Ｄ３に対応する切り替え手段５１５が論理０である場合には、レジスタの各ＤＦＦ５１７の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子５１８に出力される。   When the switching means 516 corresponding to D11 to D3 of the output terminal 518 is logic 1, and the switching means 515 corresponding to D11 to D3 of the output terminal 518 is logic 1, the result of each DFF 514 in the register is sent to each DFF 517. Is output. When the switching means 515 corresponding to D11 to D3 of the output terminal 518 is logic 0, serial / parallel conversion is performed by holding the result of each DFF 517 of the register, and the result is output to the output terminal 518. Is output.

ＩＳＯ感度１６００の場合には、パラレルデータの有効ビット数は８ビットとなる。よって、ＩＳＯ感度１６００の場合における、図３−２に示すパラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の動作については、実施例１で説明したＥＶＦモード（有効ビット数が８ビットでの動作）と同様である。   In the case of ISO sensitivity 1600, the number of effective bits of parallel data is 8 bits. Therefore, the operation of the parallel / serial conversion unit (PS) 3091 and the serial / parallel conversion unit 3104 shown in FIG. 3B in the case of the ISO sensitivity 1600 is the EVF mode described in the first embodiment (the number of effective bits is 8). Bit operation).

以上、図９に示す各ＩＳＯ感度について、各ビット数のシリアルデータを１ポートで伝送するとした場合の伝送レートは、以下のようになる。
ＩＳＯ感度１００ ：５０×１２＝６００Ｍｂｐｓ
ＩＳＯ感度２００ ：５０×１１＝５５０Ｍｂｐｓ（ＩＳＯ感度２００の場合、実際は、ダミービットを１ビット足すため、６００Ｍｂｐｓ）
ＩＳＯ感度４００ ：５０×１０＝５００Ｍｂｐｓ
ＩＳＯ感度８００ ：５０×９＝４５０Ｍｂｐｓ
ＩＳＯ感度１６００：５０×８＝４００Ｍｂｐｓ As described above, for each ISO sensitivity shown in FIG. 9, the transmission rate when serial data of each number of bits is transmitted through one port is as follows.
ISO sensitivity 100: 50 × 12 = 600 Mbps
ISO sensitivity 200: 50 × 11 = 550 Mbps (in the case of ISO sensitivity 200, in actuality, one dummy bit is added, so 600 Mbps)
ISO sensitivity 400: 50 × 10 = 500 Mbps
ISO sensitivity 800: 50 × 9 = 450 Mbps
ISO sensitivity 1600: 50 x 8 = 400 Mbps

本実施２の場合、１ポート（即ち、ＬＶＤＳドライバ３０９２）における最大伝送レートは５００Ｍｂｐｓであるため、ＩＳＯ感度が４００以上の場合に、他のポート（即ち、ＬＶＤＳドライバ３０９３）の動作を停止することができる。   In the case of the second embodiment, since the maximum transmission rate in one port (that is, the LVDS driver 3092) is 500 Mbps, the operation of other ports (that is, the LVDS driver 3093) is stopped when the ISO sensitivity is 400 or more. Can do.

図１６は、本発明の実施例２を示し、図３−１に示すデジタルカメラ１００のシステム構成のうち、ＡＤ変換回路３０７から画像信号処理回路３１１までの処理の流れを示す模式図である。   FIG. 16 is a schematic diagram illustrating a processing flow from the AD conversion circuit 307 to the image signal processing circuit 311 in the system configuration of the digital camera 100 illustrated in FIG. 3A according to the second embodiment of the present invention.

ここで、図１６（ａ）には、ＩＳＯ感度が１００の場合における処理の流れが示されている。この場合、ビット処理回路３２１は、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理は行わない。   Here, FIG. 16A shows the flow of processing when the ISO sensitivity is 100. In this case, the bit processing circuit 321 does not perform a process of reducing the number of bits of the digital data subjected to AD conversion by the AD conversion circuit 307.

また、図１６（ｂ）には、ＩＳＯ感度が１６００の場合における処理の流れが示されている。この場合、ビット処理回路３２１において、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減（本例では、１２ビットから８ビットに削減）する処理が行なわれる。   FIG. 16B shows the flow of processing when the ISO sensitivity is 1600. In this case, the bit processing circuit 321 performs processing for reducing the number of bits of the digital data AD-converted by the AD conversion circuit 307 (in this example, from 12 bits to 8 bits).

このように、デジタルカメラ１００（ＣＤＳ／ＰＧＡ回路３０６）のＩＳＯ感度に応じて、図９に示す有効ビット数に削減することによって、図１６（ｂ）に示すように、ＬＶＤＳドライバの出力ポートをＬＶＤＳドライバ３０９２のみで伝送することができる。そして、一方のＬＶＤＳドライバ３０９３の動作を停止することができる。即ち、この場合、１つのポート（ＬＶＤＳドライバ３０９２〜ＬＶＤＳレシーバ３１０１）のみを動作させて、他のポート（ＬＶＤＳドライバ３０９３〜ＬＶＤＳレシーバ３１０２）の動作を停止することができる。これにより、デジタルカメラ（撮像装置）の消費電力を抑制することが可能となる。   Thus, by reducing the number of effective bits shown in FIG. 9 in accordance with the ISO sensitivity of the digital camera 100 (CDS / PGA circuit 306), the output port of the LVDS driver is changed as shown in FIG. Transmission is possible only with the LVDS driver 3092. Then, the operation of one LVDS driver 3093 can be stopped. That is, in this case, only one port (LVDS driver 3092 to LVDS receiver 3101) can be operated, and the operation of the other ports (LVDS driver 3093 to LVDS receiver 3102) can be stopped. Thereby, the power consumption of the digital camera (imaging device) can be suppressed.

（実施例３）
次に、本発明の実施例３について説明する。
図１７は、本発明の実施例３に係るデジタルカメラ（撮像装置）のシステム構成の一例を示すブロック図である。図１７において、図３−１に示す構成と同様の構成には同じ符号を付しており、図１７には、図３−１に示すＡＤ変換回路３０７から画像信号処理回路３１１までの構成のみを示している。なお、図１７では不図示であるが、本実施例３のデジタルカメラ３００には、図３−１に示すＡＤ変換回路３０７の前段の構成、及び、図３−１に示す画像信号処理回路３１１の後段の構成も、デジタルカメラ１００と同様に設けられている。 (Example 3)
Next, Embodiment 3 of the present invention will be described.
FIG. 17 is a block diagram illustrating an example of a system configuration of a digital camera (imaging device) according to Embodiment 3 of the present invention. In FIG. 17, the same components as those shown in FIG. 3A are denoted by the same reference numerals, and only the components from the AD conversion circuit 307 to the image signal processing circuit 311 shown in FIG. Is shown. Although not shown in FIG. 17, the digital camera 300 according to the third embodiment includes the configuration of the preceding stage of the AD conversion circuit 307 illustrated in FIG. 3A and the image signal processing circuit 311 illustrated in FIG. The subsequent configuration is also provided in the same manner as the digital camera 100.

図１７に示す本実施例３のデジタルカメラ３００には、図３−１に示すデジタルカメラ１００に対して、ビット処理回路３２１を含む画像圧縮処理回路９０１と、画像復元処理回路９０２を設けたものである。   The digital camera 300 according to the third embodiment shown in FIG. 17 is provided with an image compression processing circuit 901 including a bit processing circuit 321 and an image restoration processing circuit 902 in addition to the digital camera 100 shown in FIG. It is.

本発明の実施例３では、ビット処理回路３２１において、画像圧縮処理回路９０１による画像圧縮の有無に応じて、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理を行うものである。   In the third embodiment of the present invention, the bit processing circuit 321 performs processing for reducing the number of bits of the digital data AD-converted by the AD conversion circuit 307 in accordance with the presence / absence of image compression by the image compression processing circuit 901. is there.

画像圧縮処理回路９０１は、全体制御演算部３１４による制御により、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータに基づく画像データの圧縮処理を行う。また、画像復元処理回路９０２は、全体制御演算部３１４による制御により、シリアル・パラレル変換回路（ＳＰ）３１０から出力されるパラレルデータから、画像圧縮処理回路９０１で圧縮処理される前の画像データを復号して復元する処理を行う。そして、画像復元処理回路９０２は、復元した画像データ（画像信号）を画像信号処理回路３１１に出力する。   The image compression processing circuit 901 performs compression processing of image data based on the digital data AD-converted by the AD conversion circuit 307 under the control of the overall control calculation unit 314. Also, the image restoration processing circuit 902 controls the image data before being compressed by the image compression processing circuit 901 from the parallel data output from the serial / parallel conversion circuit (SP) 310 under the control of the overall control calculation unit 314. A process of decoding and restoring is performed. Then, the image restoration processing circuit 902 outputs the restored image data (image signal) to the image signal processing circuit 311.

以下に、画像圧縮処理を行う際の簡単な一例として、差分符号化方式を用いた場合について説明する。   Below, the case where a differential encoding system is used is demonstrated as a simple example at the time of performing an image compression process.

図１８は、図１７に示す画像圧縮処理回路９０１及び画像復元処理回路９０２の内部構成の一例を示す模式図である。ここで、図１８では、図１８（ａ）に、図１７に示す画像圧縮処理回路９０１の内部構成の一例を示し、図１８（ｂ）に、図１７に示す画像復元処理回路９０２の内部構成の一例を示している。   FIG. 18 is a schematic diagram showing an example of the internal configuration of the image compression processing circuit 901 and the image restoration processing circuit 902 shown in FIG. 18, FIG. 18A shows an example of the internal configuration of the image compression processing circuit 901 shown in FIG. 17, and FIG. 18B shows the internal configuration of the image restoration processing circuit 902 shown in FIG. An example is shown.

図１８（ａ）に示すように、画像圧縮処理回路９０１は、Ｄｅｌａｙ回路９０１１と、差分回路９０１２と、ビット処理回路３２１を有して構成されている。Ｄｅｌａｙ回路９０１１は、入力されたデータを１画素分遅らせる処理を行う。差分回路９０１２は、現画素と前画素との差分を取る処理を行う。ビット処理回路３２１は、全体制御演算部３１４による制御により、差分回路９０１２により出力されたデータを符号付ビットのデータにビット長を制限する処理を行って、ビット数を削減する処理を行う。   As shown in FIG. 18A, the image compression processing circuit 901 includes a delay circuit 9011, a difference circuit 9012, and a bit processing circuit 321. The Delay circuit 9011 performs a process of delaying input data by one pixel. The difference circuit 9012 performs a process of calculating a difference between the current pixel and the previous pixel. The bit processing circuit 321 performs a process of limiting the bit length of the data output from the difference circuit 9012 to signed bit data under the control of the overall control calculation unit 314, thereby reducing the number of bits.

例えば、本実施例３では、ＡＤ変換回路３０７でパラレルデータに変換された１画素のデジタルデータを１２ビットとし、画像圧縮処理が行われた場合に、ビット処理回路３２１では、この１２ビットのデータを符号付９ビットのデータに削減するものとする。   For example, in the third embodiment, when the digital data of one pixel converted into parallel data by the AD conversion circuit 307 is set to 12 bits and the image compression processing is performed, the bit processing circuit 321 performs the 12-bit data. Are reduced to signed 9-bit data.

また、その他の条件については、上述した他の実施例と同様に、基準クロックを周波数５０ＭＨｚとし、ＩＳＯ感度を１００、ＬＶＤＳドライバ３０９２及び３０９３の１つ当たりの最大伝送レートを５００Ｍｂｐｓとする。   As for other conditions, as in the other embodiments described above, the reference clock is set to a frequency of 50 MHz, the ISO sensitivity is set to 100, and the maximum transmission rate per one of the LVDS drivers 3092 and 3093 is set to 500 Mbps.

ここで、画像圧縮処理回路９０１に入力される、ＡＤ変換回路３０７によってパラレルデータに変換された１画素１２ビットのデジタルデータは、Ｄｅｌａｙ回路９０１１によって１画素分遅らされる。そして、差分回路９０１２において、ＡＤ変換回路３０７から入力された現画素のデータと、Ｄｅｌａｙ回路９０１１によって遅らされた１画素前のデータとの差分が取られる。その結果が、差分回路９０１２からビット処理回路３２１に出力される。そして、ビット処理回路３２１において、符号付９ビットのパラレルデータとして、パラレル・シリアル変換回路（ＰＳ）３０９に出力される。   Here, the 12-bit digital data of one pixel, which is input to the image compression processing circuit 901 and converted into parallel data by the AD conversion circuit 307, is delayed by one pixel by the delay circuit 9011. Then, the difference circuit 9012 takes the difference between the data of the current pixel input from the AD conversion circuit 307 and the data of the previous pixel delayed by the delay circuit 9011. The result is output from the difference circuit 9012 to the bit processing circuit 321. Then, the bit processing circuit 321 outputs the signed 9-bit parallel data to the parallel / serial conversion circuit (PS) 309.

この場合、パラレル・シリアル変換回路（ＰＳ）３０９のＬＶＤＳドライバ（例えば、図３−２に示すＬＶＤＳドライバ３０９２）の伝送レートは、５０×９＝４５０Ｍｂｐｓとなる。よって、ＬＶＤＳドライバ（例えば、図３−２に示すＬＶＤＳドライバ３０９２）の最大伝送レートである５００Ｍｂｐｓを満足するので、後述の図１９（ｂ）に示すように、ＬＶＤＳドライバの出力ポートをシングルポートで伝送する。   In this case, the transmission rate of the LVDS driver (for example, the LVDS driver 3092 shown in FIG. 3-2) of the parallel-serial conversion circuit (PS) 309 is 50 × 9 = 450 Mbps. Therefore, since the maximum transmission rate of 500 Mbps of the LVDS driver (for example, the LVDS driver 3092 shown in FIG. 3-2) is satisfied, the output port of the LVDS driver is a single port as shown in FIG. To transmit.

また、図１８（ｂ）に示すように、画像復元処理回路９０２は、Ｄｅｌａｙ回路９０２１と、加算回路９０２２を有して構成されている。Ｄｅｌａｙ回路９０２１は、入力されたデータを１画素分遅らせる処理を行う。加算回路９０２２は、シリアル・パラレル変換回路（ＳＰ）３１０から入力されたデータとＤｅｌａｙ回路９０２１によって遅らされた１画素前のデータとを加算する処理を行う。   As shown in FIG. 18B, the image restoration processing circuit 902 includes a delay circuit 9021 and an adder circuit 9022. The Delay circuit 9021 performs a process of delaying input data by one pixel. The adder circuit 9022 performs a process of adding the data input from the serial / parallel converter circuit (SP) 310 and the data one pixel before delayed by the delay circuit 9021.

画像圧縮処理回路９０１によって画像圧縮処理が行われた場合、シリアル・パラレル変換回路（ＳＰ）３１０からは、符号付９ビットのパラレルデータが画像復元処理回路９０２に入力される。この場合、Ｄｅｌａｙ回路９０２１では、シリアル・パラレル変換回路（ＳＰ）３１０から入力された符号付９ビットのパラレルデータを１画素分遅らせる処理を行う。そして、加算回路９０２２では、シリアル・パラレル変換回路（ＳＰ）３１０から入力された符号付９ビットのパラレルデータとＤｅｌａｙ回路９０２１によって遅らされた１画素前のデータとの加算処理を行う。この結果が、加算回路９０２２から画像信号処理回路３１１に出力される。   When image compression processing is performed by the image compression processing circuit 901, signed 9-bit parallel data is input to the image restoration processing circuit 902 from the serial / parallel conversion circuit (SP) 310. In this case, the delay circuit 9021 performs a process of delaying the signed 9-bit parallel data input from the serial / parallel conversion circuit (SP) 310 by one pixel. In addition, the adder circuit 9022 performs addition processing of the signed 9-bit parallel data input from the serial / parallel converter circuit (SP) 310 and the data one pixel before delayed by the delay circuit 9021. This result is output from the addition circuit 9022 to the image signal processing circuit 311.

図１９は、本発明の実施例３を示し、図１７に示すデジタルカメラ３００のＡＤ変換回路３０７から画像信号処理回路３１１までの処理の流れを示す模式図である。   FIG. 19 is a schematic diagram illustrating a flow of processing from the AD conversion circuit 307 to the image signal processing circuit 311 of the digital camera 300 illustrated in FIG. 17 according to the third embodiment of the present invention.

ここで、図１９（ａ）には、画像圧縮処理回路９０１で画像圧縮を行わない場合の処理の流れが示されている。この場合、ビット処理回路３２１は、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減する処理は行わない。   Here, FIG. 19A shows a processing flow when the image compression processing circuit 901 does not perform image compression. In this case, the bit processing circuit 321 does not perform a process of reducing the number of bits of the digital data subjected to AD conversion by the AD conversion circuit 307.

また、図１９（ｂ）には、画像圧縮処理回路９０１で画像圧縮を行う場合の処理の流れが示されている。この場合、ビット処理回路３２１において、ＡＤ変換回路３０７でＡＤ変換されたデジタルデータのビット数を削減（本例では、１２ビットから９ビットに削減）する処理が行なわれる。   FIG. 19B shows a flow of processing when image compression processing circuit 901 performs image compression. In this case, the bit processing circuit 321 performs processing for reducing the number of bits of the digital data AD-converted by the AD conversion circuit 307 (in this example, from 12 bits to 9 bits).

なお、実施例３では、画像圧縮処理の一例として差分符号化を用いた例について説明したが、例えば、ＪＰＥＧロスレス圧縮などの他の画像圧縮処理も適用可能であり、この場合も同様に、ＬＶＤＳドライバの出力ポートを切り替えることが可能である。   In the third embodiment, an example in which differential encoding is used as an example of image compression processing has been described. However, for example, other image compression processing such as JPEG lossless compression can be applied. It is possible to switch the output port of the driver.

このように、画像圧縮が行われた場合に、データのビット数を削減することによって、図１９（ｂ）に示すように、ＬＶＤＳドライバの出力ポートをＬＶＤＳドライバ３０９２のみで伝送し、一方のＬＶＤＳドライバ３０９３の動作を停止することができる。即ち、この場合、１つのポート（ＬＶＤＳドライバ３０９２〜ＬＶＤＳレシーバ３１０１）のみを動作させて、他のポート（ＬＶＤＳドライバ３０９３〜ＬＶＤＳレシーバ３１０２）の動作を停止することができる。この場合、パラレル・シリアル変換手段（ＰＳ）３０９１及びシリアル・パラレル変換手段３１０４の動作は、実施例２で示したＩＳＯ感度８００の場合（有効ビット数が９ビットの場合）と同様である。実施例３によれば、実施例１及び実施例２と同様に、デジタルカメラ（撮像装置）の消費電力を抑制することが可能となる。   In this way, when image compression is performed, by reducing the number of data bits, as shown in FIG. 19B, the output port of the LVDS driver is transmitted only by the LVDS driver 3092, and one LVDS is transmitted. The operation of the driver 3093 can be stopped. That is, in this case, only one port (LVDS driver 3092 to LVDS receiver 3101) can be operated, and the operation of the other ports (LVDS driver 3093 to LVDS receiver 3102) can be stopped. In this case, the operations of the parallel / serial conversion means (PS) 3091 and the serial / parallel conversion means 3104 are the same as those in the case of the ISO sensitivity 800 shown in the second embodiment (when the number of effective bits is 9 bits). According to the third embodiment, similarly to the first and second embodiments, the power consumption of the digital camera (imaging device) can be suppressed.

上述した本発明の実施例１〜３では、それぞれ、デジタルカメラ１００の撮影や、ＩＳＯ感度、或いは、画像圧縮の有無に応じて、その際のデータレートにあったＬＶＤＳドライバの出力ポートの数が選択される。また、実施例１〜３では、出力ポートとして２つのＬＶＤＳドライバが搭載された例を示したが、３つ、もしくは４つなど複数のＬＶＤＳドライバを搭載した撮像装置も、同様に適用することが可能である。   In the first to third embodiments of the present invention described above, the number of output ports of the LVDS driver corresponding to the data rate at that time depends on the shooting of the digital camera 100, ISO sensitivity, or presence / absence of image compression. Selected. In the first to third embodiments, an example in which two LVDS drivers are mounted as output ports has been described. However, an imaging apparatus in which a plurality of LVDS drivers such as three or four are mounted can be similarly applied. Is possible.

前述した本実施形態に係るデジタルカメラの全体制御演算部３１４の制御によりなされる当該デジタルカメラの各処理ステップは、コンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。   Each processing step of the digital camera performed by the control of the overall control calculation unit 314 of the digital camera according to the present embodiment described above can be realized by operating a program stored in a RAM or ROM of a computer. This program and a computer-readable storage medium storing the program are included in the present invention.

具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記憶媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記憶媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク（ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等）システムにおける通信媒体を用いることができる。また、この際の通信媒体としては、光ファイバ等の有線回線や無線回線などが挙げられる。   Specifically, the program is recorded in a storage medium such as a CD-ROM, or provided to a computer via various transmission media. As a storage medium for recording the program, a flexible disk, a hard disk, a magnetic tape, a magneto-optical disk, a nonvolatile memory card, and the like can be used in addition to the CD-ROM. On the other hand, as the transmission medium of the program, a communication medium in a computer network (LAN, WAN such as the Internet, wireless communication network, etc.) system for propagating and supplying program information as a carrier wave can be used. In addition, examples of the communication medium at this time include a wired line such as an optical fiber, a wireless line, and the like.

また、本発明は、コンピュータが供給されたプログラムを実行することにより本実施形態に係るデジタルカメラの機能が実現される態様に限られない。そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して本実施形態に係るデジタルカメラの機能が実現される場合も、かかるプログラムは本発明に含まれる。また、供給されたプログラムの処理の全て、或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて本実施形態に係るデジタルカメラの機能が実現される場合も、かかるプログラムは本発明に含まれる。   Further, the present invention is not limited to an aspect in which the functions of the digital camera according to the present embodiment are realized by executing a program supplied by a computer. The program is also included in the present invention when the function of the digital camera according to the present embodiment is realized in cooperation with an OS (operating system) or other application software running on the computer. In addition, when all or part of the processing of the supplied program is performed by the function expansion board or function expansion unit of the computer and the functions of the digital camera according to the present embodiment are realized, such a program is included in the present invention. included.

また、前述した本実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。   In addition, all of the above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. . That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

本発明の実施形態に係るデジタルカメラ（撮像装置）の外観の一例を示す模式図である。It is a schematic diagram which shows an example of the external appearance of the digital camera (imaging device) which concerns on embodiment of this invention. 本発明の実施形態に係るデジタルカメラ（撮像装置）の動作の一例を示すフローチャートである。It is a flowchart which shows an example of operation | movement of the digital camera (imaging device) which concerns on embodiment of this invention. 本発明の実施形態に係るデジタルカメラ（撮像装置）のシステム構成の一例を示すブロック図である。1 is a block diagram illustrating an example of a system configuration of a digital camera (imaging device) according to an embodiment of the present invention. 図３−１に示すデジタルカメラ（撮像装置）のパラレル・シリアル変換回路（ＰＳ）及びシリアル・パラレル変換回路（ＳＰ）の内部構成の一例を示す模式図である。FIG. 3 is a schematic diagram illustrating an example of an internal configuration of a parallel / serial conversion circuit (PS) and a serial / parallel conversion circuit (SP) of the digital camera (imaging device) illustrated in FIG. 本発明の実施例１を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。It is a schematic diagram which shows Example 1 of this invention and shows an example of an internal structure of the parallel-serial conversion means (PS) shown to FIGS. 3-2. 本発明の実施例１を示し、図４−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。FIG. 5 is a timing chart illustrating an example of a method for driving the parallel-serial conversion unit illustrated in FIG. 4A according to the first exemplary embodiment of the present invention. 本発明の実施例１を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of an internal configuration of the serial / parallel conversion unit (SP) illustrated in FIG. 3B according to the first embodiment of this invention. 本発明の実施例１を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。It is a schematic diagram which shows Example 1 of this invention and shows an example of an internal structure of the parallel-serial conversion means (PS) shown to FIGS. 3-2. 本発明の実施例１を示し、図６−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。6 is a timing chart illustrating an example of a method for driving the parallel-serial conversion unit illustrated in FIG. 6A according to the first exemplary embodiment of the present invention. 本発明の実施例１を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of an internal configuration of the serial / parallel conversion unit (SP) illustrated in FIG. 3B according to the first embodiment of this invention. 本発明の実施例１を示し、図３−１に示すデジタルカメラ（撮像装置）のシステム構成のうち、ＡＤ変換回路から画像信号処理回路までの処理の流れを示す模式図である。FIG. 3 is a schematic diagram illustrating a flow of processing from an AD conversion circuit to an image signal processing circuit in the system configuration of the digital camera (imaging device) illustrated in FIG. 3A according to the first embodiment of the present invention. ＩＳＯ感度とＳ／Ｎとの関係の一例を示す特性図である。It is a characteristic view which shows an example of the relationship between ISO sensitivity and S / N. 本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of an internal configuration of the parallel-serial conversion unit (PS) illustrated in FIG. 3B according to the second embodiment of the present invention. 本発明の実施例２を示し、図１０−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。10 is a timing chart illustrating an example of a method for driving the parallel-serial conversion unit illustrated in FIG. 10A according to the second exemplary embodiment of the present invention. 本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of an internal configuration of the serial / parallel conversion unit (SP) illustrated in FIG. 3B according to the second embodiment of the present invention. 本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of an internal configuration of the parallel-serial conversion unit (PS) illustrated in FIG. 3B according to the second embodiment of the present invention. 本発明の実施例２を示し、図１２−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。12 is a timing chart illustrating an example of a method for driving the parallel-serial conversion unit illustrated in FIG. 12A according to the second embodiment of the present invention. 本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of an internal configuration of the serial / parallel conversion unit (SP) illustrated in FIG. 3B according to the second embodiment of the present invention. 本発明の実施例２を示し、図３−２に示すパラレル・シリアル変換手段（ＰＳ）の内部構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of an internal configuration of the parallel-serial conversion unit (PS) illustrated in FIG. 3B according to the second embodiment of the present invention. 本発明の実施例２を示し、図１４−１に示すパラレル・シリアル変換手段の駆動方法の一例を示すタイミングチャートである。14 is a timing chart illustrating an example of a method for driving the parallel-serial conversion unit illustrated in FIG. 14A according to the second embodiment of the present invention. 本発明の実施例２を示し、図３−２に示すシリアル・パラレル変換手段（ＳＰ）の内部構成の一例を示す模式図である。FIG. 4 is a schematic diagram illustrating an example of an internal configuration of the serial / parallel conversion unit (SP) illustrated in FIG. 3B according to the second embodiment of the present invention. 本発明の実施例２を示し、図３−１に示すデジタルカメラ（撮像装置）のシステム構成のうち、ＡＤ変換回路から画像信号処理回路までの処理の流れを示す模式図である。FIG. 3 is a schematic diagram illustrating a flow of processing from an AD conversion circuit to an image signal processing circuit in the system configuration of the digital camera (imaging device) illustrated in FIG. 3A according to the second embodiment of the present invention. 本発明の実施例３に係るデジタルカメラ（撮像装置）のシステム構成の一例を示すブロック図である。It is a block diagram which shows an example of the system configuration | structure of the digital camera (imaging apparatus) which concerns on Example 3 of this invention. 図１７に示す画像圧縮処理回路及び画像復元処理回路の内部構成の一例を示す模式図である。FIG. 18 is a schematic diagram illustrating an example of an internal configuration of an image compression processing circuit and an image restoration processing circuit illustrated in FIG. 17. 本発明の実施例３を示し、図１７に示すデジタルカメラ（撮像装置）のＡＤ変換回路から画像信号処理回路までの処理の流れを示す模式図である。FIG. 18 is a schematic diagram illustrating a flow of processing from an AD conversion circuit to an image signal processing circuit of the digital camera (imaging device) illustrated in FIG. 17 according to the third embodiment of the present invention. 従来のＬＶＤＳ方式を用いたデジタルカメラ（撮像装置）の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the digital camera (imaging device) using the conventional LVDS system. 図２０−１に示すデジタルカメラ（撮像装置）のパラレル・シリアル変換回路（ＰＳ）及びシリアル・パラレル変換回路（ＳＰ）の内部構成を示す模式図である。FIG. 21 is a schematic diagram illustrating an internal configuration of a parallel / serial conversion circuit (PS) and a serial / parallel conversion circuit (SP) of the digital camera (imaging device) illustrated in FIG.

符号の説明Explanation of symbols

１００ デジタルカメラ（撮像装置）
１０１ 表示部
１０２ 電源スイッチ
１０３ シャッタボタン
１０４ モード切り替えスイッチ
１０５ 接続ケーブル
１０６ コネクタ
１０７ 操作入力群
１０８ ホイール
１０９ 記録媒体
１１０ 記録媒体スロット
３０１ レンズ
３０２ レンズ駆動部
３０３ メカシャッタ
３０４ シャッタ駆動部
３０５ 撮像素子
３０６ ＣＤＳ／ＰＧＡ回路
３０７ ＡＤ変換回路
３０８ ＴＧ（タイミング信号を出力するタイミングジェネレータ）
３０９ ＰＳ（パラレル・シリアル変換回路）
３１０ ＳＰ（シリアル・パラレル変換回路）
３１１ 画像信号処理回路
３１２ ＰＬＬ回路
３１３ メモリ部Ｉ
３１４ 全体制御演算部
３１５ 記録媒体制御Ｉ／Ｆ部
３１６ 表示部
３１７ 記録媒体
３１８ 外部Ｉ／Ｆ部
３１９ 操作部
３２０ メモリ部ＩＩ
３２１ ビット処理回路 100 Digital camera (imaging device)
DESCRIPTION OF SYMBOLS 101 Display part 102 Power switch 103 Shutter button 104 Mode changeover switch 105 Connection cable 106 Connector 107 Operation input group 108 Wheel 109 Recording medium 110 Recording medium slot 301 Lens 302 Lens drive part 303 Mechanical shutter 304 Shutter drive part 305 Image pick-up element 306 CDS / PGA Circuit 307 AD conversion circuit 308 TG (timing generator that outputs a timing signal)
309 PS (parallel / serial conversion circuit)
310 SP (serial / parallel conversion circuit)
311 Image signal processing circuit 312 PLL circuit 313 Memory unit I
314 Overall Control Operation Unit 315 Recording Medium Control I / F Unit 316 Display Unit 317 Recording Medium 318 External I / F Unit 319 Operation Unit 320 Memory Unit II
321 bit processing circuit

Claims (7)

被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する撮像素子と、
前記アナログ信号をパラレルのデジタル信号に変換するアナログ・デジタル変換手段と、
前記デジタル信号のパラレルデータにおけるビット数を削減する削減手段と、
前記削減手段でビット数が削減されたパラレルデータをシリアルデータに変換するパラレル・シリアル変換手段と、
前記パラレル・シリアル変換手段で変換されたシリアルデータを伝送することが可能な複数の出力手段と、
前記パラレルデータのビット数に基づいて、前記複数の出力手段の中から前記シリアルデータを伝送する出力手段を決定する制御を行う制御手段と、
前記出力手段から伝送されたシリアルデータを前記パラレルデータに変換するシリアル・パラレル変換手段と
を有し、
前記削減手段により前記パラレルデータのビット数を削減する処理を行わない場合、前記制御手段は、第１の出力手段と第２の出力手段が前記シリアルデータを共通の第１の伝送レートで伝送するよう制御し、前記削減手段により前記パラレルデータのビット数を削減する処理を行う場合、前記制御手段は、前記第１の出力手段を停止させ、前記第２の出力手段が前記シリアルデータを前記第１の伝送レートよりも高速な第２の伝送レートで伝送するよう制御することを特徴とする撮像装置。 An image sensor that images a subject and generates an image of an analog signal based on the subject image;
Analog-digital conversion means for converting the analog signal into a parallel digital signal;
Reduction means for reducing the number of bits in parallel data of the digital signal;
Parallel / serial conversion means for converting parallel data with the number of bits reduced by the reduction means into serial data;
A plurality of output means capable of transmitting serial data converted by the parallel-serial conversion means;
Control means for performing control to determine an output means for transmitting the serial data from the plurality of output means based on the number of bits of the parallel data;
Serial / parallel conversion means for converting serial data transmitted from the output means into the parallel data;
When the processing for reducing the number of bits of the parallel data is not performed by the reduction unit, the control unit transmits the serial data at a common first transmission rate by the first output unit and the second output unit. And when the processing for reducing the number of bits of the parallel data is performed by the reduction means, the control means stops the first output means, and the second output means sends the serial data to the first data. An imaging apparatus that controls transmission at a second transmission rate that is faster than a transmission rate of 1. 基準クロック信号の周波数を逓倍する逓倍手段を更に有し、
前記パラレル・シリアル変換手段は、前記逓倍手段で周波数を逓倍したクロック信号を用いて、前記パラレルデータを前記シリアルデータに変換することを特徴とする請求項１に記載の撮像装置。 A frequency multiplier for multiplying the frequency of the reference clock signal;
The imaging apparatus according to claim 1, wherein the parallel / serial conversion unit converts the parallel data into the serial data using a clock signal having a frequency multiplied by the multiplication unit. 前記削減手段は、撮像モードに応じて、前記ビット数を削減することを特徴とする請求項１又は２に記載の撮像装置。   The imaging apparatus according to claim 1, wherein the reduction unit reduces the number of bits according to an imaging mode. 前記撮像モードが表示手段に表示させるための前記画像を撮影する表示撮影モードの場合に、前記削減手段は、前記ビット数を削減することを特徴とする請求項３に記載の撮像装置。   4. The imaging apparatus according to claim 3, wherein when the imaging mode is a display photographing mode for photographing the image to be displayed on a display unit, the reduction unit reduces the number of bits. 前記撮像モードが動画記録を行うモードの場合に、前記削減手段は、前記ビット数を削減することを特徴とする請求項３に記載の撮像装置。   The imaging apparatus according to claim 3, wherein when the imaging mode is a mode for recording a moving image, the reduction unit reduces the number of bits. 前記削減手段は、ＩＳＯ感度に応じて前記ビット数を削減することを特徴とする請求項１又は２に記載の撮像装置。   The imaging apparatus according to claim 1, wherein the reduction unit reduces the number of bits according to ISO sensitivity. 被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する撮像素子を備えた撮像装置の駆動方法であって、
前記アナログ信号をパラレルのデジタル信号に変換するアナログ・デジタル変換ステップと、
前記デジタル信号のパラレルデータにおけるビット数を削減する削減ステップと、
前記削減ステップでビット数が削減されたパラレルデータをシリアルデータに変換するパラレル・シリアル変換ステップと、
前記パラレル・シリアル変換ステップで変換されたシリアルデータを伝送する際に、前記パラレルデータのビット数に基づいて、複数の出力手段の中から前記シリアルデータを伝送する出力手段を決定する制御を行う制御ステップと、
前記出力手段から伝送されたシリアルデータを前記パラレルデータに変換するシリアル・パラレル変換ステップと
を有し、
前記削減ステップにより前記パラレルデータのビット数を削減する処理を行わない場合、前記制御ステップは、第１の出力手段と第２の出力手段が前記シリアルデータを共通の第１の伝送レートで伝送するよう制御し、前記削減ステップにより前記パラレルデータのビット数を削減する処理を行う場合、前記制御ステップは、前記第１の出力手段を停止させ、前記第２の出力手段が前記シリアルデータを前記第１の伝送レートよりも高速な第２の伝送レートで伝送するよう制御することを特徴とする撮像装置の駆動方法。 A method for driving an imaging apparatus including an imaging device that images a subject and generates an analog signal image based on the subject image,
An analog-to-digital conversion step for converting the analog signal into a parallel digital signal;
A reduction step of reducing the number of bits in the parallel data of the digital signal;
A parallel-serial conversion step for converting the parallel data in which the number of bits has been reduced in the reduction step into serial data;
Control for determining the output means for transmitting the serial data from a plurality of output means based on the number of bits of the parallel data when transmitting the serial data converted in the parallel-serial conversion step Steps,
A serial-parallel conversion step of converting the serial data transmitted from the output means into the parallel data, and
If by the reduction step does not perform the processing for reducing the number of bits of the parallel data, the control step, a first output means and second output means for transmitting the serial data in a common first transmission rate When the process of reducing the number of bits of the parallel data by the reduction step is performed , the control step stops the first output means, and the second output means sends the serial data to the first data. A method for driving an imaging apparatus, wherein control is performed so that transmission is performed at a second transmission rate that is faster than a transmission rate of one.
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