JP5282690B2 - 画素回路、固体撮像素子、およびカメラシステム - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサに代表される画素回路、固体撮像素子、およびカメラシステムに関するものである。

近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージャーが広く使われるようになり、市場も拡大している。
ＣＭＯＳイメージャーは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部に出力する。

図１は、１単位画素で４つのトランジスタを含む画素回路の一例を示す図である。

１単位の画素回路ＰＸ１はフォトダイオード１、転送トランジスタ２、リセットトランジスタ３、アンプトランジスタ４、選択トランジスタ５、蓄積ノード６、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード７を有する。
転送トランジスタ２のゲート電極が転送線８に接続され、リセットトランジスタ３のゲート電極がリセット線９に接続されている。アンプトランジスタ４のゲート電極がＦＤノード７に接続され、選択トランジスタ５のゲート電極が行選択線１０に接続されている。そして、選択トランジスタ５のソースが垂直信号線１１に接続されている。
垂直信号線１１には、定電流回路１２、および感知回路１３が接続されている。

画素回路ＰＸ１においては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１によって、ノード６に集光、蓄積される。その電子が最終的には垂直信号線１１への信号となって読み出される。

通常、ＣＭＯＳイメージャーではこのような画素がマトリクス状に配置されており、垂直信号線１１は列方向の複数画素で、各トランジスタをオン／オフするゲート制御線である転送線８、リセット線９、行選択線１０は行方向の複数画素で共有されている。
画素アクセスはゲート制御線である転送線８、リセット線９、行選択線１０の駆動により、行単位で一括して実施される。
各垂直信号線１１に読み出されたアナログ信号は、感知回路１３によってセンシングされ、ＡＤ変換されて出力される。

以下に、電荷蓄積と読み出しの具体的動作を図２に関連付けて説明する。
図２（Ａ）〜（Ｅ）は、図１の画素回路のタイミングチャートを示す図である。

電荷蓄積に先立って、まず画素のリセットを行う。これはリセット線９および転送線８をハイレベルにして、リセットトランジスタ３と転送トランジスタ２をオン状態にする。これはたとえば３Ｖの電源電圧をフォトダイオード１の蓄積ノード６に伝達させる操作である。
これによって、蓄積ノード６のポテンシャルは上昇し、そこに蓄積された電子の引き抜きが行われる。
近年主流のＨＡＤ(Hole-Accumulation Diode)構造においては、蓄積ノード６はｐ型層に挟まれたｎ型の埋め込み拡散層で形成されており、その電子は全て排出されて完全空乏状態となる。
その後、転送線８をローレベルにして、転送トランジスタ２をオフすることで、蓄積ノード６は浮遊状態となって、新たな電荷蓄積が開始される。電荷蓄積中はリセットトランジスタ３も通常オフにしておくが、オン状態を維持してもよい。
一般にこのような画素のリセット動作は、ＣＭＯＳイメージセンサの電子シャッター動作として利用される。

次に、蓄積された電荷の読み出し動作について説明する。

まず、行選択線１０がハイレベルとなり、選択トランジスタ５がオンして、垂直信号線１１に画素のアンプトランジスタ４が接続される。
ここでアンプトランジスタ４と定電流回路１２に接続された垂直信号線１１はソースフォロアー回路を形成しており、その入力であるＦＤノード７のポテンシャルＶｆと、出力である垂直信号線１１の電位Ｖｓｌは、変動比が１に近いリニアな関係となる。
すなわち定電流回路１２の電流値をｉとすると、理想的には次式が成立する。

［数１］
ｉ＝（１／２）＊β＊（Ｖｆ−Ｖｔｈ−Ｖｓｌ）^２ ／／βは定数

ここで、（Ｖｆ−Ｖｔｈ−Ｖｓｌ）は一定となって、Ｖｆの変動はリニアにＶｓｌに反映される。
すなわち、ソースファロアー回路はゲインが略１のアンプ回路として動作し、入力ノードであるＦＤノード７の電位Ｖｆの変化に追随するように、垂直信号線１１の電位Ｖｓｌは変調される。

ここで、リセット線９をハイレベルにしてリセットトランジスタ３をオンすることで、ＦＤノード７に電源電圧３Ｖが伝達される。
さらに、リセット線９をローレベルにしてリセットトランジスタ３をオフにすることで、ＦＤノード７は浮遊状態となる。
ここにおいて、感知回路１３によって、垂直信号線１１の電位Ｖｓｌの１回目の感知を行う。これはリセット信号の読み出しである。

次に、転送線８をハイレベルにして転送トランジスタ２をオンすることで、蓄積ノード６に蓄積された電子が、ソースフォロアーの入力ノードであるＦＤノード７に流れ込む。
この際、ＦＤノード７のポテンシャルが十分深ければ、すなわち高電位であれば、蓄積ノード６に蓄積されていた電子は全てＦＤノード７に流出し、蓄積ノード６は完全空乏状態になる。
ここで転送線８をローレベルにして転送トランジスタ２をオフし、感知回路１３によって、垂直信号線１１の電位の２回目の感知を行う。これは蓄積信号の読み出しである。

上記Ｖｓｌの１回目の感知と２回目の感知の差分は、フォトダイオード１の露光によって蓄積ノード６に蓄積された電荷量を正確に反映している。
ＣＭＯＳイメージャーはこの差分をデジタル化し、画素の信号値として外部に出力する。各画素の電子蓄積時間は、上記リセット動作と読み出し動作との間の期間であり、正確には転送トランジスタ２がリセット後オフしてから、読み出しでオフするまでの期間Ｔ１である。

なお、より詳細に信号線の挙動を説明すると、ＦＤノード７は、リセット線９がローレベルに落ちる際、および転送線８のレベルの上げ下げの際にカップリングの影響を受けて若干電位が変動している。さらにそれに追随する垂直信号線１１も同様の影響を受けている。
転送線８からのカップリングの影響は上昇と下降でほぼ相殺され、リセット線９からのカップリングの影響は、１回目の感知と２回目の感知で差分を取ることにより相殺される。

このように、一般にＣＭＯＳ型イメージャーでは、光電変換素子により生成された蓄積電子は画素ごとにアンプ回路を介して垂直信号線１１のアナログ信号に変換されて感知回路１３に伝達される。
さらに、このアナログ信号はＡＤ変換器によりデジタル信号に変換されてチップ外に出力される。
これは蓄積電子そのものがチップ出力用アンプ回路の直前までＣＣＤ転送により垂直、水平転送されていくＣＣＤ型イメージャーと著しい対照をなしている。

図３は、図１におけるフォトダイオード１からソースフォロアー入力ノードであるＦＤノード７への、電荷転送の回路構成を抽出して示す図である。

電荷蓄積時、フォトダイオード１で光電変換により生成された電子は、フォトダイオード１の拡散層ノード６に蓄積される。
読み出し時、それらは転送トランジスタ２を介して、ソースフォロアー回路のアンプトランジスタ４の入力たるＦＤノード７に完全転送される。
転送時、ＦＤノード７は浮遊状態となっており、グランド基板や他の電位固定された配線等に対する寄生容量１４を有している。
蓄積電荷量をＱ、寄生容量値をＣｆとすると、その電位変化量ΔＶｆは次のようになる。

［数２］
ΔＶｆ＝Ｑ／Ｃ

ソースフォロアー回路には通常アンプトランジスタ４としてＮＭＯＳトランジスタが使用されるが、固有のランダムノイズＮｒを発生させる。
したがって、そのゲインをＧとすると、ソースフォロアー回路の出力ノード１５に発生する蓄積信号のＳ／Ｎ比は｛Ｇ・ΔＶｆ／Ｎｒ｝である。
ＧやＮｒはアンプトランジスタ４のパラメータが決まればほぼ一定なので、ΔＶｆの大きさは撮像性能に直接的な影響を及ぼす。

図４（Ａ）〜（Ｄ）は、図１および図３のような画素回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。

なお各ノードのポテンシャルは、図面上は正電位方向を下方に、負電位方向を上方に記載している。各ノードは負電荷を持つ電子を蓄積する井戸の役割を果たし、井戸を電子が満たしていく形でポテンシャルが上方に、即ち負電位方向に持ち上がる。

［ステップＳＴ１］
図４（Ａ）のステップＳＴ１において、フォトダイオード１の拡散ノードである蓄積ノード６は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が１．５Ｖ程度になるように設計されている。ここに光電変換された電子が飽和状態（約０Ｖ）にまで満たされている。
一方、転送トランジスタ２のチャネル領域は、ゲート電極に与えられる電位、たとえば１Ｖ〜３Ｖに従って、そのポテンシャルがＲ１の範囲で変調される。
また、ＦＤノード７にはリセットがかけられて、２．７Ｖの浮遊状態となっている。これは３Ｖでリセットされた後、リセットトランジスタをローレベルに戻した際に０．３Ｖのカップリングを受けた状態である。

［ステップＳＴ２］
図４（Ｂ）のステップＳＴ２において、転送トランジスタ２がオンすると、フォトダイオード１の拡散ノードである蓄積ノード６に蓄積されていた電子が残らず転送トランジスタ２のチャネル領域およびＦＤノード７に分配された状態で移動する。

［ステップＳＴ３］
図４（Ｃ）のステップＳＴ３において、転送トランジスタ２をオフするため、ゲート電極の上昇に伴ってチャネル領域のポテンシャルが上昇すると、そこに蓄積されていた電子がＦＤノード７に移動する。

［ステップＳＴ４］
図４（Ｄ）のステップＳＴ４において、転送トランジスタ２がオフ状態では、ステップＳＴ１でフォトダイオード１に蓄積されていた電子が全てＦＤノード７に移動した状態になる。
これによってソースフォロアーが垂直信号線１１を駆動し、蓄積信号の読み出しが実施される。

このように完全な電子の移動を実現するには、完全空乏状態となったフォトダイオード１の蓄積ノード６とＦＤノード７との間には、ポテンシャル差Ｍ１が確保されている必要がある。
逆に、このポテンシャル差Ｍ１が十分確保されていないと、ＦＤノード７に蓄積された電子がフォトダイオード１に逆流し、フォトダイオード１の蓄積電子量が読み出し信号にリニアに反映されなくなる。

特表２００７−５３５１９９号公報

上述のように、読み出し時に光電変換した電子を完全転送するためには、ＦＤノード７の転送後のポテンシャルが、完全空乏時のフォトダイオード１より高電位に保たれる必要がある。
しかし、そのためにＦＤノード７のポテンシャルのダイナミックレンジが限定され、ΔＶｆを十分に上げることができず、Ｓ／Ｎ比を上げることができないという不利益がある。
たとえば図４では、ΔＶｆは（３．０Ｖ−１．５Ｖ）が限界であり、転送マージン分のポテンシャル差がさらに差し引かれる。
さらにフォトダイオード１の飽和蓄積電荷量Ｑｓはその拡散層内のドナー数に対応するので、通常Ｑｓを上げると完全空乏時のポテンシャルは深く（高電位に）なる。これはΔＶｆのレンジをさらに狭める方向となってしまう。
このような転送マージンの問題は、設計上の大きな制約となっていた。

このような問題を解決する一手段が、特許文献１にてホン、スンクウォンらにより提案されている。
ホン、スンクウォンらは画素内に予備のＭＯＳトランジスタを接続させ、そこにチャネルを形成することで、電荷転送時に一時的に入力ノードであるＦＤノード７の寄生容量１４を増加させる構成を提案している。
しかし、そのためには各画素に余分な素子を設け、余分な信号線を配置する必要があり、画素の開口率を低下させるという不利益がある。

本発明は、画素の開口率を低下させることなく、画素内の電荷転送を容易にし、蓄積電荷量の向上や感度の向上を図れ、撮像性能を向上させることが可能な画素回路、固体撮像素子、およびカメラシステムを提供することにある。

本発明の第１の観点の画素回路は、光電変換素子と、ソースフォロアー回路と、上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、を有し、上記読み出し系は、上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、上記出力変調度制御機能部は、上記出力変調度の低下制御時に、上記ソースフォロアー回路の出力ノードに異なるソースフォロアー回路の出力ノードを接続する。
または、上記出力変調度制御機能部は、上記出力変調度の低下制御時に、異なる画素に各々転送トランジスタを介して接続された複数のソースフォロアー回路の出力ノードを、互いにショートさせる。

本発明の第２の観点の固体撮像素子は、複数の画素回路が配列された画素部と、上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、上記各画素回路は、光電変換素子と、ソースフォロアー回路と、上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、を有し、上記読み出し系は、上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、上記出力変調度制御機能部は、上記出力変調度の低下制御時に、上記ソースフォロアー回路の出力ノードに異なるソースフォロアー回路の出力ノードを接続する。
または、上記出力変調度制御機能部は、上記出力変調度の低下制御時に、異なる画素に各々転送トランジスタを介して接続された複数のソースフォロアー回路の出力ノードを、互いにショートさせる。

本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、複数の画素回路が配列された画素部と、上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、上記各画素回路は、光電変換素子と、ソースフォロアー回路と、上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、を有し、上記読み出し系は、上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、上記出力変調度制御機能部は、上記出力変調度の低下制御時に、上記ソースフォロアー回路の出力ノードに異なるソースフォロアー回路の出力ノードを接続する。
または、上記出力変調度制御機能部は、上記出力変調度の低下制御時に、異なる画素に各々転送トランジスタを介して接続された複数のソースフォロアー回路の出力ノードを、互いにショートさせる。

本発明によれば、画素の開口率を低下させることなく、画素内の電荷転送を容易にし、蓄積電荷量の向上や感度の向上を図れ、撮像性能を向上させることができる。

画素回路の一例を示す図である。 図１の画素回路のタイミングチャートを示す図である。 図１におけるフォトダイオード１からソースフォロアー入力ノードであるＦＤノードへの、電荷転送の回路構成を抽出して示す図である。 図１および図３のような画素回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。 本発明の実施形態に係る画素回路を採用したＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 本発明の第１の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 本実施形態に係る出力変調度制御機能部を設けた基本概念を説明するための図である。 図６の回路の動作を説明するためのタイミングチャートである。 本第１の実施形態に係る画素回路の転送回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す第１図である。 本第１の実施形態に係る画素回路の転送回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す第２図である。 本実施形態に係る画素回路の他の構成例（共有画素構成）を示す回路図である。 本実施形態に係る画素回路の他の構成例（３Ｔｒ．型画素）を示す回路図である。 本発明の第２の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 本発明の第３の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 本発明の第４の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 本発明の第５の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（画素回路の第１の構成例）
２．第２の実施形態（画素回路の第２の構成例）
３．第３の実施形態（画素回路の第３の構成例）
４．第４の実施形態（画素回路の第４の構成例）
５．第５の実施形態（画素回路の第５の構成例）
６．第６の実施形態（カメラシステム）

図５は、本発明の実施形態に係る画素回路を採用したＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム読み出し回路（ＡＦＥ）１３０を有する。

画素アレイ部１１０は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
本実施形態に係る画素回路１１０Ａは、基本的に、光電変換素子、転送トランジスタ、リセットトランジスタ、アンプトランジスタ、選択トランジスタ、蓄積ノード、およびＦＤ（フローティングディフュージョン)を含んで構成される。
この画素回路１１０Ａの具体的な構成については、後で詳述する。

画素アレイ部１１０に配線されている転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＥＬ）が一組として画素配列の各行単位で配線されている。
転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）の各制御線はそれぞれＭ本ずつ設けられている。
これらの転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）は、行選択回路１２０により駆動される。

行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）を通して画素回路を制御する。

カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを垂直信号線(ＬＳＧＮ)１７０を介して受け取り、後段の信号処理回路に転送する。垂直信号線１７０には、定電流回路、感知回路、クランプ回路が接続される。
読み出し回路１３０は、ＣＤＳ回路やＡＤＣ（アナログデジタルコンバータ）を含む。

以下に、上記したような構成を有するＣＭＯＳイメージセンサ１００における画素回路の具体的な構成例について説明する。

＜１．第１の実施形態＞
図６は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。

図６の画素回路１１０Ａにおいて、破線で示す構成部が１単位の画素回路ＰＸ１１１である。
単位画素回路ＰＸ１１１は、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、アンプトランジスタ１１４、選択トランジスタ１１５、蓄積ノード１１６、およびＦＤノード１１７を有する。
なお、アンプトランジスタ１１４によりアンプ回路１１８が形成され、ＦＤノード１１７によりアンプ回路１１８の入力ノードが形成される。

本第１の実施形態の転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのＦＤノード１１７との間に接続されている。転送トランジスタ１１２のゲート電極が転送線１４０に共通に接続されている。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとＦＤノード１１７との間に接続され、ゲート電極がリセット線１５０に接続されている。
ＦＤノード１１７には、アンプトランジスタ１１４のゲートが接続されている。アンプトランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１７０に接続され、単位画素部外の定電流回路１３１とソースフォロアーを構成している。
選択トランジスタ１１５のゲート電極が行選択線１６０に接続されている。そして、選択トランジスタ１１５のソースが垂直信号線１７０に接続されている。
垂直信号線１７０には、定電流回路１３１、感知回路１３２、およびクランプ回路１８０が接続されている。

読み出し系は、たとえば垂直信号線１７０、定電流回路１３１、感知回路１３２、クランプ回路１８０等を含んで構成される。
クランプ回路１８０は、転送トランジスタ１１２がオンした際に、ソースフォロアー回路の出力変調度を一時的に低下させる出力変調度制御機能を有する。

このような構成を有する画素回路１１０Ａの単位画素回路ＰＸ１１１では、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１１１によって、蓄積ノード１１６に収集、蓄積される。
その電子が最終的には垂直信号線１７０への信号となって読み出される。
ＣＭＯＳイメージャーではこのような画素がマトリクス状に配置されており、垂直信号線１７０は列方向の複数画素で、各トランジスタをオン／オフするゲート制御線である転送線１４０、リセット線１５０、行選択線１６０は行方向の複数画素で共有されている。
画素アクセスはゲート制御線である転送線１４０、リセット線１５０、行選択線１６０の駆動により、行単位で一括して実施される。
各垂直信号線１７０に読み出されたアナログ信号は、感知回路１３２によってセンシングされ、ＡＤ変換されて出力される。

一方、クランプ回路１８０は列ごとに一つずつ配置されている。
クランプ回路１８０は、電源に接続されたクランプトランジスタ１８１、選択トランジスタ１８２を含んで構成されている。
クランプトランジスタ１８１のゲート電極はバイアス電源１８３に接続され、選択トランジスタ１８２のゲート電極がクランプ駆動線１８４に接続されている。なお、クランプ駆動線１８４は、たとえば行選択回路１２０により駆動される。クランプ駆動線１８４の駆動系は、行選択回路１２０と別個に設けることも可能である。
選択トランジスタ１８２は、クランプ駆動線１８４がハイレベルのときオン状態となってクランプ回路１８０を有効化する。
クランプトランジスタ１８１のゲートは適切なレベルで垂直信号線１７０にクランプがかかるように一定電位に設定されている。
クランプ回路１８０の機能は、クランプ駆動線１８４がハイレベルの時、垂直信号線１７０の電位が一定以下に落ちぬようクランプするものである。

クランプ回路１８０は、転送トランジスタ１１２がオンした際に、ソースフォロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部の一例として採用されている。
ここで、本実施形態に係る出力変調度制御機能部を設けた基本概念を説明する。

図７は、本実施形態に係る出力変調度制御機能部を設けた基本概念を説明するための図である。
図７は、図６におけるフォトダイオード１１１からソースフォロアー入力ノードであるＦＤノード１１７への、電荷転送の回路構成を抽出して示している。

本発明の実施形態においては、図７におけるＦＤノード１１７の実効的寄生容量がソースフォロアー回路そのものの状態によって変動することに着目し、画素ごとに新たな素子を追加することなく、出力変調度制御機能部により、最適な容量制御を実現する。

基本的なコンセプトは以下の通りである。
すなわち、ＦＤノード１１７には、ソースフォロアーを構成するＮＭＯＳからなるアンプトランジスタ１１４のチャネル容量や、ソースフォロアーの出力配線との間の配線容量が存在する。これらの容量の存在により、ソースフォロアーの出力ノード１１９との間に有意なカップリング容量Ｃ１１０が形成されている。
しかし、ソースフォロアーの出力ノード１１９は、その入力たるＦＤノード１１７の電位変動に対して同方向に、かつほぼ同電位分（略１のゲインで）変調されるので、両者のカップリング容量は実効的には寄生容量Ｃ１１１に殆ど追加されることは無い。
この現象を逆に利用して、ＦＤノード１１７の電位が変動する際にソースフォロアー回路の出力ノード１１９の変調を抑止すれば、寄生容量１２０が有効化されて、ＦＤノード１１７の総合的な寄生容量を一時的に増加させることができる。
これにより、画素内電荷転送時のＦＤノード１１７の電位変動を一時的に減少させ、転送マージンを大幅に引き上げることが可能になる。

本構成を採用すれば、転送の際のポテンシャル余裕を大幅に向上させることができ、広い信号変動幅において良好なリニアリティを維持できる。それによってＱｓを上げ、あるいはＦＤノードの寄生容量を減らして、信号のダイナミックレンジを向上させることができる。
ソースフォロアー回路の出力ノードの変調制御は複数のソースフォロアー回路に接続された垂直信号線１７０を介して実施することができるので、単位画素ごとの回路追加は不要である。

次に、クランプ回路１８０を有する図６の回路の動作を説明する。
図８（Ａ）〜（Ｆ）は、図６の回路の動作を説明するためのタイミングチャートである。
図８（Ａ）はリセット線１５０のレベルを、図８（Ｂ）は転送線１４０のレベルを、図８（Ｃ）は行選択線１６０のレベルを、それぞれ表している。図８（Ｄ）はクランプ駆動線１８４のレベルを、図８（Ｅ）はＦＤノード１１７の電位Ｖｆを、図８（Ｆ）は垂直信号線１７０のレベルを、それぞれ表している。

電荷蓄積に先立って、まず画素のリセットを行う。リセットはリセット線１５０および転送線１４０をハイレベルにして、リセットトランジスタ１１３と転送トランジスタ１１２をオン状態にする。これによって蓄積ノード１１６の電位は上昇し、そこに蓄積された電子の引き抜きが行われる。
その後、転送線１４０をローレベルにして、転送トランジスタ１１２をオフにすることで、蓄積ノード１１６は浮遊状態となって、新たな電荷蓄積が開始される。

次に、蓄積された電荷の読み出し動作について説明する。
まず、行選択線１６０がハイレベルとなり、選択トランジスタ１１５がオンして、垂直信号線１７０に単位画素のアンプトランジスタ１１４が接続される。
ここでアンプトランジスタ１１４と定電流回路１３１に接続された垂直信号線１７０はソースフォロアー回路を形成しており、その入力であるＦＤノード１１７の電位Ｖｆと、出力である垂直信号線１７０の電位Ｖｓｌは、変動比が１に近いリニアな関係となる。
ここでリセット線１５０をハイレベルにしてリセットトランジスタ１１３をオンすることで、ＦＤノード１１７に電源電圧ＶＤＤ、たとえば３Ｖが伝達される。
さらにリセット線１５０をローレベルにしてリセットトランジスタ１１３をオフにした後、コンパレータやＡＤ変換機等で構成された感知回路１３２によって、垂直信号線１７０の電位Ｖｓｌの一回目の感知を行う。
これはリセット信号の読み出しである。リセットトランジスタ１１３のオフ以降、ＦＤノード１１７は浮遊状態となる。
さらに転送に入る前に、クランプ駆動線１８４をハイレベルにして垂直信号線１７０にクランプ回路１８０を接続する。
ここではクランプレベルは垂直信号線１７０のリセットレベルよりやや高い電位に設定してあるので、この時点では垂直信号線１７０およびＦＤノード１１７の挙動は図１の場合と変わらない。

次に、転送線１４０をハイレベルにして転送トランジスタ１１２をオンすることで、蓄積ノード１１６に蓄積された電子が、ＦＤノード１１７に流れ込む。
ここにおいて垂直信号線１７０にはクランプが働き、クランプ駆動線１８４がハイレベルであるＴＣＬＰの期間中、その電位はＶＣＬＰのレベルにクランプされる。
これにより、ＦＤノード１１７の寄生容量Ｃ１１１に、図７に示したソースフォロアー回路の出力ノード１１９とのカップリング容量Ｃ１１０が追加され、ＦＤノード１１７の電位変動幅もその分小さくなる。
さらに転送線１４０をローレベルにして転送トランジスタ１１２をオフし、その後さらにクランプ駆動線１８４をローレベルにしてクランプ回路１８０を垂直信号線１７０から切り離す。この時クランプが外れたクランプ駆動線１８４の電位が低下するとともに、ＦＤノード１１７の電位も低下する。
最後に、感知回路１３２によって、垂直信号線１７０の電位の２回目の感知を行う。これは蓄積信号の読み出しである。

上記Ｖｓｌの１回目の感知と２回目の感知の差分は、フォトダイオード１１１の露光によって蓄積ノード１１６に蓄積された電荷量を正確に反映している。
ＣＭＯＳイメージャーはこの差分をデジタル化し、画素の信号値として外部に出力する。各画素の電子蓄積時間は、上記リセット動作と読み出し動作との間の期間であり、正確には転送トランジスタがリセット後オフしてから、読み出しでオフするまでのＴ１で示す期間である。

図９（Ａ）〜（Ｄ）および図１０は、本第１の実施形態に係る画素回路の転送回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。

図９（Ａ）〜（Ｄ）および図１０において、各ノードのポテンシャルは、図面上は正電位方向を下方に、負電位方向を上方に記載している。
各ノードは負電荷を持つ電子を蓄積する井戸の役割を果たし、井戸を電子が満たしていく形でポテンシャルが上方に、すなわち負電位方向に持ち上がる。

［ステップＳＴ１１］
図９（Ａ）のステップＳＴ１１においては、フォトダイオード１１１の拡散ノードである蓄積ノード１１６は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が１．５Ｖ程度になるように設計されている。ここに光電変換された電子が飽和状態（約０Ｖ）にまで満たされている。
一方、転送トランジスタ１１２のチャネル領域は、ゲート電極に与えられる電位（たとえば１Ｖ〜３Ｖ）に従って、そのポテンシャルがＲ１１の範囲で変調される。
また、ＦＤノード１１７にはリセットがかけられて、２．７Ｖの浮遊状態となっている。
これは３Ｖでリセットされた後、リセット線１５０をローレベルに戻した際に０．３Ｖのカップリングを受けた状態である。

［ステップＳＴ１２］
図９（Ｂ）のステップＳＴ１２においては、クランプ駆動線１８４をハイレベルにして垂直信号線１７０にクランプ回路１８０が接続される。
すると、クランプレベルＶＣＬＰより浅いポテンシャル側（低電位側）では、ＦＤノード１１７の寄生容量Ｃ１１１に、ＦＤとソースフォロアー回路の出力ノード１１９間のカップリング容量Ｃ１１０が追加される。
図面はこのようなＦＤ容量の増加を概念的に記載している。

［ステップＳＴ１３］
図９（Ｃ）のステップＳＴ１３において、転送トランジスタ１１２がオンすると、フォトダイオード１１１の蓄積ノード１１６に蓄積されていた電子が残らず転送トランジスタ１１２のチャネル領域およびＦＤノード１１７に分配された状態で移動する。

［ステップＳＴ１４］
図９（Ｄ）のステップＳＴ１４においては、転送トランジスタ１１２をオフすると、ステップＳＴ１１，ＳＴ１２でフォトダイオード１１１に蓄積されていた電子が全てＦＤノード１１７に移動した状態になる。
このように完全な電子の移動を実現するには、完全空乏状態となったフォトダイオード１１１の蓄積ノード１１６とＦＤノード１１７との間に、ポテンシャル差Ｍ１１が確保されている必要がある。

［ステップＳＴ１５］
図１０のステップＳＴ１５においては、クランプ駆動線１８４をローレベルにして垂直信号線１７０からクランプ回路１８０が切り離される。
すると、ＦＤノード１１７とソースフォロアー回路の出力ノード１１９間のカップリング容量Ｃ１１０が消滅し、ＦＤノード１１７のポテンシャルはより浅い（低電位の）状態に推移する。
この時点では、既に転送トランジスタ１１２は閉じているので、最終的なＦＤノード１１７のポテンシャルがフォトダイオード１１１のポテンシャルより浅くなっても構わない。
すなわち、このステップＳＴ１５におけるＦＤノード１１７のポテンシャル変動幅分だけ、電荷転送のマージンが向上したことになる。
これによって、フォースフォロアーが垂直信号線１７０を駆動し、蓄積信号の読み出しが実施される。

このような転送を行うと、読み出しの時点で完全空乏状態となったフォトダイオード１１１の蓄積ノード１１６とＦＤノード１１７との間にポテンシャル差を確保する必要は無い。電子を満たしたＦＤノード１１７のポテンシャルが蓄積ノード１１６より浅い状態となっても完全な転送が完了しており、したがって信号は広いレンジで良好なリニアリティを得る。

ところで、上記実施例におけるクランプレベルＶＣＬＰの設定には、以下の配慮を行うのが望ましい。
信号が無い暗時の撮像ではごく僅かなノイズが問題となる。
したがって、転送トランジスタ１１２が暗時にオンした際には、そのゲート下にノイズ源となる強いチャネルが発生しない方が望ましい。そのためには、ＦＤノード１１７が転送線１４０からのカップリングを受けて、そのポテンシャルが深くなる方に推移するのが望ましい。
しかし、このときクランプによるＦＤノード１１７の容量増加が発生していると、上記カップリングを受けにくくなって、ＦＤノード１１７は十分深いポテンシャルに移行しない。
したがって、ソースフォロアー回路の出力ノード１１９のクランプレベルは、リセットレベルよりやや低め（ポテンシャルとしては浅め）の設定が望ましく、蓄積電荷の無い暗時の読み出しではクランプは開始されていない方が良い。
一方、感知限界となる最大出力時には、当然クランプが行われていないと意味が無い。
すなわち、クランプ電位ＶＣＬＰと、ソースフォロアーからの信号出力レベルとの関係は、クランプ電位ＶＣＬＰが暗時の出力レベルと最大出力時の出力レベルの間に設定されるのが望ましく、暗時の出力レベルよりやや低めに設定されるのが望ましい。

ところで、本発明は、図７のような信号転送形態を持つイメージセンサであれば、あらゆるイメージセンサに適用できる。
すなわち、各画素において光電変換された電荷信号が、読み出しのために転送トランジスタ１１２を介してソースフォロアー回路の入力ノードであるＦＤノード１１７に転送される。
さらに、ソースフォロアー回路の出力ノード１１９の電位変調として読み出し回路に伝達される形態を持つイメージャーにおいては、画素の構成要素に関らず本発明を適用することができる。

以下に、本発明が適用可能な幾つかの画素構成の例を示す。

［画素回路の他の構成例（共有画素）］
図１１は、本実施形態に係る画素回路の他の構成例（共有画素構成）を示す回路図である。

図１１の画素回路１１０Ｂは、２つの画素ＰＸ１１２、ＰＸ１１３がソースフォロアーを形成するアンプトランジスタ１１４を共有しており、さらにリセットトランジスタ１１３と選択トランジスタ１１５を共有している。
画素ＰＸ１１２は、フォトダイオード１１１−１、転送トランジスタ１１２−１、および蓄積ノード１１６−１を含んでいる。
画素ＰＸ１１３は、フォトダイオード１１１−２、転送トランジスタ１１２−２、および蓄積ノード１１６−２を含んでいる。
これら２画素分の共有単位がマトリクス状に配置されており、その複数が垂直信号線１７０を共有する。
選択画素に接続された転送トランジスタ１１２−１または１１２−２がオンした際に、垂直信号線１７０に一時的にクランプをかけることで、転送マージンを拡大することができる。

また、このような共有型の画素では、転送トランジスタ１１２−１，１１２−２を同時にオンすることで、双方の画素ＰＸ１１２、ＰＸ１１３から同時に電荷を読み出して、共有されたＦＤノード１１７上で両者の信号を加算する機能を持つことがある。
このようなケースでは、ＦＤノードは通常の２倍の電荷を受けることになり、潜在的には出力信号も２倍のダイナミックレンジを得ることができる。ただし、これまでは前述したポテンシャル上の制約から、加算しないときと同じダイナミックレンジしか保証できなかった。
しかし、本発明の実施形態を採用すれば、加算しないときより大きなダイナミックレンジを保証することが可能になる。

［画素回路の他の構成例（３Ｔｒ．型画素）］
図１２は、本実施形態に係る画素回路の他の構成例（３Ｔｒ．型画素）を示す回路図である。

この画素回路１１０Ｃの単位画素ＰＸ１１４は、図６の構成から選択トランジスタが削除されている。そして、非選択行の画素はリセット電源１２２を０Ｖに落としつつリセットトランジスタ１１３をオンすることで、ソースフォロアーであるアンプトランジスタ１１４をオフ状態にする。
このような画素がマトリクス状に配置されており、その複数が垂直信号線１７０を共有する。
画素（ＰＸ）が選択され、転送トランジスタ１１２がオンした際に垂直信号線１７０に一時的にクランプをかけることで、転送マージンを拡大することができる。

このように垂直信号線にクランプをかけるのは、ソースフォロアー出力の変調量を抑制する出力変調度制御機能部の最適な方式の一つであり、この場合垂直信号線の電流変動もないので電源電圧の揺れによるノイズも発生しない。
しかもリセットレベルよりやや低い電位からクランプを開始することで、暗時に余分なノイズを発生する弊害も生じない。垂直信号線は複数のソースフォロアーで共有されているので、回路規模も殆ど増加しない。

しかしそれ以外にも、ソースフォロアー出力の変調抑制には複数の方式が適用可能である。
方式を大きく分ければ、その一つはソースフォロアー出力を他の固定電圧源に接続することである。このとき、ソースフォロアー出力は固定電圧源に引っ張られて、変調量が低下するか、あるいは全く変調しなくなる。
上記クランプ回路への接続はその一例であるが、それ以外にも幾つか類似した方式があるので、以下のその例を第２〜第５の実施形態として示す。

＜２．第２の実施形態＞
図１３は、本発明の第２の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。

本第２の実施形態に係る画素回路１１０Ｄが第１の実施形態に係る画素回路１１０Ａと異なる点は次のことにある。
すなわち、画素回路１１０Ｄでは、たとえば垂直信号線１７０に、クランプ回路ではなく、リセットレベルにあるダミー画素１９０が接続されている。
本第２の実施形態によれば、上述した第１の実施形態と類似した効果を得ることができる。

画素回路１１０Ｄにおいて、垂直信号線１７０には選択画素ＰＸ１１１のソースフォロアー出力の他に、一時的にダミー画素（ＤＭ）１９０のソースフォロアー出力が接続される。
ダミー画素（ＤＭ）１９０は、たとえば図６に示された単位画素ＰＸ１１１と同じ内部構成であるが、転送トランジスタ１１２が常時オフしており、リセットトランジスタ１１３は常時オンしている。
選択トランジスタ１１５は選択画素ＰＸ１１１が読み出し用の内部電荷転送を実施する期間を挟んで一時的にオンし、ダミー画素（ＤＭ）１９０を垂直信号線１７０に接続する。
このとき、垂直信号線１７０はダミー画素（ＤＭ）１９０のアンプトランジスタ１１４を介して電源に接続されることになる。

＜３．第３の実施形態＞
図１４は、本発明の第３の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。

本第３の実施形態に係る画素回路１１０Ｅが第１の実施形態に係る画素回路１１０Ａと異なる点は次のことにある。
すなわち、画素回路１１０Ｅでは、ソースフォロアー出力を、スイッチ素子２００を介して電源電圧ＶＤＤにそのまま固定可能に構成されている。
この例では、スイッチ素子２００はＰＭＯＳトランジスタにより形成され、そのドレインが垂直信号線１７０に接続され、ソースが電源ラインＬＶＤＤに接続され、ゲート電極が電源接続線２０１に接続されている。

選択画素ＰＸ１１１が読み出し用の内部電荷転送を実施する期間を挟んで、電源接続線２０１をハイレベルからローレベルに切り替える。
これにより、ＰＭＯＳトランジスタであるスイッチ素子２００が一時的にオンし、垂直信号線１７０が電源に接続されてその電位は電源電圧ＶＤＤにまで吊り上げられる。

＜４．第４の実施形態＞
図１５は、本発明の第４の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。

本第４の実施形態に係る画素回路１１０Ｆが第１の実施形態に係る画素回路１１０Ａと異なる点は次のことにある。
すなわち、画素回路１１０Ｆでは、各単位画素ＰＸ１１１−１、ＰＸ１１１−２，ＰＸ１１１−３，・・・のソースフォロアー出力を、隣接した垂直信号線１７０−１と１７０２、１７０−２と１７０−３同士でショートさせることが可能に構成されている。
具体的には、垂直信号線１７０−１と１７０−２間、１７０−２と１７０−３間にスイッチ素子２１０−１，２１０−２，・・・が接続されている。
この例では、スイッチ素子２１０−１，２１０−，２，・・はＮＭＯＳトランジスタにより形成され、そのドレイン、ソースが垂直信号線１７０−１と１７０−２、１７０−２と１７０−３に接続され、ゲート電極が相互接続線２１１に接続されている。

この例では、選択画素ＰＸ１１１−１、ＰＸ１１１−２、ＰＸ１１１−３が各々読み出し用の内部電荷転送を実施する期間を挟んで、相互接続線２１１をローレベルからハイレベルに切り替える。これにより、各垂直信号線１７０−１と１７０−２、１７０−２と１７０−３をショートさせる。
このとき、信号の大きな画素に接続された変調量の大きな垂直信号線１７０は、信号の小さな画素に接続された他の垂直信号線１７０に引っ張られて、その変調度が低下する。
したがって、信号の大きな画素に対してのみＦＤノード１１７の容量増加効果が現れる。

＜５．第５の実施形態＞
図１６は、本発明の第５の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。

本第５の実施形態に係る画素回路１１０Ｇが第１の実施形態に係る画素回路１１０Ａと異なる点は次のことにある。
すなわち、画素回路１００Ｇでは、ソースフォロアー出力の変調抑制を、スイッチ２２０を介して垂直信号線１７０を定電流回路１３１から切り離し、浮遊状態にすることでも実現できるように構成されている。
この例では、スイッチ素子２２０はＮＭＯＳトランジスタにより形成され、そのドレインが垂直信号線１７０に接続され、ソースが定電流回路１３１に接続され、ゲート電極が定電流回路接続線２２１に接続されている。

この例では、選択画素ＰＸ１１１が読み出し用の内部電荷転送を実施する期間を挟んで、定電流回路接続線２２１をハイレベルからローレベルに切り替えることで、定電流回路１３１を垂直信号線１７０から切り離す。
このとき、垂直信号線１７０は、選択画素ＰＸ１１１のアンプトランジスタ１１４を介して電源からプルアップされ、その電位Ｖｓｌは次式で示すレベルまで引き上げられる。

［数３］
Ｖｓｌ＝Ｖｄｄ−Ｖｔｈａ
のレベルまで引き上げられる。ここでＶｄｄは電源電圧、Ｖｔｈａはアンプトランジスタの閾値である。ここに至ってアンプトランジスタのチャネルが切れ、垂直信号線は浮遊状態となる。

ＦＤノード１１７に電荷転送が行われても、垂直信号線１７０はその寄生容量によって固定されて殆ど動かない。
一方，このときＦＤノード１１７には、アンプトランジスタの基板との間に寄生容量が発生する。また、垂直信号線１７０との配線容量も有効化される。
したがって、この場合にもＦＤノードの容量増加効果が現出し、転送マージンが拡大する。

なお、以上説明した第１〜第５の実施形態に係る画素回路の構成は、それぞれ個別の構成として説明したが、これらの構成を適宜組み合わせて構成することも可能であることはいうまでもない。
たとえば、第４の実施形態に係る画素回路は、他の実施形態と組み合わせて適用することも可能である。

以上説明した第１〜第５の実施形態に係る画素回路を含む固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜６．第６の実施形態＞
図１７は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム３００は、図１７に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。

駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。

また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。

１００・・・ＣＭＯＳイメージセンサ、１１０・・・画素アレイ部、ＰＸ１１１・・・単位画素、１１０Ａ〜１１０Ｇ・・・画素回路、１１１・・・フォトダイオード、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・アンプトランジスタ、１１５・・選択トランジスタ、１１６・・・蓄積ノード、１１７・・ＦＤ、１１８・・・アンプ回路、１１９・・・出力ノード、１２０・・・行選択回路、１３０・・・カラム読み出し回路（ＡＦＥ）、１３１・・・定電流回路、１３２・・・感知回路、１４０・・・転送線、１５０・・・リセット線、１６０・・・行選択線、１７０・・・垂直信号線、１８０・・・クランプ回路、１９０・・・ダミー画素（ＤＭ）、２００・・・スイッチ素子、２０１・・・電源接続線、２１０−１，２１０−２・・・スイッチ素子、２１１・・・相互接続線、２２０・・・スイッチ素子、２２１・・・定電流回路接続線、３００・・・カメラシステム。

Claims (6)

1. 光電変換素子と、
   ソースフォロアー回路と、
   上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、
   上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、
   を有し、
   上記読み出し系は、
   上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、
   上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、
   さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、
   上記出力変調度制御機能部は、
   上記出力変調度の低下制御時に、上記ソースフォロアー回路の出力ノードに異なるソースフォロアー回路の出力ノードを接続する
   画素回路。
2. 光電変換素子と、
   ソースフォロアー回路と、
   上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、
   上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、
   を有し、
   上記読み出し系は、
   上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、
   上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、
   さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、
   上記出力変調度制御機能部は、
   上記出力変調度の低下制御時に、異なる画素に各々転送トランジスタを介して接続された複数のソースフォロアー回路の出力ノードを、互いにショートさせる
   画素回路。
3. 複数の画素回路が配列された画素部と、
   上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
   上記各画素回路は、
   光電変換素子と、
   ソースフォロアー回路と、
   上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、
   上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、
   を有し、
   上記読み出し系は、
   上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、
   上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、
   さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、
   上記出力変調度制御機能部は、
   上記出力変調度の低下制御時に、上記ソースフォロアー回路の出力ノードに異なるソースフォロアー回路の出力ノードを接続する
   固体撮像素子。
4. 複数の画素回路が配列された画素部と、
   上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
   上記各画素回路は、
   光電変換素子と、
   ソースフォロアー回路と、
   上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、
   上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、
   を有し、
   上記読み出し系は、
   上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、
   上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、
   さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、
   上記出力変調度制御機能部は、
   上記出力変調度の低下制御時に、異なる画素に各々転送トランジスタを介して接続された複数のソースフォロアー回路の出力ノードを、互いにショートさせる
   固体撮像素子。
5. 固体撮像素子と、
   上記固体撮像素子に被写体像を結像する光学系と、
   上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
   上記固体撮像素子は、
   複数の画素回路が配列された画素部と、
   上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
   上記各画素回路は、
   光電変換素子と、
   ソースフォロアー回路と、
   上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、
   上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、
   を有し、
   上記読み出し系は、
   上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、
   上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、
   さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、
   上記出力変調度制御機能部は、
   上記出力変調度の低下制御時に、上記ソースフォロアー回路の出力ノードに異なるソースフォロアー回路の出力ノードを接続する
   カメラシステム。
6. 固体撮像素子と、
   上記固体撮像素子に被写体像を結像する光学系と、
   上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
   上記固体撮像素子は、
   複数の画素回路が配列された画素部と、
   上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
   上記各画素回路は、
   光電変換素子と、
   ソースフォロアー回路と、
   上記光電変換素子で生成した電荷を、上記ソースフォロアー回路の入力ノードに転送する転送トランジスタと、
   上記ソースフォロアー回路を通して上記生成された電荷に応じた信号を読み出す読み出し系と、
   を有し、
   上記読み出し系は、
   上記ソースフォロアー回路の入力ノードを浮遊状態として、上記転送トランジスタをオンさせて信号電荷を上記入力ノードに転送し、
   上記転送トランジスタをオフさせて上記ソースフォロアー回路の出力ノード電位を検知して出力信号を読み出す機能を含み、
   さらに上記転送トランジスタがオンした際に、上記ソースファロアー回路の出力変調度を一時的に低下させる出力変調度制御機能部を含み、
   上記出力変調度制御機能部は、
   上記出力変調度の低下制御時に、異なる画素に各々転送トランジスタを介して接続された複数のソースフォロアー回路の出力ノードを、互いにショートさせる
   カメラシステム。

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