JP5282901B2 - Semiconductor, semiconductor manufacturing method, semiconductor element, semiconductor light emitting element, semiconductor element or semiconductor light emitting element manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体、半導体の製造方法、半導体素子、半導体発光素子、半導体素子または半導体発光素子の製造方法に関する。 The present invention relates to a semiconductor, a method for manufacturing a semiconductor, a semiconductor element, a semiconductor light emitting element, a semiconductor element, or a method for manufacturing a semiconductor light emitting element.
半導体レーザ（特許文献４等）は、例えば、プロジェクション型のレーザディスプレイの光源として有用である。しかしながら、レーザ光は位相が揃っており高いコヒーレンス性を有するため、干渉性が高い。このため、スクリーンに投射されたレーザ光がランダムに干渉することにより、スペックルと呼ばれるちらつきが生じることが知られている。したがって、ディスプレイ用等の光源において、前記スペックルが問題となる場合には、レーザに代わる光源が必要とされる。 A semiconductor laser (eg, Patent Document 4) is useful as a light source for a projection-type laser display, for example. However, since the laser light has the same phase and high coherence, the interference is high. For this reason, it is known that flicker called speckle occurs when the laser light projected on the screen randomly interferes. Therefore, when the speckle becomes a problem in a light source for a display or the like, a light source in place of the laser is required.
前記スペックルを抑制可能で、かつレーザのように単色性や指向性に優れた小型の光源として、発光ダイオードがある。発光ダイオードのうち、スーパールミネッセントダイオード（ＳＬＤ）は、特に光出力が高く、光源として有用である。ＳＬＤは、例えば、半導体レーザと同様な導波路構造を有しながら、何らかの手段により光損失を増加させることにより発振を抑制した端面発光型半導体素子である。このため、ＳＬＤは、導波路構造により半導体レーザの様に指向性ビームを発することができ、またレーザ発振を抑制しているためインコヒーレントな光出力が得られる（特許文献１〜３等）。 There is a light emitting diode as a small light source capable of suppressing the speckle and having excellent monochromaticity and directivity like a laser. Among the light emitting diodes, a super luminescent diode (SLD) has a particularly high light output and is useful as a light source. An SLD is, for example, an edge-emitting semiconductor element that has a waveguide structure similar to that of a semiconductor laser and suppresses oscillation by increasing optical loss by some means. For this reason, SLD can emit a directional beam like a semiconductor laser by a waveguide structure, and since laser oscillation is suppressed, incoherent light output can be obtained (Patent Documents 1 to 3, etc.).
ＳＬＤでは、レーザ発振を抑制することが重要であり、レーザ発振を抑制することで出力を向上させる方法が提案されている。例えば、（ａ）端面に無反射（ＡＲ： Ａｎｔｉ Ｒｅｆｒｅｃｔｉｖｅ）コート膜を形成して端面反射率を低減する方法、（ｂ）ＳＬＤ素子の活性層の片側に電流の非注入領域を形成する方法、などがある（特許文献２、３等）。図８の上面図に、ＳＬＤ素子の構造の概略を例示する。図示の通り、このＳＬＤは、光出射側端面およびその反対側の端面に、無反射コート膜が形成されている。前記光出射側の端面側は、電流注入領域３０１を有し、電流注入経路を兼ねるストライプ状の光導波路３０３が形成されている。前記光出射側端面と反対側の端面側は、電流非注入領域３０２を有し、前記光導波路３０３が形成されていない。このＳＬＤは、光導波路３０３が存在する注入領域３０１で発生した光を、非注入領域３０２で吸収させ、前記光出射側端面と反対側の端面の反射率を実効的に低減し、レーザ発振を抑制する（特許文献２の図１、および第００１４〜００２０段落等）。 In SLD, it is important to suppress laser oscillation, and a method for improving output by suppressing laser oscillation has been proposed. For example, (a) a method of forming an anti-reflective (AR) coating film on the end face to reduce the end face reflectivity, (b) a method of forming a current non-injection region on one side of the active layer of the SLD element, (Patent Documents 2, 3, etc.). The top view of FIG. 8 illustrates an outline of the structure of the SLD element. As shown in the figure, this SLD has a non-reflective coating film formed on the light emitting side end face and the opposite end face. On the light emitting side end face side, a stripe-shaped optical waveguide 303 having a current injection region 301 and also serving as a current injection path is formed. The end surface side opposite to the light emitting side end surface has a current non-injection region 302 and the optical waveguide 303 is not formed. This SLD absorbs the light generated in the injection region 301 where the optical waveguide 303 exists in the non-injection region 302, effectively reduces the reflectivity of the end surface opposite to the light output side end surface, and causes laser oscillation. Suppress (FIG. 1 of Patent Document 2, paragraphs 0014 to 0020, etc.).
しかしながら、前記（ａ）および（ｂ）の方法を用いても、十分な効果が得られない場合がある。（ａ）の方法では、端面のＡＲコート膜で安定的にレーザ発振を抑制するには充分に低い反射率（例えば１０−５以下）が必要となる。しかし、そのような低い反射率のＡＲコート膜を再現性良く形成することは難しい。また、（ｂ）の電流非注入領域を形成する方法では、特別な吸収機構が無いと吸収による導波損失が小さいため、レーザ発振を十分に抑制するためには電流非注入領域を長くする必要がある。このため、素子サイズが大きくなるとともに、ウェハ１枚あたりから得られる素子数が少なくなる。さらに、高出力下では、吸収により発生したキャリアにより電流非注入領域は透明化し、導波損失が低下する。このため、高出力化でのレーザ発振抑制が困難となる場合がある。したがって、前記（ａ）および（ｂ）の方法に代えて、またはこれらに加え、レーザ発振をさらに効果的に抑制するための方法論が求められる。 However, even if the methods (a) and (b) are used, sufficient effects may not be obtained. In the method (a), a sufficiently low reflectance (for example, 10 −5 or less) is necessary to stably suppress laser oscillation with the AR coating film on the end face. However, it is difficult to form such an AR coating film having a low reflectance with good reproducibility. Further, in the method (b) of forming the current non-injection region, since there is little waveguide loss due to absorption without a special absorption mechanism, it is necessary to lengthen the current non-injection region in order to sufficiently suppress laser oscillation. There is. For this reason, the element size increases and the number of elements obtained from one wafer decreases. Further, under high output, the current non-injection region becomes transparent due to carriers generated by absorption, and the waveguide loss is reduced. For this reason, it may be difficult to suppress laser oscillation at high output. Accordingly, there is a need for a methodology for more effectively suppressing laser oscillation instead of or in addition to the methods (a) and (b).
そこで、本発明は、例えばレーザ発光を極めて効果的に抑制し、インコヒーレントな発光を得ることが可能な半導体の提供を目的とする。 Accordingly, an object of the present invention is to provide a semiconductor capable of suppressing laser emission extremely effectively and obtaining incoherent emission.
前記目的を達成するために、本発明の半導体は、
第一の半導体結晶層と、第二の半導体結晶層とを含み、
前記第二の半導体結晶層は、前記第一の半導体結晶層の片面側の一部を覆うように形成されており、
前記第一の半導体結晶層は、前記第二の半導体結晶層で覆われている部分が、前記第二の半導体結晶層で覆われていない部分よりも結晶欠陥の面密度が高いことを特徴とする。
In order to achieve the above object, the semiconductor of the present invention comprises:
Including a first semiconductor crystal layer and a second semiconductor crystal layer;
The second semiconductor crystal layer is formed so as to cover a part of one side of the first semiconductor crystal layer,
The first semiconductor crystal layer has a higher surface density of crystal defects in a portion covered with the second semiconductor crystal layer than in a portion not covered with the second semiconductor crystal layer. To do.
本発明の半導体の製造方法は、
前記第一の半導体結晶層を準備する準備工程と、
前記第一の半導体結晶層の片面側の一部を覆うように半導体非結晶層を形成する非結晶層形成工程と、
前記半導体非結晶層を結晶化させて前記第二の半導体結晶層とする、第二の半導体結晶層形成工程とを含み、
前記第二の半導体結晶層形成工程において、前記半導体非結晶層の結晶化とともに、前記第一の半導体結晶層における前記第二の半導体結晶層で覆われた部分の結晶欠陥の面密度を増加させることを特徴とする、前記本発明の半導体を製造する方法である。
The method for producing a semiconductor of the present invention comprises:
A preparing step of preparing the first semiconductor crystal layer;
An amorphous layer forming step of forming a semiconductor amorphous layer so as to cover a part of one side of the first semiconductor crystal layer;
A second semiconductor crystal layer forming step of crystallizing the semiconductor amorphous layer to form the second semiconductor crystal layer;
In the second semiconductor crystal layer forming step, the surface density of crystal defects in the portion of the first semiconductor crystal layer covered with the second semiconductor crystal layer is increased along with the crystallization of the semiconductor amorphous layer. This is a method for producing the semiconductor of the present invention.
本発明の半導体素子は、前記本発明の半導体を含むことを特徴とする。 A semiconductor element of the present invention includes the semiconductor of the present invention.
本発明の半導体発光素子は、前記本発明の半導体素子であることを特徴とする。 The semiconductor light emitting device of the present invention is the semiconductor device of the present invention.
本発明の半導体素子または半導体素子の製造方法は、前記本発明の半導体の製造方法により、前記本発明の半導体を製造する工程を含むことを特徴とする、前記本発明の半導体素子または前記本発明の半導体発光素子を製造する方法である。 The semiconductor device of the present invention or the method of manufacturing a semiconductor device includes the step of manufacturing the semiconductor of the present invention by the method of manufacturing a semiconductor of the present invention. This is a method for manufacturing the semiconductor light emitting device.
本発明によれば、例えばレーザ発光を極めて効果的に抑制し、インコヒーレントな発光を得ることが可能な半導体を提供することができる。 According to the present invention, for example, it is possible to provide a semiconductor capable of extremely effectively suppressing laser light emission and obtaining incoherent light emission.
以下、本発明の実施形態について説明する。ただし、本発明は、以下の説明により限定されない。また、図面においては、説明の便宜上、各部の構造は適宜簡略化して示す場合があり、各部の寸法比等は、実際とは異なる場合がある。 Hereinafter, embodiments of the present invention will be described. However, the present invention is not limited by the following description. In the drawings, for convenience of explanation, the structure of each part may be simplified as appropriate, and the dimensional ratio of each part may be different from the actual one.
（実施形態１）
図１の断面図に、本発明の半導体の構造の一例を示す。図示の通り、この半導体は、第一の半導体結晶層１１の上面の一部を覆うように第二の半導体結晶層１６が形成されている。第一の半導体結晶層１１中、第二の半導体結晶層１６で覆われている部分１１Ａは、第二の半導体結晶層１６で覆われていない部分１１Ｂよりも結晶欠陥の面密度が高い。
(Embodiment 1)
An example of the structure of the semiconductor of the present invention is shown in the sectional view of FIG. As illustrated, the semiconductor has a second semiconductor crystal layer 16 formed so as to cover a part of the upper surface of the first semiconductor crystal layer 11. In the first semiconductor crystal layer 11, the portion 11 </ b> A covered with the second semiconductor crystal layer 16 has a higher surface density of crystal defects than the portion 11 </ b> B not covered with the second semiconductor crystal layer 16.
なお、本発明では、前記第一の半導体結晶層における結晶欠陥の面密度は以下のように定義する。すなわち、前記第二の結晶層で覆われている部分における結晶欠陥の面密度は、前記第一の半導体結晶層中、前記第二の結晶層で覆われている部分の縦断面の厚み方向全体を透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で観測して算出した値とする。前記第二の結晶層で覆われていない部分における結晶欠陥の面密度は、前記第一の半導体結晶層中、前記第二の結晶層で覆われていない部分の縦断面の厚み方向全体を同様に透過電子顕微鏡（ＴＥＭ）で観測して算出した値とする。前記透過電子顕微鏡としては、例えば、株式会社日立製作所製Ｈ−９０００ＵＨＲを用いることができる。より具体的には、前記結晶欠陥の面密度は、前記第一の半導体結晶層において１ｃｍ２あたりＴＥＭで観測可能な結晶欠陥の個数を、前記縦断面のＴＥＭ観測に基づき算出して表すものとする。前記第二の結晶で覆われている部分と覆われていない部分における結晶欠陥の面密度は、それぞれ、前記１ｃｍ２あたり観測可能な結晶欠陥の個数で表して比較するものとする。ただし、実際に面積１ｃｍ２以上の広い範囲にわたってＴＥＭ観察（観測）をすることは労力を要するため、本発明では、面積１μｍ２以上の範囲でＴＥＭ観察（観測）をし、１ｃｍ２あたりに観測可能な結晶欠陥の個数（面密度）を算出すれば良いものとする。例えば、前記ＴＥＭ観察（観測）で、前記第二の結晶層における結晶欠陥の個数が、観測面の面積１μｍ２の範囲に１００個（１０２個）であると、結晶欠陥の面密度は１０１０ｃｍ−２と算出する（見積もる）ことができる。例えば、前記第一の半導体結晶層の厚みが１００ｎｍである場合、前記第一の半導体結晶層におけるＴＥＭ観測用サンプルの幅を１０μｍとすれば良い。このようにすると、前記サンプルにおけるＴＥＭ観測面（縦断面）の面積は、１００ｎｍ（厚み）×１０μｍ（幅）＝１μｍ２となる。 In the present invention, the areal density of crystal defects in the first semiconductor crystal layer is defined as follows. That is, the surface density of crystal defects in the portion covered with the second crystal layer is the entire thickness direction of the longitudinal section of the portion covered with the second crystal layer in the first semiconductor crystal layer. Is a value calculated by observing with a transmission electron microscope (TEM: Transmission Electron Microscope). The surface density of crystal defects in the portion not covered with the second crystal layer is the same as the whole thickness direction of the longitudinal section of the portion not covered with the second crystal layer in the first semiconductor crystal layer. And a value calculated by observation with a transmission electron microscope (TEM). As the transmission electron microscope, for example, H-9000UHR manufactured by Hitachi, Ltd. can be used. More specifically, the surface density of the crystal defects is expressed by calculating the number of crystal defects observable by TEM per 1 cm 2 in the first semiconductor crystal layer based on TEM observation of the longitudinal section. To do. The areal density of crystal defects in the portion covered with the second crystal and the portion not covered with the second crystal are respectively expressed by the number of crystal defects observable per 1 cm 2 for comparison. However, since TEM observation (observation) over a wide range having an area of 1 cm 2 or more actually requires labor, in the present invention, TEM observation (observation) is performed in an area of 1 μm 2 or more and observation is performed per 1 cm 2. It is only necessary to calculate the number of possible crystal defects (surface density). For example, in the TEM observation (observation), when the number of crystal defects in the second crystal layer is 100 (10 2 ) in the range of the observation surface area of 1 μm 2 , the surface density of crystal defects is 10 It can be calculated (estimated) as 10 cm −2 . For example, when the thickness of the first semiconductor crystal layer is 100 nm, the width of the TEM observation sample in the first semiconductor crystal layer may be 10 μm. In this case, the area of the TEM observation surface (longitudinal section) in the sample is 100 nm (thickness) × 10 μm (width) = 1 μm 2 .
本発明において、前記第一の半導体結晶層中、前記第二の半導体結晶層で覆われている部分の結晶欠陥の面密度は、厳密には、前記第二の結晶層で覆われている部分全体の結晶欠陥の面密度の平均値とする。また、前記第一の半導体結晶層中、前記第二の半導体結晶層で覆われていない部分の結晶欠陥の面密度は、厳密には、前記第二の結晶層で覆われていない部分全体の結晶欠陥の面密度の平均値とする。しかし、前記第二の半導体結晶層で覆われている部分または覆われていない部分全体を測定することは、前述のように、実際には労力を要し困難である。このため、本発明では、以下のようにして得た近似値を前記平均値として良いものとする。 In the present invention, in the first semiconductor crystal layer, the surface density of crystal defects in the portion covered with the second semiconductor crystal layer is strictly the portion covered with the second crystal layer. The average value of the surface density of the entire crystal defects is used. In addition, in the first semiconductor crystal layer, the surface density of the crystal defect in the portion not covered with the second semiconductor crystal layer is strictly the entire area not covered with the second crystal layer. The average value of the surface density of crystal defects is used. However, as described above, it is actually difficult and difficult to measure the portion covered with the second semiconductor crystal layer or the whole portion not covered with the second semiconductor crystal layer. For this reason, in the present invention, an approximate value obtained as follows may be used as the average value.
例えば、前記第二の半導体層で覆われている部分では、実際には、結晶欠陥の面密度が比較的高い部分と比較的低い部分とが存在し、結晶欠陥の面密度にばらつきが存在する場合がある。このような場合、前記結晶欠陥の面密度が比較的高い部分と比較的低い部分の一方のみをＴＥＭ観測しても、前記第二の半導体層で覆われている部分全体の結晶欠陥の面密度を正確に反映しないので、以下のようにする。すなわち、まず、前記結晶欠陥の面密度が比較的高い部分と比較的低い部分は、他の測定方法、例えば蛍光顕微鏡観察による表面観察で、定性的に区別することができる。具体的には、例えば図７の蛍光顕微鏡写真に示すように、前記結晶欠陥の面密度が比較的高い部分は暗領域７１として示され、前記結晶欠陥の面密度が比較的低い部分は、明るく表示される。そして、下記（１）〜（３）の手順により、前記平均値の近似値を得ることができる。
（１）蛍光顕微鏡観察により、前記第一の半導体結晶層における前記第二の半導体結晶層で覆われている部分を観察（観測）する。前記観察（観測）に基づき、前記暗領域における前記第二の半導体結晶層側の表面積Ｓ１（ｃｍ２）と、前記暗領域以外の部分における前記第二の半導体結晶層側の表面積Ｓ２（ｃｍ２）をそれぞれ算出する。
（２）前記暗領域の断面１μｍ２および前記暗領域以外の部分の断面１μｍ２についてそれぞれ前述のようにＴＥＭ測定し、前記暗領域における結晶欠陥の面密度ｄ１（ｃｍ−２）および前記暗領域以外の部分における結晶欠陥の面密度ｄ２（ｃｍ−２）を算出する。
（３）これらＳ１、Ｓ２、ｄ１およびｄ２の数値から算出される下記Ｄ（ｃｍ−２）を、前記第一の半導体結晶層において前記第二の半導体結晶層で覆われている部分の、結晶欠陥の面密度とする。すなわち、このＤ（ｃｍ−２）が、前記平均値の近似値である。
Ｄ＝｛（Ｓ１×ｄ１）＋（Ｓ２×ｄ２）｝／（Ｓ１＋Ｓ２）
For example, in the portion covered with the second semiconductor layer, there are actually a portion where the surface density of the crystal defects is relatively high and a portion where the surface density is relatively low, and there is a variation in the surface density of the crystal defects. There is a case. In such a case, even if only one of the relatively high portion and the relatively low surface density of the crystal defects is observed by TEM, the surface density of the crystal defects of the entire portion covered with the second semiconductor layer Is not reflected accurately. That is, first, the portion where the surface density of the crystal defects is relatively high and the portion where the crystal defect is relatively low can be qualitatively distinguished by other measurement methods, for example, surface observation by fluorescence microscope observation. Specifically, as shown in the fluorescence micrograph of FIG. 7, for example, a portion where the surface density of the crystal defects is relatively high is shown as a dark region 71, and a portion where the surface density of the crystal defects is relatively low is bright. Is displayed. And the approximate value of the said average value can be obtained with the procedure of following (1)-(3).
(1) The portion covered with the second semiconductor crystal layer in the first semiconductor crystal layer is observed (observed) by fluorescence microscope observation. Based on the observation (observation), the surface area S 1 (cm 2 ) on the second semiconductor crystal layer side in the dark region and the surface area S 2 on the second semiconductor crystal layer side in the portion other than the dark region ( cm 2 ) is calculated respectively.
(2) the above-TEM measurements as described above, respectively cross-sectional 1 [mu] m 2 of cross-section 1 [mu] m 2 and a portion other than the dark area of the dark regions, the surface density d 1 of crystal defects in the dark regions (cm -2) and the dark The areal density d 2 (cm −2 ) of crystal defects in a portion other than the region is calculated.
(3) The following D (cm −2 ) calculated from the numerical values of S 1 , S 2 , d 1 and d 2 is covered with the second semiconductor crystal layer in the first semiconductor crystal layer. The area density of the crystal defects of the part is taken. That is, this D (cm −2 ) is an approximate value of the average value.
D = {(S 1 × d 1 ) + (S 2 × d 2 )} / (S 1 + S 2 )
また、前記第一の半導体結晶層中、前記第二の半導体結晶層で覆われていない部分の面密度は、例えば、前記第二の半導体結晶層で覆われていない部分の断面のＴＥＭ観測面１μｍ２当たりの結晶欠陥個数から、上記（１）〜（３）と同様に算出して良い。前記第二の結晶層で覆われていない部分は、前記暗領域（結晶欠陥が比較的多い部分）は存在せず結晶欠陥の面密度は全体にわたってほぼ均一である場合が多い。このような場合は、前記（１）〜（３）において、Ｓ１＝０であり、すなわちＤ＝ｄ２となる。前記第一の半導体層中、前記第二の半導体結晶層で覆われている部分と覆われていない部分とのいずれが結晶欠陥の面密度が高いかは、前記両部分における結晶欠陥の面密度差が十分に大きければ、前記平均値の近似値から正確に判定することができる。ただし、上記は、結晶欠陥の面密度の測定方法の例示であり、本発明は、この測定方法を行うことに限定されない。 In the first semiconductor crystal layer, a surface density of a portion not covered with the second semiconductor crystal layer is, for example, a TEM observation surface of a cross section of a portion not covered with the second semiconductor crystal layer The number of crystal defects per 1 μm 2 may be calculated in the same manner as (1) to (3) above. In the portion not covered with the second crystal layer, the dark region (portion having a relatively large number of crystal defects) does not exist, and the surface density of crystal defects is often almost uniform throughout. In such a case, in the above (1) to (3), S 1 = 0, that is, D = d 2 . Which of the first semiconductor layer is covered with the second semiconductor crystal layer and which is not covered has a higher surface density of crystal defects. If the difference is sufficiently large, it can be accurately determined from the approximate value of the average value. However, the above is an example of a method for measuring the surface density of crystal defects, and the present invention is not limited to performing this measurement method.
さらに、前記第一の半導体結晶層において、前記結晶欠陥の面密度が比較的高い部分と比較的低い部分は、前述のように、例えば蛍光顕微鏡観察による表面観察等で、定性的に区別することができる。前記定性的な区別方法としては、前記蛍光顕微鏡観察以外に、例えば、カソードルミネセンス（Ｃａｔｈｏｄｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ， ＣＬ）観察等がある。前記第二の半導体結晶層で覆われている部分と覆われていない部分との結晶欠陥の面密度差がある程度以上大きい場合には、例えば、ＴＥＭで結晶欠陥の面密度を測定しなくても、前記定性的な区別方法で、前記面密度差があることが明確に判定できる。 Furthermore, in the first semiconductor crystal layer, the portion where the surface density of the crystal defects is relatively high and the portion where the crystal defect is relatively low should be qualitatively distinguished, for example, by surface observation using a fluorescence microscope as described above. Can do. Examples of the qualitative distinction method include cathodoluminescence (CL) observation in addition to the fluorescence microscope observation. In the case where the surface density difference of the crystal defects between the portion covered with the second semiconductor crystal layer and the portion not covered with the second semiconductor crystal layer is larger than a certain level, for example, the surface density of the crystal defects may not be measured by TEM. The qualitative distinction method can clearly determine that the surface density difference exists.
前記第一の半導体結晶層中、前記第二の半導体結晶層で覆われている部分の結晶欠陥の面密度は、好ましくは１０８ｃｍ−２以上であり、より好ましくは１０１０ｃｍ−２以上である。前記結晶欠陥の面密度が前記の数値以上であると、例えば、半導体発光素子に用いた場合にレーザ発振を抑制しやすい。また、前記第二の半導体結晶層で覆われている部分の結晶欠陥の面密度は、好ましくは１０１２ｃｍ−２以下である。前記結晶欠陥の面密度が上記の数値以下であると、例えば、半導体素子に用いた場合に、過度に素子特性を劣化させることを防止しやすい。前記第二の半導体結晶層で覆われていない部分の結晶欠陥の面密度は、好ましくは１０６ｃｍ−２以下であり、より好ましくは１０５ｃｍ−２以下である。前記結晶欠陥の面密度が上記の数値以下であると、例えば、半導体発光素子に用いた場合に高い光出力を得やすい。また、前記第二の半導体結晶層で覆われていない部分の結晶欠陥の面密度は、下限値は特に制限されないが、理想的にはゼロである。 In the first semiconductor crystal layer, the area density of crystal defects in a portion covered with the second semiconductor crystal layer is preferably 10 8 cm −2 or more, more preferably 10 10 cm −2 or more. It is. When the surface density of the crystal defects is equal to or higher than the above numerical value, for example, when used in a semiconductor light emitting device, it is easy to suppress laser oscillation. Moreover, the surface density of the crystal defect of the part covered with said 2nd semiconductor crystal layer becomes like this. Preferably it is 10 < 12 > cm <-2> or less. When the surface density of the crystal defects is equal to or less than the above numerical value, for example, when used for a semiconductor element, it is easy to prevent excessive deterioration of element characteristics. The area density of crystal defects in a portion not covered with the second semiconductor crystal layer is preferably 10 6 cm −2 or less, more preferably 10 5 cm −2 or less. When the surface density of the crystal defects is not more than the above numerical value, for example, when used in a semiconductor light emitting device, a high light output is easily obtained. Further, the surface density of crystal defects in a portion not covered with the second semiconductor crystal layer is ideally zero although the lower limit value is not particularly limited.
本発明の半導体において、各層を形成する半導体は、窒化物半導体であることが好ましく、ＩＩＩ族窒化物半導体であることがより好ましい。各層の組成は、特に制限されない。前記第一の半導体結晶層は、例えばＩｎＧａＮ、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＧａＮであっても良く、前記第二の半導体結晶層は、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮであっても良い。前記第一の半導体結晶層がＩｎＧａＮから形成されている場合、その組成をＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）とすると、ｘは、好ましくは０．１〜０．５、より好ましくは０．２〜０．４である。 In the semiconductor of the present invention, the semiconductor forming each layer is preferably a nitride semiconductor, and more preferably a group III nitride semiconductor. The composition of each layer is not particularly limited. The first semiconductor crystal layer may be, for example, InGaN, InAlGaN, GaN, or AlGaN, and the second semiconductor crystal layer may be, for example, AlN, GaN, or AlGaN. When the first semiconductor crystal layer is made of InGaN, if the composition is In x Ga 1-x N (0 <x <1), x is preferably 0.1 to 0.5, Preferably it is 0.2-0.4.
図２の工程断面図に、図１の半導体の製造方法を例示する。同図中、（Ａ）、（Ｂ）および（Ｃ）は、各製造工程を示す図である。すなわち、まず、図２（Ａ）に示すとおり、第一の半導体結晶層１１を準備する（準備工程）。次に、図２（Ｂ）に示すとおり、第一の半導体結晶層１１の片面側の一部を覆うように、半導体非結晶層１６’を形成する（非結晶層形成工程）。図２（Ｂ）の非結晶層形成工程は、例えば、前記第一の半導体結晶層の片面側に前記半導体非結晶層を形成する前工程と、前記非結晶層の一部を除去する除去工程とを含んでいてもよい。また、前記非結晶層形成工程は、例えば、前記除去工程を含まず、あらかじめ目的とする部分のみに前記半導体非結晶層を形成しても良い。 The process cross-sectional view of FIG. 2 illustrates the method for manufacturing the semiconductor of FIG. In the figure, (A), (B), and (C) are diagrams showing each manufacturing process. That is, first, as shown in FIG. 2A, the first semiconductor crystal layer 11 is prepared (preparation step). Next, as shown in FIG. 2B, a semiconductor amorphous layer 16 'is formed so as to cover a part of one side of the first semiconductor crystal layer 11 (amorphous layer forming step). 2B includes, for example, a pre-process for forming the semiconductor non-crystalline layer on one side of the first semiconductor crystal layer and a removal process for removing a part of the non-crystalline layer. And may be included. Further, the non-crystalline layer forming step may not include the removing step, and the semiconductor non-crystalline layer may be formed only in a target portion in advance.
さらに、図２（Ｃ）に示すとおり、半導体非結晶層１６’を結晶化させて第二の半導体結晶層１６とする（第二の半導体結晶層形成工程）。この工程において、半導体非結晶層１６’の結晶化とともに、第一の半導体結晶層１１における第二の半導体結晶層１６で覆われた部分の結晶欠陥の面密度が増加する。これにより、第一の半導体結晶層１１において、第二の半導体結晶層１６で覆われた部分１１Ａは、第二の半導体結晶層１６で覆われていない部分１１Ｂよりも結晶欠陥の面密度が高くなる。結晶化の方法は、特に制限されないが、例えば、熱処理（加熱）が挙げられる。このようにして、図１に示す半導体を製造することができる。 Further, as shown in FIG. 2C, the semiconductor amorphous layer 16 'is crystallized to form the second semiconductor crystal layer 16 (second semiconductor crystal layer forming step). In this step, as the semiconductor amorphous layer 16 ′ is crystallized, the surface density of crystal defects in the portion of the first semiconductor crystal layer 11 covered with the second semiconductor crystal layer 16 increases. Thereby, in the first semiconductor crystal layer 11, the portion 11 </ b> A covered with the second semiconductor crystal layer 16 has a higher surface density of crystal defects than the portion 11 </ b> B not covered with the second semiconductor crystal layer 16. Become. The crystallization method is not particularly limited, and examples thereof include heat treatment (heating). In this way, the semiconductor shown in FIG. 1 can be manufactured.
なお、本発明において、結晶層とは、単結晶構造または多結晶構造から形成された層をいい、結晶欠陥を含む場合と、含んでいなくても良い場合とがある。例えば、前記第一の半導体結晶層中、前記第二の半導体結晶層で覆われている部分は、結晶欠陥を含むが、前記第二の半導体結晶層で覆われていない部分は、結晶欠陥を含んでいても良いし含んでいなくても良い。また、非結晶層とは、結晶層以外の層をいい、アモルファス層または一部微晶化領域を含むアモルファス層等をいう。 In the present invention, the crystal layer refers to a layer formed from a single crystal structure or a polycrystalline structure, and may or may not include crystal defects. For example, in the first semiconductor crystal layer, a portion covered with the second semiconductor crystal layer includes a crystal defect, but a portion not covered with the second semiconductor crystal layer has a crystal defect. It may or may not be included. The non-crystalline layer refers to a layer other than a crystalline layer, such as an amorphous layer or an amorphous layer partially including a microcrystalline region.
前記各工程において、半導体層の形成、除去、結晶化等の方法は特に限定されない。例えば、前記半導体非結晶層の除去は、ウェットエッチング、ドライエッチング等により行ってもよい。前記半導体非結晶層の結晶化は、例えば、加熱等により行ってもよい。なお、前記第一の半導体結晶層における結晶欠陥の面密度を適度にするために、前記第二の半導体結晶層形成工程における前記半導体非結晶層の結晶化条件を適宜設定することができる。詳しくは後述する。 In each of the above steps, a method for forming, removing, crystallizing, or the like of the semiconductor layer is not particularly limited. For example, the semiconductor amorphous layer may be removed by wet etching, dry etching, or the like. The crystallization of the semiconductor amorphous layer may be performed by heating, for example. In order to make the surface density of crystal defects in the first semiconductor crystal layer moderate, the crystallization conditions of the semiconductor amorphous layer in the second semiconductor crystal layer forming step can be set as appropriate. Details will be described later.
本発明の半導体は、前記第一の半導体結晶層および前記第二の半導体結晶層以外の構成要素を適宜含んでいてもよい。例えば、本発明の半導体は、前記第一の半導体結晶層と、前記第二の半導体結晶層との間に、第三の半導体結晶層が配置されていても良い。前記第三の半導体結晶層は、前述のように、窒化物半導体が好ましく、ＩＩＩ族窒化物半導体がより好ましい。さらに具体的には、前記第三の半導体結晶層は、例えばＧａＮであってもよい。このような半導体は、例えば以下のようにして製造できる。すなわち、前記準備工程後、前記非結晶層形成工程に先立ち、前記第一の半導体結晶層の片面側に前記第三の半導体結晶層を形成する（第三の結晶層形成工程）。そして、前記第二の半導体結晶層形成工程において、前記第三の半導体結晶層から見て前記第一の半導体結晶層と反対の面側に前記第二の半導体結晶層を形成する。 The semiconductor of the present invention may appropriately include components other than the first semiconductor crystal layer and the second semiconductor crystal layer. For example, in the semiconductor of the present invention, a third semiconductor crystal layer may be disposed between the first semiconductor crystal layer and the second semiconductor crystal layer. As described above, the third semiconductor crystal layer is preferably a nitride semiconductor, and more preferably a group III nitride semiconductor. More specifically, the third semiconductor crystal layer may be GaN, for example. Such a semiconductor can be manufactured, for example, as follows. That is, after the preparation step, prior to the non-crystalline layer forming step, the third semiconductor crystal layer is formed on one side of the first semiconductor crystal layer (third crystal layer forming step). Then, in the second semiconductor crystal layer forming step, the second semiconductor crystal layer is formed on the side opposite to the first semiconductor crystal layer as viewed from the third semiconductor crystal layer.
なお、前記第三の半導体結晶層は、単層でも良いし、複数の層から形成されていてもよい。また、本発明の半導体は、前記第一の半導体結晶層と、前記第二の半導体結晶層との間に、前記第三の半導体結晶層以外の構成要素が適宜含まれていてもよい。 The third semiconductor crystal layer may be a single layer or a plurality of layers. In the semiconductor of the present invention, constituent elements other than the third semiconductor crystal layer may be appropriately included between the first semiconductor crystal layer and the second semiconductor crystal layer.
さらに、本発明の半導体は、前記第一の半導体結晶層および前記第二の半導体結晶層の上下の一方または両方に、他の半導体結晶層等の構成要素を適宜含んでいても良いし、含んでいなくても良い。 Furthermore, the semiconductor of the present invention may appropriately include a component such as another semiconductor crystal layer on one or both of the upper and lower sides of the first semiconductor crystal layer and the second semiconductor crystal layer. You don't have to leave.
また、本発明の製造方法は、前記第一の半導体結晶層を準備する準備工程、前記非結晶層形成工程、前記第二の半導体結晶層形成工程以外に、例えば上述のように前記第三の結晶層形成工程を含んでいても良いし、その他の工程を適宜含んでいても良い。より具体的には、例えば、後述の実施形態２で述べるような製造方法であっても良い。 Further, the manufacturing method of the present invention includes the third semiconductor crystal layer as described above, for example, in addition to the preparation step for preparing the first semiconductor crystal layer, the amorphous layer formation step, and the second semiconductor crystal layer formation step. A crystal layer forming step may be included, and other steps may be included as appropriate. More specifically, for example, a manufacturing method described in the second embodiment described later may be used.
なお、本発明において、Ｘという構成要素とＹという構成要素が存在する場合、ＸとＹの位置関係は、以下の通りとする。まず、「Ｘの片面側にＹ」は、特に断らない限り、Ｘの片面側にＹが直接接触している状態でも良いし、Ｘの片面側とＹとの間に他の構成要素等が存在し、Ｘの片面側とＹとが直接接触していない状態でも良い。例えば、前記第二の半導体結晶層が前記第一の半導体結晶層の片面側の一部を覆うように形成している状態とは、前述の通り、前記第一の半導体結晶層の片面側に前記第二の半導体層が直接接触していても、間に前記第三の半導体結晶層等が存在していてもよい。「Ｘの両面側にＹ」も、同様とする。「Ｘの片面にＹ」は、Ｘの片面にＹが直接接触している状態を指す。「Ｘの両面にＹ」も、同様とする。「Ｘの上にＹ」は、特に断らない限り、Ｘの上面にＹが直接接触している状態でも良いし、Ｘの上面とＹとの間に他の構成要素等が存在し、Ｘの上面とＹとが直接接触していない状態でも良い。同様に、「Ｘの下にＹ」は、特に断らない限り、Ｘの下面にＹが直接接触している状態でも良いし、Ｘの下面とＹとの間に他の構成要素等が存在し、Ｘの下面とＹとが直接接触していない状態でも良い。また、「Ｘの上面にＹ」は、Ｘの上面にＹが直接接触している状態を指す。同様に、「Ｘの下面にＹ」は、Ｘの下面にＹが直接接触している状態を指す。 In the present invention, when there is a component called X and a component called Y, the positional relationship between X and Y is as follows. First, “Y on one side of X” may be in a state in which Y is in direct contact with one side of X unless otherwise specified, and other components or the like may exist between one side of X and Y. It may be in a state where one side of X and Y are not in direct contact. For example, the state in which the second semiconductor crystal layer is formed so as to cover a part on one side of the first semiconductor crystal layer is as described above on one side of the first semiconductor crystal layer. Even if the second semiconductor layer is in direct contact, the third semiconductor crystal layer or the like may be present therebetween. The same applies to “Y on both sides of X”. “Y on one side of X” indicates a state where Y is in direct contact with one side of X. The same applies to “Y on both sides of X”. “Y on X” may be in a state where Y is in direct contact with the upper surface of X, unless otherwise specified, and other components exist between the upper surface of X and Y. The upper surface and Y may not be in direct contact. Similarly, “Y under X” may be in a state where Y is in direct contact with the lower surface of X unless otherwise specified, and there are other components or the like between the lower surface of X and Y. The lower surface of X and Y may not be in direct contact. Further, “Y on the upper surface of X” indicates a state where Y is in direct contact with the upper surface of X. Similarly, “Y on the lower surface of X” indicates a state where Y is in direct contact with the lower surface of X.
前記第一の半導体結晶層と前記第二の半導体層とが直接接触せず、間に他の構成要素が存在する場合は、前記第一の半導体結晶層において、前記第二の半導体結晶層で覆われている部分と覆われていない部分との境界は、以下のように定義する。すなわち、前記第二の半導体結晶層の存在領域と非存在領域との境界線を含み、かつ、前記第一の半導体結晶層における前記第二の半導体結晶層側の面と直交する面を、基準面とする。前記基準面が、前記第一の半導体結晶層における前記第二の半導体結晶層側の面と交わる線を、前記第二の半導体結晶層で覆われている部分と覆われていない部分との境界とする。 In the case where the first semiconductor crystal layer and the second semiconductor layer are not in direct contact and there are other components between the first semiconductor crystal layer and the second semiconductor crystal layer, The boundary between the covered part and the uncovered part is defined as follows. That is, a plane that includes a boundary line between the existing region and the non-existing region of the second semiconductor crystal layer and is orthogonal to the surface of the first semiconductor crystal layer on the second semiconductor crystal layer side is defined as a reference. A surface. A boundary between the portion covered by the second semiconductor crystal layer and a portion not covered by the reference plane, which intersects the surface of the first semiconductor crystal layer on the second semiconductor crystal layer side And
また、本発明において、「組成」とは、半導体層等を構成する元素の原子数の量的関係をいう。「組成比」とは、前記半導体層等を構成する特定の元素の原子数と、他の元素の原子数との相対的な割合をいう。例えば、ＩｎｘＧａ１−ｘＮの組成を有する半導体層において、ｘの数値を「Ｉｎ組成比」という。 Further, in the present invention, “composition” refers to a quantitative relationship of the number of atoms of elements constituting a semiconductor layer or the like. “Composition ratio” refers to a relative ratio between the number of atoms of a specific element constituting the semiconductor layer and the like and the number of atoms of another element. For example, in a semiconductor layer having a composition of In x Ga 1-x N, the numerical value of x is referred to as “In composition ratio”.
本発明の半導体は、例えば前記本発明の半導体素子に使用可能であり、前記本発明の半導体発光素子に用いることが特に好ましい。前記本発明の半導体発光素子は、前記第一の半導体結晶層が、活性層であり、前記第二の半導体結晶層が、電流狭窄層であることがより好ましい。このような構成によれば、前記活性層において、前記電流狭窄層で覆われている部分が、前記電流狭窄層で覆われていない部分よりも結晶欠陥の面密度が高く、レーザ発振を十分に抑制しやすい。前記電流狭窄層は、例えば、ストライプ状の開口部または開口埋め込み部を有していても良い。また、例えば、前記ストライプ状の開口部または開口埋め込み部の一端は、前記半導体発光素子の光出射側端面に形成されており、他端は、前記光出射側端面と反対側の端面以外に形成されていても良い。 The semiconductor of the present invention can be used for the semiconductor element of the present invention, for example, and is particularly preferably used for the semiconductor light emitting element of the present invention. In the semiconductor light emitting device of the present invention, it is more preferable that the first semiconductor crystal layer is an active layer and the second semiconductor crystal layer is a current confinement layer. According to such a configuration, in the active layer, a portion covered with the current confinement layer has a higher surface density of crystal defects than a portion not covered with the current confinement layer, and laser oscillation is sufficiently performed. Easy to suppress. The current confinement layer may have, for example, a stripe-shaped opening or an embedded opening. Further, for example, one end of the stripe-shaped opening or the opening embedded portion is formed on the light emitting side end face of the semiconductor light emitting element, and the other end is formed other than the end face opposite to the light emitting side end face. May be.
前述の通り、本発明の半導体は、前記第一の半導体結晶層において、前記第二の半導体結晶層で覆われている部分が、前記第二の半導体結晶層で覆われていない部分よりも結晶欠陥の面密度が高い。これにより、本発明の半導体を半導体発光素子に用いた場合には、例えば前述の通り、レーザ発光を極めて効果的に抑制し、インコヒーレントな発光を得ることが可能である。ただし、これは例示であって、本発明の半導体の用途および得られる効果は、これに限定されない。本発明の半導体は、半導体発光素子以外に、例えば、半導体受光素子等の半導体素子に用いることもできる。また、本発明の半導体は、そのまま本発明の半導体素子として用いることが可能であれば、そのまま用いても良いし、適宜他の構成要素を追加して半導体素子としても良い。 As described above, in the semiconductor of the present invention, the portion covered with the second semiconductor crystal layer in the first semiconductor crystal layer is crystallized more than the portion not covered with the second semiconductor crystal layer. The surface density of defects is high. Thereby, when the semiconductor of this invention is used for a semiconductor light-emitting device, for example, as described above, laser light emission can be suppressed extremely effectively, and incoherent light emission can be obtained. However, this is an exemplification, and the use of the semiconductor of the present invention and the obtained effect are not limited thereto. The semiconductor of this invention can also be used for semiconductor elements, such as a semiconductor light receiving element other than a semiconductor light emitting element, for example. In addition, the semiconductor of the present invention may be used as it is as long as it can be used as it is as the semiconductor element of the present invention, or other components may be added as appropriate to form a semiconductor element.
（実施形態２）
以下、本発明の半導体発光素子およびその製造方法の一実施形態について説明する。
(Embodiment 2)
Hereinafter, an embodiment of a semiconductor light emitting device and a method for manufacturing the same according to the present invention will be described.
図３の断面図に、本発明の半導体発光素子の一例の構造を示す。同図の半導体発光素子は、青色波長帯で発光する窒化物半導体素子であり、インナーストライプ導波路型の端面発光型半導体素子である。 The cross-sectional view of FIG. 3 shows an example of the structure of the semiconductor light emitting device of the present invention. The semiconductor light emitting device of the figure is a nitride semiconductor device that emits light in the blue wavelength band, and is an inner stripe waveguide type edge emitting semiconductor device.
図示のとおり、この発光素子は、ｎ型基板１０１、ｎ型クラッド層１０２、ｎ型ガイド層１０３、活性層１０４、ｐ型ガイド層１０５、電流狭窄層１０６、ｐ型クラッド層１０７、およびｐ型コンタクト層１０８が前記順序で積層された積層構造を有する。ｎ型基板１０１は、ｃ面を結晶表面とするＳｉドープｎ型ＧａＮ（Ｓｉ濃度５×１０１７ｃｍ−３、厚さ１００μｍ）から形成されている。ｎ型クラッド層１０２は、Ｓｉドープｎ型Ａｌ０．１Ｇａ０．９Ｎ（Ｓｉ濃度５×１０１７ｃｍ−３、厚さ２μｍ）から形成されている。ｎ型ガイド層１０３は、Ｓｉドープｎ型ＧａＮ（Ｓｉ濃度５×１０１７ｃｍ−３、厚さ０．１μｍ）から形成されている。活性層１０４は、Ｉｎ０．１８Ｇａ０．８２Ｎ（厚さ３ｎｍ）井戸層とＩｎ０．０１Ｇａ０．９９Ｎ（厚さ４ｎｍ）バリア層からなる３周期多重量子井戸（ＭＱＷ）構造により形成されている。ｐ型ガイド層１０５は、Ｍｇドープｐ型ＧａＮ（Ｍｇ濃度２×１０１９ｃｍ−３、厚さ０．１μｍ）から形成されている。ｐ型クラッド層１０７は、Ｍｇドープｐ型Ａｌ０．１Ｇａ０．９Ｎ（Ｍｇ濃度１×１０１９ｃｍ−３、厚さ０．５μｍ）から形成されている。ｐ型コンタクト層１０８は、Ｍｇドープｐ型ＧａＮ（Ｍｇ濃度１×１０２０ｃｍ−３、厚さ０．０２μｍ）から形成されている。ｎ型基板１０１は、ｍ面や（１１−２２）面などの他の結晶面を表面とするＧａＮ基板や、ＧａＮ低温バッファ層を用いてサファイア基板上に形成したＧａＮ層、ＧａＮ／サファイア上に形成された窒化物系結晶層等を用いても良い。前記積層構造の上部には、ｐ型コンタクト層１０８の上面に接するようにｐ型電極１０９が設けられている。前記積層構造の下部には、ｎ型基板１０１下面に接するようにｎ型電極１１０が設けられている。 As shown, the light emitting device includes an n-type substrate 101, an n-type cladding layer 102, an n-type guide layer 103, an active layer 104, a p-type guide layer 105, a current confinement layer 106, a p-type cladding layer 107, and a p-type. The contact layer 108 has a stacked structure in which the contact layers 108 are stacked in the above order. The n-type substrate 101 is made of Si-doped n-type GaN (Si concentration 5 × 10 17 cm −3 , thickness 100 μm) with the c-plane as the crystal surface. The n-type cladding layer 102 is made of Si-doped n-type Al 0.1 Ga 0.9 N (Si concentration 5 × 10 17 cm −3 , thickness 2 μm). The n-type guide layer 103 is made of Si-doped n-type GaN (Si concentration 5 × 10 17 cm −3 , thickness 0.1 μm). The active layer 104 has a three-period multiple quantum well (MQW) structure including an In 0.18 Ga 0.82 N (thickness 3 nm) well layer and an In 0.01 Ga 0.99 N (thickness 4 nm) barrier layer. Is formed. The p-type guide layer 105 is made of Mg-doped p-type GaN (Mg concentration 2 × 10 19 cm −3 , thickness 0.1 μm). The p-type cladding layer 107 is made of Mg-doped p-type Al 0.1 Ga 0.9 N (Mg concentration 1 × 10 19 cm −3 , thickness 0.5 μm). The p-type contact layer 108 is made of Mg-doped p-type GaN (Mg concentration 1 × 10 20 cm −3 , thickness 0.02 μm). The n-type substrate 101 is formed on a GaN substrate having another crystal plane such as an m-plane or (11-22) plane as a surface, a GaN layer formed on a sapphire substrate using a GaN low-temperature buffer layer, or GaN / sapphire. The formed nitride crystal layer or the like may be used. A p-type electrode 109 is provided on the laminated structure so as to be in contact with the upper surface of the p-type contact layer 108. An n-type electrode 110 is provided below the stacked structure so as to be in contact with the lower surface of the n-type substrate 101.
電流狭窄層１０６は、一部が除去されて開口部が形成され、前記開口部は、ｐ型クラッド層１０７により埋め込まれて開口埋め込み部となっている。電流狭窄層１０６は、ｐ型クラッド層１０７より屈折率が低く、水平方向の屈折率導波機構としても機能し、これにより光導波路が構成される。活性層１０４は、電流狭窄層１０６で覆われている部分１０４Ａが、電流狭窄層１０６で覆われていない部分１０４Ｂよりも、結晶欠陥の面密度が高くなっている。これにより、レーザ発振を効果的に抑制可能である。 A portion of the current confinement layer 106 is removed to form an opening, and the opening is filled with a p-type cladding layer 107 to form an opening buried portion. The current confinement layer 106 has a lower refractive index than the p-type cladding layer 107, and also functions as a horizontal refractive index waveguide mechanism, thereby forming an optical waveguide. In the active layer 104, the surface density of crystal defects is higher in the portion 104A covered with the current confinement layer 106 than in the portion 104B not covered with the current confinement layer 106. Thereby, laser oscillation can be effectively suppressed.
なお、図３の半導体発光素子において、活性層１０４は、本発明の、前記「第一の半導体結晶層」に相当する。ｐ型ガイド層１０５は、前記「第三の半導体結晶層」に相当する。電流狭窄層１０６は、前記「第二の半導体結晶層」に相当する。 In the semiconductor light emitting device of FIG. 3, the active layer 104 corresponds to the “first semiconductor crystal layer” of the present invention. The p-type guide layer 105 corresponds to the “third semiconductor crystal layer”. The current confinement layer 106 corresponds to the “second semiconductor crystal layer”.
図４の平面図（上面図）に、図３の半導体発光素子を上方から見た構造の概略を示す。言い換えると、図３は、図４の半導体発光素子の、Ｉ−Ｉ方向に見た断面図である。ただし、図４においては、説明の便宜上、電流狭窄層１０６上の構成要素（ｐ電極１０９など）は全て省略している。 A plan view (top view) of FIG. 4 shows an outline of the structure of the semiconductor light emitting device of FIG. 3 viewed from above. In other words, FIG. 3 is a cross-sectional view of the semiconductor light emitting device of FIG. 4 as viewed in the II direction. However, in FIG. 4, all components (such as the p-electrode 109) on the current confinement layer 106 are omitted for convenience of explanation.
図４に示すとおり、電流狭窄層１０６には、前記開口部（開口埋め込み部）が、電流の注入領域２０１を形成する開口ストライプ２０３として形成されている。開口ストライプ２０３は、前記半導体発光素子の光出射側端面から、前記光出射側と反対側の端面（以下、「後端面」という）に向かう方向に形成されている。開口ストライプ２０３の一端は、前記半導体発光素子の光出射側端面に形成されており、他端は、前記半導体発光素子の後端面まで達せずに、電流狭窄層１０６の内部に形成されている。開口ストライプ２０３の幅は、例えば２μｍであり、長さは、例えば３００μｍである。前記半導体素子の後端面側は、前述の通り、開口ストライプ２０３が形成されずに電流狭窄層１０６が残され、電流非注入領域２０２が形成されている。電流非注入領域の長さは、例えば、前記後端面から２００μｍである。前記半導体素子の前記光出射側端面および前記後端面には、前記両端面での反射率を制御するための誘電体多層反射膜２０４および２０５が設けられている。前記誘電体多層反射膜２０４、２０５は、発光波長付近での反射率がなるべく小さくなるような無反射コート膜である。誘電体多層反射膜２０４および２０５としては、例えば、酸化チタン膜、酸化アルミ膜等が挙げられる。設計による端面の光反射率は、例えば、１％とする。なお、無反射コート膜は、その機能を達成できるのであれば、誘電体多層反射膜に限定されず、任意である。 As shown in FIG. 4, the opening portion (opening embedded portion) is formed in the current confinement layer 106 as an opening stripe 203 that forms a current injection region 201. The opening stripe 203 is formed in a direction from the light emitting side end face of the semiconductor light emitting element toward an end face opposite to the light emitting side (hereinafter referred to as “rear end face”). One end of the opening stripe 203 is formed on the light emitting side end face of the semiconductor light emitting element, and the other end does not reach the rear end face of the semiconductor light emitting element and is formed inside the current confinement layer 106. The width of the opening stripe 203 is 2 μm, for example, and the length is 300 μm, for example. On the rear end face side of the semiconductor element, as described above, the current confinement layer 106 is left without forming the opening stripe 203 and the current non-injection region 202 is formed. The length of the current non-injection region is, for example, 200 μm from the rear end surface. Dielectric multilayer reflective films 204 and 205 are provided on the light emitting side end face and the rear end face of the semiconductor element to control the reflectance at the both end faces. The dielectric multilayer reflective films 204 and 205 are non-reflective coating films so that the reflectance near the emission wavelength is as small as possible. Examples of the dielectric multilayer reflective films 204 and 205 include a titanium oxide film and an aluminum oxide film. The light reflectivity of the end face by design is, for example, 1%. The non-reflective coating film is not limited to the dielectric multilayer reflective film as long as its function can be achieved, and is optional.
開口ストライプ２０３は、図示のような直線状以外に、曲がりくねったりＵターンした形状であったりしても良い。例えば、開口ストライプ２０３は、その一端が前記光出射側端面に存在し、他端が、前記光半導体発光素子側面に存在してもよい。また、開口ストライプ２０３は、その一端が前記光出射側端面に存在し、他端も前記光出射側端面に存在してもよい（すなわちＵターン形状）。 The opening stripe 203 may be a curved shape or a U-turn shape other than the straight shape as shown in the figure. For example, the opening stripe 203 may have one end on the light emitting side end face and the other end on the side surface of the optical semiconductor light emitting element. Further, one end of the opening stripe 203 may exist on the end surface of the light emission side, and the other end may also exist on the end surface of the light emission side (that is, a U-turn shape).
なお、電流狭窄層１０６の形成材料は特に制限されず、ＡｌＮ以外の任意の材料でも良いが、ＡｌＮが特に好ましい。例えば、ＡｌＮは２元化合物であるため、多元混晶と比べて、結晶化した際に平坦な表面の電流狭窄層が得られやすい。また、ＡｌＮは、ＩＩＩ族窒化物半導体中で最も大きなバンドギャップと、最も小さな屈折率とを有するため、高い絶縁性能と、充分な光閉じ込め性能を有する電流狭窄層を実現することができる。 The material for forming the current confinement layer 106 is not particularly limited and may be any material other than AlN, but AlN is particularly preferable. For example, since AlN is a binary compound, a current confining layer having a flat surface can be easily obtained when crystallized as compared with a multi-element mixed crystal. Moreover, since AlN has the largest band gap and the smallest refractive index among the group III nitride semiconductors, a current confinement layer having high insulation performance and sufficient optical confinement performance can be realized.
また、本発明の半導体発光素子の構造は、図３および４に示す構造に限定されず、本発明の半導体における前記第一の半導体結晶層および第二の半導体結晶層を含み、かつ半導体素子として機能しうる限り、どのような構造でも良い。例えば、本発明の半導体発光素子の構造は、図３および４に示す各構成要素を、適宜省略した構造でも良いし、適宜他の構成要素を追加した構造でもよい。より具体的には、例えば、図３の層１０２、１０３、１０５、１０８を省略し、層１０１が活性層１０４下面に接触しｎ型基板およびｎ型ガイド層を兼ね、層１０７が活性層上面に接触しｐ型ガイド層およびｐ型コンタクト層を兼ねる、極めてシンプルな構造でも良い。この場合、各層の組成、厚み等は、半導体発光素子として適切に機能しうるように、前述の記載から適宜変化させて良い。 Further, the structure of the semiconductor light emitting device of the present invention is not limited to the structure shown in FIGS. 3 and 4, and includes the first semiconductor crystal layer and the second semiconductor crystal layer in the semiconductor of the present invention, and as a semiconductor device Any structure is acceptable as long as it can function. For example, the structure of the semiconductor light emitting device of the present invention may be a structure in which each of the components shown in FIGS. 3 and 4 is appropriately omitted, or may be a structure in which other components are appropriately added. More specifically, for example, the layers 102, 103, 105, and 108 in FIG. 3 are omitted, the layer 101 is in contact with the lower surface of the active layer 104 and serves as an n-type substrate and an n-type guide layer, and the layer 107 is an upper surface of the active layer. A very simple structure may also be used that contacts both the p-type guide layer and the p-type contact layer. In this case, the composition, thickness, and the like of each layer may be changed as appropriate from the above description so as to function appropriately as a semiconductor light emitting element.
図３および４に示す半導体発光素子の製造方法は、特に制限されないが、例えば、以下のようにする。以下、図５および図６の工程断面図を用いて説明する。 Although the manufacturing method of the semiconductor light emitting device shown in FIGS. 3 and 4 is not particularly limited, for example, the following is performed. The process will be described below with reference to the process cross-sectional views of FIGS.
まず、図５（Ａ１）に示すとおり、ｎ型基板１０１を準備する。次に、図５（Ａ２）に示すとおり、ｎ型基板１０１上に、ｎ型クラッド層１０２、ｎ型ガイド層１０３、活性層１０４、およびｐ型ガイド層１０５を、前記順序で形成する。この形成方法は特に制限されず、例えば、気相成長法、より具体的には、例えば有機金属気相エピタキシャル（ＭＯＶＰＥ）法等の通常の方法を用いることができる。各層形成時のガス濃度、成長温度等の条件は、例えば、気相成長法で一般的に用いられる条件を参考に適宜設定可能である。なお、図５（Ａ２）において、活性層１０４を形成する工程が、本発明の製造方法において前記第一の半導体層を準備する「準備工程」に相当する。 First, as shown in FIG. 5A1, an n-type substrate 101 is prepared. Next, as illustrated in FIG. 5A2, the n-type cladding layer 102, the n-type guide layer 103, the active layer 104, and the p-type guide layer 105 are formed in this order on the n-type substrate 101. This formation method is not particularly limited, and for example, a usual method such as a vapor phase growth method, more specifically, a metal organic vapor phase epitaxy (MOVPE) method can be used. Conditions such as a gas concentration and a growth temperature at the time of forming each layer can be appropriately set with reference to conditions generally used in a vapor phase growth method, for example. 5A2, the step of forming the active layer 104 corresponds to a “preparation step” of preparing the first semiconductor layer in the manufacturing method of the present invention.
次に、図５（Ｂ１）に示すとおり、ｐ型ガイド層１０５の上面に、ＡｌＮから形成された非結晶層１０６’を形成する。この非結晶層１０６’（半導体非結晶層）は、後に結晶化されて電流狭窄層（第二の半導体結晶層）１０６となる。非結晶層１０６’は、例えば、ＭＯＶＰＥ法により形成できる。 Next, as shown in FIG. 5B1, an amorphous layer 106 ′ made of AlN is formed on the upper surface of the p-type guide layer 105. This non-crystalline layer 106 ′ (semiconductor non-crystalline layer) is later crystallized to become a current confinement layer (second semiconductor crystal layer) 106. The amorphous layer 106 'can be formed by, for example, the MOVPE method.
なお、本発明において、前記半導体非結晶層の形成温度は特に制限されないが、ＡｌＮにより気相成長法で形成する場合、好ましくは２００〜７００℃、より好ましくは２００〜５００℃である。前記形成温度があまり高すぎると、形成中に前記半導体非結晶層の結晶化が進み、非結晶層として形成しにくくなる。前記形成温度があまり低すぎると、前記半導体非結晶層の形成そのものが困難になる。前記半導体非結晶層の材質がＡｌＮ以外である場合、形成方法が気相成長以外である場合等は、前記形成温度は、前記半導体非結晶層の材質、形成方法等に応じて適宜設定すれば良い。 In the present invention, the formation temperature of the semiconductor non-crystalline layer is not particularly limited, but is preferably 200 to 700 ° C., more preferably 200 to 500 ° C. when it is formed by vapor deposition using AlN. If the formation temperature is too high, crystallization of the semiconductor amorphous layer proceeds during formation, and it becomes difficult to form the semiconductor amorphous layer. If the formation temperature is too low, it is difficult to form the semiconductor amorphous layer. When the material of the semiconductor amorphous layer is other than AlN, or when the formation method is other than vapor phase growth, the formation temperature may be appropriately set according to the material of the semiconductor amorphous layer, the formation method, etc. good.
次に、図５（Ｂ２）に示すとおり、非結晶層１０６’の一部を除去して開口部を形成する。この方法は特に制限されないが、簡便性、コスト等の観点から、エッチングが好ましく、ウェットエッチングがより好ましい。以下に、ウェットエッチングの方法の一例を示す。まず、ＡｌＮ非結晶層１０６’上にＳｉＯ２を１００ｎｍ堆積し、レジストを塗布した後、フォトリソグラフィーにより幅２μｍのストライプパターンを前記レジスト上に形成する。次に、バッファードフッ酸により、前記レジストをマスクとして前記ＳｉＯ２をエッチング後、前記レジストを有機溶媒により除去し、さらに水洗する。次に、前記ＳｉＯ２をマスクとしてＡｌＮ非結晶層１０６’のエッチングを行う。エッチング液にはリン酸と硫酸を体積比１：１の割合で混合した溶液を用いる。さらに、前記ＳｉＯ２マスクでカバーされていない領域のＡｌＮ非結晶層１０６’を、８０℃に保持した前記リン酸／硫酸混合溶液中、１０分間のエッチングにより除去し、ストライプ状の開口部を形成する。そして、バッファードフッ酸で、マスクとして用いた前記ＳｉＯ２を除去し、ＡｌＮ非結晶層１０６’に２μｍ幅のストライプ状開口部が形成された図５（Ｂ２）の構造を得る。 Next, as shown in FIG. 5B2, a part of the amorphous layer 106 ′ is removed to form an opening. Although this method is not particularly limited, etching is preferable and wet etching is more preferable from the viewpoints of simplicity and cost. An example of the wet etching method is shown below. First, SiO 2 is deposited to a thickness of 100 nm on the AlN amorphous layer 106 ′, a resist is applied, and then a stripe pattern having a width of 2 μm is formed on the resist by photolithography. Next, after etching the SiO 2 with buffered hydrofluoric acid using the resist as a mask, the resist is removed with an organic solvent and further washed with water. Next, the AlN amorphous layer 106 ′ is etched using the SiO 2 as a mask. As the etching solution, a solution in which phosphoric acid and sulfuric acid are mixed at a volume ratio of 1: 1 is used. Further, the AlN amorphous layer 106 ′ in the region not covered with the SiO 2 mask is removed by etching for 10 minutes in the phosphoric acid / sulfuric acid mixed solution kept at 80 ° C. to form a stripe-shaped opening. To do. Then, the SiO 2 used as a mask is removed with buffered hydrofluoric acid to obtain a structure shown in FIG. 5B2 in which a stripe-shaped opening having a width of 2 μm is formed in the AlN amorphous layer 106 ′.
なお、上記ウェットエッチングにおいて、エッチング液の種類、液温、マスクの種類等の各種条件は、上記に限定されず、適宜設定可能である。例えば、上記記載においては、８０℃のリン酸／硫酸混合液をエッチングに用いたが、効率的かつ選択的なエッチングが実現できるのであれば、他のエッチング液でもよい。リン酸／硫酸混合液において、エッチング速度は、例えば、硫酸の添加量および液温により調整できる。なお上記においては、ＡｌＮ非結晶層１０６’が非結晶層であり、直下のｐ型ガイド層１０５（ＧａＮ）が結晶層であるために、前者のエッチング速度が後者のエッチング速度よりも大幅に大きく、選択的かつ効率的なエッチングが可能となるのである。したがって、ＡｌＮ非結晶層１０６’を効率的にエッチングでき、かつｐ型ガイド層１０５を不必要にエッチングしてしまわないエッチング速度となるように、エッチング液の組成、液温等を適宜設定することが好ましい。この観点から、前記エッチング液の液温は、５０℃以上２００℃以下が好ましい。また上記記載ではＡｌＮ非結晶層１０６’のエッチングマスクとしてＳｉＯ２を用いたが、エッチング液に侵されない材料であればＳｉＮｘやレジストを含む有機物を用いてもよい。 In the wet etching, various conditions such as the type of etchant, the temperature, and the type of mask are not limited to the above, and can be set as appropriate. For example, in the above description, a phosphoric acid / sulfuric acid mixed solution at 80 ° C. is used for etching, but other etching solutions may be used as long as efficient and selective etching can be realized. In the phosphoric acid / sulfuric acid mixed solution, the etching rate can be adjusted by, for example, the amount of sulfuric acid added and the solution temperature. In the above, since the AlN amorphous layer 106 ′ is an amorphous layer and the p-type guide layer 105 (GaN) directly below is a crystalline layer, the former etching rate is significantly higher than the latter etching rate. This enables selective and efficient etching. Therefore, the composition of the etching solution, the solution temperature, and the like are set as appropriate so that the AlN amorphous layer 106 ′ can be etched efficiently and the etching rate does not unnecessarily etch the p-type guide layer 105. Is preferred. From this viewpoint, the temperature of the etching solution is preferably 50 ° C. or higher and 200 ° C. or lower. In the above description, SiO 2 is used as an etching mask for the AlN amorphous layer 106 ′. However, an organic material containing SiN x or a resist may be used as long as the material is not affected by the etchant.
図５における上記（Ｂ１）および（Ｂ２）工程が、本発明の製造方法における前記「非結晶層形成工程」に相当する。 The steps (B1) and (B2) in FIG. 5 correspond to the “amorphous layer forming step” in the production method of the present invention.
次に、図６（Ｃ）に示すとおり、ＡｌＮ非結晶層１０６’上面を覆い、かつ、前記開口部から露出したｐ型ガイド層１０５上面を覆うように（前記開口部を埋め込むように）、ｐ型クラッド層１０７を形成（埋め込み再成長）する。このとき、ｐ型クラッド層１０７の形成開始に先立ち、基板温度を、ｐ型クラッド層１０７の形成温度まで昇温させる。この形成温度が十分に高いと、前記昇温開始時からｐ型クラッド層１０７の形成完了までの間に、同時にＡｌＮ非結晶層１０６’が熱処理され、結晶化して、同図に示すとおり電流狭窄層１０６（第二の半導体結晶層）となる。このとき、活性層１０４（第一の半導体結晶層）において、電流狭窄層１０６で覆われている部分１０４Ａの結晶欠陥の面密度が増加し、電流狭窄層１０６で覆われていない部分１０４Ｂよりも結晶欠陥の面密度が高くなる。この図６（Ｃ）の工程が、本発明の製造方法における前記「第二の半導体結晶層形成工程」に相当する。 Next, as shown in FIG. 6C, the upper surface of the AlN amorphous layer 106 ′ is covered and the upper surface of the p-type guide layer 105 exposed from the opening is covered (the opening is embedded). A p-type cladding layer 107 is formed (embedded regrowth). At this time, prior to starting the formation of the p-type cladding layer 107, the substrate temperature is raised to the formation temperature of the p-type cladding layer 107. If this formation temperature is sufficiently high, the AlN amorphous layer 106 ′ is heat-treated and crystallized at the same time from the start of the temperature rise to the completion of the formation of the p-type cladding layer 107, and as shown in FIG. The layer 106 (second semiconductor crystal layer) is formed. At this time, in the active layer 104 (first semiconductor crystal layer), the surface density of the crystal defects in the portion 104A covered with the current confinement layer 106 increases, so that the surface density of the portion 104B not covered with the current confinement layer 106 increases. The surface density of crystal defects is increased. The step of FIG. 6C corresponds to the “second semiconductor crystal layer forming step” in the manufacturing method of the present invention.
なお、非結晶層１０６’の熱処理（結晶化）と、ｐ型クラッド層１０７の形成とは、別工程としても良い。しかし、上記のように、ｐ型クラッド層１０７の形成と非結晶層１０６’の熱処理を同時に行うと、半導体発光素子の製造において、非結晶層１０６’の熱処理工程を別途設けて工程数を増やす必要がないため好ましい。非結晶層１０６’の熱処理時の最高温度は、好ましくは７００〜１３００℃、より好ましくは９００〜１３００℃とする。これにより、ＡｌＮ非結晶層１０６’を好適に結晶層（電流狭窄層１０６）に転換することができる。非結晶層１０６’の形成材料がＡｌＮ以外の場合は、形成材料に応じて適宜前記熱処理温度を設定すれば良い。 Note that the heat treatment (crystallization) of the amorphous layer 106 ′ and the formation of the p-type cladding layer 107 may be separate steps. However, if the formation of the p-type cladding layer 107 and the heat treatment of the amorphous layer 106 ′ are performed simultaneously as described above, the number of steps is increased by providing a separate heat treatment step for the amorphous layer 106 ′ in the manufacture of the semiconductor light emitting device. This is preferable because it is not necessary. The maximum temperature during the heat treatment of the amorphous layer 106 ′ is preferably 700 to 1300 ° C., more preferably 900 to 1300 ° C. Thereby, the AlN amorphous layer 106 ′ can be suitably converted into a crystalline layer (current confinement layer 106). When the formation material of the amorphous layer 106 ′ is other than AlN, the heat treatment temperature may be appropriately set according to the formation material.
そして、図６（Ｄ）に示すとおり、ｐ型クラッド層１０７上面にｐ型コンタクト層１０８を形成する。この形成条件は特に制限されず、一般的な気相成長法、ＭＯＶＰＥ法等の条件を参考にして適宜設定できる。さらに、図６（Ｅ）に示すとおり、ｐ型コンタクト層１０８の上面にｐ型電極１０９を、ｎ型基板１０１の下面にｎ型電極１１０を、それぞれ形成する。これら電極の形成条件も特に制限されず、一般的な半導体発光素子の電極形成条件等を参考にして適宜設定できる。 Then, as shown in FIG. 6D, a p-type contact layer 108 is formed on the upper surface of the p-type cladding layer 107. The formation conditions are not particularly limited, and can be appropriately set with reference to conditions such as a general vapor deposition method and a MOVPE method. Further, as shown in FIG. 6E, a p-type electrode 109 is formed on the upper surface of the p-type contact layer 108, and an n-type electrode 110 is formed on the lower surface of the n-type substrate 101, respectively. The formation conditions of these electrodes are not particularly limited, and can be set as appropriate with reference to the electrode formation conditions of general semiconductor light emitting devices.
以上により図６（Ｅ）の構造を有する試料が得られたら、そのまま、光出射端面および後端面に無反射コート膜２０４および２０５を形成してもよい。また、無反射コート膜２０４および２０５の形成に先立ち、前記試料を、必要に応じ、ストライプに垂直な方向に劈開し、チップとしても良い。前記チップの長さ（素子長）は、半導体発光素子に所望される特性によって適宜設定できる。無反射コート膜２０４および２０５は、例えば、スパッタリング法等により形成できる。このようにして、図３および４に示す構造の半導体発光素子を製造することができる。 When the sample having the structure of FIG. 6E is obtained as described above, the non-reflective coating films 204 and 205 may be formed on the light emitting end face and the rear end face as they are. Prior to the formation of the non-reflective coating films 204 and 205, the sample may be cleaved in a direction perpendicular to the stripe as necessary to form a chip. The length of the chip (element length) can be appropriately set depending on the characteristics desired for the semiconductor light emitting element. The non-reflective coating films 204 and 205 can be formed by, for example, a sputtering method. In this manner, the semiconductor light emitting device having the structure shown in FIGS. 3 and 4 can be manufactured.
本発明の半導体の製造方法においては、前述の通り、前記非結晶層の結晶化とともに、前記第一の半導体結晶層において前記第二の半導体結晶層に覆われた部分の結晶欠陥の面密度を増加させることができる。このような現象が起こるメカニズムは必ずしも明らかではないが、前記非結晶層が構造変化して前記第二の半導体結晶層になるとともに、その影響で前記第一の半導体結晶層に歪みがかかり、結晶欠陥が増加すると考えられる。 In the semiconductor manufacturing method of the present invention, as described above, the surface density of the crystal defects in the portion of the first semiconductor crystal layer covered with the second semiconductor crystal layer is increased along with the crystallization of the amorphous layer. Can be increased. Although the mechanism by which such a phenomenon occurs is not necessarily clear, the amorphous layer undergoes a structural change to become the second semiconductor crystal layer, and as a result, the first semiconductor crystal layer is distorted and crystallized. Defects are thought to increase.
例えば図３の半導体発光素子の場合は、以下のメカニズムが考えられる。ただし、このメカニズムはあくまでも推測であり、本発明を限定しない。すなわち、活性層１０４は、前述の通りＩｎＧａＮから形成されており、ｎ型基板１０１を形成するＧａＮや、他の層を形成するＧａＮ、ＡｌＧａＮよりも格子定数が大きい。このため、ＩｎＧａＮ活性層１０４には、主としてｎ型基板１０１（ＧａＮ）の影響で、あるいは上下のＧａＮ層（ｎ型ガイド層１０３およびｐ型ガイド層１０５）の影響で、圧縮歪み（格子不整合歪）がかかっている。活性層１０４のＩｎ組成が高い場合や、層厚が厚い場合には、この歪が特に大きくなり、結晶欠陥が発生しやすくなると考えられる。さらに、電流狭窄層１０６の形成材料であるＡｌＮは、ＧａＮよりもいっそう結合定数が小さい。このため、アモルファス状のＡｌＮ非結晶層１０６’を結晶化させて電流狭窄層１０６とすると、活性層１０４に、格子定数差による歪がさらに強くかかると推測される。これにより、活性層１０４の、電流狭窄層１０６により覆われた部分で、結晶欠陥の面密度が増加すると考えられる。 For example, in the case of the semiconductor light emitting device of FIG. 3, the following mechanism can be considered. However, this mechanism is only speculation and does not limit the present invention. That is, the active layer 104 is made of InGaN as described above, and has a larger lattice constant than GaN forming the n-type substrate 101, GaN forming other layers, and AlGaN. For this reason, the InGaN active layer 104 has a compressive strain (lattice mismatch) mainly due to the influence of the n-type substrate 101 (GaN) or due to the upper and lower GaN layers (the n-type guide layer 103 and the p-type guide layer 105). (Distortion) is applied. It is considered that when the In composition of the active layer 104 is high or the layer thickness is thick, this distortion becomes particularly large and crystal defects are likely to occur. Furthermore, AlN, which is a material for forming the current confinement layer 106, has a smaller coupling constant than GaN. Therefore, when the amorphous AlN amorphous layer 106 ′ is crystallized to form the current confinement layer 106, it is presumed that the strain due to the lattice constant difference is further applied to the active layer 104. Thereby, it is considered that the surface density of crystal defects increases in the portion of the active layer 104 covered with the current confinement layer 106.
上記の理由から、本発明の半導体は、前記第一の半導体結晶層がＩｎＧａＮから形成されており、その下面にＧａＮ結晶層が形成されており、上面に、前記第三の半導体結晶層がＧａＮにより形成されていることが特に好ましい。また、本発明の半導体の製造方法においては、第一の半導体結晶層を準備する前記準備工程において、ＧａＮ結晶層の上面に、前記第一の半導体結晶層を形成することが好ましい。前記第一の半導体結晶層がＩｎＧａＮから形成されている場合、その組成をＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）とすると、ｘの好ましい範囲は、前述の通りである。 For the above reasons, in the semiconductor of the present invention, the first semiconductor crystal layer is made of InGaN, the GaN crystal layer is formed on the lower surface, and the third semiconductor crystal layer is GaN on the upper surface. It is particularly preferable that the film is formed by. In the semiconductor manufacturing method of the present invention, it is preferable that the first semiconductor crystal layer is formed on the upper surface of the GaN crystal layer in the preparation step of preparing the first semiconductor crystal layer. In the case where the first semiconductor crystal layer is made of InGaN, and the composition thereof is In x Ga 1-x N (0 <x <1), the preferable range of x is as described above.
また、本発明の半導体の製造方法においては、前記第二の半導体結晶層形成工程において、半導体非結晶層の結晶化条件を適宜設定することで、目的に応じて前記第一の半導体結晶層の結晶欠陥の面密度を調整することができる。例えば、前記第二の半導体結晶層に覆われた部分で結晶欠陥（面欠陥）が全く増加しなかったり、前記第二の半導体結晶層に覆われていない部分で結晶欠陥（面欠陥）が不必要に増加しすぎたりしないよう、前記結晶化条件を適切に設定することが好ましい。前記結晶化条件の適切な設定は、当業者であれば、本願明細書の記載に基づき、過度の試行錯誤を必要とせずに行うことができる。具体的には、例えば以下の通りである。 In the method for producing a semiconductor of the present invention, in the second semiconductor crystal layer forming step, the crystallization conditions of the semiconductor amorphous layer are appropriately set, so that the first semiconductor crystal layer can be formed according to the purpose. The surface density of crystal defects can be adjusted. For example, crystal defects (plane defects) do not increase at all in the portion covered by the second semiconductor crystal layer, or crystal defects (plane defects) do not occur in the portion not covered by the second semiconductor crystal layer. It is preferable to appropriately set the crystallization conditions so as not to increase excessively. A person skilled in the art can appropriately set the crystallization conditions based on the description in the present specification without requiring excessive trial and error. Specifically, it is as follows, for example.
図３の半導体発光素子を例に取ると、結晶欠陥（面欠陥）の形成されやすさは、下記（１）〜（３）などに影響される。
（１）活性層のＩｎ組成及び層厚による活性層自体の歪の大きさ
（２）ＡｌＮ層１０６（１０６'）と活性層１０４との距離（すなわち、ｐ型ガイド層１０５の厚さ）による歪の影響し易さ
（３）ｐ型クラッド層１０７形成（再成長）開始時の昇温レートによるＡｌＮ層の結晶化の進行速度
これらの中でも、（３）の再成長開始時の昇温レート（昇温速度）を適宜調整することが、素子設計に影響を与えないため好ましい。すなわち、活性層１０４の結晶欠陥（面欠陥）が、例えば電流狭窄層１０６で覆われた領域にのみ充分な密度で形成されるように、素子構造に合わせて最適な昇温レートを選べばよい。
Taking the semiconductor light emitting device of FIG. 3 as an example, the ease with which crystal defects (plane defects) are formed is affected by the following (1) to (3).
(1) The magnitude of strain of the active layer itself due to the In composition and the layer thickness of the active layer (2) Depending on the distance between the AlN layer 106 (106 ′) and the active layer 104 (that is, the thickness of the p-type guide layer 105) Ease of influence of strain (3) Crystallization rate of AlN layer due to temperature rise rate at the start of p-type cladding layer 107 formation (regrowth)
Among these, it is preferable to appropriately adjust the temperature increase rate (temperature increase rate) at the start of regrowth in (3) because it does not affect the element design. That is, an optimal temperature increase rate may be selected in accordance with the element structure so that crystal defects (plane defects) of the active layer 104 are formed with sufficient density only in a region covered with the current confinement layer 106, for example. .
本発明の半導体の製造方法において、前記半導体非結晶層の結晶化を熱処理により行う場合、上記のように、前記第一の半導体結晶層の結晶欠陥の面密度を調整する観点から、熱処理時の昇温レートを適宜選択することが好ましい。他の条件にもよるが、前記昇温レートが大きいほど前記第一の半導体結晶層の結晶欠陥の面密度が増加しやすく、前記昇温レートが小さいほど前記第一の半導体結晶層の結晶欠陥の面密度が増加しにくい傾向がある。前記昇温レートは、前記第一の半導体結晶層がＩｎＧａＮから形成され、前記半導体非結晶層（前記第二の半導体結晶層）がＡｌＮから形成される場合、例えば１００〜３００℃／ｍｉｎ、好ましくは１５０〜２００℃／ｍｉｎである。前記第一の半導体結晶層および前記半導体非結晶層（前記第二の半導体結晶層）の一方または両方の形成材料が前記と異なる場合は、前記温度範囲に準じて、または形成材料に応じて適切に前記昇温レートを設定すれば良い。また、前記熱処理時の最高温度は、前記非結晶層を適切に結晶化させる観点から適宜選択すれば良い。前記最高温度の好適範囲は、前記非結晶層（前記第二の半導体結晶層）の形成材料により異なるが、ＡｌＮの場合は前述の通りである。さらに、前述のように、前記第一の半導体結晶層の組成および厚み、前記半導体非結晶層（前記第二の半導体結晶層）と前記第一の半導体結晶層との距離によっても、前記第一の半導体結晶層の結晶欠陥の面密度を調整できる。他の条件にもよるが、前記第一の半導体結晶層の厚みが大きいほど、前記第一の半導体結晶層の結晶欠陥の面密度が大きくなりやすい傾向がある。また、他の条件にもよるが、前記半導体非結晶層（前記第二の半導体結晶層）と前記第一の半導体結晶層との距離が小さいほど、前記第一の半導体結晶層の結晶欠陥の面密度が大きくなりやすい傾向がある。なお、前記半導体非結晶層（前記第二の半導体結晶層）と前記第一の半導体結晶層との距離が最小の場合とは、前記半導体非結晶層（前記第二の半導体結晶層）と前記第一の半導体結晶層とが密着している場合であり、前記距離はゼロである。あるいは、前記第一の半導体結晶層の結晶欠陥の面密度は、前記第二の半導体結晶層の組成および厚みによっても調整可能である。 In the semiconductor manufacturing method of the present invention, when crystallization of the semiconductor amorphous layer is performed by heat treatment, as described above, from the viewpoint of adjusting the surface density of crystal defects in the first semiconductor crystal layer, It is preferable to select the heating rate as appropriate. Although it depends on other conditions, the surface density of crystal defects in the first semiconductor crystal layer is likely to increase as the temperature increase rate is larger, and the crystal defects in the first semiconductor crystal layer are smaller as the temperature increase rate is smaller. The surface density tends to be difficult to increase. The temperature rising rate is, for example, 100 to 300 ° C./min when the first semiconductor crystal layer is formed of InGaN and the semiconductor amorphous layer (the second semiconductor crystal layer) is formed of AlN. Is 150 to 200 ° C./min. When one or both of the formation materials of the first semiconductor crystal layer and the semiconductor non-crystal layer (the second semiconductor crystal layer) are different from the above, it is appropriate according to the temperature range or according to the formation material The temperature increase rate may be set to The maximum temperature during the heat treatment may be appropriately selected from the viewpoint of appropriately crystallizing the amorphous layer. The preferable range of the maximum temperature varies depending on the material for forming the non-crystalline layer (second semiconductor crystal layer), but in the case of AlN, it is as described above. Furthermore, as described above, the first semiconductor crystal layer also depends on the composition and thickness of the first semiconductor crystal layer and the distance between the semiconductor amorphous layer (second semiconductor crystal layer) and the first semiconductor crystal layer. The surface density of crystal defects in the semiconductor crystal layer can be adjusted. Although depending on other conditions, the surface density of crystal defects in the first semiconductor crystal layer tends to increase as the thickness of the first semiconductor crystal layer increases. Further, although depending on other conditions, the smaller the distance between the semiconductor non-crystalline layer (second semiconductor crystal layer) and the first semiconductor crystal layer, the more crystal defects of the first semiconductor crystal layer. The surface density tends to increase. Note that the case where the distance between the semiconductor amorphous layer (second semiconductor crystal layer) and the first semiconductor crystal layer is minimum means that the semiconductor amorphous layer (second semiconductor crystal layer) and the first semiconductor crystal layer are This is a case where the first semiconductor crystal layer is in close contact, and the distance is zero. Alternatively, the surface density of crystal defects in the first semiconductor crystal layer can be adjusted by the composition and thickness of the second semiconductor crystal layer.
図３および４に示した本実施形態の半導体発光素子は、活性層における電流非注入領域の結晶欠陥により導波損失を増加することでレーザ発振を抑制し、高出力化を実現する。これにより、例えば、素子サイズが小さくても安定してレーザ発振を抑制し、インコヒーレントで高出力なビームを得ることが可能な半導体発光素子を提供できる。 The semiconductor light emitting device of this embodiment shown in FIGS. 3 and 4 suppresses laser oscillation by increasing the waveguide loss due to crystal defects in the current non-injection region in the active layer, thereby realizing high output. Thereby, for example, it is possible to provide a semiconductor light emitting device capable of stably suppressing laser oscillation even when the device size is small and obtaining an incoherent and high output beam.
すなわち、図３および４に示した本実施形態の半導体発光素子の動作を例示すると、以下の通りである。まず、前記半導体発光素子に電流を注入すると、電流注入領域２０１で発生した自然放出光は、開口ストライプ２０３によって形成された光導波路を導波しながら、誘導放出過程により増幅される。前記半導体発光素子の後端面側に進んだ導波光は、電流非注入領域２０２で吸収される。電流非注入領域２０２の活性層１０４は結晶欠陥の面密度が高いため、効果的に吸収が起こり、短い電流非注入領域でも大きな導波損失となる。また、電流非注入領域２０２で吸収により発生したキャリアは、結晶欠陥（面欠陥）を介して非発光再結合に消費されると考えられるため、高出力下でも非注入領域の透明化が起こらずレーザ発振の抑制が期待できる。このように、結晶欠陥の面密度が大きい電流非注入領域を設けることで、素子サイズが小さくても充分にレーザ発振を抑制でき、インコヒーレントで高い光出力が得られる半導体発光素子を実現できるのである。このような半導体発光素子は、例えば、ビーム品質を維持しながらスペックルを低減できるディスプレイ用光源として有用である。 That is, the operation of the semiconductor light emitting device of this embodiment shown in FIGS. 3 and 4 is exemplified as follows. First, when a current is injected into the semiconductor light emitting device, spontaneous emission light generated in the current injection region 201 is amplified by a stimulated emission process while being guided through an optical waveguide formed by the opening stripe 203. The guided light traveling to the rear end face side of the semiconductor light emitting element is absorbed by the current non-injection region 202. Since the active layer 104 in the current non-injection region 202 has a high surface density of crystal defects, it effectively absorbs and a large waveguide loss occurs even in a short current non-injection region. In addition, carriers generated by absorption in the current non-injection region 202 are considered to be consumed by non-radiative recombination via crystal defects (plane defects), so that the non-injection region does not become transparent even under high output. Suppression of laser oscillation can be expected. In this way, by providing a current non-injection region with a large surface density of crystal defects, it is possible to realize a semiconductor light emitting device that can sufficiently suppress laser oscillation even if the device size is small, and can provide incoherent and high light output. is there. Such a semiconductor light-emitting device is useful as a light source for display that can reduce speckle while maintaining beam quality, for example.
以下、本発明の実施例について説明する。 Examples of the present invention will be described below.
図３および４に示した構造の半導体発光素子を製造した。前述の通り、ｎ型基板１０１は、ｃ面を結晶表面とするＳｉドープｎ型ＧａＮ（Ｓｉ濃度５×１０１７ｃｍ−３、厚さ１００μｍ）から形成されている。ｎ型クラッド層１０２は、Ｓｉドープｎ型Ａｌ０．１Ｇａ０．９Ｎ（Ｓｉ濃度５×１０１７ｃｍ−３、厚さ２μｍ）から形成されている。ｎ型ガイド層１０３は、Ｓｉドープｎ型ＧａＮ（Ｓｉ濃度５×１０１７ｃｍ−３、厚さ０．１μｍ）から形成されている。活性層１０４は、Ｉｎ０．１８Ｇａ０．８２Ｎ（厚さ３ｎｍ）井戸層とＩｎ０．０１Ｇａ０．９９Ｎ（厚さ４ｎｍ）バリア層からなる３周期多重量子井戸（ＭＱＷ）構造により形成されている。ｐ型ガイド層１０５は、Ｍｇドープｐ型ＧａＮ（Ｍｇ濃度２×１０１９ｃｍ−３、厚さ０．１μｍ）から形成されている。ｐ型クラッド層１０７は、Ｍｇドープｐ型Ａｌ０．１Ｇａ０．９Ｎ（Ｍｇ濃度１×１０１９ｃｍ−３、厚さ０．５μｍ）から形成されている。ｐ型コンタクト層１０８は、Ｍｇドープｐ型ＧａＮ（Ｍｇ濃度１×１０２０ｃｍ−３、厚さ０．０２μｍ）から形成されている。 A semiconductor light emitting device having the structure shown in FIGS. 3 and 4 was manufactured. As described above, the n-type substrate 101 is formed of Si-doped n-type GaN (Si concentration: 5 × 10 17 cm −3 , thickness: 100 μm) having the c-plane as the crystal surface. The n-type cladding layer 102 is made of Si-doped n-type Al 0.1 Ga 0.9 N (Si concentration 5 × 10 17 cm −3 , thickness 2 μm). The n-type guide layer 103 is made of Si-doped n-type GaN (Si concentration 5 × 10 17 cm −3 , thickness 0.1 μm). The active layer 104 has a three-period multiple quantum well (MQW) structure including an In 0.18 Ga 0.82 N (thickness 3 nm) well layer and an In 0.01 Ga 0.99 N (thickness 4 nm) barrier layer. Is formed. The p-type guide layer 105 is made of Mg-doped p-type GaN (Mg concentration 2 × 10 19 cm −3 , thickness 0.1 μm). The p-type cladding layer 107 is made of Mg-doped p-type Al 0.1 Ga 0.9 N (Mg concentration 1 × 10 19 cm −3 , thickness 0.5 μm). The p-type contact layer 108 is made of Mg-doped p-type GaN (Mg concentration 1 × 10 20 cm −3 , thickness 0.02 μm).
本実施例の前記半導体素子の製造において、各半導体結晶層の作製には、常圧の有機金属気相成長（ＭＯＶＰＥ）装置を用いた。キャリアガスには水素と窒素の混合ガスを用い、Ｇａ、Ａｌ、Ｉｎソースとしてそれぞれトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）、ｎ型ドーパントにシラン（ＳｉＨ４）、ｐ型ドーパントにビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いた。 In the manufacture of the semiconductor element of this example, a normal pressure metal organic vapor phase epitaxy (MOVPE) apparatus was used to manufacture each semiconductor crystal layer. A mixed gas of hydrogen and nitrogen is used as a carrier gas, trimethylgallium (TMG), trimethylaluminum (TMA), trimethylindium (TMI) as Ga, Al, and In sources, silane (SiH 4 ) as p-type dopant, p Biscyclopentadienyl magnesium (Cp 2 Mg) was used as the type dopant.
本実施例の前記半導体素子の製造は、具体的には、以下のように行った。すなわち、まず、ｎ型基板１０１上に、ｎ型クラッド層１０２、ｎ型ガイド層１０３、活性層１０４、ｐ型ガイド層１０５を成長（堆積）させ、さらに、ＡｌＮ非結晶層１０６'を低温で成長（堆積）させた。ｎ型基板１０１には、本実施例ではｃ面を表面とするフリースタンディングのＧａＮ基板を用いた。まず、ｎ型基板１０１を前記成長装置に投入後、ＮＨ３を供給しながら基板を昇温し、ｎ型クラッド層１０２の成長温度まで達した時点でｎ型クラッド層１０２成長を開始させた。さらに、ｎ型クラッド層１０２形成後、同様の方法により、ｎ型ガイド層１０３、３周期多重量子井戸（ＭＱＷ）構造の活性層１０４、ｐ型ガイド層１０５を、前記順序で堆積させた。ＧａＮ層の成長は、基板温度１０８０℃、ＴＭＧ供給量５８μｍｏｌ／ｍｉｎ、ＮＨ３供給量０．３６ｍｏｌ／ｍｉｎで行った。ＡｌＧａＮ層の成長は、基板温度１０８０℃、ＴＭＡ供給量３６μｍｏｌ／ｍｉｎ、ＴＭＧ供給量５８μｍｏｌ／ｍｉｎ、ＮＨ３供給量０．３６ｍｏｌ／ｍｉｎで行った。ＭＱＷ成長（活性層１０４の成長）は、基板温度８００℃、ＴＭＧ供給量８μｍｏｌ／ｍｉｎ、ＮＨ３供給量０．３６ｍｏｌ／ｍｉｎで行い、ＴＭＩｎ供給量は井戸層で４８μｍｏｌ／ｍｉｎ、バリア層で３μｍｏｌ／ｍｉｎとした。これらの構造を堆積後、引き続いて基板温度を所定の温度まで降温し、ＡｌＮ非結晶層１０６'（後に電流狭窄層１０６となる）を低温で成長（堆積）させた。ＡｌＮ非結晶層１０６'の堆積条件は、基板温度は５００℃、ＴＭＡおよびＮＨ３供給量はそれぞれ３６μｍｏｌ／ｍｉｎ、０．３６ｍｏｌ／ｍｉｎとし、堆積膜厚は０．１μｍとした。 Specifically, the manufacture of the semiconductor element of this example was performed as follows. That is, first, an n-type cladding layer 102, an n-type guide layer 103, an active layer 104, and a p-type guide layer 105 are grown (deposited) on the n-type substrate 101, and further, the AlN amorphous layer 106 ′ is formed at a low temperature. Grown (deposited). In this embodiment, a free-standing GaN substrate having a c-plane surface is used as the n-type substrate 101. First, after the n-type substrate 101 was put into the growth apparatus, the temperature of the substrate was raised while supplying NH 3, and the growth of the n-type clad layer 102 was started when the growth temperature of the n-type clad layer 102 was reached. Further, after the n-type cladding layer 102 was formed, an n-type guide layer 103, an active layer 104 having a three-period multiple quantum well (MQW) structure, and a p-type guide layer 105 were deposited in the same order by the same method. The growth of the GaN layer was performed at a substrate temperature of 1080 ° C., a TMG supply rate of 58 μmol / min, and an NH 3 supply rate of 0.36 mol / min. The AlGaN layer was grown at a substrate temperature of 1080 ° C., a TMA supply rate of 36 μmol / min, a TMG supply rate of 58 μmol / min, and an NH 3 supply rate of 0.36 mol / min. The MQW growth (growth of the active layer 104) is performed at a substrate temperature of 800 ° C., a TMG supply rate of 8 μmol / min, an NH 3 supply rate of 0.36 mol / min, and a TMIn supply rate of 48 μmol / min for the well layer and 3 μmol for the barrier layer. / Min. After depositing these structures, the substrate temperature was subsequently lowered to a predetermined temperature, and an AlN amorphous layer 106 ′ (to be a current confinement layer 106 later) was grown (deposited) at a low temperature. The deposition conditions for the AlN amorphous layer 106 ′ were a substrate temperature of 500 ° C., TMA and NH 3 supply amounts of 36 μmol / min and 0.36 mol / min, respectively, and a deposited film thickness of 0.1 μm.
次に、ＡｌＮ非結晶層１０６'の一部をエッチングにより除去し、ストライプ状の開口部を形成した。すなわち、まず、ＡｌＮ非結晶層１０６'の上面にＳｉＯ２を１００ｎｍ堆積させ、レジストを塗布した後、前記レジスト上に、フォトリソグラフィーにより幅２μｍのストライプパターンを形成した。次に、前記レジストをマスクとしてバッファードフッ酸により前記ＳｉＯ２をエッチング後、前記レジストを有機溶媒により除去し、さらに水洗した。次に、前記ＳｉＯ２をマスクとしてＡｌＮ非結晶層１０６’のエッチングを行った。エッチング液には、リン酸と硫酸を体積比１：１の割合で混合した溶液を用いた。８０℃に保持した前記エッチング液中、１０分間のエッチングにより、前記ＳｉＯ２マスクでカバーされていない領域のＡｌＮ非結晶層１０６’を除去し、ストライプ状の開口部を形成した。さらに、バッファードフッ酸で、マスクとして用いた前記ＳｉＯ２を除去し、ＡｌＮ非結晶層１０６’に２μｍ幅のストライプ状開口部が形成された構造を得た。上記エッチング条件においては、ＧａＮ層（ｐ型ガイド層）１０５、ＳｉＯ２マスクともエッチングされず、ＡｌＮ非結晶層１０６’を良好な選択性でエッチングすることができた。 Next, a part of the AlN amorphous layer 106 ′ was removed by etching to form a stripe-shaped opening. That is, first, SiO 2 was deposited to a thickness of 100 nm on the upper surface of the AlN amorphous layer 106 ′, a resist was applied, and then a stripe pattern with a width of 2 μm was formed on the resist by photolithography. Next, after etching the SiO 2 with buffered hydrofluoric acid using the resist as a mask, the resist was removed with an organic solvent and further washed with water. Next, the AlN amorphous layer 106 ′ was etched using the SiO 2 as a mask. As the etching solution, a solution in which phosphoric acid and sulfuric acid were mixed at a volume ratio of 1: 1 was used. The AlN amorphous layer 106 ′ in the region not covered with the SiO 2 mask was removed by etching for 10 minutes in the etching solution maintained at 80 ° C., and a stripe-shaped opening was formed. Further, the SiO 2 used as a mask was removed with buffered hydrofluoric acid to obtain a structure in which stripe-shaped openings having a width of 2 μm were formed in the AlN amorphous layer 106 ′. Under the above etching conditions, neither the GaN layer (p-type guide layer) 105 nor the SiO 2 mask was etched, and the AlN amorphous layer 106 ′ could be etched with good selectivity.
以上により、ストライプ状開口部を有する試料（半導体発光素子の半製品）を得た。この試料は、図５（Ｂ２）に示すように、ｎ型基板１０１、ｎ型クラッド層１０２、ｎ型ガイド層１０３、活性層１０４、ｐ型ガイド層１０５、およびＡｌＮ非結晶層１０６’が前記順序で積層されている。ＡｌＮ非結晶層１０６’は、エッチングにより一部が除去され、ストライプ状の開口部が形成されている。次に、この、ストライプ状開口部を有する試料に対し、ｐ型クラッド層１０７の形成（埋め込み再成長）を行った。すなわち、前記試料を前記ＭＯＶＰＥ装置に再投入後、ＮＨ３供給量０．３６ｍｏｌ／ｍｉｎで、基板温度を、ｐ型クラッド層１０７の成長温度である１１００℃まで１５０℃／ｍｉｎで昇温した。基板温度が１１００℃に達した後、厚さ０．５μｍのｐ型クラッド層１０７を堆積させた。さらに、基板温度を１０８０℃に下げてから厚さ０．０２μｍのｐ型コンタクト層１０８を堆積させた。ＡｌＧａＮ層（ｐ型クラッド層１０７）、およびＧａＮ層（ｐ型コンタクト層１０８）の堆積条件は、ドーパントと基板温度の違いを除き、前述したｎ型クラッド層１０２、およびｎ型ガイド層１０３の成長条件と同様とした。 Thus, a sample (semi-finished semiconductor light emitting device) having a stripe-shaped opening was obtained. As shown in FIG. 5 (B2), this sample is composed of an n-type substrate 101, an n-type cladding layer 102, an n-type guide layer 103, an active layer 104, a p-type guide layer 105, and an AlN amorphous layer 106 ′. Laminated in order. A part of the AlN amorphous layer 106 ′ is removed by etching, and a stripe-shaped opening is formed. Next, the p-type cladding layer 107 was formed (embedded regrowth) on the sample having the stripe-shaped opening. That is, after the sample was reintroduced into the MOVPE apparatus, the substrate temperature was increased to 150 ° C./min up to 1100 ° C., which is the growth temperature of the p-type cladding layer 107, with an NH 3 supply rate of 0.36 mol / min. After the substrate temperature reached 1100 ° C., a p-type cladding layer 107 having a thickness of 0.5 μm was deposited. Further, after the substrate temperature was lowered to 1080 ° C., the p-type contact layer 108 having a thickness of 0.02 μm was deposited. The deposition conditions for the AlGaN layer (p-type cladding layer 107) and the GaN layer (p-type contact layer 108) are the growth of the n-type cladding layer 102 and the n-type guide layer 103 described above, except for the difference in dopant and substrate temperature. The conditions were the same.
以上により、ｐ型コンタクト層、ＡｌＮ電流狭窄層、ｐ型およびｎ型クラッド層、ｐ型およびｎ型ガイド層、活性層を備えた発光素子のウェハが得られた。このウェハは、図６（Ｄ）に示すように、ｎ型基板１０１、ｎ型クラッド層１０２、ｎ型ガイド層１０３、活性層１０４、ｐ型ガイド層１０５、ＡｌＮ電流狭窄層１０６、ｐ型クラッド層１０７、およびｐ型コンタクト層１０８が前記順序で積層されている。電流狭窄層１０６は、エッチングにより一部が除去されてストライプ状の開口部が形成され、前記開口部は、ｐ型クラッド層１０７により埋め込まれて開口埋め込み部となっている。このウェハに対し、ｐ型電極１０９およびｎ型電極１１０を形成した。すなわち、まず、ｎ型基板１０１の裏面に、Ｔｉを厚さ５ｎｍ、およびＡｌを厚さ２０ｎｍ、前記順序で真空蒸着した。次に、ｐ型コンタクト層１０８上に、Ｎｉを厚さ１０ｎｍ、および、Ａｕを厚さ１０ｎｍ、前記順序で真空蒸着した。この試料をＲＴＡ装置に投入し、６００℃５分間のアロイを行ってオーミックコンタクトを形成した。そして、表面側のＮｉＡｕおよび基板裏面側のＴｉＡｌ上にそれぞれＡｕを５００ｎｍ真空蒸着し、ｐ型電極１０９およびｎ型電極１１０とした。さらに、ｐ型電極１０９およびｎ型電極１１０形成後の試料を、ストライプに垂直な方向に劈開し、チップとした。チップの長さ（素子長）は、本実施例では５００μｍとし、電流注入領域２０１および非注入領域２０２の長さがそれぞれ３００μｍ、２００μｍとなるようにした。そして、前記チップの光出射側端面に、酸化チタンの多層膜から形成された無反射コート膜２０４をスパッタリング法により形成し、後端面に、酸化アルミの多層膜から形成された無反射コート膜２０５をスパッタリング法により形成した。光出射端面および後端面の光反射率は、それぞれ１％となるように設計した。以上のようにして、図３および図４に示す構造を有する本実施例の半導体発光素子を製造した。 As described above, a light emitting device wafer provided with a p-type contact layer, an AlN current confinement layer, a p-type and n-type cladding layer, a p-type and n-type guide layer, and an active layer was obtained. As shown in FIG. 6D, this wafer includes an n-type substrate 101, an n-type cladding layer 102, an n-type guide layer 103, an active layer 104, a p-type guide layer 105, an AlN current confinement layer 106, a p-type cladding. The layer 107 and the p-type contact layer 108 are stacked in the above order. A part of the current confinement layer 106 is removed by etching to form a stripe-shaped opening, and the opening is filled with a p-type cladding layer 107 to form an opening embedded portion. A p-type electrode 109 and an n-type electrode 110 were formed on this wafer. That is, first, on the back surface of the n-type substrate 101, Ti was deposited in a thickness of 5 nm and Al was deposited in a thickness of 20 nm in the above order. Next, Ni was deposited in a thickness of 10 nm and Au was deposited in a thickness of 10 nm on the p-type contact layer 108 in the order described above. This sample was put into an RTA apparatus and alloyed at 600 ° C. for 5 minutes to form an ohmic contact. Then, Au was vacuum-deposited by 500 nm on NiAu on the front surface side and TiAl on the back surface side of the substrate, respectively, to form a p-type electrode 109 and an n-type electrode 110. Further, the sample after the formation of the p-type electrode 109 and the n-type electrode 110 was cleaved in the direction perpendicular to the stripes to form a chip. In this embodiment, the chip length (element length) is 500 μm, and the lengths of the current injection region 201 and the non-injection region 202 are 300 μm and 200 μm, respectively. Then, a non-reflective coating film 204 formed of a titanium oxide multilayer film is formed on the light emitting side end face of the chip by a sputtering method, and a non-reflective coating film 205 formed of an aluminum oxide multilayer film is formed on the rear end face. Was formed by sputtering. The light reflectivity of the light exit end face and the rear end face was designed to be 1%, respectively. As described above, the semiconductor light emitting device of this example having the structure shown in FIGS. 3 and 4 was manufactured.
本実施例の半導体発光素子においては、活性層１０４のうち、電流狭窄層１０６の真下に位置する（電流狭窄層１０６で覆われている）部分の一部に、結晶欠陥が大量に存在する領域（面欠陥領域）が形成されていた。図７に、この発光素子の開口ストライプ２０３周辺の表面蛍光顕微鏡像を示す。図示の通り、活性層１０４のうち、電流狭窄層１０６の真下に位置する（電流狭窄層１０６で覆われている）部分の一部に、長径数μｍの面状の暗領域が発生している。また、同図から分かる通り、前記暗領域は、電流狭窄層１０６の真下にのみ発生しており、開口部には発生していない。さらに、透過型電子顕微鏡（ＴＥＭ）により素子断面を観察し、評価したところ、活性層１０４内部における前記暗領域では、数１０ｎｍの微小な結晶欠陥が高密度に存在していた。また、断面のＴＥＭ評価によっても、前記微小な結晶欠陥は、前記暗領域にのみ高密度に発生していることが確認された。本実施例においては、このような結晶欠陥が活性層面内に存在する密度は、開口ストライプ下部の活性層では１０６ｃｍ−２以下であるのに対し、電流狭窄層の下部の活性層では１０８ｃｍ−２以上であった。なお、これら結晶欠陥の面密度の数値は、活性層１０４表面の蛍光顕微鏡観察および断面のＴＥＭ観察（観測）に基づき、前述の方法で求めた。 In the semiconductor light emitting device of this example, a region where a large amount of crystal defects exist in a part of the active layer 104 located directly under the current confinement layer 106 (covered by the current confinement layer 106). (Surface defect region) was formed. FIG. 7 shows a surface fluorescence microscope image around the aperture stripe 203 of the light emitting element. As shown in the drawing, a planar dark region having a long diameter of several μm is generated in a part of the active layer 104 located immediately below the current confinement layer 106 (covered by the current confinement layer 106). . Further, as can be seen from the figure, the dark region occurs only under the current confinement layer 106 and does not occur in the opening. Furthermore, when the cross section of the device was observed and evaluated with a transmission electron microscope (TEM), minute crystal defects of several tens of nanometers existed at high density in the dark region inside the active layer 104. Moreover, it was confirmed by the TEM evaluation of the cross section that the minute crystal defects occurred at high density only in the dark region. In this embodiment, the density at which such crystal defects exist in the active layer plane is 10 6 cm −2 or less in the active layer below the opening stripe, whereas it is 10 in the active layer below the current confinement layer. It was 8 cm −2 or more. In addition, the numerical value of the surface density of these crystal defects was calculated | required by the above-mentioned method based on the fluorescence microscope observation of the active layer 104 surface, and the TEM observation (observation) of a cross section.
本実施例の半導体発光素子に実際に電流を注入して使用したところ、高出力下でも安定してレーザ発振を抑制してインコヒーレントな発光の出力を高めることができた。素子サイズも、前述の通り十分に小さくできた。このような半導体発光素子は、例えば、ビーム品質を維持しながらスペックルを低減できるディスプレイ用光源として有用である。 When an electric current was actually injected into the semiconductor light emitting device of this example, it was possible to stably suppress laser oscillation even under high output and increase the output of incoherent light emission. The element size can also be made sufficiently small as described above. Such a semiconductor light-emitting device is useful as a light source for display that can reduce speckle while maintaining beam quality, for example.
１１ 第一の半導体結晶層
１１Ａ 第一の半導体結晶層における、第二の半導体結晶層で覆われている部分
１１Ｂ 第一の半導体結晶層における、第二の半導体結晶層で覆われていない部分
１６’ 非結晶層
１６ 第二の半導体結晶層
１０１ ｎ型基板
１０２ ｎ型クラッド層
１０３ ｎ型ガイド層
１０４ 活性層（第一の半導体結晶層）
１０４Ａ 第一の半導体結晶層における、第二の半導体結晶層で覆われている部分
１０４Ｂ 第一の半導体結晶層における、第二の半導体結晶層で覆われていない部分
１０５ ｐ型ガイド層（第三の半導体結晶層）
１０６’ 非結晶層
１０６ 電流狭窄層（第二の半導体結晶層）
１０７ ｐ型クラッド層
１０８ ｐ型コンタクト層
１０９ ｐ型電極
１１０ ｎ型電極
２０１ 電流注入領域
２０２ 電流非注入領域
２０３ ストライプ状の光導波路（開口部または開口埋め込み部）
２０４ 出射端面反射膜
２０５ 後端面反射膜
３０１ 電流注入領域
３０２ 電流非注入領域
３０３ ストライプ状の光導波路
３０４ 無反射コート膜
７１ 暗領域
７２ ストライプ部
11 First semiconductor crystal layer 11A A portion of the first semiconductor crystal layer covered with the second semiconductor crystal layer 11B A portion of the first semiconductor crystal layer not covered with the second semiconductor crystal layer 16 ′ Amorphous layer 16 Second semiconductor crystal layer 101 n-type substrate 102 n-type cladding layer 103 n-type guide layer 104 active layer (first semiconductor crystal layer)
104A Part 104B of first semiconductor crystal layer covered with second semiconductor crystal layer 104B Part of first semiconductor crystal layer not covered with second semiconductor crystal layer 105 p-type guide layer (third Semiconductor crystal layer)
106 'non-crystalline layer 106 current confinement layer (second semiconductor crystal layer)
107 p-type cladding layer 108 p-type contact layer 109 p-type electrode 110 n-type electrode 201 current injection region 202 current non-injection region 203 striped optical waveguide (opening or opening embedded portion)
204 Output end face reflection film 205 Rear end face reflection film 301 Current injection region 302 Current non-injection region 303 Striped optical waveguide 304 Non-reflective coating film 71 Dark region 72 Stripe portion
Claims (13)
前記第二の半導体結晶層は、前記第一の半導体結晶層の片面側の一部を覆うように形成されており、
前記第一の半導体結晶層と、前記第二の半導体結晶層との間に、前記第三の半導体結晶層が配置されており、
前記第一の半導体結晶層は、前記第二の半導体結晶層で覆われている部分が、前記第二の半導体結晶層で覆われていない部分よりも結晶欠陥の面密度が高いことを特徴とする半導体。 Including a first semiconductor crystal layer, a second semiconductor crystal layer, and a third semiconductor crystal layer ;
The second semiconductor crystal layer is formed so as to cover a part of one side of the first semiconductor crystal layer,
The third semiconductor crystal layer is disposed between the first semiconductor crystal layer and the second semiconductor crystal layer,
The first semiconductor crystal layer has a higher surface density of crystal defects in a portion covered with the second semiconductor crystal layer than in a portion not covered with the second semiconductor crystal layer. Semiconductor.
前記第二の半導体結晶層は、前記第一の半導体結晶層の片面側の一部を覆うように形成されており、
前記第一の半導体結晶層は、前記第二の半導体結晶層で覆われている部分が、前記第二の半導体結晶層で覆われていない部分よりも結晶欠陥の面密度が高いことを特徴とする半導体の製造方法であって、
前記第一の半導体結晶層を準備する準備工程と、
前記第一の半導体結晶層の片面側の一部を覆うように半導体非結晶層を形成する非結晶層形成工程と、
前記半導体非結晶層を結晶化させて前記第二の半導体結晶層とする、第二の半導体結晶層形成工程とを含み、
前記第二の半導体結晶層形成工程において、前記半導体非結晶層の結晶化とともに、前記第一の半導体結晶層における前記第二の半導体結晶層で覆われた部分の結晶欠陥の面密度を増加させることを特徴とする、製造方法。 Including the first semiconductor crystal layer and the second semiconductor crystal layer;
The second semiconductor crystal layer is formed so as to cover a part of one side of the first semiconductor crystal layer,
The first semiconductor crystal layer has a higher surface density of crystal defects in a portion covered with the second semiconductor crystal layer than in a portion not covered with the second semiconductor crystal layer. A method for manufacturing a semiconductor comprising:
A preparing step of preparing the first semiconductor crystal layer;
An amorphous layer forming step of forming a semiconductor amorphous layer so as to cover a part of one side of the first semiconductor crystal layer;
A second semiconductor crystal layer forming step of crystallizing the semiconductor amorphous layer to form the second semiconductor crystal layer;
In the second semiconductor crystal layer forming step, the surface density of crystal defects in the portion of the first semiconductor crystal layer covered with the second semiconductor crystal layer is increased along with the crystallization of the semiconductor amorphous layer. characterized in that, manufacturing methods.
前記第一の半導体結晶層の片面側に前記半導体非結晶層を形成する前工程と、前記非結晶層の一部を除去する除去工程とを含むことを特徴とする請求項５記載の製造方法。 The amorphous layer forming step includes
6. The manufacturing method according to claim 5 , comprising a pre-process for forming the semiconductor non-crystalline layer on one side of the first semiconductor crystal layer, and a removing process for removing a part of the non-crystalline layer. .
前記第二の半導体結晶層形成工程において、前記第三の半導体結晶層から見て前記第一の半導体結晶層と反対の面側に前記第二の半導体結晶層を形成し、
製造される半導体が請求項１から４のいずれか一項に記載の半導体であることを特徴とする、請求項５または６記載の製造方法。 After the preparation step, prior to the amorphous layer formation step, further includes a third crystal layer formation step of forming the third semiconductor crystal layer on one side of the first semiconductor crystal layer,
In the second semiconductor crystal layer forming step, the second semiconductor crystal layer is formed on the side opposite to the first semiconductor crystal layer when viewed from the third semiconductor crystal layer,
The manufacturing method according to claim 5 or 6 , wherein the semiconductor to be manufactured is the semiconductor according to any one of claims 1 to 4 .
前記第二の半導体結晶層は、前記第一の半導体結晶層の片面側の一部を覆うように形成されており、
前記第一の半導体結晶層は、前記第二の半導体結晶層で覆われている部分が、前記第二の半導体結晶層で覆われていない部分よりも結晶欠陥の面密度が高いことを特徴とする半導体を含む半導体発光素子であって、
前記第一の半導体結晶層が、活性層であり、前記第二の半導体結晶層が、電流狭窄層であることを特徴とする半導体発光素子。 Including the first semiconductor crystal layer and the second semiconductor crystal layer;
The second semiconductor crystal layer is formed so as to cover a part of one side of the first semiconductor crystal layer,
The first semiconductor crystal layer has a higher surface density of crystal defects in a portion covered with the second semiconductor crystal layer than in a portion not covered with the second semiconductor crystal layer. A semiconductor light emitting device comprising a semiconductor
Said first semiconductor crystal layer, an active layer, the second semiconductor crystal layer, the semi-conductor light emitting element you being a current confinement layer.
前記ストライプ状の開口部または開口埋め込み部の一端は、前記半導体発光素子の光出射側端面に形成されており、他端は、前記光出射側端面と反対側の端面以外に形成されていることを特徴とする請求項１０記載の半導体発光素子。 The current confinement layer has a stripe-shaped opening or an embedded opening,
One end of the stripe-shaped opening or the opening embedded portion is formed on the light emitting side end face of the semiconductor light emitting element, and the other end is formed on a portion other than the end face opposite to the light emitting side end face. claim 1 0 Symbol mounting of the semiconductor light emitting element and said.
前記第一の半導体結晶層と、前記第二の半導体結晶層とを含み、
前記第二の半導体結晶層は、前記第一の半導体結晶層の片面側の一部を覆うように形成されており、
前記第一の半導体結晶層は、前記第二の半導体結晶層で覆われている部分が、前記第二の半導体結晶層で覆われていない部分よりも結晶欠陥の面密度が高い半導体を製造する工程を含むことを特徴とする、
前記半導体を含む半導体素子を製造する方法。 By the manufacturing method as described in any one of Claim 5 to 7 ,
Including the first semiconductor crystal layer and the second semiconductor crystal layer;
The second semiconductor crystal layer is formed so as to cover a part of one side of the first semiconductor crystal layer,
The first semiconductor crystal layer manufactures a semiconductor in which a portion covered with the second semiconductor crystal layer has a higher surface density of crystal defects than a portion not covered with the second semiconductor crystal layer. Including a process,
A method of manufacturing a semiconductor device including the semiconductor .
前記第一の半導体結晶層と、前記第二の半導体結晶層とを含み、Including the first semiconductor crystal layer and the second semiconductor crystal layer;
前記第二の半導体結晶層は、前記第一の半導体結晶層の片面側の一部を覆うように形成されており、The second semiconductor crystal layer is formed so as to cover a part of one side of the first semiconductor crystal layer,
前記第一の半導体結晶層は、前記第二の半導体結晶層で覆われている部分が、前記第二の半導体結晶層で覆われていない部分よりも結晶欠陥の面密度が高い半導体を製造する工程を含むことを特徴とする、The first semiconductor crystal layer manufactures a semiconductor in which a portion covered with the second semiconductor crystal layer has a higher surface density of crystal defects than a portion not covered with the second semiconductor crystal layer. Including a process,
前記半導体を含む半導体発光素子を製造する方法。A method of manufacturing a semiconductor light emitting device including the semiconductor.
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