JP5283507B2 - 逆ｔ字チャネル型トランジスタを含む複数の型のデバイス、及びその製造方法 - Google Patents

Description

本発明は集積回路に関し、より具体的には逆Ｔ字チャネル型トランジスタの製造方法に関する。

フィン（Ｆｉｎ）ＦＥＴの使用は、ＭＯＳトランジスタの密度及び電気特性を高めるための製造に非常に魅力的である。フィンはチャネルとして機能するように基板上にそびえ立ち、その結果、トランジスタの主要部は横型ではなく縦型である。チャネル方向は横方向であるが、基板表面より上の構造内にある。しかしながら、問題の１つはトランジスタの電流駆動の調整能力、特に、電流駆動を増大させる能力にある。横型トランジスタにおいては、電流駆動はチャネル幅を変更することによって容易に調整される。チャネル幅を増大させる一手法は、フィンの高さを増大させることであるが、そうすることは一般的に、フィンの高さは概して実用的な最大高さに選択されることと、フィンの高さを変更することが可能な方法に伴う困難性とにより現実的ではない。電流駆動を高めるための一般的に受け入れられる手法は、２つ以上のフィンを使用することである。故に、チャネル幅の増大は、フィンの高さの増大のみでは都合良く得ることはできず、追加フィンごとに更なるスペースを必要とする。フィン間のスペースは小さい方が望ましいが、どれだけ小さくできるかはリソグラフィのピッチ限界によって制限される。

幾らか同一の理由により、ＦｉｎＦＥＴはメモリアレイ内に設計されるに際して問題を有している。メモリアレイは特に効率的にレイアウトされなければならない。これは小さいメモリセルを有することから始まっている。これはＦｉｎＦＥＴでは特に困難である。何故なら、効率的にスペースを利用しながら異なる駆動を必要とすることはＦｉｎＦＥＴにおいては困難だからである。

故に、好ましくはフィンの高さを増大させることなく、電流駆動を調整可能な製造しやすいＦｉｎＦＥＴを実現する技術が望まれる。さらに、ＦｉｎＦＥＴはメモリアレイ内での効率的なレイアウトに関して十分に柔軟であるべきである。

本発明は、逆Ｔ字チャネル型トランジスタを含む複数の型のデバイス、及びその製造方法を提供することを目的とする。

本発明の一態様に従った半導体デバイスの製造方法は、縦型活性領域と、該縦型活性領域の両側に延在する水平活性領域と、を有する第１のトランジスタを形成する工程；縦型活性領域を有する第２のトランジスタを形成する工程；及び縦型活性領域と、該縦型活性領域の片側のみに延在する水平活性領域と、を有する第３のトランジスタを形成する工程を有する。

本発明の上述及び更なる、そして一層具体的な目的及び効果は、本発明の好適実施形態に関する以下の詳細な説明を添付の図面と併せて検討することにより、当業者に容易に明らかになる。

一態様において、ＦｉｎＦＥＴは、その電流駆動を高めるようにチャネルの側方拡張部を用いて製造される。側方拡張部はＦｉｎＦＥＴのフィンに隣接して、基板表面方向に延在する。フィンの上に位置するゲートは側方拡張部上にも位置する。側方拡張部は側壁スペーサによって画成される。フィンは、基板を覆うように残される床状の半導体材料のフロア部をフィンに加えて残すエッチングによって形成される。側壁スペーサは、側方拡張部を残すように半導体材料のフロア部をエッチングする際のマスクとして作用するように、フィンの両側に形成される。側方拡張部は側壁スペーサの幅の範囲内で選択可能である。従来からの側壁形成技術を用いて、幅は５０Åから１０００Åまで容易に調整可能である。側方拡張部は、故に、フィンの高さに対応する増大分に制限されることなく選択可能な電流駆動の増大をもたらす。このことは、図面と以下の説明とを参照することによって一層十分に理解される。

図１は半導体デバイス構造１０を示している。半導体デバイス構造１０は、基板１２、基板１２上の横方向半導体層１４、フィン１６、及びフィン１６上に位置するハードマスク１８を有している。基板１２はトランジスタの物理的な支持を提供している。基板１２は好ましくはシリコン酸化物であるが、別の絶縁材料又は複合材料であってもよい。基板１２の頂部は電気的な絶縁体であるべきである。フィン１６はハードマスク１８をマスクとして用いるエッチングによって形成されている。ハードマスク１８は好ましくはシリコン窒化物であるが、半導体材料へのエッチングマスクとして有効な別の材料、又は材料群の組み合わせであってもよい。フォトレジストは、それに要求される比較的大きい厚さのために、この目的には十分でなさそうである。この例においては、半導体材料は好ましくはシリコンであるが、例えばシリコンゲルマニウム又はガリウム砒素などの別の材料であってもよい。横方向半導体層１４はエッチバックされて、所望の厚さが残されている。選択される厚さは、ＳＯＩ基板の半導体厚さを選択するための基準に概して似通った多様な既知の基準に基づく設計上の選択である。基板１２の表面は水平面と見なすことができるので、フィン１６は縦型活性領域として機能することになる。同様に、横方向半導体層は水平活性領域として機能することになる。

図２は、横方向半導体層１４、ハードマスク１８及びフィン１６を覆うライナ２０の形成と、フィン１６の周りの側壁スペーサ２２の形成との後の、半導体デバイス構造１０を示している。図２から明らかであるように、側壁スペーサ２２はライナ２０の後に形成されている。ライナ２０は好ましくは熱成長されたシリコン酸化物であるが、堆積されたものであってもよい。側壁スペーサ２２は好ましくはシリコン窒化物であるが、エッチングマスクとして機能し得る別の材料であってもよい。側壁スペーサ２２は、除去されることになるので、必ずしも絶縁体である必要はない。

図３は、側壁スペーサ２２をマスクとして用いて横方向半導体層１４をエッチングした後の半導体デバイス１０を示している。このエッチングは好ましくは、例えば塩素プラズマ等の異方性エッチングである。このエッチングにより、残存する横方向半導体層１４の側面が露出させられる。

図４は、横方向半導体層１４の側面に酸化物層２４を成長させた後の半導体デバイス１０を示している。この目的は、後続の側壁スペーサ除去プロセス中に横方向半導体層１４を保護することである。

図５は、側壁スペーサ２２、酸化物層２４、ライナ２０及びハードマスク１８を除去した後の半導体デバイス１０を示している。これら除去された造形部の全ては、シリコンに対して選択的にエッチング可能であるように選定されることができる。このエッチングは、異方性エッチングである必要はないので、好ましくはウェットエッチングである。等方性あるいは異方性のドライエッチングも用いられ得る。

図６は、ゲート誘電体２６、及びゲート誘電体２６上のゲート２８の形成後の半導体デバイス１０を示している。ゲート誘電体２６は好ましくは、ゲート誘電体を形成するための一般的な手法であるシリコン酸化物の高温成長によって形成されている。例えば酸化ハフニウム等の高誘電率（ｈｉｇｈ−ｋ）誘電体といった他のゲート誘電体も用いられ得る。このようなｈｉｇｈ−ｋ誘電体は成長されるのではなく堆積される。半導体デバイス１０のソース及びドレインが従来のＦｉｎＦＥＴのようにして形成される。

図７は、図６の半導体デバイス１０の斜視図を示しており、ゲート２８の一方側にソース／ドレイン領域３０を示している。ソース／ドレイン領域３０は、従来からの隆起部を有しているが、この例においては横方向半導体層１４の一部をも含んでいる。同様に、ゲート２８の他方側にあるソース／ドレイン領域３２は、従来からの隆起部だけでなく横方向半導体層１４の一部をも有している。これにより示されるように、横方向半導体層１４から成る水平活性領域部はソース、ドレイン及びチャネルのためのものである。ゲート誘電体２６は、図７においては別個に示されていないが、ソース／ドレイン３０及び３２、横方向半導体層１４及びフィン１６を覆っている。

図６及び７は、故に、チャネル用のフィンと、チャネルとしての側方部分との双方を有するトランジスタを示している。側方部分は、側壁スペーサ２２の幅を調整することによって調整可能である。エッチング後に残存する横方向半導体層１４の幅が大きいほど、得られるトランジスタの電流駆動能力が大きくなく。得られるトランジスタは、故に、単なる単一フィンデバイスより大きい利得を有するが、更なるフィンを追加する場合に必要となる基板１２上の面積の全ては必要としない。さらに、利得及びその結果の電流駆動は、使用可能な側壁スペーサの幅の範囲内で選択されることができる。実際には、或る特定の１つのみのフィン又は特定のフィン群が選択された幅の横方向半導体層を有するようにして、追加のフィンが依然として付加され得るので、如何なる利得も選択されることができる。

図８は半導体デバイス５０を示している。半導体デバイス５０は、基板５２；横方向半導体層５４；フィン５６；フィン５８；フィン６０；フィン５６上のハードマスク６２；フィン５８上のハードマスク６４；フィン６０上のハードマスク６６；フィン５６、５８及び６０と、横方向半導体層５４と、ハードマスク６２、６４及び６６とを覆うライナ６８；フィン５６の周りの側壁スペーサ７０；フィン５８の周りの側壁スペーサ７２；並びにフィン６０の周りの側壁スペーサ７４を有している。図８の半導体デバイス５０の好適材料及びオプションは、半導体デバイス１０に関して上述されたものと同一である。事実上、プロセスのこの時点において、図２に示されたデバイスと同一のデバイスが３つ存在している。

図９は、図２から図３への移行と同様に側壁スペーサ７０、７２及び７４をマスクとして用いるエッチングの後の半導体デバイス構造５０を示している。このエッチングにより、各々が横方向半導体層５４の別々の部分を有する３つのデバイス構造が得られる。このエッチングは３つのデバイス構造を分離するが、図示されていないその他の位置の横方向半導体層５４のエッチングを防止するためにフォトレジストマスクが使用され得る。例えば、横方向半導体層５４がソース／ドレイン領域に接触する領域は、別のトランジスタのソース／ドレイン領域と接触することになる領域であり得る。その領域においては、その接触を維持するためにフォトレジストマスクが塗布されることができる。連結されたソース／ドレイン群の間の有効な電気接触を確保するために、その後のシリサイド処理が有効である。

図１０は、マスク７６及びマスク７８を形成した後の半導体デバイス構造５０を示している。マスク７６はフィン５６とその下の横方向半導体層５４とを覆うように形成されており、それによりフィン５６の両側の側壁スペーサ７０は覆われている。マスク７８は、フィン６０からフィン６０の一方側まで、横方向半導体層５４及び覆われた側の側壁スペーサ７４を覆うように延在している。故に、フィン６０の他方側の側壁スペーサ７４は露出されている。フィン５８上にはマスクはなく、側壁スペーサ７２は露出されている。フィン６０は好ましくは約２００Åであり、その結果、それへのアライメントは反復的に達成可能である。

図１１は、側壁スペーサ７２とフィン６０の側面８０側の側壁スペーサ７４の一部とを除去した後の半導体デバイス構造５０を示している。エッチングにより、側壁スペーサ７２が除去され、ライナ６８が除去され、そして、側壁スペーサ７２の下に位置していた横方向半導体層５４が除去される。同様に、側面８０に隣接する側壁スペーサ部分の下のライナ６８が除去され、そして、側面８０に隣接する側壁スペーサ部分の下に位置していた横方向半導体層５４が除去される。ライナ６８及び横方向半導体層５４のエッチング中、マスク７６及び７８は維持される。何故なら、図１１には図示されていないその他の位置に、横方向半導体層５４の一部をエッチングから保護する他のマスクがあり得るからである。

図１２は、側壁スペーサ７０、残存していた側壁スペーサ７４、及びライナ６８の除去後の半導体デバイス構造５０を示している。故に、フィン５６、５８及び６０と、残存する横方向半導体層５４とが露出される。

図１３は、ゲート誘電体８４、８６及び８８の成長と、ゲート９０及び９２の形成との後の半導体デバイス構造５０を示している。これにより、トランジスタ９４、９６及び９８が得られている。トランジスタ９４はフィン５６を縦型活性領域として用いており、フィン５６に接続された横方向半導体層５４が、図６及び７の半導体デバイス１０に似た逆Ｔ字チャネル型トランジスタをもたらしている。ゲート誘電体８４はトランジスタ９４の半導体構造の表面を覆っている。ゲート誘電体８６はフィン５８の表面を覆っている。ゲート誘電体８８はトランジスタ９８の半導体構造の表面を覆っている。トランジスタ９６は結果的に、トランジスタ９４及び９６の形成と統合されたプロセスによって製造された従来のＦｉｎＦＥＴ構造を有している。トランジスタ９４及び９６は同一のゲート層９０を共有しており、ゲート層９０は双方のゲートとして作用する。トランジスタ９８はトランジスタ９４の半分の水平活性領域を有している。これはＳＲＡＭセルとしての使用に特に都合の良い組み合わせである。

図１４は、トランジスタ９４、９６及び９８のようなトランジスタ群を用いて構築されたＳＲＡＭセル１００の回路図を示している。ＳＲＡＭセル１００は、Ｎチャネルトランジスタ１０２、１０４、１１０及び１１２と、Ｐチャネルトランジスタ１０６及び１０８とを有している。この回路構成は従来通りである。トランジスタ１０２及び１０４はプルダウントランジスタであり、トランジスタ１０６及び１０８はプルアップトランジスタであり、そしてトランジスタ１１０及び１１２はパストランジスタである。

トランジスタ１０２及び１０６は１つの記憶ノードとして共に結合されており、トランジスタ１０４及び１０８は別の１つの記憶ノードとして共に結合されている。記憶ノードを共有するトランジスタ対の各々は、インバータを形成している。ビットが保持されるＳＲＡＭセル１００の記憶部は、ラッチ構成となるように襷掛け結合された２つのインバータを有している。パストランジスタ１１０及び１１２は何れもワード線１１１に接続されており、ワード線１１１がイネーブルにされると、ビット線１１４及び１１６をＳＲＡＭセル１００の記憶部に接続する。トランジスタ１１０及び１１２は図１３のトランジスタ９８のように形成されている。トランジスタ１０６及び１０８はトランジスタ９６のように形成されている。トランジスタ１０２及び１０４はトランジスタ９４のように形成されている。

図１５は、ＳＲＡＭセル１００の一部分１２０の上面図であり、図１４の回路図に示されたように接続されたトランジスタ１０２、１０６及び１１０を示している。部分１２０は、フィン１２２、１２４及び１３０を有している。フィン１２２及び１３０は平行である。フィン１２４は、フィン１２２に接続された一端と、コンタクト領域１２８が存在するフィン１３０の端部に接続された他端とを有している。この例においては、フィンのコンタクト領域はフィンと同一の高さにあるが、幅がより広くされている。ゲート電極１３８は、図１３のゲート電極９２に似たものであり、コンタクト領域１３４とフィン１２４がフィン１２２に連結する位置との間でフィン１２２上を横切っている。このゲート電極はワード線１１１に接続されている。なお、ワード線１１１は、部分１２０より上方の相互接続層内の金属配線として走っており、図１５には図示されていない。ゲート電極１３８がフィン１２２上を横切る位置においては、フィン１２２の底部で横方向半導体層１４２がフィン１２２から横に延在している。横方向半導体層１４２は、図１３においてフィン６０に隣接している横方向半導体層５４に似たものである。故に、フィン１２２、ゲート電極１３８、及び横方向半導体層１４２は、トランジスタ９８のようにトランジスタ１１０を形成するために使用されている。コンタクト領域１３４は、図１４に示されたビット線１１４にコンタクトをとるために使用される。ビット線１１４は、部分１２０より上方の相互接続層内の金属配線として走っており、図１５には図示されていない。

同様に、トランジスタ１０２及び１０６は、それぞれ、トランジスタ９４及び９６の型を実現するように構築されている。フィン１２４より下側の領域内のフィン１２２は、その両側に横方向半導体層１４２を有している。他方で、フィン１３０はそれに隣接する横方向半導体層１４２を有していない。ゲート電極１４０は、図１３のゲート電極９０に似たものであり、フィン１３０及び１２２上を横切っている。ゲート電極１４０はフィン１２４とコンタクト領域１３６との間の位置でフィン１２２上を横切っており、故に、フィン１２２の両側の横方向半導体層１４２上を横切っている。ゲート電極１４０はコンタクト領域１２８とコンタクト領域１３２との間でフィン１３０上を横切っている。フィン１２２及びその両側の横方向半導体層１４２の上を横切るゲート電極１４０は、図１３のトランジスタ９４のようなトランジスタ構造をもたらしている。横方向半導体層を有していないフィン１３０上を横切るゲート電極１４０は、図１３のトランジスタ９６のようなトランジスタ構造をもたらしている。コンタクト領域１３６は、接地電位にコンタクトをとるために使用される。コンタクト領域１３２は、正の電源電圧ＶＤＤにコンタクトをとるために使用される。コンタクト領域１２８は、トランジスタ１０４及び１０８のゲートにコンタクトをとるために使用される。フィン１２４は、トランジスタ１０２のドレインとトランジスタ１０６のドレインとの間の接点を提供している。故に、部分１２０は図１４のトランジスタ１０２、１０６及び１１０の回路接続を効率的に実現している。さらに、このレイアウトは、部分１２０の対称表現を用いることにより、ＳＲＡＭのレイアウトを形成するように広げられることができる。

部分１２０は、追加のフィンを使用することを必要とせずに更なる電流駆動を達成するための、図１３の３つの型のトランジスタの一使用例である。部分１２０の例においては、Ｎチャネル型のパストランジスタ１１０及び１１２は、フィンの一方側のみに横方向半導体層を付加することにより、単なる単一フィンのトランジスタより電流駆動が増大されている。一般に、プルダウントランジスタ１０２及び１０４はパストランジスタより大きい電流駆動を有することが望ましいと考えられる。パストランジスタがプルダウントランジスタと比較して一段と小さい電流駆動を有していればよい場合、横方向半導体層は除去されることができる。同様に、Ｐチャネル型のプルアップトランジスタが一段と大きい電流駆動を必要とする場合、横方向半導体層はＰチャネルフィンの片側あるいは更には両側に付加されることができる。図１３の３つの型のトランジスタは、故に、ＳＲＡＭセルを構成する３種類のトランジスタ（プルダウン、プルアップ及びパス）の電流駆動を調整する上での柔軟性をもたらし、それらの電流駆動の所望の比が実現される。図１３の３つの型のトランジスタの柔軟性は、フィン群を並列に配置する必要性を軽減し得るが、例え電流駆動要求が非常に高くて複数のフィンを必要とする場合であっても、図１３の３つの型のトランジスタは、追加される必要があるフィン数を削減するために、且つ／或いは理想の比に一層近い電流駆動比を実現するために、複数のフィンを要するトランジスタと併せて使用されることができる。

ここで説明のために選定された実施形態へのその他様々な変形及び変更が、当業者によって容易に想到されるであろう。例えば、特有の利点がＳＲＡＭセルに関して示されたが、その他の種類の回路も利益を受け得る。このような変更及び変形は、本発明の範囲を逸脱しない限りにおいて、添付の特許請求の範囲の公正な解釈によってのみ判断される本発明の範囲に含まれるものである。

本発明の一実施形態に従ったプロセスの一段階における半導体デバイスを示す断面図である。 図１に示された段階に続くプロセスの一段階における半導体デバイスを示す断面図である。 図２に示された段階に続くプロセスの一段階における半導体デバイスを示す断面図である。 図３に示された段階に続くプロセスの一段階における半導体デバイスを示す断面図である。 図４に示された段階に続くプロセスの一段階における半導体デバイスを示す断面図である。 図５に示された段階に続くプロセスの一段階における半導体デバイスを示す断面図である。 図６の半導体デバイスを示す上面図である。 本発明の代替的な一実施形態に従ったプロセスの一段階における半導体デバイス構造を示す断面図である。 プロセスの一後続段階における図８の半導体デバイス構造を示す断面図である。 プロセスの一後続段階における図９の半導体デバイス構造を示す断面図である。 プロセスの一後続段階における図１０の半導体デバイス構造を示す断面図である。 プロセスの一後続段階における図１１の半導体デバイス構造を示す断面図である。 プロセスの一後続段階における半導体デバイス構造を示す断面図である。 製造する上で図８−１３のプロセスが有用である６トランジスタＳＲＡＭセルを示す回路図である。 製造する上で図８−１３のプロセスが有用である図１４の６トランジスタＳＲＡＭセルの一部を示す上面図である。

Claims (10)

1. プルダウントランジスタ、プルアップトランジスタ及びパスゲートトランジスタを有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを製造する方法であって：
   前記プルダウントランジスタ、前記プルアップトランジスタ及び前記パスゲートトランジスタを形成する形成工程を有し、
   前記プルダウントランジスタは、縦型活性領域と、該縦型活性領域の両側に延在する水平活性領域とを有し；
   前記プルアップトランジスタは、縦型活性領域を有するが水平活性領域を有さず；
   前記パスゲートトランジスタは、縦型活性領域と、該縦型活性領域の片側のみに延在する水平活性領域とを有し、且つ
   各縦型活性領域及び各水平活性領域がチャネル領域を含む、
   方法。
2. 前記プルアップトランジスタはＰチャネルトランジスタである、請求項１に記載の方法。
3. 前記プルダウントランジスタ及び前記プルアップトランジスタは共通のゲート電極を共有している、請求項２に記載の方法。
4. 前記形成工程は、前記プルダウントランジスタの前記縦型活性領域の側壁上の第１の側壁スペーサ、前記プルアップトランジスタの前記縦型活性領域の側壁上の第２の側壁スペーサ、及び前記パスゲートトランジスタの前記縦型活性領域の側壁上の第３の側壁スペーサを形成する工程を含む、請求項１に記載の方法。
5. 前記形成工程は更に、前記第２の側壁スペーサをマスクせずに、前記第１の側壁スペーサと前記第３の側壁スペーサの一部とをマスクする工程を含む、請求項４に記載の方法。
6. 前記形成工程は更に、前記マスクする工程の後に、前記第２の側壁スペーサ、前記プルアップトランジスタに対応する水平活性領域、前記第３の側壁スペーサのマスクされていない部分、及び前記パスゲートトランジスタに対応する水平活性領域の一部をエッチングする工程を有する請求項５に記載の方法。
7. 縦型活性領域と、該縦型活性領域の両側に延在する水平活性領域と、を有するプルダウントランジスタ；
   縦型活性領域を有するが水平活性領域を有しないプルアップトランジスタ；及び
   縦型活性領域と、該縦型活性領域の片側のみに延在する水平活性領域と、を有するパスゲートトランジスタ；
   を有し、
   各縦型活性領域及び各水平活性領域がチャネル領域を含む、
   ＳＲＡＭビットセル。
8. 前記プルダウントランジスタのドレイン領域と前記プルアップトランジスタのドレイン領域とは、連続的なシリコン領域を用いて接続されており、前記連続的なシリコン領域は、前記プルダウントランジスタの前記水平活性領域及び前記縦型活性領域を、前記プルアップトランジスタの前記縦型活性領域に接続している、前記請求項７に記載のＳＲＡＭビットセル。
9. 前記プルダウントランジスタ及び前記プルアップトランジスタは共通のゲート電極を共有している、請求項７に記載のＳＲＡＭビットセル。
10. 前記プルアップトランジスタはＰチャネルトランジスタである、請求項７に記載のＳＲＡＭビットセル。

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