JP5286438B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関し、特に詳しくはフリンジフィールドスイッチングモードの液晶表示装置に関する。

インプレーンスイッチング（In-Plane Switching：ＩＰＳ）モードの液晶表示装置は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式である。ＩＰＳモードは、ＴＮ（Twisted Nematic）モードと比較して視野角特性に優れており、高画質化への要求を満足することが可能な表示方式であると考えられている。

ＩＰＳモードの液晶表示装置では、画素電極と対向電極とを金属膜により形成し、同一の基板上に対向配置する構成が一般的である。このような構造の液晶表示装置は、通常のＴＮモードと比べて画素開口率を大きくすることが困難であり、そのため光利用効率が低いという欠点がある。

ＩＰＳモードの液晶表示装置における開口率及び透過率を改善するために、フリンジフィールドスイッチング（Fringe Field Switching：ＦＦＳ）モードが提案されている（例えば、特許文献１、２）。ＦＦＳモードの液晶表示装置は、対向する基板間に狭持された液晶に斜め電界（フリンジ電界）を印加して表示を行う表示方式である。ＦＦＳモードの液晶表示装置では、画素電極と対向電極とを透明導電膜により形成しているため、ＩＰＳモードより開口率及び透過率が向上することになる。また、ＦＦＳモードの液晶表示装置では、これら透明導電膜間によって保持容量が形成されるため、保持容量形成部による透過率ロスがない。

特開２００１−２３５７６３号公報 特開２００２−１８２２３０号公報

従来のＦＦＳモードの液晶表示装置では、上層に設けられたスリットを有する画素電極と、絶縁膜を介して下層に設けられた対向電極との間に発生するフリンジ電界で液晶を駆動する構成となっている。このとき、画素電極は、ソース配線との寄生容量を小さくするため、各画素内においてソース配線と重複しないよう離間して設けられている。すなわち、ソース配線から一定の距離離れて画素電極が形成されている。ソース配線と画素電極との間の寄生容量を小さくすることで、表示品位の劣化を防止できる。

しかしながら、この構成では、ソース配線に電圧が印加された状態においては、その電圧によって電界が発生し、ソース配線近傍の比較的広い範囲における液晶の配向状態を変えてしまう。従来のＦＦＳモードの液晶表示装置では、対向電極は、ソース配線よりも下層に形成されているので、ソース配線からの電界を遮蔽することができない。その結果、ソース配線近傍に光漏れが発生していた。このソース配線近傍の漏れ光を遮光するために、従来のＦＦＳモードの液晶表示装置では、ソース配線、及びソース配線近傍を覆うブラックマトリクスを対向基板側に形成している。このブラックマトリクスは、ソース配線、及びソース配線近傍の比較的広い範囲と重複するように形成されている。そのため、ソース配線近傍では、表示に寄与しない無効領域（非透過領域）が大きくなり、開口率が低下してしまうといった問題がある。

本発明は、上記のような問題点を解決するためになされたものであり、開口率を向上することができる広視野角の液晶表示装置を提供することを目的とする。

本発明の一態様にかかる液晶表示装置は、基板上に薄膜トランジスタが形成された液晶表示装置であって、前記薄膜トランジスタのゲート電極と電気的に接続されたゲート配線と、前記ゲート配線を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース電極と電気的に接続されたソース配線と、前記ソース配線を覆う層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールを介して、前記薄膜トランジスタのドレイン電極と電気的に接続する櫛歯形状又はスリット形状の画素電極と、前記画素電極の下に絶縁膜を介して対向配置され、前記画素電極との間で斜め電界を発生させる第１の対向電極と、前記画素電極と同じ層によって、前記ソース配線に沿う方向と前記ゲート配線に沿う方向とに形成されて格子形状をなして前記ソース配線と一定の領域において重なり合うよう形成され、前記画素電極との間で横電界を発生させる第２の対向電極と、を備えるものである。

本発明によれば、開口率を向上することができる広視野角の液晶表示装置を提供することができる。

液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。 実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。 図３は、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の画素構成を示した平面図である。 図５は、実施の形態２に係るＴＦＴアレイ基板の画素構成を示した断面図である。 実施の形態２の別の実施例に係るＴＦＴアレイ基板の画素構成を示した断面図である。

実施の形態１．
始めに、図１を用いて、本実施の形態に係る液晶表示装置について説明する。図１は、液晶表示装置に用いられる薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイ基板の構成を示す正面図である。本実施の形態に係る液晶表示装置は、ＴＦＴアレイ基板に画素電極と対向電極とが形成された液晶表示装置である。この液晶表示装置の全体構成については、以下に述べる第１及び第２の実施形態で共通である。

本実施の形態に係る液晶表示装置は、基板１０を有している。基板１０は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１０には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１０では、画素４７がマトリクス状に配列される。

基板１０の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１０の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１０の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。

外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。

画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。画素電極と対向電極との間には、表示電圧に応じたフリンジ電界及び横（水平)電界が生じる。なお、基板１０の表面には、配向膜（図示せず）が形成されている。画素４７の詳細な構成については、後述する。

更に、基板１０には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、及び配向膜等が形成されている。基板１０と対向基板との間には液晶層が狭持される。即ち、基板１０と対向基板との間には液晶が導入されている。更に、基板１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間のフリンジ電界と横（水平）電界とによって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。

偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。

続いて、本実施の形態に係る液晶表示装置の画素構成について、図２及び図３を用いて説明する。図２は、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。図３は、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した断面図である。図２はＴＦＴアレイ基板の画素４７の１つを示している。図３（ａ）は図２のIIIA−IIIA断面図であり、図３（ｂ）は図２のIIIB−IIIB断面図である。ここでは、チャネルエッチ型のＴＦＴ５０が形成されている場合について例示的に説明をする。

図２及び図３において、ガラス等の透明な絶縁性の基板１０上に、その一部がゲート電極１を構成するゲート配線４３が形成されている。よって、ゲート配線４３は、ＴＦＴ５０のゲート電極１と電気的に接続されている。ゲート配線４３は、基板１０上において一方向に直線的に延在するように配設されている。また、基板１０上には、複数の共通配線２が、ゲート配線４３と同じ層によって形成されている。共通配線２は、隣接するゲート配線４３間に配置されている。複数の共通配線２は平行に設けられている。共通配線２とゲート配線４３は互いに略平行となるように配設されている。ゲート電極１、ゲート配線４３、及び共通配線２は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜によって形成されている。

ゲート電極１、ゲート配線４３、及び共通配線２の上に、第１の対向電極８が形成されている。第１の対向電極８は、画素４７の略全体に形成される。そして、第１の対向電極８は、各画素４７において、その一部が共通配線２に重なるように形成されている。第１の対向電極８と共通配線２とは、直接接触して形成され、電気的に接続する。よって、第１の対向電極８は、共通配線２を介して隣接する画素４７間で電気的に接続している。第１の対向電極は、ＩＴＯ等の透明導電膜によって形成されている。このように、第１の対向電極８は、共通配線２の上に直接形成され、第１の対向電極８の一部が共通配線２に直接接続されている。

これらゲート電極１、ゲート配線４３、共通配線２、及び第１の対向電極８を覆うように、第１の絶縁膜であるゲート絶縁膜１１が設けられている。ゲート絶縁膜１１は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。なお、ピンホール等の膜欠損発生による短絡を防止するため、ゲート絶縁膜１１は、複数の層によって形成された積層構造であることが好ましい。

そして、ＴＦＴ５０の形成領域では、ゲート絶縁膜１１を介してゲート電極１の対面に半導体層３が設けられている。ここでは、半導体層３はゲート配線４３と重なるようゲート絶縁膜１１の上に形成され、この半導体層３と重複する領域のゲート配線４３がゲート電極１となる。半導体層３は、例えば、非晶質シリコン、多結晶ポリシリコン等により形成されている。

また、半導体層３上の両端に、導電性不純物がドーピングされたオーミックコンタクト膜４がそれぞれ形成されている。オーミックコンタクト膜４に対応する半導体層３の領域は、ソース・ドレイン領域となる。具体的には、図３（ａ）中の左側のオーミックコンタクト膜４に対応する半導体層３の領域がソース領域となる。そして、図３（ａ）中の右側のオーミックコンタクト膜４に対応する半導体層３の領域がドレイン領域となる。このように、半導体層３の両端にはソース・ドレイン領域が形成されている。そして、半導体層３のソース・ドレイン領域に挟まれた領域がチャネル領域となる。半導体層３のチャネル領域上には、オーミックコンタクト膜４は形成されていない。オーミックコンタクト膜４は、例えば、リン（Ｐ）等の不純物が高濃度にドーピングされた、ｎ型非晶質シリコンやｎ型多結晶シリコンなどにより形成されている。

オーミックコンタクト膜４の上に、ソース電極５及びドレイン電極６が形成されている。具体的には、ソース領域側のオーミックコンタクト膜４上に、ソース電極５が形成されている。そして、ドレイン領域側のオーミックコンタクト膜４の上に、ドレイン電極６が形成されている。このように、チャネルエッチ型のＴＦＴ５０が構成されている。そして、ソース電極５及びドレイン電極６は、半導体層３のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極５及びドレイン電極６は、オーミックコンタクト膜４と同様、半導体層３のチャネル領域上には形成されない。

ソース電極５は、半導体層３のチャネル領域の外側へ延在し、ソース配線４４と繋がっている。よって、ソース配線４４は、ＴＦＴ５０のソース電極５と電気的に接続されている。ソース配線４４は、ゲート絶縁膜１１上に形成され、基板１０上においてゲート配線４３と交差する方向に直線的に延在するように配設されている。したがって、ソース配線４４は、ゲート配線４３との交差部において分岐してからゲート配線４３に沿って延在し、ソース電極５となる。

一方、ドレイン電極６は、半導体層３のチャネル領域の外側へ延在し、ＴＦＴ５０の外側へと延在する延在部を有している。ソース電極５、ドレイン電極６、及びソース配線４４は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜によって形成されている。

これらソース電極５、ドレイン電極６、及びソース配線４４を覆うように、第２の絶縁膜である層間絶縁膜１２が設けられている。層間絶縁膜１２は、窒化シリコン、酸化シリコン等の無機絶縁膜により形成されている。そして、層間絶縁膜１２を貫通するコンタクトホール１３がドレイン電極６上に形成されている。ここでは、層間絶縁膜１２には、ドレイン電極６の延在部に到達するコンタクトホール１３が設けられている。

そして、層間絶縁膜１２の上には、コンタクトホール１３を介してドレイン電極６と接続する画素電極７が形成されている。画素電極７は、画素４７ごとに、櫛歯形状に形成されている。そして、画素電極７は、層間絶縁膜１２及びゲート絶縁膜１１を介して第１の対向電極８と対向配置されている。すなわち、櫛歯形状の画素電極７は、第１の対向電極８との間で斜め電界（フリンジ電界）を発生させる。

また、層間絶縁膜１２の上には、画素電極７と同じ層によって、第２の対向電極９が形成されている。画素電極７及び第２の対向電極９は、ＩＴＯ等の透明導電膜によって形成され。第２の対向電極９は、ソース配線４４と一定の領域において重なり合うように形成され、ソース配線４４を覆っている。

具体的には、図２及び図３（ｂ）に示すように、層間絶縁膜１２を介してソース配線４４の対面には、ソース配線４４より幅の広い第２の対向電極９が配設されている。第２の対向電極９は、画素部のソース配線４４の大部分を覆っている。すなわち、ソース配線４４のうち、ゲート配線４３及び共通配線２と交差する部分を除く領域の大部分が、第２の対向電極９と重なり合う。ソース配線４４を覆う部分の第２の対向電極９は、ソース配線４４の両側からはみ出ている。そして、第２の対向電極９は、ソース配線４４に沿って複数の画素４７に延在する。従って、表示領域４１内には、複数の第２の対向電極９が平行に設けられている。第２の対向電極９は、額縁領域４２において第１の対向電極８と電気的に接続している。そして、第２の対向電極９と第１の対向電極８とには、共通電位が供給される。

このような構成により、ソース配線４４から発生する電界が第２の対向電極９によって遮られるため、液晶まで及ばず、液晶の配向状態の変化を低減することができる。従って、ソース配線４４が発生する電界による光漏れが大幅に抑制されるため、対向電極側には、ソース配線４４を覆うように広い範囲でブラックマトリクスを形成する必要がない。よって、ソース配線４４近傍の比透過領域を小さくすることができ、開口率が向上する。このとき、ソース配線４４を覆う部分の第２の対向電極９の幅は、ソース配線４４より片側２μｍ以上幅広に形成されていることが好ましい。これにより、ソース配線４４の電界を効果的に遮蔽できる。

また、このように構成された第２の対向電極９は、隣接する画素電極７との間に横電界を発生させる。これにより、ソース配線４４近傍の液晶を駆動させることができる。すなわち、斜め電界の及ばない領域の液晶が、横電界によって駆動されることになる。従って、ソース配線４４周辺の液晶を確実に表示に寄与させることができるため、開口率を実質的に向上することが可能となる。

このように、本実施の形態は、画素電極７と第１の対向電極８との間ではＦＦＳモードの動作となり、画素電極７と第２の対向電極９との間ではＩＰＳモードの動作となる。すなわち、図３（ｂ）に示すように、画素電極７と第１の対向電極８との間には、斜め電界Ｅが生じ、画素電極７と第２の対向電極９との間には、横電界Ｅが生じる。従って、本実施の形態の液晶表示装置は、画素のメイン動作がＦＦＳモードで、ソース配線４４近傍ではＩＰＳモードにより動作するハイブリッド構成となる。

なお、本実施の形態では、図２に示すように、第２の対向電極９が格子状に形成されている。すなわち、第２の対向電極９は、ソース配線４４に沿う方向と、ゲート配線４３に沿う方向とに形成されて、格子状になっている。ソース配線４４に沿う方向の第２の対向電極９は、前述したように、一定の領域においてソース配線４４を覆うように設けられている。ゲート配線４３に沿う方向の第２の対向電極９は、画素電極７の櫛歯の先端とゲート配線４３との間に設けられている。ここでは、共通配線２と重複するように第２の対向電極９が形成されている。従って、画素電極７の櫛歯の先端側と第２の対向電極９との間にも横電界が発生する。このように、１つの画素４７内において、第２の対向電極９とゲート配線４３とによって囲まれる領域内に、画素電極７が配設される。これにより、画素４７の中央領域の液晶とともに、画素４７の周辺領域の液晶が効果的に駆動され、開口率を実質的に向上できる。

続いて、本実施の形態における液晶表示装置の製造方法について説明する。まず初めに、ガラス等の透明な絶縁性の基板１０上全面に、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜を成膜する。例えば、スパッタ法や蒸着法などを用いて基板１０全面に成膜する。その後、レジストを塗布して、塗布したレジストをフォトマスク上から露光し、レジストを感光させる。次に、感光させたレジストを現像して、レジストをパターニングする。以後、これら一連の工程を写真製版と呼ぶ。その後、このレジストパターンをマスクとしてエッチングし、フォトレジストパターンを除去する。以後、このような工程を微細加工技術と呼ぶ。これにより、ゲート電極１、ゲート配線４３、及び共通配線２がパターニングされる。

続いて、ゲート電極１、ゲート配線４３、及び共通配線２を覆うように、ＩＴＯ等の透明導電膜をスパッタ法や蒸着法等により基板１０全面に成膜する。そして、写真製版及び微細加工技術により、この透明導電膜をパターニングする。これにより、画素４７となる領域内の大部分に透明導電膜からなる第１の対向電極８が形成される。ここでは、第１の対向電極８の一部が共通配線２とオーバーラップするように形成する。

次に、ゲート電極１、ゲート配線４３、共通配線２、及び第１の対向電極８を覆うように、ゲート絶縁膜１１となる第１の絶縁膜、半導体層３となる材料、及びオーミックコンタクト膜４となる材料をこの順に成膜する。例えば、プラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤなどを用いて、これらを基板１０全面に成膜する。ゲート絶縁膜１１として、窒化シリコン、酸化シリコン等を用いることができる。なお、ゲート絶縁膜１１は、ピンホール等の膜欠陥発生による短絡を防止するため、複数回に分けて成膜することが好ましい。

半導体層３となる材料には、非晶質シリコン、多結晶ポリシリコンなどを用いることができる。また、オーミックコンタクト膜４となる材料には、リン（Ｐ）等の不純物を高濃度に添加したｎ型非晶質シリコンやｎ型多結晶シリコンなどを用いることができる。その後、写真製版及び微細加工技術により、半導体層３となる膜、及びオーミックコンタクト膜４となる膜を、ゲート電極１上に島状にパターニングする。

次に、これらの上から、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜を基板１０全面に成膜する。例えば、スパッタ法や蒸着法など用いて成膜する。その後、写真製版及び微細加工技術によりパターニングして、ソース電極５、ドレイン電極６、及びソース配線４４を形成する。

その後、ソース電極５及びドレイン電極６をマスクとして、オーミックコンタクト膜４となる膜をエッチングする。すなわち、島状にパターニングされたオーミックコンタクト膜４のうち、ソース電極５又はドレイン電極６に覆われずに露出した部分をエッチングにより除去する。これにより、ソース電極５とドレイン電極６との間にチャネル領域が設けられた半導体層３及びオーミックコンタクト膜４が形成される。なお、上記説明では、ソース電極５及びドレイン電極６をマスクとしてエッチングを行ったが、ソース電極５及びドレイン電極６をパターニングする際に用いたレジストパターンをマスクとして、オーミックコンタクト膜４のエッチングを行ってもよい。その場合は、ソース電極５及びドレイン電極６上のレジストパターンを除去する前に、オーミックコンタクト膜４のエッチングを行う。

続いて、これらの上に、層間絶縁膜１２となる第２の絶縁膜を成膜する。例えば、層間絶縁膜１２として窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法などを用いて基板１０全面に成膜する。これにより、半導体層３のチャネル領域が層間絶縁膜１２に覆われる。そして、写真製版及び微細加工技術により、層間絶縁膜１２をパターニングしてドレイン電極６上にコンタクトホール１３を形成する。これにより、ドレイン電極６上の層間絶縁膜１２が除去され、ドレイン電極６の一部が露出する。なお、コンタクトホール１３を形成する際、同時に、額縁領域４２では、共通配線２と、後述する工程で形成される第２の対向電極９とを電気的に接続するためのコンタクトホール（不図示）を形成する。また、額縁領域４２には、走査信号駆動回路４５又は表示信号駆動回路４６と接続するための端子（不図示）がゲート配線４３又はソース配線４４と同じ層によって形成されているため、これら端子に到達するコンタクトホールを層間絶縁膜１２及びゲート絶縁膜１１に形成する。

次に、層間絶縁膜１２の上に、ＩＴＯ等の透明導電膜をスパッタ法等により基板１０全面に成膜する。そして、写真製版及び微細加工技術により、この透明導電膜をパターニングする。これにより、コンタクトホール１３を介してドレイン電極６と接続する画素電極７が形成される。画素電極７は、第１の対向電極８との間で斜め電界を発生させるため、櫛歯形状に形成される。また、第２の対向電極９が、画素電極７とは離間されたパターンとしてソース配線４４の大部分を覆うようにして格子状に形成される。なお、第２の対向電極９は、第１の対向電極８と電気的に導通するため、額縁領域４２においてコンタクトホールを介して共通配線２と接続するように形成される。また、額縁領域４２では、コンタクトホールを介してゲート端子と接続するゲート端子パッドが、画素電極７及び第２の対向電極９と同じ透明導電膜によって形成される。同様に、コンタクトホールを介してソース端子と接続するソース端子パッドが画素電極７及び第２の対向電極９と同じ透明導電膜によって形成される。以上の工程を経て、本実施の形態のＴＦＴアレイ基板が完成する。

このように作製したＴＦＴアレイ基板の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上に配向膜を同様に形成する。そして、この配向膜に対して、液晶との接触面に一方向にミクロな傷をつける配向処理（ラビング処理）を施す。次に、シール材を塗布して、ＴＦＴアレイ基板と対向基板とを貼り合せる。ＴＦＴアレイ基板と対向基板とを貼り合わせた後、真空注入法等を用い、液晶注入口から液晶を注入する。そして、液晶注入口を封止する。このようにして形成した液晶セルの両面に偏光板を貼り付けて、駆動回路を接続した後、バックライトユニットを取り付ける。このようにして、本実施の形態の液晶表示装置が完成する。

このように、本実施の形態では、ドレイン電極６と電気的に接続する櫛歯形状の画素電極７と、絶縁膜を介して画素電極７の下層に対向配置された第１の対向電極８と、一定の領域においてソース配線４４を覆う第２の対向電極９とが形成されている。これにより、第２の対向電極９は、ソース配線４４から発生する電界を遮蔽する。すなわち、ソース配線４４から発生する電界が液晶まで及ばず、ソース配線４４近傍の光漏れを大幅に抑制することができる。従って、対向基板側に、ソース配線４４近傍の広い範囲にブラックマトリクスを形成する必要がなくなり、液晶表示装置の開口率を向上することができる。

また、本実施の形態では、画素電極７、第１の対向電極８、及び第２の対向電極９の３つの電極により、液晶を駆動する構成となっている。すなわち、画素電極７は、第１の対向電極８との間で斜め電界を発生させ、第２の対向電極９との間で横電界を発生させる。これにより、画素４７の中央領域の液晶とともに、画素４７の周辺領域の液晶を効果的に駆動させることができる。従って、従来の構成では斜め電界の及ばない領域の液晶も確実に表示に寄与させることができるので、開口率をさらに向上できる。

なお、本実施の形態では、第１の対向電極８を共通配線２の上に形成する場合について例示的に説明したが、共通配線２の下に形成してもよい。すなわち、第１の対向電極８は、その一部が共通配線２に直接重なるよう共通配線２の下に直接形成されていてもよい。この場合、ゲート電極１、ゲート配線４３、及び共通配線２を形成する前に、第１の対向電極８を形成する。また、画素電極７の形状は、櫛歯形状に限らず、スリット形状であってもよい。すなわち、画素電極７には、第１の対向電極８との間にフリンジ電界を発生させるためのスリットが設けられていてもよい。

実施の形態２．
本実施の形態に係る液晶表示装置の画素構成について、図４及び図５を用いて説明する。本実施の形態にかかる液晶表示装置の基本的構成は、実施の形態１と同様であるため、同様の内容については、説明を省略する。本実施の形態では、ＴＦＴアレイ基板の画素構成が実施の形態１と異なっている。図４は、実施の形態２に係るＴＦＴアレイ基板の画素構成を示した平面図である。図５は、実施の形態２に係るＴＦＴアレイ基板の画素構成を示した断面図である。図４はＴＦＴアレイ基板の画素４７の１つを示している。図５（ａ）は図４のVA−VA断面図であり、図５（ｂ）は図４のVB−VB断面図である。

図４（ａ）に示すように、本実施の形態では、ゲート絶縁膜１１が第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとを含んでいる。すなわち、ゲート絶縁膜１１の下層側に第１ゲート絶縁膜１１ａ、上層側に第２ゲート絶縁膜１１ｂがそれぞれ配置されている。ゲート絶縁膜１１は、第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとが積層された積層構造を有している。そして、第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの間に、第１の対向電極８が形成される。

すなわち、基板１０上に形成されたゲート電極１及びゲート配線４３を覆うように、第１ゲート絶縁膜１１ａが設けられている。そして、第１ゲート絶縁膜１１ａの上には、第１の対向電極８が形成されている。本実施の形態では、第１の対向電極８は、少なくともソース配線４４の一部を跨ぐように形成されており、ソース配線４４を挟んで隣接する画素の第１の対向電極８と繋がっている。また、第１の対向電極８は、少なくともゲート配線４３の一部を跨ぐように形成されており、ゲート配線４３を挟んで隣接する画素の第１の対向電極８と繋がっている。すなわち、第１の対向電極８は、ゲート配線４３の少なくとも一部、及びソース配線４４の少なくとも一部と交差し、隣接する画素の第１の対向電極８と繋がっている。よって、隣接する画素間の第１の対向電極８が一体的に形成され、表示領域４１内の第１の対向電極８が平面的に繋がっている。そして、第１の対向電極８を覆うように、第２ゲート絶縁膜１１ｂが形成される。

第１ゲート絶縁膜１１ａ及び第２ゲート絶縁膜１１ｂは、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。なお、本実施の形態の画素電極７は、層間絶縁膜１２及び第２ゲート絶縁膜１１ｂを介して第１の対向電極８と対向配置されていて、実施の形態１と同様これらの間で斜め電界（フリンジ電界）が発生する。それ以外の構成については実施の形態１と同様であるため、説明を省略する。

このような構成のＴＦＴアレイ基板は、基板１０上にゲート電極１及びゲート配線４３を形成した後、これらを覆うように第１ゲート絶縁膜１１ａを基板１０全面に形成する。そして、第１ゲート絶縁膜１１ａの上に、第１の対向電極８を隣接する画素間でつながるように一体的に形成する。次に、第１の対向電極８を覆うように、第２ゲート絶縁膜１１ｂを基板１０全面に形成する。これにより、第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの２層の絶縁膜が積層されたゲート絶縁膜１１が形成される。以降の工程については、実施の形態１と同様であるため、説明を省略する。なお、層間絶縁膜１２にコンタクトホール１３を形成する際、本実施の形態では、同時に、第１の対向電極８と第２の対向電極９とを接続するためのコンタクトホールを額縁領域４２に形成する。そして、このコンタクトホールを介して第１の対向電極８と接続するよう、第２の対向電極９を形成すればよい。

このように、本実施の形態では、ゲート絶縁膜１１を第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの積層膜とし、これらの間に第１の対向電極８が形成された構成となっている。従って、第１の対向電極８は、図５（ａ）に示すように、ゲート配線４３と第１ゲート絶縁膜１１ａを介して配設されることとなる。また、図５（ｂ）に示すように、第１の対向電極８は、ソース配線４４と第２ゲート絶縁膜１１ｂを介して配設されている。すなわち、第１の対向電極８は、ソース配線４４及びゲート配線４３と絶縁膜を介して異なる層に形成されている。そのため、第１の対向電極８をソース配線４４及びゲート配線４３と重複して形成しても、ソース配線４４及びゲート配線４３と電気的に絶縁を保つことができる。これにより、第１の対向電極を上述のように表示領域４１全体でメッシュ状に繋がった構成とすることができる。すなわち、表示領域４１内の全画素４７の第１の対向電極８が一体的に形成され、電気的に接続する。このような構成の第１の対向電極８は十分低い抵抗の電極となる。従って、図２の実施の形態１に示した各画素４７の第１の対向電極８に共通電位を供給するための共通配線２が不要となる。よって、非透過の共通配線２を形成する必要がなくなり、開口率をさらに向上することができる。

上記説明では、第１の対向電極８を隣接する画素４７間でつなげるため、第１の対向電極８を第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの間に形成したが、この構成に限られるものではない。第１の対向電極８が、画素電極７との間で斜め電界を発生でき、ソース配線４４及びゲート配線４３と絶縁できる構成であれば、適宜構成を変更することができる。例えば、図６のように、ゲート電極１及びゲート配線４３の下に、絶縁膜を介して第１の対向電極８を設けてもよい。図６は、本実施の形態２の別の実施例に係るＴＦＴアレイ基板の画素構成を示した断面図である。図６（ａ）は図４のVA−VA断面に相当する断面図であり、図６（ｂ）は図４のVB−VB断面に相当する断面図である。

図６では、基板１０上に形成された第１の対向電極８を覆うように下層絶縁膜１４が設けられている。ゲート電極１及びゲート配線４３は、この下層絶縁膜１４の上に形成されている。下層絶縁膜１４は、窒化シリコン、酸化シリコン等の絶縁膜が用いられる。そして、ゲート電極１及びゲート配線４３を覆うように、ゲート絶縁膜１１が配設されている。なお、画素電極７は、層間絶縁膜１２、ゲート絶縁膜１１、及び下層絶縁膜１４を介して第１の対向電極８と対向配置されていて、実施の形態１と同様これらの間で斜め電界（フリンジ電界）が発生する。すなわち、この例では、下層絶縁膜１４が第１の絶縁膜、ゲート絶縁膜１１が第２の絶縁膜、層間絶縁膜１２が第３の絶縁膜となる。それ以外の構成については実施の形態１と同様であるため、説明を省略する。この場合、ゲート電極１及びゲート配線４３の形成工程の前に、第１の対向電極８と下層絶縁膜１４の形成工程を追加して行えばよい。すなわち、基板１０上に、第１の対向電極８を形成した後、下層絶縁膜１４を基板１０全面に形成する。その後、ゲート電極１及びゲート配線４３を形成して、ゲート絶縁膜１１を基板１０全面に形成する。以降の工程は、実施の形態１と同様である。

なお、実施の形態１、２では、チャネルエッチ型のＴＦＴ５０が形成された液晶表示装置について説明したが、トップゲート型など他のＴＦＴ５０が設けられていてもよい。

以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。

１ ゲート電極、２ 共通配線、３ 半導体層、４ オーミックコンタクト膜、
５ ソース電極、６ ドレイン電極、７ 画素電極、
８ 第１の対向電極、９ 第２の対向電極、１０ 基板、
１１ ゲート絶縁膜、１１ａ 第１ゲート絶縁膜、１１ｂ 第２ゲート絶縁膜、
１２ 層間絶縁膜、１３ コンタクトホール、１４ 下層絶縁膜、
４１ 表示領域、４２ 額縁領域、４３ ゲート配線、４４ ソース配線、
４５ 走査信号駆動回路、４６ 表示信号駆動回路、４７ 画素、
５０ ＴＦＴ

Claims (7)

1. 基板上に薄膜トランジスタが形成された液晶表示装置であって、
   前記薄膜トランジスタのゲート電極と電気的に接続されたゲート配線と、
   前記ゲート配線を覆うゲート絶縁膜と、
   前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース電極と電気的に接続されたソース配線と、
   前記ソース配線を覆う層間絶縁膜と、
   前記層間絶縁膜を貫通するコンタクトホールを介して、前記薄膜トランジスタのドレイン電極と電気的に接続する櫛歯形状又はスリット形状の画素電極と、
   前記画素電極の下に絶縁膜を介して対向配置され、前記画素電極との間で斜め電界を発生させる第１の対向電極と、
   前記画素電極と同じ層によって、前記ソース配線に沿う方向と前記ゲート配線に沿う方向とに形成されて格子形状をなして前記ソース配線と一定の領域において重なり合うよう形成され、前記画素電極との間で横電界を発生させる第２の対向電極と、を備える液晶表示装置。
2. 前記ゲート配線と同じ層によって形成された共通配線をさらに備え、
   前記第１の対向電極は、前記共通配線の上又は下に直接形成され、前記第１の対向電極の一部が前記共通配線に直接重なっている請求項１に記載の液晶表示装置。
3. 前記第１の対向電極は、前記ゲート配線及び前記ソース配線と絶縁膜を介して異なる層に形成され、前記ゲート配線の少なくとも一部、及び前記ソース配線の少なくとも一部と交差して、隣接する画素の前記第１の対向電極と繋がっている請求項１に記載の液晶表示装置。
4. 前記ゲート絶縁膜は、
   前記ゲート配線側に形成された第１ゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された第２ゲート絶縁膜と、を有し、
   前記第１の対向電極は、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との間に形成されている請求項３に記載の液晶表示装置。
5. 前記ゲート配線の下に形成された下層絶縁膜をさらに備え、
   前記第１の対向電極は、前記下層絶縁膜の下に形成されている請求項３に記載の液晶表示装置。
6. 前記画素電極、前記第１の対向電極、及び前記第２の対向電極は、透明導電膜によって形成されている請求項１乃至５のいずれか１項に記載の液晶表示装置。
7. 前記第１の対向電極は、前記ゲート配線と前記ソース配線とで囲まれた領域である画素の略全体に形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置。