JP5286957B2

JP5286957B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP5286957B2
Application number: JP2008156988A
Authority: JP
Inventors: 譲二吉武
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-06-16
Filing date: 2008-06-16
Publication date: 2013-09-11
Anticipated expiration: 2028-06-16
Also published as: JP2009302398A

Description

本発明は、半導体チップ等を内蔵するパッケージが多層に積層された構造体からなる半導体装置に関する。 The present invention relates to a semiconductor device having a structure in which a package containing a semiconductor chip or the like is laminated in multiple layers.

近年、半導体チップ等を内蔵するパッケージの高密度実装化が進み、パッケージの実装構造が複雑になってきている。そのなかで、パッケージを多層に積み重ねたパッケージオンパッケージ（ＰａｃｋａｇｅｏｎＰａｃｋａｇｅ、以下ＰｏＰという）構造の半導体装置が知られている（例えば、特許文献１を参照）。 In recent years, packages with a built-in semiconductor chip or the like have been mounted with high density, and the package mounting structure has become complicated. Among them, a semiconductor device having a package on package (hereinafter referred to as PoP) structure in which packages are stacked in multiple layers is known (see, for example, Patent Document 1).

図６は、ＰｏＰ構造の半導体装置５０の説明図である。図６（ａ）は、半導体装置５０の模式的な分解斜視図であり、図６（ｂ）は、その模式的な縦断面図である。図６に示すように、ＰｏＰ構造の半導体装置５０は、下パッケージ５１とその上に積層される上パッケージ５２から構成されている。下パッケージ５１は、絶縁基板５３とその表面に形成された下モールド樹脂５５から構成されている。下モールド樹脂５５は絶縁基板５３の中央部に形成されている。絶縁基板５３の表面周辺部には、電極としての多数のランド５４が形成されている。上パッケージ５２は、上モールド樹脂５６からなり、その表面には多数の電極端子５７ａが形成されている。上パッケージ５２の内部には、たとえばメモリー素子が形成された半導体チップが封入されている。下パッケージ５１の多数のランド５４と上パッケージ５２の多数の電極端子５７ａとは対向し、導電材料５８を介在して電気的に接続し、かつ、接着されている。つまり、導電材料５８は、導電体として機能するとともに、下パッケージ５１と上パッケージ５２とを固定する接着剤として機能している。 FIG. 6 is an explanatory diagram of the semiconductor device 50 having a PoP structure. 6A is a schematic exploded perspective view of the semiconductor device 50, and FIG. 6B is a schematic longitudinal sectional view thereof. As shown in FIG. 6, the PoP structure semiconductor device 50 includes a lower package 51 and an upper package 52 stacked thereon. The lower package 51 includes an insulating substrate 53 and a lower mold resin 55 formed on the surface thereof. The lower mold resin 55 is formed at the center of the insulating substrate 53. A large number of lands 54 as electrodes are formed around the surface of the insulating substrate 53. The upper package 52 is made of an upper mold resin 56, and a large number of electrode terminals 57a are formed on the surface thereof. For example, a semiconductor chip in which a memory element is formed is enclosed in the upper package 52. A large number of lands 54 of the lower package 51 and a large number of electrode terminals 57a of the upper package 52 face each other, are electrically connected via a conductive material 58, and are bonded together. That is, the conductive material 58 functions as a conductor and also functions as an adhesive that fixes the lower package 51 and the upper package 52.

下モールド樹脂５５の内部には、半導体チップ５９と、半導体チップ５９上の電極と絶縁基板５３上の電極とを結線するワイヤー６０とを密封している。下モールド樹脂５５は、絶縁基板５３上に半導体チップ５９を固定し、金線等からなるワイヤー６０をワイヤーボンディングにより接続し、その周囲にモールド樹脂を流し込んで形成される。絶縁基板５３の裏面には、多数の電極端子５７ｂが形成されている。電極端子５７ｂは、その下部に設置されるマザー基板と接続し、絶縁基板５３を固定する。このように、ＰｏＰ構造においては複数のパッケージ及び基板を積層して高密度実装化が図られている。
特開２００４−２８１９２１号公報 Inside the lower mold resin 55, the semiconductor chip 59 and the wire 60 that connects the electrode on the semiconductor chip 59 and the electrode on the insulating substrate 53 are sealed. The lower mold resin 55 is formed by fixing the semiconductor chip 59 on the insulating substrate 53, connecting a wire 60 made of a gold wire or the like by wire bonding, and pouring the mold resin around the wire. A large number of electrode terminals 57 b are formed on the back surface of the insulating substrate 53. The electrode terminal 57b is connected to a mother substrate installed below the electrode terminal 57b, and fixes the insulating substrate 53. Thus, in the PoP structure, a plurality of packages and substrates are stacked to achieve high-density mounting.
JP 2004-281922 A

下パッケージ５１の下モールド樹脂５５は、絶縁基板５３の外形よりも小さい。そのために、下モールド樹脂５５と絶縁基板５３との間に収縮力の差が生じて、絶縁基板５３に反りが発生する。 The lower mold resin 55 of the lower package 51 is smaller than the outer shape of the insulating substrate 53. Therefore, a difference in contraction force is generated between the lower mold resin 55 and the insulating substrate 53, and the insulating substrate 53 is warped.

図７は、絶縁基板５３の反りによる接合不良を説明するための説明図である。図７（ａ）は、図６に示した半導体装置５０の部分断面図である。図７（ａ）に示すように、絶縁基板５３の周辺部が下方に反ると、絶縁基板５３に形成したランド５４と上モールド樹脂５６上の電極端子５７ａとの間に挿入した導電材料５８ａに接合不良が生じる。図７（ｂ）は、絶縁基板５３の裏面側にマザー基板６２を設置した状態の模式的な部分断面図である。マザー基板６２の表面に形成した電極端子５７ｃと絶縁基板５３の裏面に形成した電極端子５７ｂとを導電材料５８ｂを介して電気的に接続して固定している。絶縁基板５３の周辺部が下方に反ることにより、絶縁基板５３上の電極端子５７ｂとマザー基板６２上の電極端子５７ｃとの間に接合不良が発生する。 FIG. 7 is an explanatory diagram for explaining a bonding failure due to warping of the insulating substrate 53. FIG. 7A is a partial cross-sectional view of the semiconductor device 50 shown in FIG. As shown in FIG. 7A, when the peripheral portion of the insulating substrate 53 warps downward, the conductive material 58a inserted between the land 54 formed on the insulating substrate 53 and the electrode terminal 57a on the upper mold resin 56. Defective bonding occurs. FIG. 7B is a schematic partial cross-sectional view showing a state where the mother substrate 62 is installed on the back side of the insulating substrate 53. An electrode terminal 57c formed on the surface of the mother substrate 62 and an electrode terminal 57b formed on the back surface of the insulating substrate 53 are electrically connected and fixed via a conductive material 58b. When the peripheral portion of the insulating substrate 53 is warped downward, a bonding failure occurs between the electrode terminal 57 b on the insulating substrate 53 and the electrode terminal 57 c on the mother substrate 62.

一旦接合不良が発生すると修復することは困難になる。接合部は外部から観察することができない。また、下パッケージ５１と上パッケージ５２とを分離するためには、下パッケージ５１の多数のランド５４と上パッケージ５２の多数の電極端子５７ａを分離しなければならない。同様に、下パッケージ５１の多数の電極端子５７ｂとマザー基板６２の多数の電極端子５７ｃとを分離しなければならない。そして、分離した後に、全端子を、電極材料を介在して接続固定しなければならない。そのために、修復作業は煩雑であり、困難となる。 Once a bonding failure occurs, it becomes difficult to repair. The joint cannot be observed from the outside. Further, in order to separate the lower package 51 and the upper package 52, it is necessary to separate a large number of lands 54 of the lower package 51 and a large number of electrode terminals 57a of the upper package 52. Similarly, the large number of electrode terminals 57b of the lower package 51 and the large number of electrode terminals 57c of the mother board 62 must be separated. Then, after separation, all of the terminals, not Banara which weep connected and fixed by interposing an electrode material. Therefore, the repair work is complicated and difficult.

本発明は上記課題を解決するために以下の手段を講じた。 In order to solve the above problems, the present invention has taken the following measures.

請求項１の発明においては、表面の周辺部に複数のランドが形成された基板と、前記基板の表面の中央部に形成されたモールド樹脂を含む下パッケージと、表面に複数の端子が形成された上パッケージと、を備えており、前記上パッケージは、前記上パッケージの複数の端子と前記下パッケージの複数のランドとが導電材料を介して対向接続して前記下パッケージの上に積層されており、前記基板の前記表面の周辺部であって前記複数のランドが形成されていない領域に、前記下パッケージを構成するモールド樹脂と同じ材料からなる樹脂層が形成されており、前記樹脂層は、前記モールド樹脂の外周から前記基板の外周まで延在するように放射状に形成され、さらに前記基板の外周に沿って形成されている半導体装置とした。 According to the first aspect of the present invention, a substrate having a plurality of lands formed in a peripheral portion of the surface, a lower package including a mold resin formed in a central portion of the surface of the substrate, and a plurality of terminals formed on the surface An upper package, and the upper package is laminated on the lower package with a plurality of terminals of the upper package and a plurality of lands of the lower package connected to each other through a conductive material. cage, in a region where the plurality of lands there is provided a peripheral portion is not formed in the surface of the substrate, a resin layer made of the same material as the molding resin constituting the lower package is formed, the resin layer the radially formed so as to extend from the outer periphery of the molding resin to the outer periphery of the substrate, and a further semiconductor device that is formed along the outer periphery of the substrate.

請求項２の発明においては、前記下パッケージの前記モールド樹脂は平面視四角形を有しており、前記樹脂層は、前記四角形の各コーナーから外周に向けて放射状に形成されていることを特徴とする請求項１に記載の半導体装置とした。 The invention of claim 2 is characterized in that the mold resin of the lower package has a square shape in plan view, and the resin layer is formed radially from each corner of the square toward the outer periphery. A semiconductor device according to claim 1 is provided.

請求項３の発明においては、基板の表面の周辺部に複数のランドを形成し、前記基板の表面の中央部に機能素子を設置する工程と、前記基板の表面にモールド樹脂を導入し、前記中央部に設置した機能素子を密封するとともに、前記周辺部の前記ランドが形成されていない領域に樹脂層を形成して下パッケージを構成する工程と、表面に複数の電極端子が形成された上パッケージを前記基板の前記モールド樹脂側の表面に載置して、前記複数の電極端子と前記複数のランドとを接続する工程と、を備え、前記樹脂層は、前記モールド樹脂の外周から前記基板の外周まで延在するように放射状に形成されるとともに前記基板の外周に沿って形成される半導体装置の製造方法とした。 In the invention of claim 3 , a step of forming a plurality of lands in the peripheral portion of the surface of the substrate, and installing a functional element in the central portion of the surface of the substrate, introducing a mold resin into the surface of the substrate, The step of sealing the functional element installed in the center and forming a lower package by forming a resin layer in a region where the land of the peripheral portion is not formed, and a plurality of electrode terminals formed on the surface Placing the package on the surface of the substrate on the mold resin side and connecting the plurality of electrode terminals and the plurality of lands, and the resin layer extends from the outer periphery of the mold resin to the substrate. and as the manufacturing method of the semiconductor device is formed in a radially so as to extend to the periphery of Ru is formed along the outer periphery of the substrate.

上パッケージと下パッケージを積層して接続する多層構造の半導体装置において、下パッケージを構成する基板の表面の周辺部であって複数のランドが形成されていない領域に、下パッケージを構成するモールド樹脂と同じ材料からなる樹脂層を形成した。これにより、下パッケージの反りの発生を低減して、下パッケージのランドと上パッケージの電極端子との間の電気的接続不良の発生を防止する。 In a semiconductor device having a multilayer structure in which an upper package and a lower package are stacked and connected, a mold resin that constitutes the lower package in a region around the surface of the substrate that constitutes the lower package and in which a plurality of lands are not formed A resin layer made of the same material was formed. This reduces the occurrence of warping of the lower package and prevents the occurrence of poor electrical connection between the land of the lower package and the electrode terminal of the upper package.

以下、本発明について図面を用いて具体的に説明する。 Hereinafter, the present invention will be specifically described with reference to the drawings.

図１は、本発明の実施形態に係る半導体装置１を説明するための説明図である。図１（ａ）は、半導体装置１の模式的な分解斜視図であり、図１（ｂ）は、部分ＸＸの模式的な縦断面図である。 FIG. 1 is an explanatory diagram for explaining a semiconductor device 1 according to an embodiment of the present invention. FIG. 1A is a schematic exploded perspective view of the semiconductor device 1, and FIG. 1B is a schematic longitudinal sectional view of a portion XX.

半導体装置１は、下パッケージ２と上パッケージ３を備えている。下パッケージ２は、表面の周辺部に形成した多数のランド５を備える基板４と、基板４の中央部に形成したモールド樹脂６と、基板４の表面の周辺部であってランド５が形成されていない領域に形成した樹脂層１０を備えている。モールド樹脂６と樹脂層１０とは同一の材料により形成されている。上パッケージ３は、パッケージ本体７と、その表面に形成される多数の電極端子８と、電極端子８の上に設置された導電材料９を備えている。上パッケージ３は、上パッケージ３の複数の電極端子８と下パッケージ２の複数のランド５とが導電材料９を介して対向して接続されている。つまり、下パッケージ２と上パッケージ３とは、導電材料９により固定され、かつ、電気的に導通している。 The semiconductor device 1 includes a lower package 2 and an upper package 3. The lower package 2 includes a substrate 4 having a large number of lands 5 formed on the peripheral portion of the surface, a mold resin 6 formed on the central portion of the substrate 4, and a lands 5 on the peripheral portion of the surface of the substrate 4. A resin layer 10 is provided in a region that is not. The mold resin 6 and the resin layer 10 are formed of the same material. The upper package 3 includes a package body 7, a large number of electrode terminals 8 formed on the surface thereof, and a conductive material 9 installed on the electrode terminals 8. In the upper package 3, a plurality of electrode terminals 8 of the upper package 3 and a plurality of lands 5 of the lower package 2 are connected to face each other through a conductive material 9. That is, the lower package 2 and the upper package 3 are fixed by the conductive material 9 and are electrically connected.

この様に、下パッケージ２の周辺部の表面に樹脂層１０を形成することにより、モールド樹脂６と基板４との間の収縮率の差を縮小させ、基板４の反りを低減させることができ、ランド５と電極端子８間の導通不良を防止することができる。 Thus, by forming the resin layer 10 on the surface of the peripheral portion of the lower package 2, the difference in shrinkage rate between the mold resin 6 and the substrate 4 can be reduced, and the warpage of the substrate 4 can be reduced. In addition, poor conduction between the land 5 and the electrode terminal 8 can be prevented.

より具体的に説明する。基板４は、例えばポリイミド樹脂、ガラス繊維を混入したエポキシ樹脂等が使用される。基板４の表面には導体からなるランド５や、図示しない配線等が形成されている。基板４は、単層基板であっても多層基板であってもよい。基板４の表面の中央部には図示しない半導体チップ等からなる機能素子が設置されている。基板４の表面に形成した電極と例えば半導体チップとは、金線等からなるワイヤーにより接続されている。半導体チップ及びワイヤーはモールド樹脂６により密封され、外部からの汚染物質や腐食物質の混入を防止する。 This will be described more specifically. For the substrate 4, for example, polyimide resin, epoxy resin mixed with glass fiber, or the like is used. On the surface of the substrate 4, a land 5 made of a conductor, wiring (not shown), and the like are formed. The substrate 4 may be a single layer substrate or a multilayer substrate. A functional element made of a semiconductor chip or the like (not shown) is installed at the center of the surface of the substrate 4. An electrode formed on the surface of the substrate 4 and, for example, a semiconductor chip are connected by a wire made of a gold wire or the like. The semiconductor chip and the wire are sealed with the mold resin 6 to prevent the entry of contaminants and corrosive substances from the outside.

基板４の裏面には、外部端子１１が形成されている。外部端子１１の上には、半田ボール、金バンプ等からなる導電材料１２が設置されている。外部端子１１は、図示しないマザー基板上の電極端子と導電材料１２を介して電気的に導通し、かつ、下パッケージ２とマザー基板とを固定する機能を有している。 External terminals 11 are formed on the back surface of the substrate 4. A conductive material 12 made of solder balls, gold bumps, or the like is installed on the external terminals 11. The external terminal 11 is electrically connected to an electrode terminal (not shown) on the mother substrate via the conductive material 12 and has a function of fixing the lower package 2 and the mother substrate.

上パッケージ３は、例えば半導体記憶素子などが形成された半導体チップを内在して封入している。上パッケージ３のパッケージ本体７の表面には、金属電極等からなる多数の電極端子８が形成されている。各電極端子８の表面には、半田ボール、金バンプ半田材等からなる導電材料９が設置されている。基板４の外周部に形成される多数のランド５は、金属電極、例えばＮｉやＡｕからなる。上パッケージ３と下パッケージ２とは電極端子８、導電材料９及びランド５により電気的に接続されている。従って、上パッケージ３の電極端子８は、基板４上の半導体チップや外部端子１１に電気的に接続されている。なお、ランド５というときは、上パッケージ３の電極端子８に導電材料９を介して電気的に接続している電極端子をいうものとする。従って、樹脂層１０の下部に形成され、上パッケージ３の電極端子８に電気的に接続しない基板４上の電極端子は、ここでいうランド５に該当しないものとする。 The upper package 3 encloses and encloses a semiconductor chip on which, for example, a semiconductor memory element is formed. A large number of electrode terminals 8 made of metal electrodes or the like are formed on the surface of the package body 7 of the upper package 3. On the surface of each electrode terminal 8, a conductive material 9 made of a solder ball, a gold bump solder material or the like is provided. A large number of lands 5 formed on the outer peripheral portion of the substrate 4 are made of metal electrodes such as Ni and Au. The upper package 3 and the lower package 2 are electrically connected by an electrode terminal 8, a conductive material 9 and a land 5. Accordingly, the electrode terminal 8 of the upper package 3 is electrically connected to the semiconductor chip on the substrate 4 and the external terminal 11. The land 5 refers to an electrode terminal electrically connected to the electrode terminal 8 of the upper package 3 through the conductive material 9. Therefore, the electrode terminal on the substrate 4 that is formed under the resin layer 10 and is not electrically connected to the electrode terminal 8 of the upper package 3 does not correspond to the land 5 here.

モールド樹脂６は、基板４の表面であって基板４の外周に接しない領域に形成されている。ランド５は、モールド樹脂６の外周より平面視外側であって基板４の外周との間の領域に形成されている。つまり、中央部とは、半導体チップ等からなる機能素子がモールド樹脂６により封止されている領域をいう。周辺部とは、このモールド樹脂６の外側であって基板４の外周までの領域をいう。図２においては、平面視略四角形のモールド樹脂６が形成されている領域が中央部であり、モールド樹脂６の略四角形の外周から基板４の外周までの領域が周辺部である。なお、モールド樹脂６は、四角形に限定されず、円形や楕円形であっても、また、四角形以上の多角形であっても良い。 The mold resin 6 is formed in a region on the surface of the substrate 4 that does not contact the outer periphery of the substrate 4. The land 5 is formed in an area between the outer periphery of the mold resin 6 and the outer periphery of the substrate 4 on the outer side in plan view. That is, the central portion refers to a region where a functional element made of a semiconductor chip or the like is sealed with the mold resin 6. The peripheral portion refers to a region outside the mold resin 6 and extending to the outer periphery of the substrate 4. In FIG. 2, the region where the mold resin 6 having a substantially square shape in plan view is formed is the central portion, and the region from the substantially rectangular outer periphery of the mold resin 6 to the outer periphery of the substrate 4 is the peripheral portion. The mold resin 6 is not limited to a quadrangle, and may be a circle or an ellipse, or may be a polygon more than a quadrangle.

樹脂層１０は、モールド樹脂６の各コーナーから四角形の基板４の各コーナーに向けて、モールド樹脂６とほぼ同じ厚さで延在している。樹脂層１０は、ランド５が形成されていない領域に形成されている。樹脂層１０のこの構成により、基板４の外周部の反りが抑制される。なお、樹脂層１０は、モールド樹脂６の各コーナーから基板４の対応する各コーナーに連続的に形成することに代えて、モールド樹脂６と不連続的に形成してもよいし、モールド樹脂６の四角形の各辺から基板４の四角形の対応する各辺に向けて形成してもよい。この場合も、ランド５を樹脂層１０が形成されていない外周部の表面に形成する。また、樹脂層１０は、モールド樹脂６と厚さを異にすることができる。例えば、樹脂層１０をモールド樹脂６よりも厚く形成してもよいし、薄く形成してもよい。 The resin layer 10 extends from each corner of the mold resin 6 toward each corner of the square substrate 4 with substantially the same thickness as the mold resin 6. The resin layer 10 is formed in a region where the land 5 is not formed. With this configuration of the resin layer 10, warpage of the outer peripheral portion of the substrate 4 is suppressed. The resin layer 10 may be formed discontinuously with the mold resin 6 instead of being continuously formed from each corner of the mold resin 6 to each corresponding corner of the substrate 4. Alternatively, each side of the square may be formed toward each corresponding side of the square of the substrate 4. Also in this case, the land 5 is formed on the outer peripheral surface where the resin layer 10 is not formed. Further, the resin layer 10 can have a thickness different from that of the mold resin 6. For example, the resin layer 10 may be formed thicker than the mold resin 6 or may be formed thinner.

図２は、本発明の実施形態に係る半導体装置１を構成する下パッケージ２の模式的な上面図である。本実施形態の下パッケージ２は、図２において示した下パッケージ２とランド５の数が異なる以外は同じである。 FIG. 2 is a schematic top view of the lower package 2 constituting the semiconductor device 1 according to the embodiment of the present invention. The lower package 2 of the present embodiment is the same as the lower package 2 shown in FIG. 2 except that the number of lands 5 is different.

図２に示すように、基板４の中央部には略四角形状のモールド樹脂６が形成され、基板４の周辺部には多数のランド５が形成されている。また、基板４の周辺部であってランド５が形成されていない領域に樹脂層１０ａが形成されている。樹脂層１０ａは、モールド樹脂６の各コーナーから延在するようにして基板４の対応する各コーナーまで形成されている。樹脂層１０ａとモールド樹脂６とは同じ材料を用いて同時に形成した。 As shown in FIG. 2, a substantially square mold resin 6 is formed at the center of the substrate 4, and a number of lands 5 are formed at the periphery of the substrate 4. Further, a resin layer 10a is formed in a region around the substrate 4 where the land 5 is not formed. The resin layer 10 a is formed up to each corresponding corner of the substrate 4 so as to extend from each corner of the mold resin 6. The resin layer 10a and the mold resin 6 were formed simultaneously using the same material.

これにより、樹脂層１０ａは製造工程を増加させることなく形成することができる。また、最も反りの大きい４コーナー方向に樹脂層１０ａを形成したことにより、基板４の反りを低減し、ランド５と上パッケージ３の電極端子８との間の接続不良の発生を防止することができる。また、樹脂層１０ａを４コーナー方向に形成したので、ランド５を形成する面積の減少を最小限に留めることができる。また、基板４の下部にマザー基板を設置して、基板４の下部に設けた外部端子１１とマザー基板の表面に設けた端子とを表面実装により接続固定した場合に、基板４の反りが低減するので、外部端子１１とマザー基板の端子間の接続不良を防止することができる。 Thereby, the resin layer 10a can be formed without increasing a manufacturing process. Further, by forming the resin layer 10a in the four corner directions with the largest warpage, the warp of the substrate 4 can be reduced, and the occurrence of poor connection between the land 5 and the electrode terminal 8 of the upper package 3 can be prevented. it can. In addition, since the resin layer 10a is formed in the four corner directions, a reduction in the area for forming the land 5 can be minimized. Further, when a mother board is installed under the board 4 and the external terminals 11 provided under the board 4 and the terminals provided on the surface of the mother board are connected and fixed by surface mounting, the warpage of the board 4 is reduced. Therefore, connection failure between the external terminal 11 and the terminal of the mother board can be prevented.

図３は、本発明の他の実施形態に係る半導体装置１を構成する下パッケージ２の模式的な上面図である。基板４の中央部には略四角形状のモールド樹脂６が形成され、基板４の周辺部には多数のランド５が形成されている。樹脂層１０ｂは、基板４の周辺部であってランド５が形成されていない外周に沿って形成されている。樹脂層１０ｂは、モールド樹脂６と同じ材料を用いて同時に形成しており、モールド樹脂６とほぼ同じ厚さを有している。 FIG. 3 is a schematic top view of the lower package 2 constituting the semiconductor device 1 according to another embodiment of the present invention. A substantially square mold resin 6 is formed at the center of the substrate 4, and a number of lands 5 are formed at the periphery of the substrate 4. The resin layer 10b is formed along the outer periphery of the periphery of the substrate 4 where the lands 5 are not formed. The resin layer 10 b is simultaneously formed using the same material as the mold resin 6 and has substantially the same thickness as the mold resin 6.

これにより、樹脂層１０ｂは、製造工程を増加させることなく形成することができるとともに、基板４の反りが抑制され、ランド５と上パッケージ３の電極端子８との間の接続不良の発生を防止することができる。また、基板４の外周部に樹脂層１０ｂを形成したので、上パッケージ３やマザー基板を基板４に表面実装する際の位置合わせガイドとして樹脂層１０ｂを利用することができる。また、基板４の下部にマザー基板を設置して、基板４の下部に設けた外部端子１１とマザー基板の表面に設けた端子とを半田ボール等の導電材料を用いて接続固定した場合においても、基板４の反りが低減するので、接続不良の発生を防止することができる。 As a result, the resin layer 10b can be formed without increasing the number of manufacturing steps, the warpage of the substrate 4 is suppressed, and the occurrence of poor connection between the land 5 and the electrode terminal 8 of the upper package 3 is prevented. can do. Further, since the resin layer 10b is formed on the outer peripheral portion of the substrate 4, the resin layer 10b can be used as an alignment guide when the upper package 3 or the mother substrate is surface-mounted on the substrate 4. Further, when a mother board is installed under the board 4 and the external terminals 11 provided under the board 4 and the terminals provided on the surface of the mother board are connected and fixed using a conductive material such as a solder ball. Since the warpage of the substrate 4 is reduced, it is possible to prevent the occurrence of connection failure.

図４は、本発明の他の実施形態に係る半導体装置１を構成する下パッケージ２の模式的な上面図である。本実施形態においては、図２に示した樹脂層１０ａと図３に示した樹脂層１０ｂとを下パッケージ２に形成した例である。 FIG. 4 is a schematic top view of the lower package 2 constituting the semiconductor device 1 according to another embodiment of the present invention. In this embodiment, the resin layer 10a shown in FIG. 2 and the resin layer 10b shown in FIG.

図４に示すように、基板４の中央部には略四角形状のモールド樹脂６が形成され、基板４の周辺部には多数のランド５が形成されている。基板４の周辺部であってランド５が形成されていない領域には樹脂層１０ａ、１０ｂが形成されている。具体的には、樹脂層１０ａは、モールド樹脂６の各コーナーから延在するようにして基板４の対応する各コーナーまで形成されている。樹脂層１０ｂは、基板４の周辺部であってランド５が形成されていない外周に沿って形成されている。樹脂層１０ａ、１０ｂは、モールド樹脂６の形成と同時に形成しており、モールド樹脂６とほぼ同じ材質でほぼ同じ厚さを有している。 As shown in FIG. 4, a substantially square mold resin 6 is formed at the center of the substrate 4, and a number of lands 5 are formed at the periphery of the substrate 4. Resin layers 10a and 10b are formed in regions around the substrate 4 where the lands 5 are not formed. Specifically, the resin layer 10 a is formed to each corresponding corner of the substrate 4 so as to extend from each corner of the mold resin 6. The resin layer 10b is formed along the outer periphery of the periphery of the substrate 4 where the lands 5 are not formed. The resin layers 10 a and 10 b are formed at the same time as the molding resin 6 is formed, and are substantially the same material and the same thickness as the molding resin 6.

これにより、樹脂層１０ａ、１０ｂは製造工程を増加させることなく形成することができる。また、最も反りの大きい４コーナー方向に樹脂層１０ａを形成したことにより、基板４の反りを低減し、ランド５と上パッケージ３の電極端子８との間の接続不良の発生を効果的に防止することができる。また、基板４の下部にマザー基板を設置して、基板４の下部に設けた外部端子１１とマザー基板の表面に設けた端子とを表面実装により接続固定した場合においても、基板４の反りが低減することにより、接続不良の発生を防止することができる。また、基板４の外周部に樹脂層１０ｂを形成したので、上パッケージ３やマザー基板を基板４に表面実装する際の位置合わせガイドとして樹脂層１０ｂを利用することができる。 Thereby, resin layer 10a, 10b can be formed, without increasing a manufacturing process. Further, since the resin layer 10a is formed in the four corner directions with the largest warpage, the warpage of the substrate 4 is reduced, and the occurrence of poor connection between the land 5 and the electrode terminal 8 of the upper package 3 is effectively prevented. can do. Further, even when a mother board is installed under the board 4 and the external terminals 11 provided under the board 4 and the terminals provided on the surface of the mother board are connected and fixed by surface mounting, the board 4 is warped. By reducing, it is possible to prevent the occurrence of connection failure. Further, since the resin layer 10b is formed on the outer peripheral portion of the substrate 4, the resin layer 10b can be used as an alignment guide when the upper package 3 or the mother substrate is surface-mounted on the substrate 4.

図５は、本発明の実施形態に係る半導体装置１の製造方法を半導体装置１の断面図により表した説明図である。図５に示す断面は、図２の部分ＹＹの断面に対応する。同一の部分又は同一の機能を有する部分には同一の符号を付している。 FIG. 5 is an explanatory view showing the method for manufacturing the semiconductor device 1 according to the embodiment of the present invention by a cross-sectional view of the semiconductor device 1. The cross section shown in FIG. 5 corresponds to the cross section of the portion YY in FIG. The same portions or portions having the same function are denoted by the same reference numerals.

本発明の半導体装置１の製造方法は、次の工程を備えている。まず、基板４の表面の周辺部に複数のランド５を形成し、基板４の表面の中央部に機能素子を設置する。次に、基板４の表面にモールド樹脂を導入し、基板４の中央部に設置した機能素子を密封し、更に、基板４の表面の周辺部であってランド５が形成されていない領域に樹脂層１０を形成して下パッケージ２を構成する。次に、表面に複数の電極端子８を形成した上パッケージ３を準備して基板４のランド５が形成された表面に載置し、複数の電極端子８と複数のランド５とを接続する。以下、図５を用いて具体的に説明する。 The manufacturing method of the semiconductor device 1 of the present invention includes the following steps. First, a plurality of lands 5 are formed on the periphery of the surface of the substrate 4, and a functional element is installed at the center of the surface of the substrate 4. Next, a mold resin is introduced into the surface of the substrate 4, the functional element installed at the center of the substrate 4 is sealed, and the resin is applied to the peripheral portion of the surface of the substrate 4 where the lands 5 are not formed. The lower package 2 is formed by forming the layer 10. Next, the upper package 3 having a plurality of electrode terminals 8 formed on the surface is prepared and placed on the surface of the substrate 4 on which the lands 5 are formed, and the plurality of electrode terminals 8 and the plurality of lands 5 are connected. This will be specifically described below with reference to FIG.

図５（ａ）は、基板４の表面にランド５を形成した状態を表す模式的な断面図である。ポリイミド樹脂等の絶縁物からなる基板４の表面にＮｉ、Ｃｕ、Ａｕ等のいずれか又は多層からなる導体薄膜を形成する。次に、フォトエッチングプロセスにより、導体薄膜をパターニングして、ランド５を形成する。 FIG. 5A is a schematic cross-sectional view showing a state in which lands 5 are formed on the surface of the substrate 4. A conductive thin film made of any one of Ni, Cu, Au or the like or a multilayer is formed on the surface of the substrate 4 made of an insulator such as polyimide resin. Next, the conductive thin film is patterned by a photoetching process to form lands 5.

図５（ｂ）は、基板４の表面の中央部に機能素子としての半導体チップ１３を形成した状態を表す模式的な断面図である。半導体チップ１３を基板４の中央部に固定し、半導体チップ１３の図示しない電極と基板４の表面に形成した図示しない電極とを、金の細線からなるワイヤー１４により接続する。 FIG. 5B is a schematic cross-sectional view showing a state in which the semiconductor chip 13 as a functional element is formed at the center of the surface of the substrate 4. The semiconductor chip 13 is fixed to the central portion of the substrate 4, and an electrode (not shown) of the semiconductor chip 13 and an electrode (not shown) formed on the surface of the substrate 4 are connected by a wire 14 made of a fine gold wire.

図５（ｃ）は、基板４の表面にモールド樹脂６及び樹脂層１０を形成した状態を表す模式的な断面図である。モールド樹脂６及び樹脂層１０は、基板４上に型を設置して、モールド材を流し込んで同時に形成する。従って、樹脂層１０の形成には新たな工程を必要としない。 FIG. 5C is a schematic cross-sectional view showing a state in which the mold resin 6 and the resin layer 10 are formed on the surface of the substrate 4. The mold resin 6 and the resin layer 10 are formed simultaneously by placing a mold on the substrate 4 and pouring a mold material. Therefore, no new process is required to form the resin layer 10.

図５（ｄ）は、上パッケージ３を用意して、基板４の上に載置する前の状態を表す模式的な断面図である。上パッケージ３の下側表面には、複数の電極端子８が形成されている。複数の電極端子８は、下パッケージ２の外周部に形成した多数のランド５と対応するように形成されている。電極端子８の上には半田ボールからなる導電材料９を印刷やディスペンサー等により設置する。 FIG. 5D is a schematic cross-sectional view showing a state before the upper package 3 is prepared and placed on the substrate 4. A plurality of electrode terminals 8 are formed on the lower surface of the upper package 3. The plurality of electrode terminals 8 are formed so as to correspond to a large number of lands 5 formed on the outer peripheral portion of the lower package 2. A conductive material 9 made of solder balls is placed on the electrode terminals 8 by printing or a dispenser.

図５（ｅ）は、上パッケージ３を下パッケージ２の上に固定した状態を表す模式的な断面図である。上パッケージ３を下パッケージ２の上に載置し、加熱処理を施して半田ボールを軟化させ、多数の電極端子８と多数のランド５を電気的に及び機械的に同時に接続する。 FIG. 5E is a schematic cross-sectional view illustrating a state where the upper package 3 is fixed on the lower package 2. The upper package 3 is placed on the lower package 2, heat treatment is performed to soften the solder balls, and the large number of electrode terminals 8 and the large number of lands 5 are simultaneously connected electrically and mechanically.

基板４の外周部に樹脂層１０を形成したことにより基板４が反り難くなり、上パッケージ３上の電極端子８と、下パッケージ２の基板４上のランド５との間の接続不良の発生を防止することができる。また、下パッケージ２の基板４の裏面にマザー基板を表面実装する場合にも、基板４の反りによる接続不良の発生を防止することができる。 Since the resin layer 10 is formed on the outer periphery of the substrate 4, the substrate 4 is less likely to warp, resulting in poor connection between the electrode terminals 8 on the upper package 3 and the lands 5 on the substrate 4 of the lower package 2. Can be prevented. Further, even when the mother board is surface-mounted on the back surface of the substrate 4 of the lower package 2, it is possible to prevent connection failure due to warpage of the substrate 4.

本発明の実施形態に係る半導体装置の説明図である。It is explanatory drawing of the semiconductor device which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置を構成する下パッケージの模式的な上面図である。It is a typical top view of the lower package which comprises the semiconductor device which concerns on embodiment of this invention. 本発明の他の実施形態に係る半導体装置を構成する下パッケージの模式的な上面図である。It is a typical top view of the lower package which comprises the semiconductor device which concerns on other embodiment of this invention. 本発明の他の実施形態に係る半導体装置を構成する下パッケージの模式的な上面図である。It is a typical top view of the lower package which comprises the semiconductor device which concerns on other embodiment of this invention. 本発明の実施形態に係る半導体装置の製造方法を表す説明図である。It is explanatory drawing showing the manufacturing method of the semiconductor device which concerns on embodiment of this invention. 従来公知の半導体装置の説明図である。It is explanatory drawing of a conventionally well-known semiconductor device. 従来公知の半導体装置の模式的な部分断面図である。It is a typical fragmentary sectional view of a conventionally well-known semiconductor device.

Explanation of symbols

１半導体装置
２下パッケージ
３上パッケージ
４基板
５ランド
６モールド樹脂
７パッケージ本体
８電極端子
９導電材料
１０樹脂層
１１外部端子 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Lower package 3 Upper package 4 Board | substrate 5 Land 6 Mold resin 7 Package main body 8 Electrode terminal 9 Conductive material 10 Resin layer 11 External terminal

Claims

A substrate having a plurality of lands formed on the periphery of the surface, and a lower package including a mold resin formed at the center of the surface of the substrate;
An upper package having a plurality of terminals formed on the surface,
In the upper package, a plurality of terminals of the upper package and a plurality of lands of the lower package are connected to each other through a conductive material and stacked on the lower package,
A resin layer made of the same material as the mold resin constituting the lower package is formed in a region around the surface of the substrate where the plurality of lands are not formed ,
The resin layer, the formed radially so as to extend from the outer periphery of the molding resin to the outer periphery of the substrate, further periphery semiconductor device that is formed along the substrate.

The mold resin of the lower package has a square in plan view,
The semiconductor device according to claim 1, wherein the resin layer is formed radially from each corner of the square toward the outer periphery.

  Forming a plurality of lands on the periphery of the surface of the substrate, and installing a functional element in the center of the surface of the substrate;
  Introducing a mold resin onto the surface of the substrate, sealing the functional element installed in the central portion, and forming a resin layer in a region of the peripheral portion where the land is not formed to constitute a lower package; ,
  Placing the upper package having a plurality of electrode terminals formed on the surface thereof on the surface of the mold resin side of the substrate, and connecting the plurality of electrode terminals and the plurality of lands,
  The method for manufacturing a semiconductor device, wherein the resin layer is radially formed so as to extend from an outer periphery of the mold resin to an outer periphery of the substrate and is formed along the outer periphery of the substrate.