JP5289069B2

JP5289069B2 - 半導体装置およびその製造方法

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Description

本発明は、半導体装置およびその製造方法に関する。

従来、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）素子が集積されたＬＳＩでは、Ｌｏｇｉｃ回路との混載メモリとしてＳＲＡＭが広く用いられている。近年、ＬＳＩの処理速度の向上やメモリ容量の増加を実現するために微細化が押し進められてきたが、その結果、半導体基板中に導入する不純物の揺らぎに起因したしきい値電圧のばらつきが問題となっている。

一方、素子の微細化に伴って薄膜化したゲート絶縁膜の材料に高誘電率材料を用いて、トンネルリーク現象を抑制する技術が知られている。しかし、一般的に、イオン結合からなる高誘電率材料は、ＳｉＯ_２等の共有結合からなる材料と比較して、酸素と他の元素との結合が弱く、半導体製造工程中に結合が切れて、ゲート絶縁膜中に酸素欠損が生じやすい（例えば、非特許文献１参照）。

K. Shiraishi et al., Symp. of VLSI Tech., 2004, p.108.

本発明の目的は、ばらつきの少ない適切な閾値電圧がそれぞれ設定されたＬｏｇｉｃ領域およびＳＲＡＭ領域のトランジスタを備えた半導体装置およびその製造方法を提供することにある。

本発明の一態様は、第１の領域および第２の領域を有する半導体基板と、前記半導体基板上の前記第１の領域に形成された第１の高誘電率層を有する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、を有する第１のトランジスタと、前記半導体基板上の前記第２の領域に形成された前記第１の高誘電率層よりも酸素欠損濃度の平均値が低い第２の高誘電率層を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を有し、前記第１のトランジスタと異なる閾値電圧を有する第２のトランジスタと、前記半導体基板上に形成され、前記第１のトランジスタと前記第２のトランジスタとを分離する、酸素原子を含む素子分離領域と、を有する半導体装置を提供する。

本発明の他の態様は、半導体基板上に第１の領域と第２の領域とを分離する、酸素原子を含む素子分離領域を形成する工程と、前記半導体基板上の前記第１の領域に、第１の界面層および前記第１の界面層上の第１の高誘電率層からなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上第１のゲート電極と、を形成し、前記半導体基板上の前記第２の領域に、前記第１の界面層よりも平均濃度の低い窒素原子を含むまたは窒素原子を含まない第２の界面層および前記第２の界面層上の前記第１の高誘電率層と同一の材料からなる第２の高誘電率層を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を形成する工程と、熱処理により前記素子分離領域中の酸素原子を前記第１および第２の高誘電率層内に拡散させて、前記第１の高誘電率層の酸素欠損濃度の平均値を前記第２の高誘電率層の酸素欠損濃度の平均値よりも低くする工程と、を含む半導体装置の製造方法を提供する。

本発明によれば、ばらつきの少ない適切な閾値電圧がそれぞれ設定されたＬｏｇｉｃ領域およびＳＲＡＭ領域のトランジスタを備えた半導体装置およびその製造方法を提供することができる。

本発明の第１の実施の形態に係る半導体装置の断面図。（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の上面図およびゲート幅方向の断面図。（ａ）、（ｂ）は、ｎ型ＭＩＳＦＥＴのゲート長Ｌｇと閾値電圧の関係を示すグラフ、およびｎ型ＭＩＳＦＥＴのゲート幅Ｗｇと閾値電圧の関係を示すグラフ。（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。本発明の第２の実施の形態に係る半導体装置の断面図。（ａ）、（ｂ）は、ｐ型ＭＩＳＦＥＴのゲート長Ｌｇと閾値電圧の関係を示すグラフ、およびｐ型ＭＩＳＦＥＴのゲート幅Ｗｇと閾値電圧の関係を示すグラフ。本発明の第３の実施の形態に係る半導体装置の断面図。

〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１ａの断面図である。半導体装置１ａは、半導体基板２上に素子分離領域３により電気的に分離されたＬｏｇｉｃ領域１００およびＳＲＡＭ領域２００を有する。また、Ｌｏｇｉｃ領域１００およびＳＲＡＭ領域２００には、それぞれｎ型ＭＩＳＦＥＴ１０、２０が形成される。ここで、ｎ型ＭＩＳＦＥＴ２０は、ｎ型ＭＩＳＦＥＴ１０よりも高い閾値電圧を有する。

半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。

素子分離領域３は、例えば、ＳｉＯ_２等の酸素原子を含む絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。

ｎ型ＭＩＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１６と、半導体基板２中のゲート絶縁膜１１下に形成されたチャネル領域１５と、半導体基板２内のチャネル領域１５の両側に形成されたソース・ドレイン領域１４と、を有する。なお、図示しないが、半導体基板２中のｎ型ＭＩＳＦＥＴ１０下の領域に、ｐ型のウェルが形成されていてもよい。

ｎ型ＭＩＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ２３と、オフセットスペーサ２３の側面に形成されたゲート側壁２６と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５の両側に形成されたソース・ドレイン領域２４と、を有する。なお、図示しないが、半導体基板２中のｎ型ＭＩＳＦＥＴ２０下の領域に、ｐ型のウェルが形成されていてもよい。

本実施の形態においては、ｎ型ＭＩＳＦＥＴ１０とｎ型ＭＩＳＦＥＴ２０のゲート幅Ｗｇおよびゲート長Ｌｇはほぼ同じである。

ゲート絶縁膜１１は、界面層１１ａおよび界面層１１ａ上の高誘電率層１１ｂからなる。また、ゲート絶縁膜２１は、界面層２１ａおよび界面層２１ａ上の高誘電率層２１ｂからなる。

界面層１１ａ、２１ａは、例えば、ＳｉＯ_２や、ＳｉＯ_２を母体とする絶縁材料からなる。また、界面層１１ａは窒素原子を含む。界面層２１ａは、界面層１１ａよりも平均濃度の低い窒素原子を含む、または窒素原子を含まない。すなわち、界面層１１ａの窒素濃度の平均値は、界面層２１ａの窒素濃度の平均値よりも大きい。界面層１１ａ、２１ａに含まれる窒素原子は、界面層１１ａ、２１ａの結合を緻密化することにより酸素原子の拡散を抑制する機能を有し、窒素原子の濃度が高くなるほど酸素原子の拡散を強く抑制することができる。界面層１１ａと界面層２１ａの厚みはほぼ同じである。

ここで、界面層１１ａと界面層２１ａの窒素濃度の平均値の差は意図的に作られるものであり、製造誤差により意図せずに生じる差よりも大きい。

高誘電率層１１ｂ、２１ｂは、酸素原子を含む高誘電率を有する絶縁材料からなり、ゲート絶縁膜１１、２１の誘電率を上昇させる役割を有する。高誘電率を有する絶縁材料としては、例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系化合物、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系化合物、Ｙ_２Ｏ_３等のＹ系化合物が用いられる。また、高誘電率層１１ｂは、高誘電率層２１ｂよりも酸素欠損濃度が高い。高誘電率層１１ｂと高誘電率層２１ｂの厚みはほぼ同じである。

ここで、高誘電率層１１ｂと高誘電率層２１ｂの酸素欠損濃度の平均値の差は、界面層１１ａと界面層２１ａの窒素濃度の平均値を異ならせることにより意図的に作られるものであり、界面層１１ａと界面層２１ａの窒素濃度の平均値がほぼ同じ場合に製造誤差により意図せずに生じる差よりも大きい。

一般的に、イオン結合からなる高誘電率絶縁材料は、ＳｉＯ_２等の共有結合からなる材料よりも、酸素と他の元素（金属元素やＳｉ等）との結合が弱い。そのため、半導体装置１ａの製造工程中に、高誘電率絶縁材料からなる高誘電率層１１ｂ、２１ｂ内の酸素と他の元素との結合が切れ、酸素欠損が生じやすい。一般的に、ｎ型ＭＩＳＦＥＴにおいては、高誘電率材料からなるゲート絶縁膜の酸素欠損濃度が低いほど、閾値電圧が高くなる。本実施の形態においては、高誘電率層２１ｂの酸素欠損濃度の平均値は高誘電率層１１ｂのそれよりも低く、ｎ型ＭＩＳＦＥＴ２０の閾値電圧はｎ型ＭＩＳＦＥＴ１０のそれよりも高い。

本実施の形態においては、ｎ型ＭＩＳＦＥＴ１０とｎ型ＭＩＳＦＥＴ２０のゲート幅Ｗｇおよびゲート長Ｌｇがほぼ同じであり、かつ高誘電率層１１ｂと高誘電率層２１ｂの厚みがほぼ同じであるので、高誘電率層２１ｂの酸素欠損量の平均値は高誘電率層１１ｂの酸素欠損量の平均値よりも小さい。

ゲート電極１２は、ゲート絶縁膜１１上に形成された金属層１２ａと、金属層１２ａ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された金属層２２ａと、金属層２２ａ上に形成された半導体層２２ｂを含む。

金属層１２ａ、２２ａは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。金属層１２ａ、２２ａは、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、Ｓｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。

半導体層１２ｂ、２２ｂは、Ａｓ、Ｐ等のｎ型不純物を含む、多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、半導体層１２ｂ、２２ｂの上部または全体にシリサイド層が形成されてもよい。ゲート電極１２、２２の上部に半導体層１２ａ、２２ａを形成することにより、従来の多結晶Ｓｉゲート電極プロセスとの整合性を向上させることができる。

なお、ｎ型ＭＩＳＦＥＴ１０、２０の閾値電圧を補助的に調整する目的で、半導体基板２とゲート絶縁膜１１、２１との界面、ゲート絶縁膜１１、２１中、およびゲート絶縁膜１１、２１とゲート電極１２、２２との界面のいずれか、または全てにＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を導入してもよい。また、ｎ型ＭＩＳＦＥＴ１０、２０には、これらの不純物のうちそれぞれ異なるものが導入されてもよく、また、どちらか一方にのみこれらの不純物が導入されてもよい。

オフセットスペーサ１３、２３は、例えば、ＳｉＯ_２、ＳｉＮ等の絶縁材料からなる。オフセットスペーサ１３、２３の厚さは、ソース・ドレイン領域１４、２４のエクステンション領域の端部の位置を決定する要素となる。

ゲート側壁１６、２６は、例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ_２からなる２層構造を有し、更には３層以上の構造を有してもよい。

ソース・ドレイン領域１４、２４は、Ａｓ、Ｐ等のｎ型不純物を半導体基板２に注入することにより形成される。また、ソース・ドレイン領域１４、２４の上部にシリサイド層が形成されてもよい。

図２（ａ）は、半導体装置１ａのｎ型ＭＩＳＦＥＴ１０周辺の上面図である。図２（ｂ）は、図２（ａ）に示される切断面Ａ−Ａにおける半導体装置１ａの断面図である。図２（ａ）に示されるように、ゲート電極１２のゲート長をＬｇ、ゲート幅をＷｇとする。

図２（ａ）、（ｂ）中の矢印Ｐは、素子分離領域３内からチャネル領域１５上の高誘電率層１１ｂ内に拡散する酸素原子の拡散方位を概略的に表す。また、酸素拡散領域１１ｃは、高誘電率層１１ｂの素子分離領域３から拡散した酸素原子を含む領域を概略的に表したものである。高誘電率層１１ｂのゲート長方向の端部へは、ゲート長方向に垂直な方向のみならず、斜め方向からも酸素原子が拡散するため、酸素拡散領域１１ｃは、ゲート長方向の端部が高誘電率層１１ｂの中心に向かって延びた形状を有する。

素子分離領域３内に含まれる酸素原子は、ソース・ドレイン領域１４内の不純物を活性化する工程等の高温熱処理工程において、外部に拡散する。高誘電率層１１ｂ内に拡散した酸素原子は、高誘電率層１１ｂの酸素欠損を補償し、酸素欠損濃度を低下させる。

一方、上述したように、窒素原子を含む界面層１１ａは、酸素原子の拡散を抑制する機能を有する。このため、界面層１１ａを介した素子分離領域３から高誘電率層１１ｂへの酸素原子の拡散は抑制され、結果的に、高誘電率層１１ｂの酸素欠陥濃度の低下は少なくなる。

なお、上では、例としてｎ型ＭＩＳＦＥＴ１０についての説明を行ったが、ｎ型ＭＩＳＦＥＴ２０についても同様である。ｎ型ＭＩＳＦＥＴ１０の界面層１１ａの窒素濃度の平均値は、ｎ型ＭＩＳＦＥＴ２０の界面層２１ａの窒素濃度の平均値よりも大きいため、より強く酸素原子の拡散を抑制する。このため、高誘電率層１１ｂの酸素欠損の補償される量は、高誘電率層２１ｂのそれよりも少なく、高誘電率層１１ｂの酸素欠損濃度の平均値は高誘電率層２１ｂのそれよりも高くなる。

図３（ａ）は、界面層が窒素原子を含まない場合、低い濃度で含む場合、高い濃度で含む場合のそれぞれの条件下における、本実施の形態と同様の構成を有するｎ型ＭＩＳＦＥＴのゲート長Ｌｇと閾値電圧の関係を示すグラフである。なお、図の縦軸は、ゲート長が１０００ｎｍであるときの閾値電圧を基準値（０Ｖ）としたときの、基準値との差である。また、ゲート絶縁膜の高誘電率層として、ＨｆＳｉＯＮが用いられている。

図３（ａ）に示されるように、窒素濃度が高いほど閾値電圧は低くなる傾向にあり、特に、この傾向はゲート長が約１００ｎｍ以下である場合に顕著になる。これは、ゲート長が小さいほど、酸素拡散領域（高誘電率層２１ｂの酸素拡散領域１１ｃに相当）においてゲート長方向の端部の酸素原子がより多く拡散した領域の割合が大きくなり、高誘電率層の酸素欠損濃度がより低下するためと考えられる。

図３（ｂ）は、界面層が窒素原子を含まない場合、低い濃度で含む場合、高い濃度で含む場合のそれぞれの条件下における、ｎ型ＭＩＳＦＥＴのゲート幅Ｗｇと閾値電圧の関係を示すグラフである。なお、図の縦軸は、ゲート幅が５０００ｎｍであるときの閾値電圧を基準値（０Ｖ）としたときの、基準値との差である。また、ゲート絶縁膜の高誘電率層として、ＨｆＳｉＯＮが用いられている。

図３（ｂ）に示されるように、窒素濃度が高いほど閾値電圧は低くなる傾向にあり、特に、この傾向はゲート幅が約６００ｎｍ以下である場合に顕著になる。これは、ゲート幅が小さいほど、高誘電率層と素子分離領域との距離が小さくなり、素子分離領域から高誘電率層に拡散する酸素原子の量が増え、高誘電率層の酸素欠損濃度がより低下するためと考えられる。

図３（ａ）、（ｂ）に示される結果は、素子分離領域３内からチャネル領域１５、２５上の高誘電率層１１ｂ、２１ｂ内への酸素原子の拡散が、ｎ型ＭＩＳＦＥＴ１０、２０の閾値電圧へ影響を与えること、さらには、界面層１１ａ、２１ａの窒素濃度を調整することにより、閾値電圧を制御できることを裏付けている。

以下に、本実施の形態に係る半導体装置１ａの製造方法の一例を示す。

（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置１の製造工程を示す断面図である。

まず、図４Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してｎ型ＭＩＳＦＥＴ１０を形成するＬｏｇｉｃ領域１００とｐ型ＭＩＳＦＥＴ２０を形成するＳＲＡＭ領域２００を分離した後、半導体基板２上のＬｏｇｉｃ領域１００およびＳＲＡＭ領域２００上にそれぞれ界面層１１ａおよび界面層２１ａを熱酸化法等により形成する。

ここで、素子分離領域３は、例えば、次の様な工程により形成される。まず、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）法により半導体基板２に溝を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、その溝にＳｉＯ_２膜を堆積させた後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化して、素子分離領域３に加工する。

また、図示しないが、素子分離領域３を形成した後、イオン注入法によりｐ型不純物を半導体基板２内に導入し、Ｌｏｇｉｃ領域１００とｐ型ＭＩＳＦＥＴ２０内のそれぞれにチャネル領域およびウェルを形成する。チャネル領域およびウェル内の導電型不純物は、ＲＴＡ（Rapid Thermal Annealing）法等の熱処理により活性化される。

なお、本実施の形態においては、閾値電圧の調整は高誘電率層１１ｂ、２１ｂの酸素欠損濃度を調整することにより行われるため、この段階でＬｏｇｉｃ領域１００に注入する不純物よりも高い濃度の不純物をＳＲＡＭ領域２００のチャネル領域に導入する必要はない。

次に、図４Ａ（ｂ）に示すように、プラズマ窒化法等により、界面層１１ａ、２１ａに窒素原子を導入する。ＳＲＡＭ領域２００の界面層２１ａの窒素濃度は、この段階でほぼ決定される。場合によっては、この工程を省略して界面層２１ａの窒素濃度を０に設定してもよい。

次に、図４Ａ（ｃ）に示すように、ＳＲＡＭ領域２００にマスク材４を形成した後、プラズマ窒化法等により、界面層１１ａに選択的に窒化を導入する。これにより、界面層１１ａの窒素濃度の平均値は、界面層２１ａの窒素濃度の平均値よりも高くなる。Ｌｏｇｉｃ領域１００の界面層１１ａの窒素濃度は、この段階でほぼ決定される。

ここで、マスク材４は、例えば、ＳｉＮ等からなり、半導体基板２上の全面に成膜された後、フォトリソグラフィ法およびＲＩＥ法によりＳＲＡＭ領域２００に残るようにパターニングされる。

次に、図４Ａ（ｄ）に示すように、マスク材４を除去した後、界面層１１ａ、２１ａ上に高誘電率絶縁膜５、金属膜６、および半導体膜７を積層する。

ここで、マスク材４は、リン酸を用いたウェットエッチング法等により除去される。また、高誘電率絶縁膜５は、例えば、ＣＶＤ（Chemical Vapor Deposition）法およびプラズマ窒化法により形成される。また、金属膜６は、ＰＶＤ（Physical Vapor Deposition）法等により形成される。また、半導体膜７は、ＣＶＤ法等により形成される。

次に、図４Ｂ（ｅ）に示すように、例えば、フォトリソグラフィ法およびＲＩＥ法により、半導体膜７、金属膜６、高誘電率絶縁膜５、および絶縁膜１７ａ、２７ａをパターニングする。これにより、半導体膜７は半導体層１２ｂ、２２ｂに加工される。また、金属膜６は金属層１２ａ、２２ａに加工される。また、高誘電率絶縁膜５は高誘電率層１１ｂ、２１ｂに加工される。

次に、図４Ｂ（ｆ）に示すように、オフセットスペーサ１３、２３、ゲート側壁１６、２６、およびソース・ドレイン領域１４、２４を形成する。これらの具体的な形成方法を以下に示す。

まず、ゲート絶縁膜１１とゲート電極１２の側面、およびゲート絶縁膜２１とゲート電極２２の側面に、それぞれオフセットスペーサ１３、２３を形成した後、イオン注入法によりゲート電極１２ｂ、２２ｂおよびオフセットスペーサ１３、２３をマスクとして用いてｎ型不純物をＬｏｇｉｃ領域１００およびＳＲＡＭ領域２００にそれぞれ導入し、ソース・ドレイン領域１４、２４のエクステンション領域を形成する。

次に、オフセットスペーサ１３の側面およびオフセットスペーサ２３の側面に、それぞれゲート側壁１６、２６を形成した後、イオン注入法によりゲート電極１２ｂ、２２ｂ、オフセットスペーサ１３、２３およびゲート側壁１６、２６をマスクとして用いてｎ型不純物をＬｏｇｉｃ領域１００およびＳＲＡＭ領域２００にそれぞれエクステンション領域よりも深い位置まで導入し、ソース・ドレイン領域１４、２４を形成する。

次に、図４Ｂ（ｇ）に示すように、ＲＴＡ法等の熱処理により、半導体基板２内のソース・ドレイン領域１４、２４等に含まれる導電型不純物を活性化させる。このときに加えられる熱により、素子分離領域３内の酸素原子が高誘電率層１１ｂ、２１ｂ内に拡散する。

このとき、界面層２１ａの窒素濃度の平均値よりも界面層１１ａの窒素濃度の平均値の方が高いため、高誘電率層２１ｂの酸素欠損の補償される量よりも高誘電率層１１ｂの酸素欠損の補償される量の方が小さく、高誘電率層２１ｂの酸素欠損濃度の平均値よりも高誘電率層１１ｂの酸素欠損濃度の平均値の方が高くなる。この結果、ＳＲＡＭ領域２００のｎ型ＭＩＳＦＥＴ２０の閾値電圧は、Ｌｏｇｉｃ領域１００のｎ型ＭＩＳＦＥＴ１０の閾値電圧よりも高くなる。

なお、素子分離領域３から高誘電率層１１ｂ、２１ｂへの酸素原子の拡散は、他の熱工程中に起きてもよい。

その後、ゲート電極１２、２２およびソース・ドレイン領域１４、２４上にシリサイド層を形成してもよい。

（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、界面層１１ａの窒素濃度の平均値を界面層２１ａの窒素濃度の平均値よりも高くすることにより、高誘電率層１１ｂの酸素欠損濃度の平均値を高誘電率層２１ｂの酸素欠損濃度の平均値よりも高くし、ＳＲＡＭ領域２００のｎ型ＭＩＳＦＥＴ２０の閾値電圧をＬｏｇｉｃ領域１００のｎ型ＭＩＳＦＥＴ１０の閾値電圧よりも高くすることができる。

また、界面層１１ａ、２１ａの各々の窒素濃度を制御することにより、Ｌｏｇｉｃ領域１００のｎ型ＭＩＳＦＥＴ１０およびＳＲＡＭ領域２００のｎ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。

また、半導体基板２内に注入する不純物の濃度により閾値電圧を調整する必要がないため、半導体基板２内の不純物揺らぎに起因した閾値電圧のばらつきを抑えることができる。

〔第２の実施の形態〕
本発明の第２の実施の形態は、Ｌｏｇｉｃ領域およびＳＲＡＭ領域にｐ型ＭＩＳＦＥＴが形成される点において、第１の実施の形態と異なる。なお、各部材の材料等、第１の実施の形態と同様の点については説明を省略または簡略化する。

（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置１ｂの断面図である。半導体装置１ｂは、半導体基板２上に素子分離領域３により電気的に分離されたＬｏｇｉｃ領域３００およびＳＲＡＭ領域４００を有する。また、Ｌｏｇｉｃ領域３００およびＳＲＡＭ領域４００には、それぞれｐ型ＭＩＳＦＥＴ３０、４０が形成される。ここで、ｐ型ＭＩＳＦＥＴ４０は、ｐ型ＭＩＳＦＥＴ３０よりも高い閾値電圧を有する。

ｐ型ＭＩＳＦＥＴ３０は、半導体基板２上にゲート絶縁膜３１を介して形成されたゲート電極３２と、ゲート電極３２の側面に形成されたオフセットスペーサ３３と、オフセットスペーサ３３の側面に形成されたゲート側壁３６と、半導体基板２中のゲート絶縁膜３１下に形成されたチャネル領域３５と、半導体基板２内のチャネル領域３５の両側に形成されたソース・ドレイン領域３４と、を有する。なお、図示しないが、半導体基板２中のｐ型ＭＩＳＦＥＴ３０下の領域に、ｎ型のウェルが形成されていてもよい。

ｐ型ＭＩＳＦＥＴ４０は、半導体基板２上にゲート絶縁膜４１を介して形成されたゲート電極４２と、ゲート電極４２の側面に形成されたオフセットスペーサ４３と、オフセットスペーサ４３の側面に形成されたゲート側壁４６と、半導体基板２中のゲート絶縁膜４１下に形成されたチャネル領域４５と、半導体基板２内のチャネル領域４５の両側に形成されたソース・ドレイン領域４４と、を有する。なお、図示しないが、半導体基板２中のｐ型ＭＩＳＦＥＴ４０下の領域に、ｎ型のウェルが形成されていてもよい。

ゲート絶縁膜３１は、界面層３１ａおよび界面層３１ａ上の高誘電率層３１ｂからなる。また、ゲート絶縁膜４１は、界面層４１ａおよび界面層４１ａ上の高誘電率層４１ｂからなる。

界面層３１ａ、４１ａは、例えば、ＳｉＯ_２を母体とする絶縁材料からなる。また、界面層４１ａの窒素濃度の平均値は、界面層３１ａの窒素濃度の平均値よりも大きい。界面層１１ａ、２１ａに含まれる窒素原子は、界面層１１ａ、２１ａの結合を緻密化することにより酸素原子の拡散を抑制する機能を有し、窒素原子の濃度が高くなるほど酸素原子の拡散を強く抑制することができる。なお、界面層３１ａは窒素原子を含んでも含まなくてもよい。

高誘電率層３１ｂ、４１ｂは、高誘電率を有する絶縁材料からなり、ゲート絶縁膜３１、４１の誘電率を上昇させる役割を有する。本実施の形態においては、界面層２１ａの窒素濃度の平均値は、界面層１１ａの窒素濃度の平均値よりも高いため、より強く酸素原子の拡散移動を抑制する。このため、高誘電率層２１ｂの酸素欠損は、高誘電率層１１ｂのそれよりも補償される量が少なく、高誘電率層２１ｂの酸素欠損濃度の平均値は高誘電率層１１ｂのそれよりも高くなる。

一般的に、ｐ型ＭＩＳＦＥＴにおいては、高誘電率材料からなるゲート絶縁膜の酸素欠損濃度が高いほど、閾値電圧が高くなる。本実施の形態においては、高誘電率層４１ｂの酸素欠損濃度の平均値は高誘電率層３１ｂのそれよりも高く、ｐ型ＭＩＳＦＥＴ４０の閾値電圧はｐ型ＭＩＳＦＥＴ３０のそれよりも高い。

ゲート電極３２は、ゲート絶縁膜３１上に形成された金属層３２ａと、金属層３２ａ上に形成された半導体層３２ｂを含む。また、ゲート電極４２は、ゲート絶縁膜４１上に形成された金属層４２ａと、金属層４２ａ上に形成された半導体層４２ｂを含む。

金属層３２ａ、４２ａは、ゲート電極３２、４２の空乏化を防ぐメタルゲートとしての機能を有する。

半導体層３２ｂ、４２ｂは、Ｂ、ＢＦ_２等のｐ型不純物を含む多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、半導体層３２ｂ、４２ｂの上部または全体にシリサイド層が形成されてもよい。

ソース・ドレイン領域３４、４４は、Ｂ、ＢＦ_２等のｐ型不純物を半導体基板２に注入することにより形成される。また、ソース・ドレイン領域３４、４４の上部にシリサイド層が形成されてもよい。

図６（ａ）は、界面層が窒素原子を含まない場合、低い濃度で含む場合、高い濃度で含む場合のそれぞれの条件下における、本実施の形態と同様の構成を有するｐ型ＭＩＳＦＥＴのゲート長と閾値電圧の関係を示すグラフである。なお、図の縦軸は、ゲート長が１０００ｎｍであるときの閾値電圧を基準値（０Ｖ）としたときの、基準値との差である。また、ゲート絶縁膜の高誘電率層として、ＨｆＳｉＯＮが用いられている。

図６（ａ）に示されるように、窒素濃度が高いほど閾値電圧は高くなる傾向にあり、特に、この傾向はゲート長が約７０ｎｍ以下である場合に顕著になる。これは、ゲート長が小さいほど、高誘電率層の酸素拡散領域においてゲート長方向の端部の酸素原子がより多く拡散した領域の割合が大きくなり、高誘電率層の酸素欠損濃度がより低下するためと考えられる。

図６（ｂ）は、界面層が窒素原子を含まない場合、低い濃度で含む場合、高い濃度で含む場合のそれぞれの条件下における、ｐ型ＭＩＳＦＥＴのゲート幅と閾値電圧の関係を示すグラフである。なお、図の縦軸は、ゲート幅が５０００ｎｍであるときの閾値電圧を基準値（０Ｖ）としたときの、基準値との差である。また、ゲート絶縁膜の高誘電率層として、ＨｆＳｉＯＮが用いられている。

図６（ｂ）に示されるように、閾値電圧のゲート幅依存性は少なく、界面層の窒素濃度依存性も少ない。

以上の結果は、素子分離領域３内からチャネル領域３５、４５上の高誘電率層３１ｂ、４１ｂ内への酸素原子の拡散が、ｐ型ＭＩＳＦＥＴ３０、４０の閾値電圧へ影響を与えること、さらには、界面層３１ａ、４１ａの窒素濃度を調整することにより、閾値電圧を制御できることを裏付けている。

（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、界面層４１ａの窒素濃度の平均値を界面層３１ａの窒素濃度の平均値よりも高くすることにより、高誘電率層４１ｂの酸素欠損濃度の平均値を高誘電率層３１ｂの酸素欠損濃度の平均値よりも高くし、ＳＲＡＭ領域４００のｐ型ＭＩＳＦＥＴ４０の閾値電圧をＬｏｇｉｃ領域３００のｐ型ＭＩＳＦＥＴ３０の閾値電圧よりも高くすることができる。

また、界面層３１ａ、４１ａの各々の窒素濃度を制御することにより、Ｌｏｇｉｃ領域３００のｐ型ＭＩＳＦＥＴ３０およびＳＲＡＭ領域４００のｐ型ＭＩＳＦＥＴ４０にそれぞれ適した閾値電圧を設定することができる。

〔第３の実施の形態〕
本発明の第３の実施の形態は、Ｌｏｇｉｃ領域およびＳＲＡＭ領域の各々にｎ型およびｐ型ＭＩＳＦＥＴが形成される点において、第１の実施の形態と異なる。なお、各部材の材料等、第１の実施の形態と同様の点については説明を省略または簡略化する。

（半導体装置の構成）
図７は、本発明の第３の実施の形態に係る半導体装置１ｃの断面図である。半導体装置１ｃは、半導体基板２上に素子分離領域３により電気的に分離されたＬｏｇｉｃ領域５００およびＳＲＡＭ領域６００を有する。また、Ｌｏｇｉｃ領域５００には、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ３０が形成される。また、ＳＲＡＭ領域６００には、ｎ型ＭＩＳＦＥＴ２０およびｐ型ＭＩＳＦＥＴ４０が形成される。

ここで、ｎ型ＭＩＳＦＥＴ１０、２０は第１の実施の形態と同様の構成を有し、ｎ型ＭＩＳＦＥＴ２０の閾値電圧は、ｎ型ＭＩＳＦＥＴ１０の閾値電圧よりも高い。また、ｐ型ＭＩＳＦＥＴ３０、４０は第２の実施の形態と同様の構成を有し、ｐ型ＭＩＳＦＥＴ４０の閾値電圧は、ｐ型ＭＩＳＦＥＴ３０の閾値電圧よりも高い。

また、界面層１１ａの窒素濃度の平均値は界面層２１ａの窒素濃度の平均値よりも高く、界面層４１ａの窒素濃度の平均値は界面層３１ａの窒素濃度の平均値よりも高いが、界面層１１ａの窒素濃度の平均値と界面層４１ａの窒素濃度の平均値をほぼ等しくすることができる。この場合、界面層１１ａと界面層４１ａに同時に窒素原子を注入することができるため、製造工程を簡略化することができる。また、界面層２１ａの窒素濃度の平均値と界面層３１ａの窒素濃度の平均値をほぼ等しくすることができる。この場合も、界面層２１ａと界面層３１ａに同時に窒素原子を注入することができるため、製造工程を簡略化することができる。

（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ＳＲＡＭ領域６００のｎ型ＭＩＳＦＥＴ２０の閾値電圧をＬｏｇｉｃ領域５００のｎ型ＭＩＳＦＥＴ１０の閾値電圧よりも高くし、ＳＲＡＭ領域６００のｐ型ＭＩＳＦＥＴ４０の閾値電圧をＬｏｇｉｃ領域５００のｐ型ＭＩＳＦＥＴ３０の閾値電圧よりも高くすることができる。

また、界面層１１ａ、２１ａ、３１ａ、４１ａの各々の窒素濃度を制御することにより、Ｌｏｇｉｃ領域５００のｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ３０、ならびにＳＲＡＭ領域６００のｎ型ＭＩＳＦＥＴ２０およびｐ型ＭＩＳＦＥＴ４０にそれぞれ適した閾値電圧を設定することができる。

〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。

また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。

１ａ、１ｂ、１ｃ半導体装置、２半導体基板、３素子分離領域、１０、２０ｎ型ＭＩＳＦＥＴ、３０、４０ｐ型ＭＩＳＦＥＴ、１１、２１、３１、４１ゲート絶縁膜、１２、２２、３２、４２ゲート電極、１１ａ、２１ａ、３１ａ、４１ａ界面層、１１ｂ、２１ｂ、３１ｂ、４１ｂ高誘電率層。

Claims

第１の領域および第２の領域を有する半導体基板と、
前記半導体基板上の前記第１の領域に形成された第１の高誘電率層を有する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、を有する第１のトランジスタと、
前記半導体基板上の前記第２の領域に形成された第２の高誘電率層を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を有する第２のトランジスタと、
前記半導体基板上に形成され、前記第１のトランジスタと前記第２のトランジスタとを分離する素子分離領域と、
前記半導体基板と前記第１の高誘電率層との間に形成された第１の界面層と、
前記半導体基板と前記第２の高誘電率層との間に形成され、前記第１の界面層と同時に成膜された同一の物理膜厚の第２の界面層と、
を有し、
前記素子分離領域は酸素原子を含み、
前記第１の界面層は、前記素子分離領域から酸素原子が前記第１の界面層を介して前記第１の高誘電率層へ拡散することを抑制する拡散抑制原子としての窒素原子を含み、
前記第２の界面層は、前記素子分離領域から酸素原子が前記第２の界面層を介して前記第２の高誘電率層へ拡散することを抑制する拡散抑制原子としての窒素原子を、前記第１の界面層よりも低い平均濃度で含む、もしくは含まず、
前記第２の高誘電率層は、前記素子分離領域から拡散された酸素原子を前記第１の高誘電率層に比べて多く含み、
前記第１および第２のトランジスタはｎ型トランジスタであり、
前記第２のトランジスタは、前記第１のトランジスタよりも高い閾値電圧を有する、
半導体装置。
第１の領域および第２の領域を有する半導体基板と、
前記半導体基板上の前記第１の領域に形成された第１の高誘電率層を有する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、を有する第１のトランジスタと、
前記半導体基板上の前記第２の領域に形成された第２の高誘電率層を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を有する第２のトランジスタと、
前記半導体基板上に形成され、前記第１のトランジスタと前記第２のトランジスタとを分離する素子分離領域と、
前記半導体基板と前記第１の高誘電率層との間に形成された第１の界面層と、
前記半導体基板と前記第２の高誘電率層との間に形成され、前記第１の界面層と同時に成膜された同一の物理膜厚の第２の界面層と、
を有し、
前記素子分離領域は酸素原子を含み、
前記第１の界面層は、前記素子分離領域から酸素原子が前記第１の界面層を介して前記第１の高誘電率層へ拡散することを抑制する拡散抑制原子としての窒素原子を含み、
前記第２の界面層は、前記素子分離領域から酸素原子が前記第２の界面層を介して前記第２の高誘電率層へ拡散することを抑制する拡散抑制原子としての窒素原子を、前記第１の界面層よりも低い平均濃度で含む、もしくは含まず、
前記第２の高誘電率層は、前記素子分離領域から拡散された酸素原子を前記第１の高誘電率層に比べて多く含み、
前記第１および第２のトランジスタはｐ型トランジスタであり、
前記第１のトランジスタは、前記第２のトランジスタよりも高い閾値電圧を有する、
半導体装置。
半導体基板上に第１の領域と第２の領域とを分離する、酸素原子を含む素子分離領域を形成する工程と、
前記半導体基板上の前記第１の領域に、窒素原子を含む第１の界面層および前記第１の界面層上の第１の高誘電率層からなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上第１のゲート電極と、を形成することにより、第１のトランジスタを形成し、
前記半導体基板上の前記第２の領域に、前記第１の界面層よりも平均濃度の低い窒素原子を含むまたは窒素原子を含まない第２の界面層および前記第２の界面層上の前記第１の高誘電率層と同一の材料からなる第２の高誘電率層を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を形成することにより、前記第１のトランジスタと同じ導電型を有する第２のトランジスタを形成する工程と、
熱処理により前記素子分離領域中の酸素原子を前記第１および第２の界面層を介して前記第１および第２の高誘電率層内に拡散させて、前記第２の高誘電率層の酸素欠損濃度の平均値を前記第１の高誘電率層の酸素欠損濃度の平均値よりも低くする工程と、
を含み、
前記第１の界面層と前記第２の界面層とは、同一の物理膜厚を有するように同時に成膜される、
半導体装置の製造方法。