JP5289748B2 - 不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法に関する。

電源を切った場合においても記憶内容が消えないという特性を有する不揮発性半導体記憶装置として、スプリットゲート型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照）。図１は、上記特許文献１（米国特許第６５２５３７１Ｂ２号明細書）に記載のスプリットゲート型の不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性メモリと呼ぶ。）の構成を示す断面図である。特許文献１に記載のスプリットゲート型不揮発性メモリには、複数の記憶素子（以下、スプリットゲート型不揮発性メモリセル１０１と呼ぶ。）が構成されている。

図１に示されているように、スプリットゲート型不揮発性メモリセル１０１は、第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４とを備えている。第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４は、基板１０２に形成されている。また、スプリットゲート型不揮発性メモリセル１０１は、フローティングゲート１０５とコントロールゲート１０６とを備えている。フローティングゲート１０５は、ゲート酸化膜１０７を介して基板１０２の上層に構成されている。また、コントロールゲート１０６は、トンネル酸化膜１０８を介して基板１０２の上層に構成されている。さらに、フローティングゲート１０５とコントロールゲート１０６との間にはトンネル酸化膜１０８が構成されている。第１ソース／ドレイン拡散層１０３の上には、ポリシリコンプラグ１０９が構成されている。フローティングゲート１０５には、鋭角部が構成されている。また、フローティングゲート１０５の上には、スペーサー１１１が構成されている。

特許文献１に記載のスプリットゲート型不揮発性メモリセル１０１の動作を、図面を参照して説明を行う。図２は、従来のスプリットゲート型不揮発性メモリセル１０１の動作を示す図である。図２の（ａ）は、スプリットゲート型不揮発性メモリセル１０１の書き込み動作を示している。図２の（ｂ）は、スプリットゲート型不揮発性メモリセル１０１の消去動作を示している。図２の（ｃ）は、スプリットゲート型不揮発性メモリセル１０１の読み出し動作を示している。

図２の（ａ）を参照すると、スプリットゲート型不揮発性メモリセル１０１でデータの書き込みを行う場合、第１ソース／ドレイン拡散層１０３をドレインとして作用させ、第２ソース／ドレイン拡散層１０４をソースとして作用させている。スプリットゲート型不揮発性メモリセル１０１は、データ書き込み時に、第２ソース／ドレイン拡散層１０４に比較して、第１ソース／ドレイン拡散層１０３を高電位にする。これにより、チャネルのソース側でホットエレクトロン（高エネルギー状態の電子）を得る。このホットエレクトロンがゲート酸化膜１０７を介してフローティングゲート１０５に注入されることによって、データの書き込みが行われる。書き込みされた後、フローティングゲートは負に帯電した状態になる。

図２の（ｂ）を参照すると、スプリットゲート型不揮発性メモリセル１０１のデータの消去を行う場合、フローティングゲート１０５からＦＮトンネル電流により、トンネル酸化膜１０８を介してコントロールゲート１０６に電子を引き抜くことで、データの消去を行っている。つまり、消去のときはコントロールゲート１０６に電圧を印加してフローティングゲート１０５の先端の尖った部分（鋭角部）に電界を集中させ、フローティングゲート１０５から電子を抜き取る仕組みとなっている。消去された後、フローティングゲートは正に帯電した状態になる。

図２の（ｃ）を参照すると、スプリットゲート型不揮発性メモリセル１０１でデータの読み出しを行なう場合、コントロールゲート１０６に所定の電圧を印加し、コントロールゲート１０６と第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４とで構成されるトランジスタを活性化させる。このとき、フローティングゲート１０５に注入されている電荷に応答して、ソース、ドレイン間に流れる電流値が変化する。これによってデータの読み出しが行われる。

情報処理技術の進歩に伴って、スプリットゲート型不揮発性メモリセル１０１に、微細化が要求されてきている。上述したように、スプリットゲート型不揮発性メモリセル１０１は、データの書き込みを行う場合、第２ソース／ドレイン拡散層１０４に比較して、第１ソース／ドレイン拡散層１０３を高電位にする。これにより、チャネルのソース側でホットエレクトロン（高エネルギー状態の電子）を得る。このホットエレクトロンがゲート酸化膜１０７を介してフローティングゲート１０５に注入される。このような動作は、ソースサイドホットエレクトロン注入と呼ばれている。

スプリットゲート型不揮発性メモリセル１０１にデータを書き込む場合には、第１ソース／ドレイン拡散層１０３とフローティングゲート１０５とで構成されるキャパシタの作用によって、フローティングゲート１０５の電位を上昇させている。したがって、フローティングゲート１０５は、上から見たときに、第１ソース／ドレイン拡散層１０３と重なっている必要がある。スプリットゲート型不揮発性メモリセル１０１の微細化に伴って、フローティングゲート１０５のサイズが縮小すると、第１ソース／ドレイン拡散層１０３とフローティングゲート１０５とが重なる領域（以下、オーバーラップと呼ぶ）も小さくなる。そのオーバーラップが小さくなることにより、データの書き込みに不具合が生じてしまうことがある。フローティングゲート１０５のサイズを縮小させつつ適切にデータの書き込みを行うことができる技術が知られている（例えば、特許文献２参照）。

図３は、特許文献２（特開２００４−２８９１６１号公報）に記載の浮動ゲート式メモリセルアレイの構成を示す断面図である。その浮動ゲート式メモリセルアレイにおいて、各メモリセルは、半導体基板２１０の表面内に形成されたトレンチを含んでいる。メモリセルは、そのトレンチの下に形成されているソース領域２５８を備えている。メモリセルは、そのソース領域２５８に接続されるポリブロック２６０を備えている。

また、メモリセルは、基板２１０の表面に沿って形成されているドレイン領域２８０を備えている。ソース領域２５８とドレイン領域２８０との間は、チャネル領域２０４が備えられている。そのチャネル領域２０４は、トレンチの側壁に沿って垂直に伸張する第１部分２０４ａと、基板表面に沿って水平方向に伸張する第２部分２０４ｂと、第１部分２０４ａからソース領域２５８へ伸長する第３部分２０４ｃを含んでいる。

そのメモリセルの浮動ゲート２４６ａは、チャネル領域２０４の第１部分２０４ａに隣接し、且つ、それから絶縁されてトレンチ内に配置されている。制御ゲート２６８は、チャネル領域２０４の第２部分２０４ｂの上に、且つ、それから絶縁されて配置されている。トレンチの側壁は、基板表面と鋭角に交わり、鋭いエッジを形成している。チャネル領域２０４の第２部分２０４ｂは、その第２部分２０４ｂから鋭いエッジと浮動ゲートに向かう方向に伸張し、高温電子注入による電子で浮動ゲートをプログラムするための経路を画定している。

特許文献２に記載の浮動ゲート式メモリセルは、トレンチに形成された浮動ゲート２４６ａを備えている。また、そのメモリセルは、基板２１０の内部に埋め込まれているポリブロック２６０を備えている。そのメモリセルは、基板に埋まるような浮動ゲート２４６ａとポリブロック２６０とを備えることで、それらが対向する部分の面積を大きくしている。これによって、特許文献２に記載の浮動ゲート式メモリセルは、ポリブロック２６０と浮動ゲート２４６ａとの容量性カップリングに基づいて、ソース領域２５８の電圧に応答して高電圧となる浮動ゲート２４６ａを構成している。

米国特許６５２５３７１Ｂ２ 特開２００４−２８９１６１号公報

特許文献２に記載の浮動ゲート式メモリセルにおいて、その浮動ゲート２４６ａは、ソース領域２５８とオーバーラップすることで第１のキャパシタを構成している。また、ポリブロック２６０とオーバーラップすることで第２のキャパシタを構成している。その浮動ゲート式メモリセルは、その第１のキャパシタと第２のキャパシタとの作用によって、浮動ゲート２４６ａの電圧を上昇させている。

特許文献２に記載の技術では、その第２のキャパシタを構成するために、基板２１０にトレンチを形成している。ポリブロック２６０は、そのトレンチの深さ方向に延伸するように構成されている。また、浮動ゲート２４６ａも、そのトレンチの深さ方向に延伸するように構成されている。

第２のキャパシタの作用で浮動ゲート２４６ａを上昇させ、浮動ゲート式メモリセルを適切に動作させるには、全てのメモリセルにおいて、そのトレンチの深さと幅が等しくなるようする必要がある。

また、浮動ゲート式メモリセルのチャネル領域は、基板に不純物を注入することによって形成される。基板に注入される不純物は、その基板に均一に注入されていることが要求される。上述したように、従来の浮動ゲート式メモリセルのチャネル領域は、トレンチの側面に沿った深さ方向に構成されている。全てのメモリセルに対して、その深さ方向に均一に不純物を注入することは、非常に困難である。

本発明が解決しようとする課題は、基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を構成することにある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、ゲート絶縁膜（１２）を介して半導体基板（４）（１０）上に形成され、前記ゲート絶縁膜（１２）と接する第１部分（８ａ）と前記第１部分（８ａ）の上面の一部から上方に延伸する形状を有する第２部分（８ｂ）とを有するフローティングゲート（８）と、前記半導体基板（４）（１０）の表面に平行な平面を含んで前記半導体基板内（４）（１０）に形成された第１拡散層（６）と、前記平面を含んで前記半導体基板（４）（１０）内に形成された第２拡散層（５）と、前記半導体基板（４）（１０）の表層（１０）のチャネル領域上に前記フローティングゲート（８）と並設され、前記第１部分（８ａ）の第１側面側に形成されたコントロールゲート（７）と、前記第１拡散層（６）に接続され、第１絶縁膜（１４）を介して前記第１部分（８ａ）の第２側面及び前記第２部分（８ｂ）の第１側面に形成された導電体膜（９）を備える不揮発性半導体記憶装置を構成する。
そのフローティングゲート（８）の第２部分（８ｂ）と導電体膜（９）との間には、誘電体である第１絶縁膜（１４）が備えられている。そのため、不揮発性半導体記憶装置は、第２部分（８ｂ）と、その第１絶縁膜（１４）およびその導電体層（９）とで構成されるキャパシタの作用により、静電容量を増加させている。

なお、上述の第１部分（８ａ）の第１側面は、フローティングゲート（８）の鋭角部分側の側面を示している。換言すると、上述の第１部分の第１側面は、コントロールゲート（７）とフローティングゲート（８）との間のトンネル絶縁膜（１１）と、その第１部分（８ａ）との界面に対応している。また、第１部分の第２側面は、フローティングゲート（８）の第１部分（８ａ）と第１絶縁膜（１４）との界面に対応している。
ここにおいて、第２部分の第１側面は、フローティングゲート（８）の第２部分（８ｂ）と、第１絶縁膜（１４）との界面に対応していることが好ましい。この場合に、第２部分の第１側面が、第１部分の第２側面と同一平面である必要は無い。第１絶縁膜（１４）は、導電体膜（９）とフローティングゲート（８）との間のサイドウォールに対応している。

本発明によると、フローティングゲートとポリシリコンプラグとの間のカップリングを増加させることができる。これによって、ソース拡散層とフローティングゲートとのオーバーラップ面積を削減することができ、トレンチを形成することなく適切にセルサイズを縮小することが可能となる。

［第１実施形態］
以下に、図面を参照して本発明を実施するための第１の形態について説明を行う。図４は、本実施形態の不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性半導体記憶装置１と呼ぶ）の構成を例示する断面図である。本実施形態のスプリットゲート型不揮発性半導体記憶装置１は、基板に発生したチャネルホットエレクトロンが、フローティングゲート注入されることで、書き込みが行われる。また、フローティングゲートからコントロールゲートに電子を引き抜くことでデータの消去を行っている。さらに、コントロールゲートに読み出し用の電圧を印加することで、メモリセルの状態（ＯＮ、ＯＦＦ）を検出している。

図４を参照すると、本実施形態のスプリットゲート型不揮発性半導体記憶装置１には、二つのトランジスタ（第１スプリットゲート型不揮発性メモリセルと第２スプリットゲート型不揮発性メモリセル）が面対称に構成されている。第１スプリットゲート型不揮発性メモリセルおよび第２スプリットゲート型不揮発性メモリセルは、セルフアライン技術（マスクの位置あわせなしで加工できる技術。すでに基板上に形成されているパターンを用いて、そのパターンをマスクがわりにしてエッチングや不純物拡散等を行う技術。）を用いて製造されている。例えば、後述するフローティングゲート８を形成する場合、後述する第１スペーサー絶縁膜１３をマスクとして作用させて、そのフローティングゲート８を形成している。

各々の不揮発性メモリセルは、それぞれが互いに独立して動作する。以下の実施形態においては、本発明の理解を容易にするために、面対称に構成される二つの不揮発性メモリセルを区別することなく不揮発性メモリセル１ａと呼んで、スプリットゲート型不揮発性半導体記憶装置１についての説明を行う。スプリットゲート型不揮発性半導体記憶装置１の不揮発性メモリセル１ａは、第１ソース／ドレイン拡散層５と、第２ソース／ドレイン拡散層６と、コントロールゲート７と、フローティングゲート８とを含んでいる。第１ソース／ドレイン拡散層５と、第２ソース／ドレイン拡散層６とは、半導体基板４のウェル１０に形成されている。半導体基板４は、その第２ソース／ドレイン拡散層６と第１ソース／ドレイン拡散層５との間にチャネル領域を含んでいる。なお、以下に述べる実施形態では、半導体基板４がＰ型半導体基板であることを前提に説明を行う。これは、本発明における半導体基板４が、Ｐ型半導体基板に限定されることを意味するものではない。

第２ソース／ドレイン拡散層６は、不純物を拡散させた拡散領域で構成されている。第２ソース／ドレイン拡散層６は、不揮発性メモリセル１ａに記憶内容の書き込みする時にはドレインとして作用する。また、第２ソース／ドレイン拡散層６は、不揮発性メモリセル１ａから記憶内容を読み出す時にはソースとして作用する。第１ソース／ドレイン拡散層５も、第２ソース／ドレイン拡散層６と同様に、不純物を拡散させた拡散領域で構成されている。第１ソース／ドレイン拡散層５は、不揮発性メモリセル１ａに記憶内容を書き込む時にはソースとして作用する。また、第１ソース／ドレイン拡散層５は、不揮発性メモリセル１ａから記憶内容を読み出す時にはドレインとして作用する。

フローティングゲート８は、フローティングゲート第１部分８ａとフローティングゲート第２部分８ｂとを含んでいる。フローティングゲート第２部分８ｂは、フローティングゲート第１部分８ａを基準として、上に突出するように構成されている。フローティングゲート第１部分８ａとフローティングゲート第２部分８ｂとは、一体に構成されている。フローティングゲート第２部分８ｂは、フローティングゲート第１部分８ａの上部に構成されている。

フローティングゲート第１部分８ａは、ゲート絶縁膜１２を介して半導体基板４の上層に構成されている。フローティングゲート第１部分８ａのコントロールゲート７側の側面は、トンネル絶縁膜１１を介してコントロールゲート７に隣り合うように構成されている。フローティングゲート第１部分８ａの上部には、第１スペーサー絶縁膜１３が形成されている。

フローティングゲート第２部分８ｂの上部には、第２スペーサー絶縁膜１８が構成されている。フローティングゲート第２部分８ｂのコントロールゲート７側の側面は、第１スペーサー絶縁膜１３に接続されている。フローティングゲート第１部分８ａのポリシリコンプラグ９側の側面とフローティングゲート第２部分８ｂのポリシリコンプラグ９側の側面は、第３スペーサー絶縁膜１４を介してポリシリコンプラグ９に隣り合うように構成されている。

したがって、フローティングゲート８は、ゲート絶縁膜１２、トンネル絶縁膜１１、第１スペーサー絶縁膜１３、第３スペーサー絶縁膜１４および第２スペーサー絶縁膜１８の作用により、他の導体部分から電気的に絶縁されている。不揮発性メモリセル１ａは、ポリシリコンプラグ９とフローティングゲート８とによるキャパシタを構成している。フローティングゲート第２部分８ｂが上方に突出しているため、そのキャパシタの静電容量が大きくなっている。また、フローティングゲート第１部分８ａは、コントロールゲート７側に鋭角部を含んでいる。フローティングゲート第１部分８ａの鋭角部は、データ消去動作を精度よく、かつ安定的に行える角度で構成されている。

コントロールゲート７は、トンネル絶縁膜１１を介して半導体基板４の上層に構成されている。第２ソース／ドレイン拡散層６の上層にはポリシリコンプラグ９が形成されている。また、フローティングゲート第１部分８ａの下には、ゲート絶縁膜１２を介してＣＧＢ領域１９が構成されている。

第１ソース／ドレイン拡散層５は、その第１ソース／ドレイン拡散層５に形成されたシリサイドを介してコンタクト１６に接続されている。コンタクト１６は、上層の配線（図示されず）に接続されている。コンタクト１６は、そのシリサイドを介して第１ソース／ドレイン拡散層５に所定の電圧を供給している。また、コントロールゲート７の上面にはシリサイド（図示されず）が形成され、側面には、ＬＤＤサイドウォール１５が形成されている。ＬＤＤサイドウォール１５の下方の基板には、ＬＤＤ領域５ａが構成されている。ポリシリコンプラグ９の上面にはポリシリコンプラグシリサイド（図示されず）が形成されている。

図５は、スプリットゲート型不揮発性半導体記憶装置１の構成を例示する平面図である。スプリットゲート型不揮発性半導体記憶装置１は、複数の不揮発性メモリセル１ａを備えている。複数の不揮発性メモリセル１ａの各々は、ビット線方向に延伸するＳＴＩ（Shallow Trench Isolation：以下、素子分離絶縁膜２と記載する）によって分離されている。換言すると、不揮発性メモリセル１ａは、二つの素子分離絶縁膜（ＳＴＩ）２の間に構成されている。

コントロールゲート７と、ポリシリコンプラグ９とは、ワード線方向に延伸するように構成されている。コントロールゲート７とポリシリコンプラグ９との間には、トンネル絶縁膜１１と第１スペーサー絶縁膜１３が構成されている。また。コントロールゲート７の第１ソース／ドレイン拡散層５側の側面には、ＬＤＤサイドウォール１５が構成されている。また、スプリットゲート型不揮発性半導体記憶装置１は、第１ソース／ドレイン拡散層５を含んでいる。第１ソース／ドレイン拡散層５は、ウェル１０に形成され、コンタクト１６に接続されている。ここにおいて、上述の図４は、図５のｄ‐ｄで示される部分を切断した断面を示している。

以下に、本実施形態のスプリットゲート型不揮発性半導体記憶装置１の製造工程について説明を行う。図６Ａ〜図６Ｃは、スプリットゲート型不揮発性半導体記憶装置１を製造するための第１工程における半導体構造物の構成を例示する図である。

図６Ａは、その第１工程における半導体構造物を、上から見たときの構成を例示する平面図である。Ａ−Ａで示される箇所は、図６Ｂに示す断面に対応している。Ｂ−Ｂで示される箇所は、図６Ｃに示す断面に対応している。

図６Ａに示されているように、その第１工程では、第１ポリシリコン膜２２の上に形成されていたフィールド窒化膜（図示されず）を除去して第１ポリシリコン膜（フローティングゲート第１部分用）２２の表面を露出する。その後、不純物を注入してウェル１０を形成する。複数の素子分離絶縁膜２は、ワード線方向に複数の不揮発性メモリセル１ａを素子分離する。

図６Ｂは、その第１工程におけるビット線方向の断面を例示する断面図である。その第１工程では、まず、半導体基板４の上にゲート絶縁膜用酸化膜２１を形成する。そのゲート絶縁膜用酸化膜２１の上に第１ポリシリコン膜２２を形成する。半導体基板４上のゲート絶縁膜用酸化膜２１は、８ｎｍ程度の膜厚で構成されることが好ましい。また、第１ポリシリコン膜２２は、８０ｎｍ〜１００ｎｍ程度の膜厚で構成されることが好ましい。

図６Ｃは、その第１工程におけるワード線方向の断面を例示する断面図である。その第１工程では、フィールド窒化膜（図示されず）の上にレジストパターン（図示されず）を形成する。そのレジストパターンに対応してトレンチエッチングを行い、開口部を形成する。その開口部を素子分離用絶縁膜で埋めた後、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）によって、第１素子分離絶縁膜２を形成する
図７Ａ、図７Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第２工程を例示している。図７Ａは、その第２工程におけるビット線方向の断面を例示している。その第２工程では、第１ポリシリコン膜２２の上に、開口２６を有する第１スペーサー形成用窒化膜２５を形成する。そして、その第１スペーサー用窒化膜２５をマスクにして、開口２６に対応するウェル１０に、不純物（例えば、ホウ素）をイオン注入してＣＧＢ領域拡散層２３を形成する。

図７Ｂは、その第２工程におけるワード線方向の断面を例示している。図７Ｂは、第１スペーサー形成用窒化膜２５に形成された開口２６を、ワード線方向に切断した断面を例示している。なお、開口２６以外の部分では、第１素子分離絶縁膜２と第１ポリシリコン膜２２の上に、第１スペーサー形成用窒化膜２５が構成されている。

図８Ａ、図８Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第３工程を例示している。図８Ａは、その第３工程における、ビット線方向の断面を例示している。その第３工程では、第１スペーサー用窒化膜２５の側面近くの第１ポリシリコン膜２２が、スロープ上になるようにエッチングを行う。そのエッチングによって形成された傾斜部２４は、例えばテーパ角度が４５°の形状であることが好ましい。その傾斜部２４は、上述のフローティングゲート第１部分８ａにおける、コントロールゲート７側の鋭角部となる。

図８Ｂは、その第３工程におけるワード線方向の断面を例示する断面図である。その第３工程では、開口２６の底面に対応する第１ポリシリコン膜２２の膜厚が薄くなっている。また、このとき、素子分離絶縁膜２の上面もエッチングによって削られる。

図９Ａ、図９Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第４工程を例示する図である。図９Ａは、その第４工程における、ビット線方向の断面を例示している。その第４工程では、第１ポリシリコン膜２２の表面上に、熱酸化膜をＬＰＣＶＤ法により形成する。そして、その熱酸化膜をドライエッチング装置によりエッチングして第１スペーサー絶縁膜１３を形成する。なお、図９Ｂに示されているように、その第４工程におけるワード線方向の断面の構成は、上述の第３工程での構成と同様である。

図１０Ａ、図１０Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第５工程を例示する図である。図１０Ａは、その第５工程における、ビット線方向の断面を例示している。その第５工程では、まず、ＣＶＤ法などによって所定の膜厚のポリシリコン膜を形成する。そして、そのポリシリコン膜をＣＭＰにて研磨した後に、所定の膜厚にエッチングして第２ポリシリコン膜（フローティングゲート第２部分用）２７を構成する。本実施形態において、第２ポリシリコン膜２７は、第一スペーサー形成用窒化膜の高さに応じて設計され、第一スペーサー形成用窒化膜２５の高さが４００ｎｍ程度の場合には、２００ｎｍ程度であることが好ましい。図１０Ｂは、その第５工程におけるワード線方向の断面を例示している。その第５工程において、第２ポリシリコン膜２７は、ワード線方向に、分離されること無く構成されている。

図１１Ａ、図１１Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第６工程を例示する図である。図１１Ａは、その第６工程における、ビット線方向の断面を例示している。その第６工程では、ＣＶＤ法などよって所定の膜厚の熱酸化膜を形成する。本実施形態において、その熱酸化膜の膜厚は、５０ｎｍ〜１００ｎｍ程度であることが好ましい。そして、その熱酸化膜をエッチバックして第２スペーサー絶縁膜１８を構成する。その第６工程におけるワード線方向の断面の構成は、図１１Ｂに示されているように、上述の第５工程での構成と同様である。

図１２Ａ〜図１２Ｅは、スプリットゲート型不揮発性半導体記憶装置１の製造の第７工程を例示する図である。図１２Ａは、その第７工程における半導体構造物を、上から見た平面図である。図１２Ａにおいて、Ａ−Ａで示される箇所は、図１２Ｂに示す断面に対応している。Ｂ−Ｂで示される箇所は、図１２Ｃに示す断面に対応している。Ｃ−Ｃで示される箇所は、図１２Ｄに示す断面に対応している。Ｄ−Ｄで示される箇所は、図１２Ｅに示す断面に対応している。

図１２Ａに示されているように、第１スペーサー用窒化膜２５と、第１スペーサー絶縁膜１３と、第２スペーサー絶縁膜１８は、ワード線方向に延伸するように構成されている。対向する第１スペーサー絶縁膜１３の間においては、開口部が構成されている。その開口部によって、素子分離絶縁膜２の表面とゲート絶縁膜用酸化膜２１の表面が露出している。

図１２Ｂは、その第７工程における、ビット線方向の断面を例示している。その第７工程においては、第２スペーサー絶縁膜１８をマスクにして異方性エッチングを行う。そして、第２ポリシリコン膜２７と、その第２ポリシリコン膜２７の下の第１ポリシリコン膜２２とを除去する。

図１２Ｃは、その第７工程における、ワード線方向の断面を例示している。図１２Ｃに示されているように、第２ポリシリコン膜２７と第１ポリシリコン膜２２とを除去することで、素子分離絶縁膜２の表面とゲート絶縁膜用酸化膜２１の表面とが露出される。

図１２Ｄは、その第７工程における、素子分離絶縁膜２に沿ったビット線方向の断面を例示している。図１２Ｄに示されているように、素子分離絶縁膜２の上の形成されている第２ポリシリコン膜２７は、第２スペーサー絶縁膜１８の下の部分を残して除去されている。

図１２Ｅは、その第７工程における、第２ポリシリコン膜２７に沿ったワード線方向の断面を例示している。図１２Ｅに示されているように、第２スペーサー絶縁膜１８の下の第２ポリシリコン膜２７は、ワード線方向に、分離されること無く構成されている。

図１３は、スプリットゲート型不揮発性半導体記憶装置１の製造の第８工程を例示する平面図である。その第８工程では、上述の第１〜第７工程において形成された半導体構造物の上に、フォトレジスト３１を形成する。そして、そのフォトレジスト３１をマスクにして、等方性エッチングを行う。その第８工程では、フォトレジスト３１の間に露出している第２スペーサー絶縁膜１８と、その第２スペーサー絶縁膜１８の下の第２ポリシリコン膜２７とを除去する。この処理によって、第２ポリシリコン膜２７を素子分離して、素子ごとのフローティングゲート第２部分８ｂを形成する。

図１４Ａ〜図１４Ｅは、スプリットゲート型不揮発性半導体記憶装置１の製造の第９工程を例示する図である。図１４Ａは、その第９工程における半導体構造物を上から見た平面図である。図１４Ａにおいて、Ａ−Ａで示される箇所は、図１４Ｂに示す断面に対応している。Ｂ−Ｂで示される箇所は、図１４Ｃに示す断面に対応している。Ｃ−Ｃで示される箇所は、図１４Ｄに示す断面に対応している。Ｄ−Ｄで示される箇所は、図１４Ｅに示す断面に対応している。図１４Ａに示されているように、その第９工程では、フォトレジスト３１を除去している。フォトレジスト３１を除去することよって、マスクされていた第２スペーサー絶縁膜１８とゲート絶縁膜用酸化膜２１とを露出する。

図１４Ｂは、その第９工程における、ビット線方向の断面を例示している。上述の図１４Ａにおいて、Ａ−Ａで示される箇所は、第８工程において、フォトレジスト３１に覆われていた。したがって、その構成は、第７工程における構成と同様である。また、図１４Ｃに示されているワード線方向の断面の構成も、第７工程における構成と同様である。

図１４Ｄは、その第９工程における、素子分離絶縁膜２に沿ったビット線方向の断面を例示している。素子分離絶縁膜２の上に構成されていた第２スペーサー絶縁膜１８と第２ポリシリコン膜２７とは、第８工程でのエッチングにより除去されている。また、素子分離絶縁膜２の表面も、上述のエッチングにより削られている。

図１４Ｅは、その第９工程における、第２ポリシリコン膜２７に沿ったワード線方向の断面を例示している。素子分離絶縁膜２の上に構成されていた第２スペーサー絶縁膜１８と第２ポリシリコン膜２７とが、除去されることで、素子ごとに第２ポリシリコン膜２７が分離される。分離された各第２ポリシリコン膜２７は、不揮発性メモリセル１ａにおけるフローティングゲート第２部分８ｂとして機能する。

図１５Ａ、図１５Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第１０工程を例示する図である。図１５Ａは、その第１０工程における、ビット線方向の断面を例示している。その第１０工程では、その第１スペーサー絶縁膜１３をマスクにして、第１ポリシリコン膜２２とゲート絶縁膜用酸化膜２１とをエッチングにより除去する。そして、半導体基板４（ウェル１０）の表面を露出した後、第３スペーサー絶縁膜１４を形成する。その後、その第３スペーサー絶縁膜１４をマスクにして、第２ソース／ドレイン拡散層６形成するための不純物注入を行う。図１５Ｂは、その第１０工程におけるワード線方向の断面を例示している。その第１０工程では、半導体基板４の表面付近（ウェル１０の表面付近）に、第２ソース／ドレイン拡散層６が形成される。

図１６Ａ、図１６Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程を例示する図である。図１６Ａは、その第１１工程における、ビット線方向の断面を例示している。その第１１工程では、第１スペーサー絶縁膜１３、第３スペーサー絶縁膜１４の間に、ポリシリコンプラグ９を形成する。そして、そのポリシリコンプラグ９の上にソースポリ保護酸化膜３２を形成する。図１６Ｂは、その第１１工程におけるワード線方向の断面を例示している。その第１１工程では、ポリシリコンプラグ９とソースポリ保護酸化膜３２とは、ワード線方向に分離されること無く形成される。

図１７Ａ、図１７Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第１２工程を例示する図である。図１７Ａは、その第１２工程における、ビット線方向の断面を例示している。その第１２工程では、第１スペーサー絶縁膜１３、第２スペーサー絶縁膜１８およびソースポリ保護酸化膜３２をマスクにして、第１スペーサー用窒化膜２５を除去する。例えば、その第１スペーサー用窒化膜２５を、１５０℃のＨ_３ＰＯ_４にて除去する。この処理によって、第１スペーサー用窒化膜２５で覆われていた第１ポリシリコン膜２２の表面を露出する。その第１２工程におけるワード線方向の断面の構成は、図１７Ｂに示されているように、上述の第１１工程における構成と同様である。

図１８Ａ、図１８Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第１３工程を例示する図である。図１８Ａは、その第１３工程における、ビット線方向の断面を例示している。その第１３工程では、第１スペーサー絶縁膜１３、第２スペーサー絶縁膜１８およびソースポリ保護酸化膜３２をマスクにして第１ポリシリコン膜２２を、ドライエッチング装置にてドライエッチングする。この処理によって、フローティングゲート第１部分８ａが形成される。このときのエッチングは、異方性エッチングであることが好ましい。この処理によって、フローティングゲート第１部分８ａの鋭角部が形成される。また、その第１３工程におけるワード線方向の断面の構成は、図１８Ｂに示されているように、上述の第１１工程、第１２工程における構成と同様である。

図１９Ａ、図１９Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造の第１４工程を例示する図である。図１９Ａは、その第１４工程における、ビット線方向の断面を例示している。その第１４工程では、第１スペーサー絶縁膜１３をマスクとして、露出しているゲート絶縁膜用酸化膜２１をフッ酸によるウェットエッチングにより取り除く。この工程によって、半導体基板４の表面が露出する。

また、その第１４工程では、露出しているゲート絶縁膜用酸化膜２１が取り除かれ、フローティングゲート８の下層にゲート絶縁膜用酸化膜２１が残る。フローティングゲート８の下に残ったゲート絶縁膜用酸化膜２１は、不揮発性メモリセル１ａにおけるゲート絶縁膜１２として構成される。さらにこのとき、第１スペーサー絶縁膜１３の側面部分が、ポリシリコンプラグ９方向に後退する。

その後、トンネル絶縁膜用酸化膜２８を１６ｎｍ程度で形成する。トンネル絶縁膜用酸化膜２８によって、露出した半導体基板４、ゲート絶縁膜１２の側面、フローティングゲート８の側面と鋭角部、第１スペーサー絶縁膜１３、第２スペーサー絶縁膜１８及びポリシリコンプラグ９の上を覆う。そして、トンネル絶縁膜用酸化膜２８の上に、コントロールゲート用ポリシリコン膜２９を形成する。

図１９Ｂは、その第１４工程におけるワード線方向の断面を例示している。図１９Ｂに示されているように、その第１４工程で形成されるトンネル絶縁膜用酸化膜２８とコントロールゲート用ポリシリコン膜２９とは、ワード線方向に分離されること無く形成される。

図２０は、スプリットゲート型不揮発性半導体記憶装置１の製造の第１５工程を例示する図である。図２０は、その第１５工程における、ビット線方向の断面を例示している。その第１５工程では、コントロールゲート用ポリシリコン膜２９をエッチバックすることによって、サイドウォール形状のポリシリコン（以下、コントロールゲート７と呼ぶ）を形成する。そして、そのコントロールゲート７に接しているトンネル絶縁膜用酸化膜２８を残し、露出しているトンネル絶縁膜用酸化膜２８を除去する。この処理によって、残ったトンネル絶縁膜用酸化膜２８は、不揮発性メモリセル１ａのトンネル絶縁膜１１として機能する。その後、コントロールゲート７をマスクとして、半導体基板４に不純物を注入してＬＤＤ領域５ａを形成する。

図２０に示されるように、コントロールゲート７は、そのトンネル絶縁膜１１を介してフローティングゲート８と隣り合うように構成される。コントロールゲート７の一部分が、フローティングゲート８の鋭角部にオーバーラップしていても良い。このフローティングゲート８の端部が、鋭角的に形成されていることによって、データ消去の動作が適切に行われる。なお、その第１５工程におけるワード線方向の断面の構成は、図１６Ｂや図１７Ｂに示す構成と同様であるため、その説明を省略する。

図２１は、スプリットゲート型不揮発性半導体記憶装置１の製造の第１６工程を例示する図である。図２１は、その第１６工程における、ビット線方向の断面を例示している。その第１６工程では、コントロールゲート７の側面にＬＤＤサイドウォール１５を形成する。そして、そのＬＤＤサイドウォール１５をマスクとして作用させ、セルフアラインによって、ウェル１０に第１ソース／ドレイン拡散層５を形成する。

以降、その第１ソース／ドレイン拡散層５の表面にシリサイド（図示されず）を形成した後、そのシリサイドを介して第１ソース／ドレイン拡散層５に接続するコンタクト１６（図示されず）を形成する。これによって、上述の図４に示す不揮発性メモリセル１ａを構成する。なお、その第１６工程におけるワード線方向の断面は、図１６Ｂや図１７Ｂに示す構成と同様であるため、その説明を省略する。

上述してきたように、本実施形態のスプリットゲート型不揮発性半導体記憶装置１におけるフローティングゲート８は、フローティングゲート第１部分８ａとフローティングゲート第２部分８ｂとを含んでいる。フローティングゲート第２部分８ｂは、ポリシリコンプラグ９の側面に沿うように構成されている。フローティングゲート８において、フローティングゲート第１部分８ａのポリシリコンプラグ９側の側面とフローティングゲート第２部分８ｂのポリシリコンプラグ９側の側面とを合わせた面積は、フローティングゲート第１部分８ａのコントロールゲート７側の側面の面積よりも大きい。換言すると、フローティングゲート８と第３スペーサー絶縁膜１４の界面の面積は、フローティングゲート８とトンネル絶縁膜１１との界面の面積よりも大きい。この構成により、フローティングゲート第２部分８ｂとポリシリコンプラグ９との間のカップリングを増加させることができる。これによって、第２ソース／ドレイン拡散層６とフローティングゲート８とのオーバーラップ面積を削減することができ、セルサイズの縮小および使用電圧の低減を図ることが可能となる。

［第２実施形態］
以下に、図面を参照して、本発明の第２実施形態について説明を行う。第２実施形態では、第１実施形態と異なる方法で、第２ポリシリコン膜２７を分離している。図２２Ａ〜図２２Ｅは、第２実施形態における、第２ポリシリコン膜２７を分離するための第１工程を例示する図である。

図２２Ａは、そのときの半導体構造物を、上から見た平面図である。図２２Ａにおいて、Ａ−Ａで示される箇所は、図２２Ｂに示す断面に対応している。Ｂ−Ｂで示される箇所は、図２２Ｃに示す断面に対応している。Ｃ−Ｃで示される箇所は、図２２Ｄに示す断面に対応している。Ｄ−Ｄで示される箇所は、図２２Ｅに示す断面に対応している。

第２ポリシリコン膜２７を分離するための第１工程では、フォトレジスト３１と同様のマスクを形成し、そのマスクを用いて、エッチングを行い、そのマスクの間に露出していた第２ポリシリコン膜２７を除去する。図２２Ｂは、ビット線方向の断面を例示している。第２ポリシリコン膜２７を分離するための第１工程では、第１ポリシリコン膜２２の上の第２ポリシリコン膜２７は、除去されていない。図２２Ｃは、ワード線方向の断面を例示している。図２２Ｃまたは図２２Ｄに示されているように、素子分離絶縁膜２の上の第２ポリシリコン膜２７が除去されている。図２２Ｅは、第１スペーサー絶縁膜１３に近い部分のワード線方向の断面を例示している。第２ポリシリコン膜２７を分離するための第１工程において、第１スペーサー絶縁膜１３の間は、どの部分も略同じように構成されている。

図２３Ａ〜図２３Ｅは、第２実施形態における、第２ポリシリコン膜２７を分離するための第２工程を例示する図である。図２３Ａは、第２ポリシリコン膜２７を分離するための第２工程の半導体構造物を、上から見た平面図である。図２３Ａにおいて、Ａ−Ａで示される箇所は、図２３Ｂに示す断面に対応している。Ｂ−Ｂで示される箇所は、図２３Ｃに示す断面に対応している。Ｃ−Ｃで示される箇所は、図２３Ｄに示す断面に対応している。Ｄ−Ｄで示される箇所は、図２３Ｅに示す断面に対応している。

第２ポリシリコン膜２７を分離するための第２工程では、ＣＶＤ法などよって所定の膜厚の熱酸化膜を形成する。そして、その熱酸化膜をエッチバックして第２スペーサー絶縁膜１８を構成する。図２３Ｂに示されているように、第２ポリシリコン膜２７の上に、サイドウォール状の第２スペーサー絶縁膜１８が構成される。対向する二つの第１スペーサー絶縁膜１３の中央付近では、その熱酸化膜は除去され、第２ポリシリコン膜２７の表面が露出している（図２３Ｃ参照）。また、二つの第１スペーサー絶縁膜１３の中央付近では、素子分離絶縁膜２の表面が露出している。

図２３Ｄは、素子分離絶縁膜２に沿ったビット線方向の断面を例示している。第１スペーサー絶縁膜１３の側面に第２スペーサー絶縁膜１８が構成されている。また、対向する第２スペーサー絶縁膜１８の間の素子分離絶縁膜２の表面は、露出している。図２３Ｅは、第２スペーサー絶縁膜１８に沿ったワード線方向の断面を例示している。第２ポリシリコン膜２７の間に形成された開口部に、第２スペーサー絶縁膜１８が構成されている。この処理によって、素子ごとに第２ポリシリコン膜２７を分離している。

図２４Ａは、第２ポリシリコン膜２７を分離するための第３工程を例示している。図２４Ａに示されているように、その第３工程では、第２スペーサー絶縁膜１８をマスクにして、第２ポリシリコン膜２７と、その下の第１ポリシリコン膜２２とを異方性エッチングにより除去する。この処理によって、フローティングゲート第２部分８ｂを形成している。図２４Ｂは、その時のワード線方向の断面を例示している。対抗するフローティングゲート第２部分８ｂの間の第２ポリシリコン膜２７と第１ポリシリコン膜２２が除去されることによって、素子分離絶縁膜２の表面とゲート絶縁膜用酸化膜２１の表面とが露出される。

以降、第１実施形態で例示した、スプリットゲート型不揮発性半導体記憶装置１の製造の第１０工程と同様のプロセスを実行する。これによって、上述の第１実施形態と同様に、ポリシリコンプラグ９の側面に沿うように構成されるフローティングゲート第２部分８ｂを形成することができる。

［第３実施形態］
以下に、図面を参照して、本発明の第３実施形態について説明を行う。図２５は、本発明の第３実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の構成を例示する断面図である。上述の第１、第２実施形態は、セルフアライン技術を用いて製造されるスプリットゲート型不揮発性半導体記憶装置１に、本願発明を適用した場合の実施形態である。第３実施形態においては、セルフアライン技術を用いることなく製造されるスプリットゲート型不揮発性半導体記憶装置１に本願発明を適用した場合の構成を例示する。図２５に示されているように、第３実施形態におけるスプリットゲート型不揮発性半導体記憶装置１は、フローティングゲート８の上に覆いかぶさるように形成されたコントロールゲート７を備えている。そのコントロールゲート７とフローティングゲート８とは、層間絶縁膜によって電気的絶縁されている。フローティングゲート８とポリシリコンプラグ９との間には、第３スペーサー絶縁膜１４が形成されている。フローティングゲート８のポリシリコンプラグ９側の側面の面積は、コントロールゲート７側の面積よりも広くなるように構成されている。そのため、フローティングゲート８とポリシリコンプラグ９とのカップリングを増加させることができる。これによって、第２ソース／ドレイン拡散層６とフローティングゲート８とのオーバーラップ面積を削減することができ、セルサイズの縮小および使用電圧の低減を図ることが可能となる。

［第４実施形態］
以下に、図面を参照して、本発明の第４実施形態について説明を行う。上述の複数の実施形態においては、第３スペーサー絶縁膜１４が単一の層の酸化膜である場合を例示している。第４実施形態のスプリットゲート型不揮発性半導体記憶装置１は、複数層の第３スペーサー絶縁膜１４を備えている。図２６は、本発明の第４実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の構成を例示する断面図である。図２６に示されているように、例えば、第３スペーサー絶縁膜１４を、ＯＮＯ（Oxide Nitride Oxide）膜で構成することも可能である。このＯＮＯ膜の第３スペーサー絶縁膜１４は、酸化膜、窒化膜、酸化膜を順番に成膜した後、その三層構造の絶縁膜をエッチバックすることによって形成することが好ましい。

スプリットゲート型不揮発性半導体記憶装置１において、フローティングゲート８とポリシリコンプラグ９との容量性カップリングにおける容量（キャパシタンス）を増加させるには、誘電体を薄くすることが好ましい。しかし、第３スペーサー絶縁膜１４が単一の層の酸化膜で構成される場合、その膜厚を薄くしすぎると膜質が低下し、フローティングゲート８に蓄えられた電荷の放出を抑制することが困難になってしまう場合がある。
ＯＮＯ（Oxide Nitride Oxide）膜で構成される第３スペーサー絶縁膜１４は、誘電率の高い窒化膜を挟んでいる。そのため、単一の層の酸化膜で構成される第３スペーサー絶縁膜１４と同じ容量（キャパシタンス）にする場合、膜厚の増加による容量値の低下を抑えつつ、酸化膜にかかる電界を緩和し、フローティングゲート８に蓄えられた電荷を効果的に保持することができる。
なお、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において組み合わせて実施可能である。

図１は、従来のスプリットゲート型の不揮発性半導体記憶装置の構成を示す断面図である。 図２は、従来のスプリットゲート型不揮発性メモリセルの動作を示す図である。 図３は、従来の浮動ゲート式メモリセルアレイの構成を示す断面図である。 図４は、スプリットゲート型不揮発性半導体記憶装置１の構成を例示する断面図である。 図５は、スプリットゲート型不揮発性半導体記憶装置１の構成を例示する平面図である。 図６Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程を例示する平面図である。 図６Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程を例示する断面図である。 図６Ｃは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程を例示する断面図である。 図７Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第２工程を例示する断面図である。 図７Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第２工程を例示する断面図である。 図８Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第３工程を例示する断面図である。 図８Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第３工程を例示する断面図である。 図９Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第４工程を例示する断面図である。 図９Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第４工程を例示する断面図である。 図１０Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第５工程を例示する断面図である。 図１０Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第５工程を例示する断面図である。 図１１Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第６工程を例示する断面図である。 図１１Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第６工程を例示する断面図である。 図１２Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示する平面図である。 図１２Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示する断面図である。 図１２Ｃは、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示する断面図である。 図１２Ｄは、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示する断面図である。 図１２Ｅは、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示する断面図である。 図１３は、スプリットゲート型不揮発性半導体記憶装置１の製造における第８工程を例示する平面図である。 図１４Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示する平面図である。 図１４Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示する断面図である。 図１４Ｃは、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示する断面図である。 図１４Ｄは、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示する断面図である。 図１４Ｅは、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示する断面図である。 図１５Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１０工程を例示する断面図である。 図１５Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１０工程を例示する断面図である。 図１６Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１１工程を例示する断面図である。 図１６Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１１工程を例示する断面図である。 図１７Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１２工程を例示する断面図である。 図１７Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１２工程を例示する断面図である。 図１８Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１３工程を例示する断面図である。 図１８Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１３工程を例示する断面図である。 図１９Ａは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１４工程を例示する断面図である。 図１９Ｂは、スプリットゲート型不揮発性半導体記憶装置１の製造における第１４工程を例示する断面図である。 図２０は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１５工程を例示する断面図である。 図２１は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１６工程を例示する断面図である。 図２２Ａは、第２実施形態における、第２ポリシリコン膜２７を分離するための第１工程を例示する平面図である。 図２２Ｂは、第２実施形態における、第２ポリシリコン膜２７を分離するための第１工程を例示する断面図である。 図２２Ｃは、第２実施形態における、第２ポリシリコン膜２７を分離するための第１工程を例示する断面図である。 図２２Ｄは、第２実施形態における、第２ポリシリコン膜２７を分離するための第１工程を例示する断面図である。 図２２Ｅは、第２実施形態における、第２ポリシリコン膜２７を分離するための第１工程を例示する断面図である。 図２３Ａは、第２実施形態における、第２ポリシリコン膜２７を分離するための第２工程を例示する平面図である。 図２３Ｂは、第２実施形態における、第２ポリシリコン膜２７を分離するための第２工程を例示する断面図である。 図２３Ｃは、第２実施形態における、第２ポリシリコン膜２７を分離するための第２工程を例示する断面図である。 図２３Ｄは、第２実施形態における、第２ポリシリコン膜２７を分離するための第２工程を例示する断面図である。 図２３Ｅは、第２実施形態における、第２ポリシリコン膜２７を分離するための第２工程を例示する断面図である。 図２４Ａは、第２実施形態における、第２ポリシリコン膜２７を分離するための第３工程を例示する断面図である。 図２４Ｂは、第２実施形態における、第２ポリシリコン膜２７を分離するための第３工程を例示する断面図である。 図２５は、第３実施形態における、スプリットゲート型不揮発性半導体記憶装置１を例示する断面図である。 図２６は、第４実施形態における、スプリットゲート型不揮発性半導体記憶装置１の構成を例示する断面図である。

符号の説明

１…スプリットゲート型不揮発性半導体記憶装置
１ａ…不揮発性メモリセル
２…素子分離絶縁膜（ＳＴＩ）
４…半導体基板
５…第１ソース／ドレイン拡散層
５ａ…ＬＤＤ領域
６…第２ソース／ドレイン拡散層
７…コントロールゲート
８…フローティングゲート
８ａ…フローティングゲート第１部分
８ｂ…フローティングゲート第２部分
９…ポリシリコンプラグ
１０…ウェル
１１…トンネル絶縁膜
１２…ゲート絶縁膜
１３…第１スペーサー絶縁膜
１４…第３スペーサー絶縁膜
１５…ＬＤＤサイドウォール
１６…コンタクト
１８…第２スペーサー絶縁膜
１９…ＣＧＢ領域
２１…ゲート絶縁膜用酸化膜
２２…第１ポリシリコン膜
２３…ＣＧＢ領域拡散層
２４…傾斜部
２５…第１スペーサー用窒化膜
２６…開口
２７…第２ポリシリコン膜
２８…トンネル絶縁膜用酸化膜
２９…コントロールゲート用ポリシリコン膜
３１…フォトレジスト
３２…ソースポリ保護酸化膜
１０１…スプリットゲート型不揮発性メモリセル
１０２…基板
１０３…第１ソース／ドレイン拡散層
１０４…第２ソース／ドレイン拡散層
１０５…フローティングゲート
１０６…コントロールゲート
１０７…ゲート酸化膜
１０８…トンネル酸化膜
１０９…ポリシリコンプラグ
１１１…スペーサー
２０４…チャネル領域
２０４ａ…第１部分
２０４ｂ…第２部分
２０４ｃ…第３部分
２１０…半導体基板
２４６ａ…浮動ゲート
２５８…ソース領域
２６０…ポリブロック
２８０…ドレイン領域

Claims (9)

1. 半導体基板の表面部を含んで前記半導体基板内に形成された第１拡散層と、
   前記第１拡散層から離れて前記半導体基板の表面部を含んで前記半導体基板内に形成された第２拡散層と、前記第１拡散層と前記第２拡散層との間の前記半導体基板の表面部にはチャンネル層が形成可能であり、
   ゲート絶縁膜を介して前記半導体基板内の前記第１拡散層の一部の上に形成され、前記ゲート絶縁膜と接する第１部分と、前記第１部分の上面の前記第１拡散層側の一端部から上方に延伸する形状を有する第２部分とを有するフローティングゲートと、前記第１部分は、前記第２拡散層側の他端部から上方に伸びた鋭角部を有し、
   前記ゲート酸化膜から上方に延び、前記第１部分の前記他端部の側面と前記一端部の側面と、前記第１部分の上面と、前記第２部分を覆うように形成され第１絶縁膜と、
   前記チャネル領域に対応する前記ゲート絶縁膜の部分から上方に延び、前記第１絶縁膜を介して前記フローティングゲートと接するように形成されたコントロールゲートと、
   前記第１拡散層に接続され、前記第１絶縁膜を介して前記第１部分及び前記第２部分の前記第１拡散層側側面に接するように形成された導電体膜と
   を備える
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置であって、更に、
   前記第１絶縁膜は、前記第１部分の上面に、前記第２部分の、前記第１拡散層側側面と反対側の側面と接するように形成された第２絶縁膜を備える
   不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体記憶装置であって、更に、
   前記第１絶縁膜は、
   前記第１部分の前記他端部の側面と前記コントロールゲートとの間に形成されたトンネル絶縁膜と、
   前記第２部分の上面に形成され、前記導電体膜と前記第２部分との間を絶縁する第３絶縁膜とを備える
   不揮発性半導体記憶装置。
4. 請求項３に記載の不揮発性半導体記憶装置であって、
   前記第１絶縁膜は、
   第１酸化膜と窒化膜と第２酸化膜の３層構造を有する
   不揮発性半導体記憶装置。
5. 第１絶縁膜及びフローティングゲート用の第１導電体膜で覆われた半導体基板に素子分離絶縁膜を形成する工程と、
   前記第１導電体膜及び前記素子分離絶縁膜上に、前記素子分離絶縁膜が延伸する方向とは異なる方向に開口部を有する窒化膜を形成し、前記開口部の側面の各々にサイドウォール状の第１スペーサー絶縁膜を形成する工程と、
   前記第１スペーサー絶縁膜の間にフローティングゲート用の第２導電体膜を形成する工程と、
   前記第２導電体膜及び前記第１スペーサー絶縁膜との表面に第２絶縁膜を形成し、前記第２絶縁膜をエッチバックして、前記第２導電体膜の上に、サイドウォール状の第２スペーサー絶縁膜を形成する工程と、
   前記第２スペーサー絶縁膜をマスクとして前記第２導電体膜と前記第１導電体膜とを除去する工程と、
   前記第１導電体膜及び前記第２導電体膜の側面に第３スペーサー絶縁膜を形成する工程と、
   前記第３スペーサー絶縁膜をマスクとして前記第１絶縁膜を除去する工程と、
   前記開口部に対応する前記半導体基板内に拡散層を形成し、前記拡散層上に第３導電体膜を形成する工程と、
   前記窒化膜を除去した後、前記第１スペーサー絶縁膜をマスクに前記第１導電体膜を選択的に除去して、先端部に鋭角部を有する前記第１導電体膜と、前記第２導電体膜とを有するフローティングゲートを形成する工程と
   を具備する
   不揮発性半導体記憶装置の製造方法。
6. 請求項５に記載の不揮発性半導体記憶装置の製造方法であって、更に、
   前記第２スペーサー絶縁膜をマスクとして前記第２導電体膜と前記第１導電体膜とを選択的に除去した後に、
   前記素子分離絶縁膜上の前記第２スペーサー絶縁膜と、前記素子分離絶縁膜上の前記第２導電体膜とを除去する工程を備える
   不揮発性半導体記憶装置の製造方法。
7. 請求項５に記載の不揮発性半導体記憶装置の製造方法であって、更に、
   前記第２導電体膜を形成した後に、前記素子分離絶縁膜上の前記第２導電体膜を選択的に除去する工程と、
   露出した前記素子分離絶縁膜と、前記第２導電体膜と、前記第１スペーサー絶縁膜の上に第２絶縁膜を形成し、前記第２絶縁膜をエッチバックして、前記第２スペーサー絶縁膜を形成する工程と
   を備える
   不揮発性半導体記憶装置の製造方法。
8. 請求項５から７の何れか１項に記載の不揮発性半導体記憶装置の製造方法において、
   前記第２導電体膜を形成する工程は、
   前記第１導電体膜の上に前記第２導電体膜を積層し、前記フローティングゲートのソース側の端面の膜厚を、前記フローティングゲートのコントロールゲート側の端面の膜厚よりも厚くする工程を含む
   不揮発性半導体記憶装置の製造方法。
9. 請求項５から８の何れか１項に記載の不揮発性半導体記憶装置の製造方法において、
   前記第２絶縁膜を、５０ｎｍ以下の膜厚で構成する
   不揮発性半導体記憶装置の製造方法。

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