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JP5291963B2 - 半導体装置及びその作成方法 - Google Patents
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Description

本出願は、トランジスタを有する半導体装置に関する。
薄膜トランジスタ（ＴＦＴ）は、薄膜の半導体層を用いて形成されたトランジスタである。
そして、半導体装置の高性能化を実現する方法の一つとして、半導体装置を高精細化するという方法がある。半導体装置の高精細化を図るためには、コンタクトホールの小型化が必要となる。
一方、半導体装置の高性能化のために、半導体装置の有する半導体層のチャネル形成領域の膜厚を薄くするという方法がある。
半導体層のチャネル形成領域を薄膜化することによって、電界効果移動度の上昇、電界効果サブスレッショルド特性の向上、リーク電流の低減を達成できる。
ここで、薄膜トランジスタのチャネル形成領域とソース領域及びドレイン領域とは、同一の半導体膜を用いて形成する場合が多い。
このような場合、薄膜トランジスタのチャネル形成領域を薄膜化させると、ソース領域及びドレイン領域も薄膜化されてしまう。
その為、コンタクトホールを形成する際、オーバーエッチングによって半導体層が消失してしまうという問題が生じやすくなる。
そこで、コンタクトホールの小型化と、オーバーエッチングの防止と、の両方を実現するためのエッチング方法が特許文献１に開示されている。
特開平５−１３７６２号公報
コンタクトホールを小型化した場合、ソース領域又はドレイン領域と接触する電極（配線）と、ソース領域又はドレイン領域との接触面積は必然的に少なくなる。
そして、接触面積の低下によって、電極と、ソース領域又はドレイン領域と、の接触抵抗が増加することになる。接触抵抗が増加した場合、ＴＦＴの消費電力が上昇してしまう。接触抵抗が増加しすぎた場合、ＴＦＴが動作しなくなるおそれがある。
また、コンタクトホールの小型化と、オーバーエッチングの防止と、の両方を実現するために特許文献１に記載のエッチング方法を用いると、コンタクトホール形成時の工程が複雑化する（特許文献１では複数回のエッチングを行っている）。
本発明は、上記問題に鑑み、ソース領域又はドレイン領域と接触する電極と、ソース領域又はドレイン領域との接触面積を十分に確保し、且つオーバーエッチングを防止するための半導体装置の素子構造及び該素子構造を有する半導体装置の作製方法を提供することを目的とする。
本発明の半導体装置は、不純物領域（ソース領域又はドレイン領域）の上に上部電極が形成されていることを特徴とする。
また、本発明の半導体装置は、半導体層とゲート絶縁膜とゲート電極との上に層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記コンタクトホールは前記上部電極と前記不純物領域とが積層された領域と重なる位置に形成されていることを特徴とする。
また、本発明の半導体装置は、前記コンタクトホールの面積よりも前記上部電極の面積の方が広い（大きい）ことを特徴とする。
また、本発明の半導体装置は、前記上部電極の下面が前記不純物領域の上面全面と接していると好ましい。
また、本発明の半導体装置は、前記コンタクトホールを介して前記上部電極と電気的に接続される配線を有することを特徴とする。
また、本発明の半導体装置は、前記上部電極がバリアメタルであると好ましい。前記バリアメタルとして、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルナイトライド（以下「ＴａＮ」とする。（但し、ＴａとＮの組成比は１：１に限定されない。））等の前記配線と比較して高融点の導電層が適用可能である。
また、本発明の半導体装置は、ソース領域又はドレイン領域の下に下部電極が形成されており、前記下部電極は、前記上部電極と接することを特徴とする。つまり、ソース領域又はドレイン領域が、上部電極と下部電極とに挟まれたサンドウィッチ構造をしていることを特徴とする。
また、本発明の半導体装置は、前記半導体層の下に開口部（開口形状）を有する絶縁物が設けられており、前記下部電極は前記開口部内に形成されていることを特徴とする。
また、本発明の半導体装置は、絶縁物の表面（上面）と下部電極の表面（上面）とが同一平面をなすように形成されていることを特徴とする。
また、本発明の半導体装置は、前記上部電極と前記不純物領域との間に、前記上部電極の材料と前記不純物領域の材料とのシリサイド層が形成されていることを特徴とする。
また、本発明の半導体装置は、前記下部電極と前記不純物領域との間に、シリサイド層が形成されていることを特徴とする。
また、前記シリサイド層は、前記下部電極の材料と前記不純物領域の材料とのシリサイド化材料からなることを特徴とする。
また、シリサイド層を形成する場合の電極の材料は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等が適用可能である。
また、本発明の半導体装置は、チャネル形成領域と不純物領域とを有する半導体層と、前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記不純物領域を覆うように形成された上部電極と、前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極とを覆う層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、前記層間絶縁膜上に形成された配線と、を有し、前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されており、前記コンタクトホール内において、前記配線は前記上部電極と接触していることを特徴とする。
また、本発明の半導体装置は、チャネル形成領域と不純物領域とを有する半導体層と、前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記不純物領域を覆うように形成された上部電極と、前記不純物領域下に形成された下部電極と、前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極とを覆う層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、前記層間絶縁膜上に形成された配線と、を有し、前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されており、前記コンタクトホール内において、前記配線は前記上部電極と接触しており、前記上部電極と下部電極が前記半導体層と重ならない位置において、前記上部電極と前記下部電極とは接触していることを特徴とする。
また、本発明の半導体装置は、チャネル形成領域と不純物領域とを有する半導体層を有する半導体装置であって、開口部を有する絶縁物と、前記開口部内に形成された下部電極と、前記絶縁物上に形成された前記チャネル形成領域と、前記下部電極上に形成された前記不純物領域と、前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記不純物領域上を覆うように形成された上部電極と、前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極とを覆う層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、前記層間絶縁膜上に形成された配線と、を有し、前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されており、前記コンタクトホール内において、前記配線は前記上部電極と接触しており、前記半導体層と重ならない位置において、前記上部電極と前記下部電極とは接触していることを特徴とする。
また、本発明の半導体装置は、前記下部電極と前記不純物領域との間には、前記下部電極の材料と前記不純物領域の材料とのシリサイド層が形成されていることを特徴とする。
また、本発明の半導体装置は、前記上部電極と前記不純物領域との間には、前記上部電極の材料と前記不純物領域の材料とのシリサイド層が形成されていることを特徴とする。
また、本発明の半導体装置は、下部電極は、バリアメタルからなることを特徴とする。
また、本発明の半導体装置は、上部電極は、バリアメタルからなることを特徴とする。
また、本発明の半導体装置は、バリアメタルは、チタン、モリブデン、タングステン、タンタル、タンタルナイトライドのいずれかであることを特徴とする。
また、本発明の半導体装置は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成された不純物領域上に接して形成されたシリサイド層と、前記シリサイド層上に接して形成された上部電極と、前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極との上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記シリサイド層は、前記半導体層の材料と前記上部電極の材料とのシリサイド化材料からなり、前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されていることを特徴とする。
また、本発明の半導体装置は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成された不純物領域上に接して形成されたシリサイド層と、前記シリサイド層上に接して形成された上部電極と、前記不純物領域下に接して形成された下部電極と、前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極と前記下部電極の上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記シリサイド層は、前記半導体層の材料と前記上部電極の材料とのシリサイド化材料からなり、前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されており、前記半導体層と重ならない位置において、前記上部電極と前記下部電極とは接触していることを特徴とする。
また、本発明の半導体装置は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成された不純物領域上に接して形成された上部電極と、前記不純物領域下に接して形成された形成されたシリサイド層と、前記シリサイド層下に接して形成された下部電極と、前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極と前記下部電極の上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されており、前記シリサイド層は、前記半導体層の材料と前記下部電極の材料とのシリサイド化材料からなり、前記半導体層と重ならない位置において、前記上部電極と前記下部電極とは接触していることを特徴とする。
また、本発明の半導体装置は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に形成された不純物領域上に接して形成された第１のシリサイド層と、前記第１のシリサイド層上に接して形成された上部電極と、前記不純物領域下に接して形成された形成された第２のシリサイド層と、前記第２のシリサイド層下に接して形成された下部電極と、前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極と前記下部電極の上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記第１のシリサイド層は、前記半導体層の材料と前記上部電極の材料とのシリサイド化材料からなり、前記第２のシリサイド層は、前記半導体層の材料と前記下部電極の材料とのシリサイド化材料からなり、前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されており、前記半導体層と重ならない位置において、前記上部電極と前記下部電極とは接触していることを特徴とする。
また、本発明の半導体装置は、前記上部電極は、チタン、ニッケル、コバルト、タングステン、モリブデンのいずれかであることを特徴とする。
また、本発明の半導体装置は、前記下部電極は、チタン、ニッケル、コバルト、タングステン、モリブデンのいずれかであることを特徴とする。
また、本発明の半導体装置は、前記上部電極の面積は、前記コンタクトホールの底部の面積よりも広いことを特徴とする。
ソース領域又はドレイン領域に上部電極を設けることによって、ソース領域又はドレイン領域と接触する電極の接触面積を大きくすることが可能になり、接触抵抗を下げることが可能となる。また、上部電極がエッチングストッパーとなるので、オーバーエッチングによる半導体層の薄膜化又は消失を防止することができる。
また、ソース領域又はドレイン領域が上部電極と下部電極とに挟まれたサンドウィッチ構造とすることによって、接触面積をより大きくすることが可能となり、接触抵抗をより下げることが可能となる。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる様態で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
なお、以下の実施の形態１〜５は、適宜組み合わせることが可能である。また、特に断らない限り、図面において、同一の符号で記されているものに関しては、同一の材料、方法等を用いて形成することができる。
（実施の形態１）
本実施の形態の半導体装置について、図１を用いて説明する。
本実施の形態の半導体装置は、絶縁物１００、（島状の）半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、層間絶縁膜６００、配線７０１、配線７０２、上部電極８０１、上部電極８０２を有する（図１）。
絶縁物１００は、基板上に形成された下地絶縁膜、若しくは基板である。
絶縁物１００の上には半導体層２００が形成されている。
半導体層２００は、ソース領域２０１とドレイン領域２０２との間に配置されたチャネル形成領域２０３を有する。
ソース領域２０１及びドレイン領域２０２は、半導体層２００の一部に導電性を付与する不純物が高濃度で添加された高濃度不純物領域である。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で１×１０１９〜１×１０２１ｃｍ−３となるように添加した領域である。（ｎ型を付与する元素に変えて、ｐ型を付与する元素（ボロン等）を添加しても良い。）
また、図１においては、ソース領域２０１とドレイン領域２０２との間にＬＤＤ領域２０４とＬＤＤ領域２０５とが配置されており、ＬＤＤ領域２０４とＬＤＤ領域２０５との間にはチャネル形成領域２０３が配置されている。
ＬＤＤ領域２０４及びＬＤＤ領域２０５は、半導体層２００の一部に導電性を付与する不純物が低濃度で添加された低濃度不純物領域である。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で１×１０１６〜１×１０１８ｃｍ−３となるように添加した領域である。
ＬＤＤ領域２０４とＬＤＤ領域２０５とは必須の構成ではない。また、ＬＤＤ領域２０４とＬＤＤ領域２０５とのいずれか一方のみを設けてもよい。
ＬＤＤ領域２０４とＬＤＤ領域２０５とが両方ない場合は、ソース領域２０１とドレイン領域２０２との間にチャネル形成領域２０３が配置された構成とする。
ＬＤＤ領域２０４とＬＤＤ領域２０５とのいずれか一方がない場合は、ソース領域２０１とドレイン領域２０２との間にチャネル形成領域２０３とＬＤＤ領域とが配置された構成とする。
なお、チャネル長（チャネル形成領域においてキャリアが流れる方向の長さ）が短くなった場合、短チャネル効果という不具合が発生する。短チャネル効果の抑制の為にはＬＤＤ領域を設けた構成が好ましい。また、ＬＤＤ領域を有する場合、オフ電流の低下によるスイッチング特性の上昇、及びホットキャリアの発生の抑制等の効果を有する。以上のことから、ＬＤＤ領域を設けた構成が好ましい。
チャネル形成領域２０３の上には、ゲート絶縁膜３００を介してゲート電極４００が形成されている。
また、ＬＤＤ領域２０４の上にはゲート絶縁膜３００を介してサイドウォール５０１が形成されている。また、ＬＤＤ領域２０５の上にはゲート絶縁膜３００を介してサイドウォール５０２が形成されている。
本実施の形態において、ＬＤＤ領域とサイドウォールとの間にはゲート絶縁膜が挟まれた構成としたが、ＬＤＤ領域とサイドウォールとの間にはゲート絶縁膜が挟まれていない構成としても良い。
したがって、ＬＤＤ領域とサイドウォールとは重なった位置に配置されていれば良い。ＬＤＤ領域とサイドウォールとが重なった位置に配置することによって、自己整合的に（セルフアラインで）ＬＤＤ領域を形成することができるため、使用マスク数を減らすことができ、且つＬＤＤ長のばらつきを低減させることができる。
なお、マスクを用いてＬＤＤ領域を作製することもできるため、サイドウォールはなくてもよい。但し、前述のとおり、サイドウォールがある構成の方が好ましい。
サイドウォールは、半導体層２００をエッチングストッパーとするエッチバックを行うことによって形成する。
ソース領域２０１の上面に接して上部電極８０１が形成されている。
一方、ドレイン領域２０２の上面に接して上部電極８０２が形成されている。
上部電極は、高濃度不純物領域（ソース領域２０１又はドレイン領域２０２）の上のみに形成しても良いが、半導体層と重ならない位置に延在して形成した方が好ましい。
特に、高濃度不純物領域の上面全面に形成することが好ましい。上部電極と高濃度不純物領域の接触面積を広くすることができるからである。さらに、上部電極が高濃度不純物領域を覆うように（上面全面及び側面と接するように）形成すると、上部電極が高濃度不純物領域の側面においても接触するため、接触面積がより広くなる。
さらに、高濃度不純物領域の全面を覆って形成することによって、半導体層２００の上には、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、上部電極８０１、上部電極８０２が形成されることになる。
そのため、上部電極形成時のエッチング時に半導体層２００の上面が露出することがないので、上部電極のエッチング時のオーバーエッチングによって半導体層２００が薄膜化すること及び消失することを防止することができる。
なお、半導体層２００が薄膜化した場合、半導体層２００のシート抵抗が上昇してしまい、ＴＦＴをオンにしたときの電流値が減少してしまう。その為、消費電力が上昇してしまう。
一方、半導体層２００が消失した場合、不純物領域とチャネル形成領域が物理的に切断されるので、ＴＦＴが動作しなくなる。
また、絶縁物１００、半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、上部電極８０１、上部電極８０２の上には、層間絶縁膜６００が形成されている。
本実施の形態においては、半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、上部電極８０１、上部電極８０２を覆うように層間絶縁膜６００が形成されている。
そして、コンタクトホールが層間絶縁膜６００を貫通している。
コンタクトホールは、高濃度不純物領域と上部電極とが積層された領域と重なる位置に形成されている。
本実施の形態では、コンタクトホールは、ソース領域２０１と上部電極８０１とが積層された領域に形成されている。また、コンタクトホールは、ドレイン領域２０２と上部電極８０２とが積層された領域と重なる位置にも形成されている。
コンタクトホールを高濃度不純物領域と上部電極とが積層された領域と重なる位置に形成することによって、上部電極をエッチングストッパーとして用いることができる。
そして、上部電極は導電膜を用いているため、層間絶縁膜とのエッチング選択比を高くすることが可能となる。
よって、コンタクトホール形成時のオーバーエッチングによって高濃度不純物領域が薄膜化することに伴うソース領域又はドレイン領域のシート抵抗の上昇を防止することが可能となる。
当然、コンタクトホール形成時のオーバーエッチングによって高濃度不純物領域が消失してしまうことに伴う接触不良を防止することも可能となる。
また、上部電極の面積はコンタクトホール底部の面積よりも大きい方が好ましい。なお、コンタクトホール底部の面積は、層間絶縁膜６００の下部に形成されたコンタクトホールの面積である（図１の破線１５００で示される部分）。
上部電極の面積をコンタクトホール底部の面積よりも大きくすることによって、コンタクトホールずれが生じた場合であっても、確実に上部電極の上にコンタクトホールを形成することができる。さらに、上部電極が高濃度不純物領域を覆うように（上面全面及び側面と接するように）形成すると、上部電極が高濃度不純物領域からはみ出た形状となり且つ上部電極の面積も大きくなる。したがって、上部電極が高濃度不純物領域を覆うように（上面全面及び側面と接するように）形成すると、コンタクトホールずれが生じた場合の不良対策として好ましい。また、上部電極の面積が大きくなるので、上部電極と高濃度不純物領域の接触面積を大きくすることができる。
コンタクトホールずれとは、フォトリソグラフィー等を行う際、露光装置の不具合等によって、マスク設計時のコンタクトホールの位置よりもずれた位置にコンタクトホールが形成されることである。コンタクトホールずれが生じると、配線と高濃度不純物領域とが電気的に接続されなくなってしまう場合がある。配線と高濃度不純物領域とが電気的に接続されなくなってしまうとＴＦＴが動作しなくなってしまうという不良が生じる。
なお、コンタクトホールを上部電極と重なる位置であって、高濃度不純物領域と上部電極とが積層された領域と重ならない位置に形成しても良い。
但し、当該構成と比較して、コンタクトホールを高濃度不純物領域と上部電極とが積層された領域と重なる位置に形成する方が、一つのＴＦＴが面内において占める面積を少なくすることができる。
そして、複数のＴＦＴを有する半導体装置において、一つのＴＦＴが面内において占める面積を少なくするとより高集積化ができるので好ましい。
該コンタクトホール内において配線７０１、配線７０２が上部電極８０１、上部電極８０２と接触している（接続されている）。
以上のような構成とすることによって、電極と半導体層との接触面積を大きくすることが可能となる。
（実施の形態２）
本実施の形態の半導体装置について、図２、３を用いて説明する。
本実施の形態の半導体装置は、絶縁物１００、（島状の）半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、層間絶縁膜６００、配線７０１、配線７０２、上部電極８０１、上部電極８０２、下部電極９０１、下部電極９０２を有する（図２、３）。
図２に記載の半導体装置は、絶縁物１００の上に下部電極９０１と下部電極９０２とが形成されている。
図３に記載の半導体装置は、絶縁物１００には開口部が設けられた構造（開口形状）を有し、下部電極９０１と下部電極９０２とが埋め込まれた構造（埋込形状）を有する。
そして、絶縁物１００と下部電極９０１と下部電極９０２との上には半導体層２００が形成されている。
また、半導体層２００は、ソース領域２０１とドレイン領域２０２との間に配置されたチャネル形成領域２０３を有する。
ソース領域２０１及びドレイン領域２０２は、半導体層２００の一部に導電性を付与する不純物が高濃度で添加された高濃度不純物領域である。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で１×１０１９〜１×１０２１ｃｍ−３となるように添加した領域である。
また、図２、３においては、ソース領域２０１とドレイン領域２０２との間にＬＤＤ領域２０４とＬＤＤ領域２０５とが配置されており、ＬＤＤ領域２０４とＬＤＤ領域２０５との間にはチャネル形成領域２０３が配置されている。
ＬＤＤ領域２０４及びＬＤＤ領域２０５は、半導体層２００の一部に導電性を付与する不純物が低濃度で添加された低濃度不純物領域である。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で１×１０１６〜１×１０１８ｃｍ−３となるように添加した領域である。
ＬＤＤ領域２０４とＬＤＤ領域２０５とは必須の構成ではない。また、ＬＤＤ領域２０４とＬＤＤ領域２０５とのいずれか一方のみを設けてもよい。
ＬＤＤ領域２０４とＬＤＤ領域２０５とが両方ない場合は、ソース領域２０１とドレイン領域２０２との間にチャネル形成領域２０３が配置された構成とする。
ＬＤＤ領域２０４とＬＤＤ領域２０５とのいずれか一方がない場合は、ソース領域２０１とドレイン領域２０２との間にチャネル形成領域２０３とＬＤＤ領域とが配置された構成とする。
そして、下部電極９０１の上に接してソース領域２０１及び上部電極８０１が形成されており、下部電極９０２の上に接してドレイン領域２０２及び上部電極８０２が形成されている。
さらに、上部電極８０１の下に接してソース領域２０１及び下部電極９０１が形成されており、上部電極８０２の下に接してドレイン領域２０２及び下部電極９０２が形成されている。
よって、上部電極及び下部電極は、半導体層と重ならない位置（半導体層の外側、半導体層の形成されていない位置）に延在して形成されている。
つまり、高濃度不純物領域は上部電極と下部電極とに挟まれて形成されており、上部電極及び下部電極は、半導体層と重ならない位置において上部電極と下部電極とが接して形成されている。
ここで、上部電極は、高濃度不純物領域の上面全面と接していることが好ましい。また、下部電極についても、高濃度不純物領域の下面全面と接していることが好ましい。上部電極及び下部電極と高濃度不純物領域の接触面積を最も広くすることができるからである。
また、チャネル形成領域２０３の上には、ゲート絶縁膜３００を介してゲート電極４００が形成されている。
また、ＬＤＤ領域２０４の上にはゲート絶縁膜３００を介してサイドウォール５０１が形成されている。また、ＬＤＤ領域２０５の上にはゲート絶縁膜３００を介してサイドウォール５０２が形成されている。
本実施の形態において、ＬＤＤ領域とサイドウォールとの間にはゲート絶縁膜が挟まれた構成としたが、ＬＤＤ領域とサイドウォールとの間にはゲート絶縁膜が挟まれていない構成としても良い。
したがって、ＬＤＤ領域とサイドウォールとは重なった位置に配置されていれば良い。ＬＤＤ領域とサイドウォールとが重なった位置に配置することによって、自己整合的に（セルフアラインで）ＬＤＤ領域を形成することができるため、使用マスク数を減らすことができ、且つＬＤＤ長のばらつきを低減させることができる。
なお、マスクを用いてＬＤＤ領域を作製することもできるため、サイドウォールはなくてもよい。但し、前述のとおり、サイドウォールがある構成の方が好ましい。
サイドウォールは、半導体層２００をエッチングストッパーとするエッチバックを行うことによって形成する。
また、絶縁物１００、半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、上部電極８０１、上部電極８０２、下部電極９０１、下部電極９０２の上には、層間絶縁膜６００が形成されている。
本実施の形態においては、半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、上部電極８０１、上部電極８０２を覆うように層間絶縁膜６００が形成されている。
そして、コンタクトホールが層間絶縁膜６００を貫通している。
コンタクトホールは、高濃度不純物領域と上部電極とが積層された領域と重なる位置に形成されている。
本実施の形態では、コンタクトホールは、ソース領域２０１と上部電極８０１とが積層された領域に形成されている。また、コンタクトホールは、ドレイン領域２０２と上部電極８０２とが積層された領域と重なる位置にも形成されている。
該コンタクトホール内において配線７０１、配線７０２が上部電極８０１、上部電極８０２と接触している（接続されている）。
ここで、図２に記載の半導体装置は、絶縁物１００の上に下部電極が形成されているため、下部電極の膜厚によって段差が生じることになる。
そして、該段差によって、半導体層２００が段切れを起こしてしまうおそれがある。特に、半導体装置の電気的特性の向上のために半導体層を薄くした場合、この問題は顕著に生ずる。
段切れとは、段差を有する形状に膜を形成する際、その膜のステップカバレッジが十分でないために、その膜に切れた部分が生じてしまうことをいう。
段切れ防止の対策としては、下部電極の膜厚を薄くする方法がある。しかしこの方法では、下部電極の抵抗が上昇してしまうため、高濃度不純物領域に下部電極を設けた効果が阻害されてしまうおそれがある。
そこで、図３に記載の半導体装置のように、下部電極を絶縁物１００に埋め込むことで当該問題を解決できる。
下部電極の膜厚は絶縁物１００に設ける開口部の深さによって調節でき、なおかつ、下部電極の膜厚を厚くしても半導体層が段切れするほどの段差を生じなくなるからである。
特に、絶縁物の表面（上面）と下部電極の表面（上面）とが同一平面をなすように平坦化されていることが好ましい。なお、「同一平面をなすように平坦化されている」とは、ＣＭＰなどの平坦化技術を用いることによって、段切れを防止できる程度に平坦化することをいう。「段切れを防止する程度」とは、段差の高さが半導体層の膜厚の２分の１以下（好ましくは４分の１以下）であれば良い。
（実施の形態３）
本実施の形態では、実施の形態１に記載の半導体装置の作製方法について説明する。
絶縁物１００を用意する。絶縁物は絶縁性基板であっても良いし、基板上に設けられた下地絶縁膜であってもよい（図４（Ａ））。
絶縁性基板としては、ガラス基板、石英基板、樹脂基板等を用いることができる。
下地絶縁膜としては、酸化珪素膜、窒化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜、樹脂膜等を単層若しくは積層した膜を用いることができる。
次に、半導体膜２００ａを形成する（図４（Ｂ））。
半導体膜２００ａとしては、シリコン、シリコンゲルマニウム等を用いる。形成方法は、ＣＶＤ法、スパッタ法等を用いることができる。膜厚は５ｎｍ〜１００ｎｍで形成する。
次に、熱結晶化、レーザー結晶化等の技術をもちいて結晶化を行う。
次に、素子分離を行うことによって半導体層２００を形成する（図４（Ｃ））。
素子分離はどのような方法で行っても良い。例えば、エッチングによって半導体層を形成しても良い。また、半導体膜の部分的な酸化又は窒化によって半導体層を形成しても良い。
次に、半導体層２００の上にゲート絶縁膜３００を形成した後、ゲート電極４００を形成する（図５（Ａ））。
ゲート絶縁膜３００の材料は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。
ゲート絶縁膜３００の形成方法は、ＣＶＤ法、スパッタ法等を用いることができる。ゲート絶縁膜は積層構造であってもよい。膜厚は薄い方がより好ましく、２００ｎｍ以下が好ましい。チャネル形成領域の膜厚を薄膜化する場合は、５０ｎｍ以下、より好ましくは２０ｎｍ以下が好ましい。また、熱酸化法、ラジカル酸化法等を用いても良い。
ゲート電極４００は、導電膜を形成後、エッチングを行うことによって形成する。
導電膜は、Ｔｉ、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ、Ｃｕ、Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等の単層または積層からなる導電膜をスパッタリング法等によって形成する。また、Ｎ型若しくはＰ型のシリコンを用いても良い。膜厚は、５０ｎｍ〜５００ｎｍが好ましい。
次に、ゲート電極４００をマスクとして導電性を付与する不純物を添加することによって、自己整合的に低濃度不純物領域２０４ａ、低濃度不純物領域２０５ａを形成する（図５（Ｂ））。
導電性を付与する不純物は、Ｎ型であればリン、ヒ素等を用いることができ、Ｐ型であれば、ボロンを用いることができる。不純物の添加は、イオンドーピング、イオン注入、レーザードーピング、熱拡散法等の方法を用いることができる。
また、本実施の形態においては、便宜上、素子を一つだけ示した例で説明しているが、面内に複数の素子を形成し、Ｎ型ＴＦＴとＰ型ＴＦＴとが両方とも形成されたＣＭＯＳ回路とすることが好ましい。
ＣＭＯＳを形成する場合は、レジストマスクを用いてＮ型の不純物とＰ型の不純物とを別の工程で添加すればよい。
次に、サイドウォール形成用被膜５００を形成し、エッチバックを行う（図５（Ｃ））。
サイドウォール形成用被膜は、絶縁膜だと窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。膜厚は、１００ｎｍ〜１μｍが好ましい。
サイドウォール形成用被膜５００を形成すると、ゲート電極４００の段差の影響をうけて、破線９００１で示される段差が形成される（図５（Ｃ））。
これをエッチバックすると、この形状が反映されてゲート電極の側壁に接するサイドウォール５０１、５０２が形成される（図６（Ａ））。
次に、ゲート電極４００及びサイドウォール５０１、５０２をマスクとして、導電性を付与する不純物を添加することによって、自己整合的にソース領域２０１、ドレイン領域２０２を形成する（図６（Ｂ））。
このとき添加する元素は、低濃度不純物領域と同一導電型を付与する元素を用いる。
次に、半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、５０２を覆う上部電極形成用導電膜８００を形成する（図６（Ｃ））。
上部電極形成用導電膜８００は、Ｔｉ、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ、Ｎｉ、Ｃｏ等を用いることができる。特に、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ等の高融点の導電膜を用いることは、後に形成する低抵抗材料（Ｃｕ、Ｃｕ−Ｎｄ等の銅を主成分とする材料、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等のアルミニウムを主成分とする材料）からなる配線７０１、７０２に対するバリア膜となるので好ましい。
なお、前述のとおり、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等を上部電極として用いることができる。
しかし、これらの材料は、加熱処理をしたときに半導体層が導電膜内に拡散してしまうことによって、半導体層に穴が空いてしまう反応を生じることがある。すると、穴の中に導電体が針状に入り込む反応が生じる。この一連の反応はアロイスパイクと呼ばれる不良である。アロイスパイクにより半導体装置が動作しなくなることがあるので、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等を上部電極として用いることは後に加熱処理を行う工程を含む場合は好ましくない。
以上のことから、上部電極形成用導電膜８００の材料としては、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ等の高融点の導電膜（以下バリアメタル層という）を用いることが好ましい。
一方、Ｔｉ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ等を形成した後、加熱処理を行うことによって、高濃度不純物領域の表面をシリサイド化すると、高濃度不純物領域とシリサイド層とバリアメタル層とがこの順で積層された構造となる。（図１６の上部シリサイド層１１及び上部シリサイド層１２）
高濃度不純物領域とバリアメタル層とを直接接触させる構成と比較して、高濃度不純物領域とバリアメタル層との間にシリサイド層が形成された構成の方が接触抵抗が小さくなるので好ましい。
以上の観点からすると、上部電極形成用導電膜８００の材料としては、Ｔｉ、Ｗ、Ｍｏを用いることが非常に好ましい。
次に、上部電極形成用導電膜８００上にレジスト６００１、レジスト６００２を形成する（図７（Ａ））。
次に、レジスト６００１、レジスト６００２をマスクとして、ゲート電極４００、サイドウォール５０１、サイドウォール５０２上の上部電極形成用導電膜８００をエッチングして、ソース領域２０１の上に接する上部電極８０１とドレイン領域２０２の上に接する上部電極８０２を形成する。その後、レジスト６００１、レジスト６００２を除去する（図７（Ｂ））。
次に、絶縁物１００、半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、上部電極８０１、上部電極８０２の上に層間絶縁膜６００を形成する（図７（Ｃ））。
層間絶縁膜６００は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。また、アクリル、ポリイミド、シロキサンポリマー等の有機樹脂膜を用いることができる。層間絶縁膜は単層でも良いし、積層でも良い。層間絶縁膜の膜厚はゲート電極４００の厚さよりも厚い方が好ましい。
また、層間絶縁膜６００を形成する前後に不純物元素を活性化するための加熱処理を行っても良い。上部電極にＴｉ、Ｎｉ、Ｃｏ等を用いる場合は、この加熱処理によってシリサイド化をさせる。
次に、層間絶縁膜を貫通するコンタクトホールを形成する。コンタクトホールは上部電極と重なる位置になるように形成する（図８（Ａ））。
次に、層間絶縁膜６００上及びコンタクトホール内に導電膜７００を形成する（図８（Ｂ））。
導電膜７００は、Ｍｏ、Ｃｒ、Ｃｕ、Ｃｕ−Ｎｄ、Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等の単層または積層からなる導電膜を用いる。膜厚は、１００ｎｍ〜３μｍが好ましい。
なお、導電膜７００としては、低抵抗材料（Ｃｕ、Ｃｕ−Ｎｄ等の銅を主成分とする材料、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等のアルミニウムを主成分とする材料）を用いることによって、配線抵抗が減少し低消費電力化・高速動作等に寄与するので好ましい。
そして、導電膜７００をエッチングすることによって、配線７０１、７０２を形成する（図８（Ｃ））。
その後、回路の設計に合わせて、適宜、層間絶縁膜と配線とを複数層積層する多層配線を形成しても良い。
（実施の形態４）
本実施の形態では、実施の形態２に記載の半導体装置の作製方法について説明する。
まず、絶縁物１００を用意する（図９（Ａ））
次に、下部電極９０１、下部電極９０２を、高濃度不純物領域となる領域と重なる領域に形成する。
図２に記載の半導体装置の場合、下部電極は、絶縁物１００の上に下部電極形成用導電膜を形成し、下部電極形成用導電膜をエッチングすることによって形成する。
図３に記載の半導体装置の場合、絶縁物１００に開口部を形成する（図９（Ｂ））。
次に、絶縁物１００の上に下部電極形成用導電膜９００を形成する（図９（Ｃ））。
次に、ＣＭＰを行うことによって、開口部に埋め込まれた下部電極９０１、下部電極９０２を形成する（図９（Ｄ））。
ＣＭＰは、アルミナ、シリカ、又は硝酸鉄等の研磨剤と、過酸化水素水、又は過ヨウ素酸等の溶液と、を含むスラリーを用いて行う。
下部電極形成用導電膜は、Ｔｉ、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ、Ｎｉ、Ｃｏ等を用いることができる。特に、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ等の高融点の導電膜を用いることによって、後に形成する低抵抗材料（Ｃｕ、Ｃｕ−Ｎｄ等の銅を主成分とする材料、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等のアルミニウムを主成分とする材料）からなる配線７０１、７０２に対するバリア膜となるので好ましい。
なお、前述のとおり、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等を下部電極として用いることができる。
しかし、これらの材料は、加熱処理をしたときに半導体層が導電膜内に拡散してしまうことによって、半導体層に穴が空いてしまう反応を生じることがある。すると、穴の中に導電体が針状に入り込む反応が生じる。この一連の反応はアロイスパイクと呼ばれる不良である。アロイスパイクにより半導体装置が動作しなくなることがあるので、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等を下部電極として用いることは後に加熱処理を行う工程を含む場合は好ましくない。
以上のことから、下部電極形成用導電膜の材料としては、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ等の高融点の導電膜（以下バリアメタル層という）を用いることが好ましい。
一方、Ｔｉ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ等を形成した後、加熱処理を行うことによって、高濃度不純物領域の表面をシリサイド化すると、高濃度不純物領域とシリサイド層とバリアメタル層とがこの順で積層された構造となる。（図１７、図１８の下部シリサイド層２１及び下部シリサイド層２２）
高濃度不純物領域とバリアメタル層とを直接接触させる構成と比較して、高濃度不純物領域とバリアメタル層との間にシリサイド層が形成された構成の方が接触抵抗が小さくなるので好ましい。
以上の観点からすると、下部電極形成用導電膜９００の材料としては、Ｔｉ、Ｗ、Ｍｏを用いることが非常に好ましい。
次に、半導体膜２００ａを形成する（図９（Ｅ））。
半導体膜２００ａとしては、シリコン、シリコンゲルマニウム等を用いる。形成方法は、ＣＶＤ法、スパッタ法等を用いることができる。膜厚は５ｎｍ〜１００ｎｍで形成する。
次に、熱結晶化、レーザー結晶化等の技術をもちいて結晶化を行う。
次に、素子分離を行うことによって半導体層２００を形成する（図９（Ｆ））。
素子分離はどのような方法で行っても良い。例えば、エッチングによって半導体層を形成しても良い。また、半導体膜の部分的な酸化又は窒化によって半導体層を形成しても良い。
次に、半導体層２００の上にゲート絶縁膜３００を形成した後、ゲート電極４００を形成する（図１０（Ａ））。
ゲート絶縁膜３００の材料は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。
ゲート絶縁膜３００の形成方法は、ＣＶＤ法、スパッタ法等を用いることができる。ゲート絶縁膜は積層構造であってもよい。ゲート絶縁膜の膜厚は薄い方がより好ましく、２００ｎｍ以下が好ましい。チャネル形成領域の膜厚を薄膜化する場合は、ゲート絶縁膜の膜厚は５０ｎｍ以下、より好ましくは２０ｎｍ以下が好ましい。
ゲート電極４００は、導電膜を形成後、エッチングを行うことによって形成する。
導電膜は、Ｔｉ、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ、Ｃｕ、Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等の単層または積層からなる導電膜をスパッタリング法等によって形成する。また、Ｎ型若しくはＰ型のシリコンを用いても良い。膜厚は、５０ｎｍ〜５００ｎｍが好ましい。
次に、ゲート電極４００をマスクとして導電性を付与する不純物を添加することによって、自己整合的に低濃度不純物領域２０４ａ、低濃度不純物領域２０５ａを形成する（図１０（Ｂ））。
導電性を付与する不純物は、Ｎ型であればリン、ヒ素等を用いることができ、Ｐ型であれば、ボロンを用いることができる。不純物の添加は、イオンドーピング、イオン注入、レーザードーピング、熱拡散法等の方法を用いることができる。
また、本実施の形態においては、便宜上、素子を一つだけ示した例で説明しているが、面内に複数の素子を形成し、Ｎ型ＴＦＴとＰ型ＴＦＴとが両方とも形成されたＣＭＯＳ回路とすることが好ましい。
ＣＭＯＳを形成する場合は、レジストマスクを用いてＮ型の不純物とＰ型の不純物とを別の工程で添加すればよい。
次に、サイドウォール形成用被膜５００を形成し、エッチバックを行う（図１０（Ｃ））。
サイドウォール形成用被膜は、絶縁膜だと窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。膜厚は、１００ｎｍ〜１μｍが好ましい。
サイドウォール形成用被膜５００を形成すると、ゲート電極４００の段差の影響をうけて、破線９００１で示される段差が形成される（図１０（Ｃ））。
サイドウォール形成用被膜５００をエッチバックすると、破線９００１で示される段差の形状が反映されてゲート電極の側壁に接するサイドウォール５０１、５０２が形成される（図１１（Ａ））。
次に、ゲート電極４００及びサイドウォール５０１、５０２をマスクとして、導電性を付与する不純物を添加することによって、自己整合的にソース領域２０１、ドレイン領域２０２を形成する（図１１（Ｂ））。
このとき添加する元素は、低濃度不純物領域と同一導電型を付与する元素を用いる。
次に、半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、５０２を覆う上部電極形成用導電膜８００を形成する（図１１（Ｃ））。
上部電極形成用導電膜８００は、Ｔｉ、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ、Ｎｉ、Ｃｏ等を用いることができる。特に、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ等の高融点の導電膜を用いることは、後に形成する低抵抗材料（Ｃｕ、Ｃｕ−Ｎｄ等の銅を主成分とする材料、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等のアルミニウムを主成分とする材料）からなる配線７０１、７０２に対するバリア膜となるので好ましい。
なお、前述のとおり、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等を上部電極として用いることができる。
しかし、これらの材料は、加熱処理をしたときに半導体層が導電膜内に拡散してしまうことによって、半導体層に穴が空いてしまう反応を生じることがある。すると、穴の中に導電体が針状に入り込む反応が生じる。この一連の反応はアロイスパイクと呼ばれる不良である。アロイスパイクにより半導体装置が動作しなくなることがあるので、Ｃｕ、Ｃｕ−Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等を上部電極として用いることは後に加熱処理を行う工程を含む場合は好ましくない。
以上のことから、上部電極形成用導電膜８００の材料としては、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、Ｃｒ等の高融点の導電膜（以下バリアメタル層という）を用いることが好ましい。
一方、Ｔｉ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ等を形成した後、５００℃以上の温度で加熱処理を行うことによって、高濃度不純物領域の表面をシリサイド化すると、高濃度不純物領域とシリサイド層とバリアメタル層とがこの順で積層された構造となる。（図１７、図１８の上部シリサイド層１１及び上部シリサイド層１２）
高濃度不純物領域とバリアメタル層とを直接接触させる構成と比較して、高濃度不純物領域とバリアメタル層との間にシリサイド層が形成された構成の方が接触抵抗が小さくなるので好ましい。
以上の観点からすると、上部電極形成用導電膜８００の材料としては、Ｔｉ、Ｗ、Ｍｏを用いることが非常に好ましい。
次に、上部電極形成用導電膜８００上にレジスト６００１、レジスト６００２を形成する（図１２（Ａ））。
次に、レジスト６００１、レジスト６００２をマスクとして、ゲート電極４００、サイドウォール５０１、サイドウォール５０２上の上部電極形成用導電膜８００をエッチングして、ソース領域２０１の上に接する上部電極８０１とドレイン領域２０２の上に接する上部電極８０２を形成する。その後、レジスト６００１、レジスト６００２を除去する（図１２（Ｂ））。
次に、絶縁物１００、半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、上部電極８０１、上部電極８０２の上に層間絶縁膜６００を形成する（図１２（Ｃ））。
層間絶縁膜６００は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。また、アクリル、ポリイミド、シロキサンポリマー等の有機樹脂膜を用いることができる。層間絶縁膜は単層でも良いし、積層でも良い。膜厚はゲート電極４００の厚さよりも厚い方が好ましい。
また、層間絶縁膜６００を形成する前後に不純物元素を活性化するための加熱処理を行っても良い。上部電極又は下部電極（若しくは両方）にＴｉ、Ｎｉ、Ｃｏ等を用いる場合は、この加熱処理によってシリサイド化をさせる。
次に、層間絶縁膜を貫通するコンタクトホールを形成する。コンタクトホールは上部電極と重なる位置になるように形成する（図１３（Ａ））。
次に、層間絶縁膜６００上及びコンタクトホール内に導電膜７００を形成する（図１３（Ｂ））。
導電膜７００は、Ｍｏ、Ｃｒ、Ｃｕ、Ｃｕ−Ｎｄ、Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等の単層または積層からなる導電膜を用いる。膜厚は、１００ｎｍ〜３μｍが好ましい。
なお、導電膜７００としては、低抵抗材料（Ｃｕ、Ｃｕ−Ｎｄ等の銅を主成分とする材料、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等のアルミニウムを主成分とする材料）を用いることによって、配線抵抗が減少し低消費電力化・高速動作等に寄与するので好ましい。
そして、導電膜７００をエッチングすることによって、配線７０１、７０２を形成する（図１３（Ｃ））。
その後、回路の設計に合わせて、適宜、層間絶縁膜と配線とを複数層積層する多層配線を形成しても良い。
（実施の形態５）
本実施の形態においては、本発明の半導体装置の例について説明する。
本発明は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。
また、本発明は、デジタルカメラ、カーナビゲーション、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた電子機器などに適用することも可能である。
また、本発明は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の集積回路に適用することができる。
例えば、図１４（Ａ）は、携帯情報端末である。図１４（Ｂ）は、デジタルカメラである。図１４（Ｃ）は、携帯電話である。図１４（Ｄ）は、カーナビゲーションである。図１４（Ｅ）は、ノート型パーソナルコンピュータである。いずれも、本体９２０１に組み込まれた集積回路、若しくは表示部９２０２に本発明を適用可能である。
また、本発明は、非接触でデータの入出力が可能である半導体装置に適用することができる。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。これらを総称して非接触タグ（非接触チップ）と呼ぶ。
例えば、図１５（Ａ）〜（Ｈ）の非接触タグ２１８０に本発明を適用可能である。
本発明の実施の形態の半導体装置の断面図。 本発明の実施の形態の半導体装置の断面図。 本発明の実施の形態の半導体装置の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明の実施の形態の半導体装置の作製方法の断面図。 本発明を適用可能な電子機器の例。 本発明を適用可能な非接触タグの例。 本発明の実施の形態の半導体装置の断面図。 本発明の実施の形態の半導体装置の断面図。 本発明の実施の形態の半導体装置の断面図。
符号の説明
１００ 絶縁物
２００ 半導体層
２００ａ 半導体膜
２０１ ソース領域
２０２ ドレイン領域
２０３ チャネル形成領域
２０４ ＬＤＤ領域
２０５ ＬＤＤ領域
３００ ゲート絶縁膜
４００ ゲート電極
５００ サイドウォール形成用被膜
５０１ サイドウォール
５０２ サイドウォール
６００ 層間絶縁膜
７００ 導電膜
７０１ 配線
７０２ 配線
８００ 上部電極形成用導電膜
８０１ 上部電極
８０２ 上部電極
９００ 下部電極形成用導電膜
９０１ 下部電極
９０２ 下部電極
２１８０ 非接触タグ
６００１ レジスト
６００２ レジスト
９２０１ 本体
９２０２ 表示部

Claims (6)

  1. チャネル形成領域と不純物領域とを有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記不純物領域上に形成された上部電極と、
    前記不純物領域下に形成された下部電極と、
    前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極とを覆う層間絶縁膜と、
    前記層間絶縁膜を貫通するコンタクトホールと、
    前記層間絶縁膜上に形成された配線と、を有し、
    前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されており、
    前記コンタクトホール内において、前記配線は前記上部電極と接触しており、
    前記半導体層と重ならない位置において、前記上部電極と前記下部電極とは接触していることを特徴とする半導体装置。
  2. チャネル形成領域と不純物領域とを有する半導体層を有する半導体装置であって、
    開口部を有する絶縁物と、
    前記開口部内に形成された下部電極と、
    前記絶縁物上に形成された前記チャネル形成領域と、
    前記下部電極上に形成された前記不純物領域と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記不純物領域上に形成された上部電極と、
    前記半導体層と前記ゲート絶縁膜と前記ゲート電極と前記上部電極を覆う層間絶縁膜と、
    前記層間絶縁膜を貫通するコンタクトホールと、
    前記層間絶縁膜上に形成された配線と、を有し、
    前記コンタクトホールは、前記不純物領域と前記上部電極とが積層された領域と重なる位置に配置されており、
    前記コンタクトホール内において、前記配線は前記上部電極と接触しており、
    前記半導体層と重ならない位置において、前記上部電極と前記下部電極とは接触していることを特徴とする半導体装置。
  3. 請求項２において、
    前記下部電極の表面と前記絶縁物の表面とは同一平面をなすように平坦化されていることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記下部電極と前記不純物領域との間には、前記下部電極の材料と前記不純物領域の材料とのシリサイド層が形成されていることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記上部電極と前記不純物領域との間には、前記上部電極の材料と前記不純物領域の材料とのシリサイド層が形成されていることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記上部電極の面積は、前記コンタクトホールの底部の面積よりも広いことを特徴とする半導体装置。
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