JP5304129B2

JP5304129B2 - メモリデバイス

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Publication number: JP5304129B2
Application number: JP2008237836A
Authority: JP
Inventors: 仁安部; 修石橋; 義憲目崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-09-17
Filing date: 2008-09-17
Publication date: 2013-10-02
Anticipated expiration: 2028-09-17
Also published as: US8027221B2; JP2010073244A; US20100067313A1

Description

演算処理機器や情報機器等に用いられるメモリデバイスに関する。

メモリは大きく分けてＲＡＭ（Random Access Memory：随時書き込み読み出しメモリ）とＲＯＭ（Read Only Memory：読み出し専用メモリ）があり、ＲＡＭは揮発性メモリであり、ＲＯＭは不揮発性メモリである。

このうち、ＲＡＭはＳＲＡＭ（Static RAM：記憶保持動作が不要な随時書き込み読み出しメモリ）とＤＲＡＭ（Dynamic RAM：リフレッシュ等の記憶保持動作が必要な随時書き込み読み出しメモリ）に大別される。

ＳＲＡＭにはリードライトアクセススピードが速いという高速性（ＤＲＡＭの約１０倍）という特徴があり、ＤＲＡＭには大容量化が可能という特徴がある。このため、ＤＲＡＭはメインメモリとして、ＳＲＡＭは一次記憶用のメモリとして利用されている。ＳＲＡＭ及びＤＲＡＭは、近年の処理速度の向上に伴い、アクセスタイムの向上が図られている。

ここで、リードライトの速度は、メモリのインターフェイスのデータレートによって決定される。このため、データレートは、クロック立ち上がりをトリガとするＳＤＲ（Single Data Rate）から、立ち上がりに加えて立ち下がりにもトリガさせるＤＤＲ(Double Data Rate)、さらには入力と出力ポートを分離し、立ち上がりと立ち下がりにトリガさせるＱＤＲ(Quad Data Rate)まで存在する。

図１は、従来のメモリデバイスの構造を示すブロック図である。従来のメモリデバイスは、ＳＤＲ−ＳＤＲＡＭ１、ＤＤＲ−ＳＤＲＡＭ２、及びＱＤＲ−ＳＲＡＭ３を含む。ＳＤＲ−ＳＤＲＡＭ１、ＤＤＲ−ＳＤＲＡＭ２、及びＱＤＲ−ＳＲＡＭ３は、それぞれインターフェイス１Ａ〜３Ａとメモリチップ１Ｂ〜３Ｂを含み、データバスを通じてＣＰＵ（Central Processing Unit）や入出力装置（例えば、キーボードやモニタ等）に接続される。

インターフェイス１Ａ〜３Ａには、それぞれ、１．８（Ｖ）、２．５（Ｖ）、及び５．０（Ｖ）の電圧が電源から供給されており、データバスを通じてクロック信号とアドレス信号が入力され、データの入出力（リードライト）が行われる。

これらのうち、ＳＤＲ−ＳＤＲＡＭ１は、主に高速処理の必要の無いメモリとして用いられ、ＤＤＲ−ＳＤＲＡＭ２は、主に大容量化されたメインメモリとして用いられ、ＱＤＲ−ＳＲＡＭ３は、主に高速処理が必要とされる一次記憶メモリとして用いられる。

このように、従来のメモリデバイスは、それぞれのデータレート用のメモリチップとインターフェイスを含んでおり、各インターフェイスで用いる電圧値は異なっていた。

また、ＳＤＲ−ＳＤＲＡＭ１、ＤＤＲ−ＳＤＲＡＭ２、及びＱＤＲ−ＳＲＡＭ３は、演算処理装置や情報機器の用途、又は処理能力等に応じて使い分けられており、ＳＤＲ−ＳＤＲＡＭ１の代わりにＳＤＲ−ＳＲＡＭが用いられる場合もあった。
特開平９−９１９６９号公報特開平７−１３０１８４号公報特開平１０−１２５０６１号公報

上述のように、従来のメモリデバイスは、それぞれのデータレート用のメモリチップとインターフェイスを含んでおり、各インターフェイスで用いる電圧値は異なっていた。このように、メモリチップはデータレート毎に別々にされており、メモリチップの共有化は図られていなかった。

そこで、メモリチップの共有化を図ったメモリデバイスを提供することを目的とする。

本発明の実施の形態の一観点のメモリデバイスは、複数の電源電圧値を検出し、いずれの電源電圧値を検出したかを表す検出結果を出力する電源電圧検出部と、前記電源電圧検出部の検出結果に基づき、クロック信号の立ち上がり又は立ち下がりに同期して、前記検出結果に応じた複数のデータレートを設定するデータレート設定部と、前記データレート設定部によって設定される前記複数のデータレートでリードライトが行われるメモリセルアレイとを含み、前記電源電圧検出部と前記データレート設定部との間に、前記電源電圧検出部の検出結果の前記データレート設定部への出力の許可又は禁止を選択する選択部をさらに含む。

メモリチップの共有化を図ったメモリデバイスを提供することができる。

以下、本発明のメモリデバイスを適用した実施の形態について説明する。

［実施の形態１］
図２は、実施の形態１のメモリデバイスの構造を示すブロック図である。

実施の形態１のメモリデバイス１０は、電源電圧検出回路１１、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、ＱＤＲ設定回路１４、クロック調整回路１５、ローアドレスバッファ１７、ローデコーダ１８、カラムアドレスバッファ１９、メモリセルアレイ１６、センスアンプ２０、カラムデコーダ２１、制御回路２２、データ制御回路２３、ラッチ回路２４、及びＩ／Ｏバッファ２５を含む。

電源電圧検出回路１１は、ＳＤＲ、ＤＤＲ、及びＱＤＲのそれぞれのデータレートによるリードライトを行うための電圧が電源から入力される回路である。電源電圧検出回路１１には、０（Ｖ）、１．８（Ｖ）、２．５（Ｖ）、又は５．０（Ｖ）のいずれかの電源電圧が入力される。

電源電圧検出回路１１は、電源からＳＤＲ用の１．８（Ｖ）の電圧が入力されると、ＳＤＲ設定回路１２にＨ（High）レベル信号を出力し、電源から入力される電圧が１．８（Ｖ）以外のときはＳＤＲ設定回路１２にＬ（Low）レベル信号を出力する。同様に、電源電圧検出回路１１は、電源からＤＤＲ用の２．５（Ｖ）の電圧が入力されると、ＤＤＲ設定回路１３にＨレベル信号を出力し、電源から入力される電圧が２．５（Ｖ）以外のときはＤＤＲ設定回路１３にＬレベル信号を出力する。また、電源電圧検出回路１１は、電源からＱＤＲ用の５．０（Ｖ）の電圧が入力されると、ＱＤＲ設定回路１４にＨレベル信号を出力し、電源から入力される電圧が５．０（Ｖ）以外のときはＱＤＲ設定回路１４にＬレベル信号を出力する。このように、電源電圧検出回路１１は、複数の電源電圧値を検出し、いずれの電源電圧値を検出したかを表す検出結果を出力する電源電圧検出部である。

ＳＤＲ設定回路１２は、電源電圧検出回路１１からＨレベル信号が入力されると、クロック信号の立ち上がりでＳＤＲ用のトリガを設定する。設定されたＳＤＲ用のトリガ信号は、クロック調整回路１５を経てカラムデコーダ２１とラッチ回路２４に入力される。なお、ＳＤＲ設定回路１２は、電源電圧検出回路１１から入力される信号がＬレベル信号である場合は、ＳＤＲ用のトリガの設定を行わない。

ＤＤＲ設定回路１３は、電源電圧検出回路１１からＨレベル信号が入力されると、クロック信号の立ち上がり及び立ち下がりでＤＤＲ用のトリガを設定する。設定されたＤＤＲ用のトリガ信号は、クロック調整回路１５を経てカラムデコーダ２１とラッチ回路２４に入力される。なお、ＤＤＲ設定回路１３は、電源電圧検出回路１１から入力される信号がＬレベル信号である場合は、ＤＤＲ用のトリガの設定を行わない。

ＱＤＲ設定回路１４は、電源電圧検出回路１１からＨレベル信号が入力されると、クロック信号の立ち上がり及び立ち下がりでＱＤＲ用のトリガを設定する。設定されたＱＤＲ用のトリガ信号は、クロック調整回路１５を経てカラムデコーダ２１とラッチ回路２４に入力される。なお、ＱＤＲ設定回路１４は、電源電圧検出回路１１から入力される信号がＬレベル信号である場合は、ＱＤＲ用のトリガの設定を行わない。

このように、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、及びＱＤＲ設定回路１４は、電源電圧検出回路１１の検出結果に基づき、クロック信号の立ち上がり又は立ち下がりに同期して、検出結果に応じた複数のデータレートを設定するデータレート設定部である。

クロック調整回路１５は、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、及びＱＤＲ設定回路１４から入力されるＳＤＲ用のトリガ信号、ＤＤＲ用のトリガ信号、及びＱＤＲ用のトリガ信号にずれがある場合に微調整をして同期を取るための回路である。

なお、電源電圧検出回路１１、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、ＱＤＲ設定回路１４、クロック調整回路１５は、ＡＳＩＣ（Application Specific Integrated Circuit）として作製することができる。

メモリセルアレイ１６は、行および列に対応づけてワード線およびビット線が配線されたアレイ状のメモリセルである。このメモリセルアレイ１６は、例えば、通常のダイナミックＲＡＭのメモリセルアレイと同様のメモリセルアレイによって実現され、図１に示す従来のメモリデバイスに含まれるＳＤＲ−ＳＤＲＡＭ１、ＤＤＲ−ＳＤＲＡＭ２、及びＱＤＲ−ＳＲＡＭ３をワンチップ化したメモリチップとして実現される。

ローアドレスバッファ１７は、メモリセルアレイ１６に記憶するデータ、又はメモリセルアレイ１６から読み出されるデータのローアドレスを一時的に蓄えるバッファである。

ローデコーダ１８は、メモリセルアレイ１６のローアドレスを制御するデコーダであり、ローアドレスに基づきメモリセルアレイ１６の行を選択する。

カラムアドレスバッファ１９は、メモリセルアレイ１６に記憶するデータ、又はメモリセルアレイ１６から読み出されるデータのカラムアドレスを一時的に蓄えるバッファである。

センスアンプ２０は、メモリセルアレイ１６から読み込むデータ、メモリセルアレイ１６に書き込むデータ、及びカラムアドレスのデータを増幅するためのアンプである。

カラムデコーダ２１は、メモリセルアレイ１６のカラムアドレスを制御するデコーダであり、カラムアドレスに基づきメモリセルアレイ１６の行を選択する。

制御回路２２は、データバスから入力される制御信号をローデコーダ１８、及びセンスアンプ２０に入力する回路である。制御信号には、ＣＳ（Chip Select：チップセレクト）、ＲＡＳ（Raw Address Strobe：ローアドレスストローブ）、ＣＡＳ（Column Address Strobe：カラムアドレスストローブ）、ＯＥ（Output Enable：アウトプットイネーブル）、又はＷＥ（Wright Enable：ライトイネーブル）、等が含まれる。

データ制御回路２３は、データの書き込みの際に、ラッチ回路２４に保持されたデータをメモリセルアレイ１６に入力する制御、又は、データの読み込みの際に、メモリセルアレイ１６から出力されたデータをラッチ回路２４に対して入力する制御を行う回路である。

ラッチ回路２４は、Ｉ／Ｏバッファ２５から入力されたデータをメモリセルアレイ１６に書き込む前に一時的に保持（ラッチ）する、又は、メモリセルアレイ１６から読み出したデータをデータバスに出力する前に一時的に保持（ラッチ）する回路である。

Ｉ／Ｏバッファ２５は、Ｉ／Ｏ（Input/Output：入出力）信号をデータバスとの間で一時的に貯めるメモリ領域である。

なお、データ制御回路２３、ラッチ回路２４、及びＩ／Ｏバッファ２５は、データの入出力系回路である。

このように、実施の形態１のメモリデバイス１０によれば、ＳＤＲ、ＤＤＲ、及びＱＤＲのそれぞれのデータレートによるリードライトを行うための電圧が電源から入力されると、電源電圧検出回路１１からＳＤＲ設定回路１２、ＤＤＲ設定回路１３、又はＱＤＲ設定回路１４にＨレベル信号が入力される。

Ｈレベル信号が入力されると、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、又はＱＤＲ設定回路１４は、クロック信号の立ち上がり、又は立ち下がりに応じて、ＳＤＲ用、ＤＤＲ用、及びＱＤＲ用のトリガ信号を設定する。

そして、ＳＤＲ用、ＤＤＲ用、及びＱＤＲ用のトリガ信号に基づき、メモリセルアレイ１６へのデータ入力、又はデータの読み取りが行われる。

以上のように、実施の形態１のメモリデバイスは、入力される電圧値に応じてＳＤＲ設定回路１２、ＤＤＲ設定回路１３、又はＱＤＲ設定回路１４にＨレベル信号を出力する電源電圧検出回路１１を含む。これにより、電源から電源電圧検出回路１１に入力される電圧に応じてクロック信号の立ち上がり、又は立ち下がりに応じて、ＳＤＲ用、ＤＤＲ用、及びＱＤＲ用のトリガ信号が設定され、ＳＤＲ、ＤＤＲ、又はＱＤＲの各々のデータレートでメモリセルアレイ１６に対してリードライトを行うことができる。

このため、実施の形態１のメモリデバイスでは、メモリチップはメモリセルアレイ１６の一つで足りる。

以上、実施の形態１によれば、メモリチップの共有化を図ったメモリデバイスを提供することができる。

なお、以上では、電源電圧検出回路１１、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、ＱＤＲ設定回路１４、クロック調整回路１５がＡＳＩＣで作製される形態について説明したが、ＦＰＧＡ（Field Programmable Gate Array：フィールドプログラマブルゲートアレイ）で実現されてもよい。

［実施の形態２］
図３は、実施の形態２のメモリデバイスの構成を示すブロック図である。実施の形態２のメモリデバイス３０は、電源電圧検出回路１１と、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、及びＱＤＲ設定回路１４との間に、選択回路３１を含む点が実施の形態１のメモリデバイスと異なる。その他の構成要素は実施の形態１のメモリデバイスと同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。

選択回路３１は、電源から電源電圧検出回路１１にＳＤＲ用の１．８（Ｖ）、ＤＤＲ用の２．５（Ｖ）の電圧、又はＱＤＲ用の５．０（Ｖ）の電圧が入力されて、ＳＤＲ設定用のＨレベル信号、ＤＤＲ設定用のＨレベル信号、又はＱＤＲ設定用のＨレベル信号のいずれかが電源電圧検出回路１１から出力された場合に、これらのＨレベル信号をＳＤＲ設定回路１２、ＤＤＲ設定回路１３、又はＱＤＲ設定回路１４の各々に入力する（許可）、又は入力しない（禁止）のいずれかの状態を選択できる選択部である。

この許可又は禁止の選択は、データバスを通じてＣＰＵから入力される設定変更信号に基づいて行われる。

図３に示すように、選択回路３１には、データバスを通じてＣＰＵから２種類の設定変更信号（Ａ，Ｂ）が入力される。この設定変更信号（Ａ，Ｂ）が入力されると、選択回路３１では、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、及びＱＤＲ設定回路１４にＨレベル信号を入力する（許可）、又は入力しない（禁止）の選択がなされる。

設定変更信号（Ａ，Ｂ）には、（０，０）、（０，１）、（１，０）、又は（１，１）の４種類がある。

設定変更信号（０，０）は、電源電圧検出回路１１から入力されるＨレベルの信号（ＳＤＲ設定用のＨレベル信号、ＤＤＲ設定用のＨレベル信号、及びＱＤＲ設定用のＨレベル信号）をＬレベルに変更するための設定変更信号である。すなわち、設定変更信号（０，０）が選択回路３１に入力されると、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、及びＱＤＲ設定回路１４へのＨレベル信号の入力は禁止される。

設定変更信号（０，１）は、電源電圧検出回路１１から入力されるＳＤＲ設定用のＨレベル信号をＳＤＲ設定回路１２にそのまま出力するための設定変更信号である。すなわち、設定変更信号（０，１）が選択回路３１に入力されると、ＳＤＲ設定回路１２へのＨレベル信号の入力は許可される。このため、ＳＤＲ設定用のＨレベル信号が電源電圧検出回路１１から出力された場合に、設定変更信号（０，１）が選択回路３１に入力されると、ＳＤＲ設定回路１２では、クロック信号の立ち上がりでＳＤＲ用のトリガが設定される。

設定変更信号（１，０）は、電源電圧検出回路１１から入力されるＤＤＲ設定用のＨレベル信号をＤＤＲ設定回路１３にそのまま出力するための設定変更信号である。すなわち、設定変更信号（１，０）が選択回路３１に入力されると、ＤＤＲ設定回路１３へのＨレベル信号の入力は許可される。このため、ＤＤＲ設定用のＨレベル信号が電源電圧検出回路１１から出力された場合に、設定変更信号（１，０）が選択回路３１に入力されると、ＤＤＲ設定回路１３では、クロック信号の立ち上がりでＤＤＲ用のトリガが設定される。

設定変更信号（１，１）は、電源電圧検出回路１１から入力されるＱＤＲ設定用のＨレベル信号をＱＤＲ設定回路１４にそのまま出力するための設定変更信号である。すなわち、設定変更信号（１，１）が選択回路３１に入力されると、ＱＤＲ設定回路１４へのＨレベル信号の入力は許可される。このため、ＱＤＲ設定用のＨレベル信号が電源電圧検出回路１１から出力された場合に、設定変更信号（１，１）が選択回路３１に入力されると、ＱＤＲ設定回路１４では、クロック信号の立ち上がりでＱＤＲ用のトリガが設定される。

このように、データバスを通じてＣＰＵから設定変更信号（Ａ，Ｂ）が選択回路３１に入力されることにより、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、又はＱＤＲ設定回路１４にＨレベル信号を入力するか、入力しないかを選択できる。

以上のように、実施の形態２のメモリデバイスによれば、選択回路３１でメモリセルアレイ１６へのデータ入力及びデータの読み取りの禁止又は許可を選択することができる。そして、ＳＤＲ、ＤＤＲ、又はＱＤＲのそれぞれのデータレートでメモリセルアレイ１６に対してリードライトを行うことができるので、メモリチップはメモリセルアレイ１６の一つで足りる。

以上、実施の形態２によれば、メモリチップの共有化を図ったメモリデバイスを提供することができる。また、電源電圧検出回路１１にＳＤＲ用の１．８（Ｖ）、ＤＤＲ用の２．５（Ｖ）の電圧、又はＱＤＲ用の５．０（Ｖ）の電圧が入力された場合においても、さらに選択回路３１が、その電圧にあわせ、ＳＤＲ設定回路１２、ＤＤＲ設定回路１３、及びＱＤＲ設定回路１４のメモリセルアレイ１６へのデータ入力及びデータの読み取りの禁止又は許可を選択する。

たとえば、電源電圧検出回路１１が１．８Ｖを検出した場合、ＳＤＲ設定回路１２のみメモリセルアレイ１６へのデータアクセスを可能とし、他のＤＤＲ設定回路１３、及びＱＤＲ設定回路１４は、メモリセルアレイ１６へのデータアクセスを禁止する。

これにより適切な設定回路によるメモリセルアレイ１６へのアクセスが可能となる。

以上、本発明の例示的な実施の形態のメモリデバイスについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

以上の実施の形態１及び２に関し、さらに以下の付記を開示する。
（付記１）
複数の電源電圧値を検出し、いずれの電源電圧値を検出したかを表す検出結果を出力する電源電圧検出部と、
前記電源電圧検出部の検出結果に基づき、クロック信号の立ち上がり又は立ち下がりに同期して、前記検出結果に応じた複数のデータレートを設定するデータレート設定部と、
前記データレート設定部によって設定される前記複数のデータレートでリードライトが行われるメモリセルアレイと
を含む、メモリデバイス。
（付記２）
前記電源電圧検出部と前記データレート設定部との間に、前記電源電圧検出部の検出結果の前記データレート設定部への出力の許可又は禁止を選択する選択部をさらに含む、付記１に記載のメモリデバイス。
（付記３）
前記複数のデータレートは、シングルデータレート、ダブルデータレート、及びクアッドデータレートであり、
前記データレート設定部は、前記クロック信号の立ち上がり又は立ち下がりに同期して、前記シングルデータレート、前記ダブルデータレート、及び前記クアッドデータレートを設定し、
前記メモリセルアレイは、前記データレート設定部によって設定される前記シングルデータレート、前記ダブルデータレート、又は前記クアッドデータレートでリードライトが行われる、付記１又は２に記載のメモリデバイス。
（付記４）
前記電源電圧検出部、及び前記データレート設定部は、フィールドプログラマブルゲートアレイによって実現される、付記１乃至３のいずれか一項に記載のメモリデバイス。
（付記５）
前記電源電圧検出部及び前記データレート設定部は、ＦＰＧＡで実現される、付記１乃至４のいずれか一項に記載のメモリデバイス。

従来のメモリデバイスの構造を示すブロック図である。実施の形態１のメモリデバイスの構造を示すブロック図である。実施の形態２のメモリデバイスの構成を示すブロック図である。

符号の説明

１０、３０メモリデバイス
１１電源電圧検出回路
１２ＳＤＲ設定回路
１３ＤＤＲ設定回路
１４ＱＤＲ設定回路
１５クロック調整回路
１７ローアドレスバッファ
１８ローデコーダ
１９カラムアドレスバッファ
１６メモリセルアレイ
２０センスアンプ
２１カラムデコーダ
２２制御回路
２３データ制御回路
２４ラッチ回路
２５Ｉ／Ｏバッファ
３１選択回路

Claims

複数の電源電圧値を検出し、いずれの電源電圧値を検出したかを表す検出結果を出力する電源電圧検出部と、
前記電源電圧検出部の検出結果に基づき、クロック信号の立ち上がり又は立ち下がりに同期して、前記検出結果に応じた複数のデータレートを設定するデータレート設定部と、
前記データレート設定部によって設定される前記複数のデータレートでリードライトが行われるメモリセルアレイと
を含み、
前記電源電圧検出部と前記データレート設定部との間に、前記電源電圧検出部の検出結果の前記データレート設定部への出力の許可又は禁止を選択する選択部をさらに含む、メモリデバイス。
前記複数のデータレートは、シングルデータレート、ダブルデータレート、及びクアッドデータレートであり、
前記データレート設定部は、前記クロック信号の立ち上がり又は立ち下がりに同期して、前記シングルデータレート、前記ダブルデータレート、及び前記クアッドデータレートを設定し、
前記メモリセルアレイは、前記データレート設定部によって設定される前記シングルデータレート、前記ダブルデータレート、又は前記クアッドデータレートでリードライトが行われる、請求項１に記載のメモリデバイス。
前記電源電圧検出部及び前記データレート設定部は、フィールドプログラマブルゲートアレイによって実現される、請求項１又は２に記載のメモリデバイス。