JP5306294B2

JP5306294B2 - Ｃｍｏｓイメージセンサ及びその製造方法

Info

Publication number: JP5306294B2
Application number: JP2010167221A
Authority: JP
Inventors: ジュイルイ
Original assignee: インテレクチュアル・ヴェンチャーズ・Ｉｉ・リミテッド・ライアビリティ・カンパニー
Priority date: 2003-04-30
Filing date: 2010-07-26
Publication date: 2013-10-02
Anticipated expiration: 2024-01-14
Also published as: TWI405329B; TW201330241A; US20070120159A1; US20040217394A1; KR100523671B1; US8629023B2; US20100163942A1; TW201029170A; US8143626B2; US7691663B2; JP4795642B2; TWI326124B; JP2010267993A; US20120178206A1; KR20040093935A; JP2004336003A; TWI514557B; TW200423392A

Description

本発明は、ＣＭＯＳイメージセンサ及びその製造方法に関し、更に詳しくは、積層構造のゲート絶縁膜を備えたＣＭＯＳイメージセンサ及びその製造方法に関する。

ＣＣＤ（Charge Coupled Device）またはＣＭＯＳイメージセンサにおいて、フォトダイオード（ＰＤ）は所定波長域の入射光を電気的信号に変換する導入部である。該フォトダイオードにおいては、広波長帯域において光電荷生成率（Quantum Efficiency）が１に近づき、可能な限りの入射光をフォトダイオードに集束させることが求められており、これを達成するための研究が進められている。

ＣＣＤイメージセンサにおいては、広いダイナミックレンジのため駆動電圧が高く、消費電力が大きくなるという問題点があるので、高い光電荷生成率を維持しつつ駆動電圧を低下させ、かつ消費電力を低減させることのできるＣＭＯＳイメージセンサの研究が進められている。

ＣＭＯＳイメージセンサは、撮像すべきイメージを投影する画素アレイ領域と、該領域で生成した画像信号を処理するロジック回路領域とを一つのチップ内に有する撮像素子である。

図１は、従来の技術に係るＣＭＯＳイメージセンサ１００の素子構造を概略的に示した断面図である。

図１に示すように、従来の技術に係るＣＭＯＳイメージセンサ１００は、上面にＰ型エピタキシャル層１１２を有し、画素アレイ領域１０１とロジック回路領域１０２とが画定されたｐ型基板１１０上に形成されている。Ｐ型エピタキシャル層１１２の所定領域には画素アレイ領域１０１とロジック回路領域１０２とを分離し、またロジック回路領域１０２の素子間を分離するフィールド絶縁膜ＦＯＸが形成されている。

画素アレイ領域１０１の単位画素においては、Ｐ型エピタキシャル層１１２の所定領域にドライブトランジスタＤｘとセレクトトランジスタＳｘが形成されており、これらのトランジスタはＰ型ウェル１１４に形成されている。Ｐ型エピタキシャル層１１２の別の部分には埋め込み型フォトダイオード（Buried Photodiode; BPD）、トランスファートランジスタＴｘ及びリセットトランジスタＲｘが形成されている。埋め込み型フォトダイオードＢＰＤは、深いｎ型拡散層（ＤＥＥＰＮ-）と浅いｐ型拡散層（Ｐ^０）とで構成されている。トランスファートランジスタＴｘは、ソース／ドレイン端子の一端がフォトダイオードに接続され、別端がフローティング拡散領域ＦＤに接続されており、Ｐ型エピタキシャル層１１２上にゲート電極１１６Ａが形成されている。

リセットトランジスタＲｘは、ソース／ドレイン端子の一端がフローティング拡散領域ＦＤに接続され、別端が電源電圧領域ＶＤＤに接続されており、Ｐ型エピタキシャル層１１２上の所定の位置にゲート電極１１６Ｂが形成されている。

ドライブトランジスタＤｘ及びセレクトトランジスタＳｘは、Ｎ−ＬＤＤ（N type Lightly Doped Drain）構造１１８を有するソース／ドレイン１２０を有し、セレクトトランジスタのソース／ドレイン１２０の一端は出力端（Output）用の拡散層となっている。これに対し、リセットトランジスタＲｘ及びトランスファートランジスタＴｘはＮ−ＬＤＤ構造を有さないソース／ドレイン構造を有し、フローティング拡散領域ＦＤはドライブトランジスタＤｘのゲート電極１１６Ｃと接続されている。

上記の各トランジスタのゲート電極１１６Ａ〜１１６Ｄの両側壁にはスペーサ１３８が形成されており、ゲート電極１１６Ａ〜１１６Ｄのそれぞれのゲート絶縁膜１３４は略同一の膜厚の単層構造のゲート絶縁膜となっている。

ロジック回路領域１０２においては、Ｐ型エピタキシャル層１１２内に、ｎＭＯＳＦＥＴ１５０を形成するためのＰ型ウェル１２２とｐＭＯＳＦＥＴ１５２を形成するためのＮ型ウェル１２４とが、隣接して形成されている。Ｐ型ウェル１２２には、ソース／ドレイン１２６がＮ−ＬＤＤ構造１２８を有するｎＭＯＳＦＥＴ１５０が形成されており、Ｎ型ウェル１２４には、ソース／ドレイン１３０がＰ−ＬＤＤ構造１３２を有するｐＭＯＳＦＥＴ１５２が形成されている。また、上記の各トランジスタのゲート電極１５０，１５２の両側壁にはスペーサ１３８が形成されている。

上述したようなＣＭＯＳイメージセンサのデザインルールは、０．３５μｍ程度以上である。このようなイメージセンサにおいては、通常、その動作電圧が高く、フローティング拡散領域ＦＤのキャパシタンス値が小さくなっていた。そのため、上記のように画素アレイ領域とロジック回路領域とに略同じ厚さの単層構造のゲート絶縁膜１３４を適用しても、画素アレイ領域１０１のダイナミックレンジ及び光感度などの光学特性と、ロジック回路領域１０２の消費電力及び動作速度などの演算特性との両方を満足させることができた。

しかしながら、ＣＭＯＳイメージセンサにおいては、微細化や多画素化などのためデザインルールが０．２５μｍ級程度以下のディープサブミクロン（Deep sub micron）技術が適用されるようになってきており、それと共に画素アレイ領域１０１の光学特性とロジック回路領域１０２の演算特性との両方を同時に満足させることが困難になってしまうという問題があった。

米国特許第５，１３４，４８９号明細書米国特許第５，７８０，８５８号明細書米国特許第６，１６９，２８６号明細書

本発明は上記課題を解決するためになされたものであり、画素アレイ領域の光学特性とロジック回路領域の演算特性との両方を容易に満足させることのできるＣＭＯＳイメージセンサ及びその製造方法を提供することを目的としている。

上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、フィールド酸化膜により互いに分離された第１領域及び第２領域を有する半導体基板と、前記半導体基板の第１領域に形成され、ゲート絶縁膜上のゲートを備えたＭＯＳＦＥＴを含む単位画素が多数配列された画素アレイと、前記半導体基板の第２領域に形成され、ゲート絶縁膜上のゲートを備えたＭＯＳＦＥＴを多数含むロジック回路と、を含んで構成され、前記ロジック回路におけるＭＯＳＦＥＴのゲート絶縁膜よりも、前記画素アレイにおけるＭＯＳＦＥＴのゲート絶縁膜の方が厚いことを特徴とする。

あるいは、別の態様に係るＣＭＯＳイメージセンサは、絶縁領域によって互いに絶縁された第１領域と第２領域とを含む半導体基板と、前記第１領域においてＭＯＳＦＥＴを用い形成され、画素アレイに配列された多数の画素と、前記第２領域においてＭＯＳＦＥＴを用い形成されたロジック回路と、を含んで構成され、前記第１領域のＭＯＳＦＥＴが第１膜厚のゲート絶縁膜を備えたゲートを有し、前記第２領域のＭＯＳＦＥＴが第２膜厚のゲート絶縁膜を備えたゲートを有し、前記第１膜厚が前記第２膜厚よりも厚いことを特徴とする。

また、本発明に係るＣＭＯＳイメージセンサの製造方法は、半導体基板を、ロジック回路領域と、ＭＯＳＦＥＴをそれぞれ備える単位画素を多数含んで構成され、素子分離膜によって前記ロジック回路領域から物理的に分離され且つ電気的に絶縁された画素アレイ領域と、に分割する工程と、前記ロジック回路領域及び前記画素アレイ領域の両領域上に第１のゲート絶縁膜を形成する工程と、前記画素アレイ領域上の前記第１のゲート絶縁膜を覆うマスクを形成すると共に前記ロジック回路領域上の前記第１のゲート絶縁膜はマスクせずに露出させる工程と、前記画素アレイ領域上の前記第１のゲート絶縁膜は残して、前記ロジック回路領域上の前記第１のゲート絶縁膜を除去する工程と、前記画素アレイ領域上のマスクを除去する工程と、前記画素アレイ領域及び前記ロジック回路領域の両領域上に第２のゲート絶縁膜を形成する工程と、前記ロジック回路領域において、多数のＭＯＳＦＥＴのゲート部位の前記第２のゲート絶縁膜を残して、その他の選択した部位の前記第２のゲート絶縁膜を除去する工程と、前記画素アレイ領域において、前記ＭＯＳＦＥＴのゲート部位の前記第１及び第２のゲート絶縁膜を残して、その他の選択した部位の前記第１及び第２のゲート絶縁膜を除去する工程と、を含み、前記ロジック回路領域におけるＭＯＳＦＥＴのゲート絶縁膜の膜厚よりも、前記画素アレイ領域におけるＭＯＳＦＥＴのゲート絶縁膜の膜厚を厚く形成することを特徴とする。

あるいは、別の態様に係るＣＭＯＳイメージセンサの製造方法は、第１領域において画素アレイの画素に使用されるＭＯＳＦＥＴのための拡散層と、第２領域においてロジック回路に使用されるＭＯＳＦＥＴのための拡散層と、を半導体基板に形成する工程と、前記第１領域におけるＭＯＳＦＥＴと前記第２領域におけるＭＯＳＦＥＴとを絶縁する素子分離膜を、前記第１領域と前記第２領域との間に形成する工程と、前記第１及び第２領域の両領域上に第１の絶縁膜を形成する工程と、前記第１領域上の前記第１の絶縁膜を残して、前記第２領域上の前記第１の絶縁膜を除去する工程と、前記第１及び第２領域の両領域上に第２の絶縁膜を形成する工程と、前記ロジック回路のＭＯＳＦＥＴのゲート絶縁膜を形成するために前記第２領域の選択した部位の前記第２の絶縁膜を除去する工程と、前記画素のＭＯＳＦＥＴのゲート絶縁膜を形成するために前記第１領域の選択した部位の前記第１及び第２の絶縁膜を除去する工程と、を含み、前記第１領域におけるＭＯＳＦＥＴのゲート絶縁膜を、前記第１及び第２の絶縁膜を合わせた膜厚に形成し、前記第２領域におけるＭＯＳＦＥＴのゲート絶縁膜を、前記第１及び第２の絶縁膜を合わせた膜厚よりも薄く形成することを特徴とする。

さらに、別の態様に係るＣＭＯＳイメージセンサの製造方法は、基板表面にエピタキシャル層を成長させる工程と、前記基板の第１領域において、画素アレイに含まれる多数の画素に用いるＭＯＳＦＥＴのための拡散層を形成する工程と、前記基板の第２領域において、ロジック回路に用いるＭＯＳＦＥＴのための拡散層を形成する工程と、前記画素アレイと前記ロジック回路とを絶縁するための素子分離膜を、前記第１領域と前記第２領域との間において前記エピタキシャル層に形成する工程と、第１の絶縁膜形成処理によって前記第１及び第２領域上に第１の絶縁膜を形成する工程と、前記第２領域上の前記第１の絶縁膜を除去する工程と、第２の絶縁膜形成処理によって前記第１及び第２領域上に第２の絶縁膜を形成する工程と、前記画素アレイのＭＯＳＦＥＴのゲート絶縁膜を形成するために、前記第１領域上の前記第１及び第２の絶縁膜をパターニングする工程と、前記ロジック回路のＭＯＳＦＥＴのゲート絶縁膜を形成するために、前記第２領域上の前記第２の絶縁膜をパターニングする工程と、を含むことを特徴とする。

上述したような本発明に係るＣＭＯＳイメージセンサ及びその製造方法によれば、画素アレイ領域には積層構造のゲート絶縁膜を有するトランジスタ、ロジック回路領域には単層構造のゲート絶縁膜を有するトランジスタを形成することができる。これにより、デザインルール０．２５μｍ級以下のディープサブミクロン技術を利用したイメージセンサにおいても、画素アレイ領域の光学特性とロジック回路領域の演算特性とを同時に満足させることができ、市場競争力の高いＣＭＯＳイメージセンサを提供することができる。

従来の技術に係るＣＭＯＳイメージセンサの素子構造を概略的に示した断面図である。本発明の実施の形態に係るＣＭＯＳイメージセンサの素子構造を概略的に示した断面図である。図２に示すＣＭＯＳイメージセンサの製造過程において、Ｐ型エピタキシャル層上面に第１のゲート絶縁膜を形成した状態を示す断面図である。図２に示すＣＭＯＳイメージセンサの製造過程において、画素アレイ領域における第１のゲート絶縁膜の上面にマスクを形成し、該マスクを利用してロジック回路領域における第１のゲート絶縁膜を除去した状態を示す断面図である。図２に示すＣＭＯＳイメージセンサの製造過程において、画素アレイ領域における第１のゲート絶縁膜の上面と、ロジック回路領域のＰ型エピタキシャル層の上面とに第２のゲート絶縁膜を形成した状態を示す断面図である。図２に示すＣＭＯＳイメージセンサの製造過程において、画素アレイ領域及びロジック回路領域に複数のトランジスタを形成した状態を示す断面図である。

以下、図面を参照しつつ発明の実施の形態を説明する。

図２は、本発明の実施の形態に係るＣＭＯＳイメージセンサの素子構造を概略的に示した断面図であり、図３Ａ〜図３Ｄは、図２に示したＣＭＯＳイメージセンサの製造過程における断面構造を工程順に示した図である。

図２に示すように、本発明の実施の形態に係るＣＭＯＳイメージセンサ２００は、上面にＰ型エピタキシャル層２１２を有する半導体基板２１０と、画素アレイ領域２０１と、ロジック回路領域２０２とを含んで構成されている。画素アレイ領域２０１及びロジック回路領域２０２は、それらの間にあるトレンチ素子分離膜ＦＯＸにより互いに分離されている。また、ロジック回路領域２０２における別の素子分離膜ＦＯＸはロジック回路領域に形成された素子の間を分離している。本実施の形態ではＳＴＩ法によりフィールド酸化膜（ＦＯＸ）を形成しているが、別の素子分離膜を適用してもよい。

画素アレイ領域２０１の単位画素においては、Ｐ型エピタキシャル層２１２の所定領域に形成されたＰ型ウェル２１４に、ＭＯＳＦＥＴであるドライブトランジスタＤｘとセレクトトランジスタＳｘとが形成されており、Ｐ型エピタキシャル層２１２の別の所定領域には埋め込み型フォトダイオード（Buried Photodiode; BPD）、ＭＯＳＦＥＴであるトランスファートランジスタＴｘ及びリセットトランジスタＲｘが形成されている。埋め込み型フォトダイオードは深いｎ型拡散層（ＤＥＥＰＮ-）と浅いｐ型拡散層（Ｐ^０）とで構成されている。トランスファートランジスタＴｘはソース／ドレイン端子の一端がフォトダイオードに接続され、別端がフローティング拡散領域ＦＤに接続されており、これらの間のＰ型エピタキシャル層２１２上のゲート部位に、ゲート電極２１６Ａが形成されている。トランスファートランジスタＴｘのゲート電極は、第１のゲート絶縁膜２３４Ａと第２のゲート絶縁膜２３４Ｂとからなる積層構造のゲート絶縁膜２３４上に形成されている。

リセットトランジスタＲｘは、ソース／ドレイン端子の一端がフローティング拡散領域ＦＤに接続され、別端が電源電圧領域ＶＤＤに接続されており、これらの間のＰ型エピタキシャル層２１２上のゲート部位に、ゲート電極２１６Ｂが形成されている。リセットトランジスタＲｘのゲート電極２１６Ｂも積層構造のゲート絶縁膜２３４上に形成されている。

ドライブトランジスタＤｘ及びセレクトトランジスタＳｘは、Ｎ−ＬＤＤ（N type Lightly Doped Drain）構造２１８を有するソース／ドレイン２２０を有し、セレクトトランジスタのソース／ドレイン２２０の一端は出力端（Output）用の拡散層となっている。これに対し、リセットトランジスタＲｘ及びトランスファートランジスタＴｘはＮ−ＬＤＤ構造を有さないソース／ドレイン構造を有し、フローティング拡散領域ＦＤはドライブトランジスタＤｘのゲート電極２１６Ｃと接続されている。

本発明の実施の形態に係るＣＭＯＳイメージセンサにおいては、画素アレイ領域の単位画素を構成する各トランジスタＴｘ，Ｒｘ，Ｄｘ，Ｓｘは、第１のゲート絶縁膜２３４Ａと第２のゲート絶縁膜２３４Ｂとからなる積層構造のゲート絶縁膜２３４を備えている。本実施の形態では、第１のゲート絶縁膜２３４Ａの厚さは約１０Å〜約４０Å、第２のゲート絶縁膜２３４Ａの厚さは約５０Å〜約６０Åである。

ロジック回路領域２０２においては、Ｐ型エピタキシャル層２１２内にｎＭＯＳＦＥＴ２５０を形成するためのＰ型ウェル２２２とｐＭＯＳＦＥＴを形成するためのＮ型ウェル２２４とが隣接して形成されている。Ｐ型ウェル２２２には、ソース／ドレイン２２６がＮ−ＬＤＤ構造２２８を有するｎＭＯＳＦＥＴ２５０が形成されており、Ｎ型ウェル２２４には、ソース／ドレイン２２６がＰ−ＬＤＤ構造２３２を有するｐＭＯＳＦＥＴ２５２が形成されている。そして、ロジック回路領域２０２の各ゲート絶縁膜としては、画素アレイ領域２０１内のものとは異なり、第２のゲート絶縁膜２３４Ｂからなる単層構造のゲート絶縁膜が形成されている。本実施の形態では、第２のゲート絶縁膜２３４Ｂの厚さは約５０Å〜約６０Åである。

このように構成された本発明の実施の形態に係るＣＭＯＳイメージセンサによれば、画素アレイ領域２０１には第１のゲート絶縁膜２３４Ａと第２のゲート絶縁膜２３４Ｂとからなる積層構造からなる厚いゲート絶縁膜２３４を用いるため、高い動作電圧（例えば、約２．５Ｖ〜約３．３Ｖ）を適用することが可能となる。これにより十分な飽和電荷量を確保することができるので、適切なダイナミックレンジを実現することができる。さらに、厚いゲート絶縁膜２３４を画素領域に適用することにより、フローティング拡散領域ＦＤに接続されたドライブトランジスタＤｘのゲート絶縁膜のキャパシタンス値を減少させ、フローティング拡散領域ＦＤのキャパシタンスを減少させることができる。これにより電子−電圧変換係数（Electron-Voltage conversion gain）を高め、光感度を向上させることができる。

さらに、ロジック回路領域２０２においては、画素アレイ領域２０１のゲート絶縁膜２３４より薄い単層構造の第２のゲート絶縁膜２３４Ｂを用いるので、低い動作電圧（例えば、約１．８Ｖ以下）を適用することができ、消費電力を低減させることができる。このような消費電力の低減は、モバイルフォン（Mobile phone）やデジタルカメラのような携帯用製品に好適であり、また同時に製品の動作速度などの高性能化にも寄与する。

次いで、図３Ａないし図３Ｄを用いて、図２に示した本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法について説明する。

まず、図３Ａに示すように、Ｐ型エピタキシャル層２１２を上面に有し、第１領域に画素アレイ領域２０１を形成すると共に第１領域とは別の第２領域にロジック回路領域２０２を形成するｐ型半導体基板２１０のＰ型エピタキシャル層２１２上の所定部位に、ＳＴＩ法によりフィールド酸化膜ＦＯＸを形成する。

次いで、イオン注入工程により、画素アレイ領域２０１のＰ型エピタキシャル層２１２表層部にＰ型ウェル２１４、ロジック回路領域２０２のＰ型エピタキシャル層２１２表層部にＰ型ウェル２２２及びＮ型ウェル２２４をそれぞれ形成する。

次いで、第１のゲート絶縁膜形成ステップとして、Ｐ型エピタキシャル層２１２上面に第１のゲート絶縁膜２３４Ａを形成する。本実施の形態では、第１のゲート絶縁膜２３４ＡにＰ型エピタキシャル層２１２を熱酸化させて形成したシリコン酸化膜ＳｉＯ_２を用い、その厚さを約１０Å〜約４０Åとした。

次いで、マスク形成ステップとして、図３Ｂに示すように、画素アレイ領域２０１における第１のゲート絶縁膜２３４Ａの上面に、画素アレイ領域２０１を覆いロジック回路領域２０２をオープンさせるマスク２３５を形成する。本実施の形態では、マスク２３５は、第１のゲート絶縁膜２３４Ａ上に感光膜を塗布し露光及び現像によりパターニングした周知の感光膜パターンである。

次いで、第１のゲート絶縁膜除去ステップとして、マスク２３５をエッチングマスクとして利用して、マスク２３５により露出されたロジック回路領域２０２における第１のゲート絶縁膜２３４Ａをウェットエッチングにより除去する。本実施の形態では、第１のゲート絶縁膜２３４Ａのウェットエッチングを、フッ化水素酸（ＨＦ）、またはＢＯＥ（Buffered Oxide Etchant）を含む薬剤を用いて行う。このような一連のウェットエッチング工程により、画素アレイ領域２０１だけに第１のゲート絶縁膜２３４Ａが残される。

次いで、マスク除去ステップとして、画素アレイ領域２０１におけるマスク２３５を除去する。本実施の形態では、該マスク２３５除去ステップを、酸素プラズマ（Ｏ_２ plasma）を用いたドライエッチング法で行うが、別の実施の形態では、硫酸溶液（Ｈ_２ＳＯ_４）を用いたウェットエッチング法、またはシンナー（thinner）を用いたエッチング法などにより行う。

次いで、図３Ｃに示すように、第２のゲート絶縁膜形成ステップとして、画素アレイ領域２０１における第１のゲート絶縁膜２３４Ａの上面と、ロジック回路領域２０２のＰ型エピタキシャル層２１２の上面とに第２のゲート絶縁膜２３４Ｂを約５０Å〜約６０Åの厚さに形成する。上述したように第２のゲート絶縁膜２３４Ｂを形成することにより、画素アレイ領域２０１には第１のゲート絶縁膜２３４Ａと第２のゲート絶縁膜２３４Ｂとからなる積層構造のゲート絶縁膜２３４が形成され、ロジック回路領域２０２には第２のゲート絶縁膜２３４Ｂからなる単層構造のゲート絶縁膜が形成される。したがって、画素アレイ領域２０１には厚いゲート絶縁膜が形成されることとなり、ロジック回路領域２０２には相対的に薄いゲート絶縁膜が形成されることとなる。

画素アレイ領域２０１に埋め込み型フォトダイオード、トランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ及びセレクトトランジスタを形成し、ロジック回路領域に、画素アレイ領域２０１の上記のようなトランジスタからの信号を処理するためのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを形成するランジスタ形成ステップは、周知のものであるため、その詳細な説明は省略する。

以上のようにして、画素アレイ領域の光学特性とロジック回路領域の演算特性との両方を容易に満足させることのできる図２に示した本発明の実施の形態に係るＣＭＯＳイメージセンサを製造することができる。

本発明は、上記の実施の形態に開示した範囲に限定されるものではない。本発明の技術的思想から逸脱しない範囲内で種々の改良、変更、置き換え等が可能であり、それらも本発明の技術的範囲に属する。

２１０Ｐ型半導体基板
２１２Ｐ型エピタキシャル層
２３４Ａ第１のゲート絶縁膜
２３４Ｂ第２のゲート絶縁膜
２０１画素アレイ領域
２０２ロジック回路領域

Claims

素子分離膜により互いに分離された第１領域及び第２領域を有する半導体基板と、
前記半導体基板の第１領域に形成され、フォトダイオードと、フローティング拡散領域と、これらフォトダイオードとフローティング拡散領域との間にチャネルが形成されるＭＯＳＦＥＴであってゲート絶縁膜上のゲートを備えたＭＯＳＦＥＴと、前記フローティング拡散領域にゲートが接続されるＭＯＳＦＥＴであってゲート絶縁膜上のゲートを備えたＭＯＳＦＥＴとを含む単位画素が複数配列された画素アレイと、
前記半導体基板の第２領域に形成され、ゲート絶縁膜上のゲートを備えたＭＯＳＦＥＴを複数含むロジック回路と、
を含んで構成され、
前記ロジック回路におけるＭＯＳＦＥＴのゲート絶縁膜よりも、前記画素アレイにおけるＭＯＳＦＥＴのゲート絶縁膜の方が厚い、ＣＭＯＳイメージセンサ。
前記画素アレイにおけるＭＯＳＦＥＴのゲート絶縁膜が、第１のゲート絶縁膜と第２のゲート絶縁膜とからなる積層構造を有し、
前記ロジック回路におけるＭＯＳＦＥＴのゲート絶縁膜が、前記第２のゲート絶縁膜からなる単層構造を有する、
請求項１記載のＣＭＯＳイメージセンサ。
前記第１のゲート絶縁膜の膜厚が１０Å〜４０Åであり、前記第２のゲート絶縁膜の膜厚が５０Å〜６０Åである、
請求項２記載のＣＭＯＳイメージセンサ。
半導体基板を、ロジック回路領域と、ＭＯＳＦＥＴを備える単位画素を複数含んで構成され、素子分離膜によって前記ロジック回路領域から物理的に分離され且つ電気的に絶縁された画素アレイ領域と、に分割する工程と、
前記ロジック回路領域及び前記画素アレイ領域の両領域上に第１のゲート絶縁膜を形成する工程と、
前記画素アレイ領域上の前記第１のゲート絶縁膜を覆うマスクを形成すると共に前記ロジック回路領域上の前記第１のゲート絶縁膜はマスクせずに露出させる工程と、
前記画素アレイ領域上の前記第１のゲート絶縁膜は残して、前記ロジック回路領域上の前記第１のゲート絶縁膜を除去する工程と、
前記画素アレイ領域上のマスクを除去する工程と、
前記画素アレイ領域及び前記ロジック回路領域の両領域上に第２のゲート絶縁膜を形成する工程と、
前記ロジック回路領域において、複数のＭＯＳＦＥＴのゲート部位の前記第２のゲート絶縁膜を残して、その他の選択した部位の前記第２のゲート絶縁膜を除去する工程と、
前記画素アレイ領域において、前記ＭＯＳＦＥＴのゲート部位の前記第１及び第２のゲート絶縁膜を残して、その他の選択した部位の前記第１及び第２のゲート絶縁膜を除去する工程と、
を含み、
前記単位画素は、フォトダイオードと、フローティング拡散領域と、これらフォトダイオードとフローティング拡散領域との間にチャネルが形成されるＭＯＳＦＥＴと、前記フローティング拡散領域にゲートが接続されるＭＯＳＦＥＴとを含んで形成され、
前記ロジック回路領域におけるＭＯＳＦＥＴのゲート絶縁膜の膜厚よりも、前記画素アレイ領域におけるＭＯＳＦＥＴのゲート絶縁膜の膜厚を厚く形成する、
ＣＭＯＳイメージセンサの製造方法。
前記第１のゲート絶縁膜を１０Å〜４０Åの厚さに形成し、前記第２のゲート絶縁膜を５０Å〜６０Åの厚さに形成する、
請求項４記載のＣＭＯＳイメージセンサの製造方法。
前記第１のゲート絶縁膜の除去を、ウェットエッチングにより行う、
請求項４記載のＣＭＯＳイメージセンサの製造方法。
前記ウェットエッチングを、フッ化水素酸を含む薬剤を用いて行う、
請求項６記載のＣＭＯＳイメージセンサの製造方法。
前記第１のゲート絶縁膜の除去を、ＢＯＥ（buffered oxide etchant）を含む薬剤を用いて行う、
請求項４記載のＣＭＯＳイメージセンサの製造方法。
前記マスクの除去を、酸素プラズマを用いて行う、
請求項４記載のＣＭＯＳイメージセンサの製造方法。
前記マスクの除去を、硫酸溶液を用いて行う、
請求項４記載のＣＭＯＳイメージセンサの製造方法。
前記マスクの除去を、シンナーを用いて行う、
請求項４記載のＣＭＯＳイメージセンサの製造方法。
絶縁領域によって互いに絶縁された第１領域と第２領域とを含む半導体基板と、
前記第１領域においてＭＯＳＦＥＴを用いて形成され、画素アレイに配列された複数の画素であって、前記複数の画素の各々は、フォトダイオードと、フローティング拡散領域と、これらフォトダイオードとフローティング拡散領域との間にチャネルが形成されるＭＯＳＦＥＴと、前記フローティング拡散領域にゲートが接続されるＭＯＳＦＥＴとを含む、複数の画素と、
前記第２領域においてＭＯＳＦＥＴを用いて形成されたロジック回路と、
を含んで構成され、
前記第１領域のＭＯＳＦＥＴが第１膜厚のゲート絶縁膜を備えたゲートを有し、前記第２領域のＭＯＳＦＥＴが第２膜厚のゲート絶縁膜を備えたゲートを有し、前記第１膜厚が前記第２膜厚よりも厚い、
ＣＭＯＳイメージセンサ。
第１領域において画素アレイの画素に使用されるＭＯＳＦＥＴのための拡散層と、第２領域においてロジック回路に使用されるＭＯＳＦＥＴのための拡散層と、を半導体基板に形成する工程と、
前記第１領域におけるＭＯＳＦＥＴと前記第２領域におけるＭＯＳＦＥＴとを絶縁する素子分離膜を、前記第１領域と前記第２領域との間に形成する工程と、
前記第１及び第２領域の両領域上に第１の絶縁膜を形成する工程と、
前記第１領域上の前記第１の絶縁膜を残して、前記第２領域上の前記第１の絶縁膜を除去する工程と、
前記第１及び第２領域の両領域上に第２の絶縁膜を形成する工程と、
前記ロジック回路のＭＯＳＦＥＴのゲート絶縁膜を形成するために、前記第２領域において、複数のＭＯＳＦＥＴのゲート部位の前記第２の絶縁膜を残して、その他の選択した部位の前記第２の絶縁膜を除去する工程と、
前記画素のＭＯＳＦＥＴのゲート絶縁膜を形成するために、前記第１領域において、前記ＭＯＳＦＥＴのゲート部位の前記第１及び第２の絶縁膜を残して、その他の選択した部位の前記第１及び第２の絶縁膜を除去する工程と、
を含み、
前記画素は、フォトダイオードと、フローティング拡散領域と、これらフォトダイオードとフローティング拡散領域との間にチャネルが形成されるＭＯＳＦＥＴと、前記フローティング拡散領域にゲートが接続されるＭＯＳＦＥＴとを含んで形成され、
前記第１領域におけるＭＯＳＦＥＴのゲート絶縁膜を、前記第１及び第２の絶縁膜を合わせた膜厚に形成し、前記第２領域におけるＭＯＳＦＥＴのゲート絶縁膜を、前記第２の絶縁膜の膜厚に形成する、
ＣＭＯＳイメージセンサの製造方法。
基板表面にエピタキシャル層を成長させる工程と、
前記基板の第１領域において、画素アレイに含まれる複数の画素に用いるＭＯＳＦＥＴのための拡散層を形成する工程と、
前記基板の第２領域において、ロジック回路に用いるＭＯＳＦＥＴのための拡散層を形成する工程と、
前記画素アレイと前記ロジック回路とを絶縁するための素子分離膜を、前記第１領域と前記第２領域との間において前記エピタキシャル層に形成する工程と、
第１の絶縁膜形成処理によって前記第１及び第２領域上に第１の絶縁膜を形成する工程と、
前記第２領域上の前記第１の絶縁膜を除去する工程と、
第２の絶縁膜形成処理によって前記第１及び第２領域上に第２の絶縁膜を形成する工程と、
前記画素アレイのＭＯＳＦＥＴのゲート絶縁膜を形成するために、前記第１領域上の前記第１及び第２の絶縁膜をパターニングする工程と、
前記ロジック回路のＭＯＳＦＥＴのゲート絶縁膜を形成するために、前記第２領域上の前記第２の絶縁膜をパターニングする工程と、
を含み、
前記複数の画素の各々は、フォトダイオードと、フローティング拡散領域と、これらフォトダイオードとフローティング拡散領域との間にチャネルが形成されるＭＯＳＦＥＴと、前記フローティング拡散領域にゲートが接続されるＭＯＳＦＥＴとを含むＣＭＯＳイメージセンサの製造方法。