JP5314261B2 - 半導体磁気抵抗素子およびその設計方法 - Google Patents

Description

本発明は、外部磁場強度を検知する磁気センサに関し、より詳細には、外部磁場強度を検知する磁気抵抗素子およびその設計方法に関する。

外部磁場強度を検知する磁気センサは光学式のものに比べ、特に汚れや埃などの影響を受ける用途においてその優位性がある。磁気センサの代表的なものとして、ホール素子や磁気抵抗素子があげられる。一般に磁気抵抗素子は、歯車回転速度を検出するセンサや紙幣磁気パターンを検出するセンサなどに使われている。

図１（ａ）、（ｂ）は、磁気抵抗素子の構造例の一つを示している。図１（ａ）は上面図で、図１（ｂ）が断面図である。なお、これらの図は説明のための図であり、図１（ａ）と図１（ｂ）の間には、寸法的に１：１の対応関係はない。図において、符号１は基板、符号２は半導体動作層、符号３は磁気抵抗素子としての入出力電極、符号４は短絡電極を示している。ここで、符号２の半導体動作層は、電極間方向に延在し、短絡電極の長軸方向は、電極間方向と直交する形で配置される。また、符号Ｌは、短絡電極間の電極間方向と平行な方向の距離であり、入出力電極と短絡電極間の距離でもある。符号Ｌｅは、同じ電極間方向の短絡電極の長さ、符号Ｗは、半導体動作層の、電極間方向（言い換えれば、半導体動作層の延在する方向）と直交する方向の幅である。

素子の感磁面（図１（ａ）の場合では、紙面と平行な面）に垂直に磁場を印加すると、磁場がない場合のキャリアの水平方向の進行方向が、外部磁場強度およびその向きに応じて、ローレンツ力によって（図１（ａ）の場合には、短絡電極の長さ方向に相当する、上方にあるいは下方向に）曲げられて、素子全体のキャリアの行路が、磁場がない場合に較べて長くなる。しかしながら、一般的には、曲げられて半導体層の側端部に達するとそれ以上曲げられることはない。このことは磁場によって曲げられて側端部に達するまでの距離以上に半導体層が長い場合、その距離以上の部分は、基本的には、磁場の影響を、曲げられる部分に比べると、受けにくくなる。図１では、そのために、半導体層の長さ方向の一定の距離毎に短絡電極４が設けられている。この短絡電極４には、磁場によって曲げられたキャリアの行路を元に戻す効果、すなわち、キャリアのリセット効果がある。つまり、例えば、図１（ａ）の半導体動作層の上部に集まったキャリアは、短絡電極４によって、短絡電極全体に理論的には均一に分散する、すなわち、上方に曲げられた場合に、図１（ａ）の下部にもその一部が移動することになる。言い換えれば、図における短絡電極の右端部とその右側の半導体動作層との関係は、左側の入出力電極とその右側の半導体動作層と関係と同じになる。この短絡電極によるキャリア密度のリセット効果を利用して、キャリアが曲げられる部分を数多く設けることにより、つまり、磁場の検出感度の高い部分をシリーズに構成することが可能になる。このように構成することによって、磁気の大きさに応じて出力端子間の抵抗が高くなるという磁気抵抗効果を所望のインピーダンス範囲で得ることができるようになる。つまり、図１の磁気抵抗素子は、磁場強度に応じて素子抵抗が変化し、磁気センサとして機能することになる。理論的には、短絡電極間距離Ｌと半導体動作層の幅Ｗの比であるＬ／Ｗが小さいほど、磁気変化に対する磁気抵抗変化率が大きくなる。

また、この短絡電極が形成されている部分は、半導体磁気抵抗素子のキャリア密度のリセットに効果があるのみで、素子の磁気抵抗変化には寄与しないと考えている。図１（ｃ）には磁気抵抗効果の典型例を示す。外部磁場強度が増加するに従い磁気抵抗変化率が増加することが分かる。

図２は、図１（ｂ）の磁気抵抗素子断面に示している一組の半導体動作層と短絡電極の等価回路を示す図である。ここで、Ｒ₁は主に磁気抵抗効果を発動する半導体動作層の抵抗、Ｒ₂は短絡電極直下の半導体動作層の抵抗、Ｒｍは短絡電極の抵抗、Ｒｃは半導体動作層と短絡電極との接触抵抗である。

以下、接触抵抗と短絡電極の直列抵抗成分をＲｓ、ＲｓとＲ₂との並列抵抗成分をＲｐとする。ＲｓとＲｐは以下のように表すことができる。

従来、大きな磁気抵抗変化率を得るためには短絡電極によるリセット効果が十分であること、つまり、より多くのキャリアを短絡電極に作用させることが必要であると考えられてきた。そのためには、ＲｓとＲ₂の比であるＲｓ／Ｒ₂を小さくする必要があり、特に接触抵抗Ｒｃを小さくするために、以下の２つの方法が取られてきた。

１つ目は、アニールやインプラにより半導体動作層と短絡電極の界面状態を改善する方法である。２つ目は、短絡電極の長さＬｅを大きくする方法である。

通常、短絡電極と半導体動作層との接触面積が大きいほど接触抵抗Ｒｃは小さいので、短絡電極の長さＬｅを大きくとることで、Ｒｓ／Ｒ₂を小さくでき、より多くのキャリアを短絡電極に作用させることができる。実デバイスではどちらも実施され、半導体動作層の幅Ｗが１００μｍ程度の場合の短絡電極の長さＬｅは数１０μｍ程度になっている。この短絡電極の長さＬｅはキャリアのリセット効果を得るのに十分な長さであり、また、短絡電極の長さＬｅが大きいほどキャリアのリセット効果が大きいと考えられてきた。

また、磁気抵抗変化率は、ΔＲ／｛ｎ×（Ｒ₁＋Ｒｐ）｝と表せるので、磁気抵抗効果の期待できないＲｐが小さい方が、磁気抵抗素子全体の磁気抵抗変化率に有利に働く。ここで、ΔＲは印加磁場による素子抵抗の増加分、ｎは半導体動作層と短絡電極との対の数である。半導体動作層の幅Ｗと短絡電極間距離Ｌの比であるＬ／Ｗと短絡電極の長さＬｅを固定した場合、半導体動作層の幅Ｗが小さくなるにしたがって半導体動作層と短絡電極と接触面積が小さく、すなわち、接触抵抗Ｒｃが大きくなり、それに伴ってＲｐも大きくなってしまう。つまり、半導体動作層の幅Ｗが小さくなると、磁気抵抗変化率も小さくなってしまう。

以上より、従来は、大きな磁気抵抗変化率を得るための素子構造としては、より多くのキャリアをリセット効果のある短絡電極に作用させることと、全体抵抗に対するＲｐの占める割合が小さいこと、すなわち、短絡電極の長さＬｅが十分に大きいことと、半導体動作層の幅Ｗが大きいことが必要であると考えられてきた。

半導体磁気抵抗素子の動作原理の詳細については、例えば非特許文献１に、半導体磁気抵抗素子の微細化技術については、例えば、特許文献１に紹介されている。

Ｈ．ＷＥＩＳＳ著、片岡照榮訳、「磁電変換素子の構造と応用」、コロナ社、ｐ．１６−２２ 特開２００１−６８７５５号公報

半導体磁気抵抗素子を用いて高精度で歯車回転検出を行うためには、狭ピッチの歯車を使用する必要がある。一般に、歯車のピッチＰ（歯車の隣合う山−山、若しくは谷−谷の距離）はモジュールＭを用いて、Ｐ＝Ｍπ（ｍｍ）と定義される。

モジュールＭの小さい歯車ほどピッチＰは小さくなり、高精度の歯車回転検出が可能となる。例えば、１０ｃｍ程度の車両位置検出精度で十分な鉄道の車軸用歯車はＭ＝２〜３が、数百μｍ以下の高精度の歯車回転制御が必要な工作機械ではＭ＝０．４〜０．８がＩＣと組み合わされて使用されており、さらに精密制御が必要なものはＭ＝０．２が使用されている。

半導体磁気抵抗素子を用いて歯車の回転を検出する場合、通常、半導体磁気抵抗素子を歯車のピッチＰの半分あるいはそれ以下の半導体動作層の幅とする。つまり、歯車のモジュールＭが小さくなるほど半導体磁気抵抗素子の幅（図１（ａ）のＷに相当）を小さくする必要がある。上述のＭ＝０．２の場合に、このＷは、０．２×π／２＝０．３１４ｍｍ、すなわち、３１４μｍ以下となる。

しかしながら、半導体磁気抵抗素子には最適な形状、すなわち、短絡電極間距離Ｌと半導体動作層の幅Ｗの比であるＬ／Ｗに最適値があるので、歯車の狭ピッチ化にあわせてやみくもに半導体動作層の幅Ｗを小さくすることはできない。なぜならば、例えばＬ／Ｗの最適値が０．２で半導体動作層の幅Ｗが１０μｍとした場合、短絡電極間距離Ｌは、１０μｍ×０．２＝２μｍとなり、ファインパターン形成に高度な技術を要する。

また、短絡電極の長さＬｅを一定にして半導体動作層の幅Ｗを小さくすると、接触抵抗Ｒｃの増加のために、磁気抵抗効果のない抵抗成分Ｒｐの全体抵抗に占める割合が大きくなり、磁気抵抗変化率が小さくなってしまうという問題があった。

図３は、半導体動作層がＧａＡｓ基板上に形成されたＩｎＳｂ（膜厚：１μｍ、キャリア密度：７×１０¹⁶（／ｃｍ³）、電子移動度：４２０００ｃｍ²／Ｖｓ）で、半導体動作層の幅Ｗが１００μｍと６０μｍ、３０μｍの磁気抵抗効果を示した図である。素子のＬ／Ｗは０．２、短絡電極の長さＬｅは１０μｍの一定値としている。半導体動作層の幅Ｗが１００μｍから３０μｍになると、外部磁場０．２テスラで、磁気抵抗変化率が５７％から４３％に落ちている。これは、半導体動作層の幅Ｗが小さくなり接触抵抗Ｒｃが大きくなった分、無磁場でのＲｐの抵抗が増加し、磁気抵抗変化率であるΔＲ／｛ｎ×（Ｒ₁＋Ｒｐ）｝が小さくなってしまったと理解できる。

このように、半導体動作層の幅Ｗが１００μｍ程度以下の半導体磁気抵抗素子を設計するには、上述したような制約があり、また、半導体動作層の幅Ｗが１００μｍ程度以上の場合に較べて、性能が劣化するという問題があった。したがって、半導体動作層の幅Ｗが１００μｍ程度以下であっても、性能の劣化が少ない半導体磁気抵抗素子が求められていた。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、半導体動作層の幅Ｗが１００μｍ程度以下の半導体磁気抵抗素子を、従来の設計手法に基づいて設計するよりも高性能な半導体磁気抵抗素子を提供することにあり、また、半導体動作層の幅Ｗが１００μｍ程度以下の半導体磁気抵抗素子の効果的な設計手法を提供することにある。言い換えれば、半導体動作層の幅Ｗが１００μｍ程度以下であっても、実質的に同等の性能の、あるいは性能劣化の少ない、半導体磁気抵抗素子を提供することにある。

本発明は、基板上に形成された薄膜状半導体動作層と、当該半導体動作層上の少なくとも２つの端部に配置された入出力電極と、当該入出力電極間の前記半導体動作層上で、前記入出力電極間に延在する前記半導体層の延在方向と直角方向に延在する形で、前記半導体層の前記延在方向に一定間隔をおいて、配置された複数の短絡電極とを有する半導体磁気抵抗素子において、前記入出力電極間に延在する前記半導体層の延在方向と直角方向の前記半導体動作層の幅が３０μｍ以下であり、前記短絡電極の、前記半導体層の延在方向の長さが５μｍ以下であり、前記半導体動作層の前記幅をＷ、前記一定間隔の複数の短絡電極間の距離をＬとしたとき、ＬとＷの比であるＬ／Ｗが０．３以下であることを特徴とする。

また、請求項２の発明は、請求項１に記載の半導体磁気抵抗素子であって、前記Ｌ／Ｗが０．１以上であることを特徴とするものである。

また、請求項３の発明は、請求項１または２に記載の半導体磁気抵抗素子であって、前記短絡電極の長さが２μｍ以上であることを特徴とするものである。

また、請求項４の発明は、請求項１乃至３のいずれかに記載の半導体磁気抵抗素子であって、前記半導体動作層の組成がＩｎＡｓ_yＳｂ_1-y（０≦ｙ≦１）であることを特徴とするものである。

また、請求項５の発明は、請求項１乃至４のいずれかに記載の半導体磁気抵抗素子であって、前記半導体動作層にＩＶ族元素、もしくは、ＶＩ族元素がドーピングされており、その電子密度が１×１０¹⁶〜１×１０¹⁸（ｃｍ^-3）であることを特徴とするものである。

また、請求項６の発明は、請求項１乃至５のいずれかに記載の半導体磁気抵抗素子であって、前記半導体動作層が作成される基板は、ＳｉまたはＧａＡｓであることを特徴とするものである。

本発明は、基板上に形成された薄膜状半導体動作層と、当該半導体動作層上の少なくとも２つの端部に配置された入出力電極と、当該入出力電極間の前記半導体動作層上で、前記入出力電極間に延在する前記半導体層の延在方向と直角方向に延在する形で配置された複数の短絡電極とを有する半導体磁気抵抗素子の設計方法であって、前記入出力電極間に延在する前記半導体層の延在方向と直角方向の前記半導体動作層の幅を３０μｍ以下とし、前記短絡電極の、前記半導体層の延在方向の長さを５μｍ以下とし、前記半導体動作層の前記幅をＷ、前記一定間隔の複数の短絡電極間の距離をＬとしたとき、ＬとＷの比であるＬ／Ｗが０．３以下とすることを特徴とする。

また、請求項８の発明は、請求項７に記載の半導体磁気抵抗素子の設計方法であって、前記Ｌ／Ｗが０．１以上であることを特徴とする。

また、請求項９の発明は、請求項７または８に記載の半導体磁気抵抗素子の設計方法であって、前記短絡電極の長さが２μｍ以上であることを特徴とする。

また、請求項１０の発明は、請求項７乃至９のいずれかに記載の半導体磁気抵抗素子の設計方法であって、前記半導体動作層の組成がＩｎＡｓ_yＳｂ_1-y（０≦ｙ≦１）であることを特徴とする。

また、請求項１１の発明は、請求項７乃至１０のいずれかに記載の半導体磁気抵抗素子の設計方法であって、前記半導体動作層にＩＶ族元素、もしくは、ＶＩ族元素がドーピングされており、その電子密度が１×１０¹⁶〜１×１０¹⁸（ｃｍ^-3）であることを特徴とする。

また、請求項１２の発明は、請求項７乃至１１のいずれかに記載の半導体磁気抵抗素子の設計方法であって、前記半導体動作層が作成される基板は、ＳｉまたはＧａＡｓであることを特徴とする。

以上説明したように本発明によれば、半導体動作層の幅Ｗが１００μｍ程度以下であっても、実質的に同等の性能の、あるいは性能劣化の少ない、半導体磁気抵抗素子を提供することができる。

以下、図面を参照して本発明の実施例について説明する。なお、各図における同じ符号は、同じものあるいは類似物を示している。

本発明者らは、磁場シミュレーションを用いて素子形状の最適化を目指して、上述した各パラメータの変化とその結果としての磁気抵抗効果との関係を求めることを試みた。この結果、短絡電極の長さＬｅを短く設計することで、半導体動作層の幅Ｗを小さく、すなわち、より小さなモジュールＭの歯車に対応する大きさの磁気抵抗素子においても、従来の大きな半導体動作層の幅Ｗと同程度の高い磁気抵抗変化率を維持できることを発見した。

背景技術において説明したように、大きな磁気抵抗変化率を得るためには、磁気抵抗効果の期待できないＲｐを小さくする必要がある。

図４は、半導体動作層の幅Ｗが１２５μｍの場合の無磁場におけるＲｐ（磁気抵抗素子としての直列抵抗成分となる短絡電極を含む部分の抵抗）の短絡電極の長さ依存性の計算結果を示す図である。ここで、電極のシート抵抗として０．０５８Ω、半導体動作層と短絡電極が接している面積が１２５０μｍ²のときの接触抵抗値Ｒｃとして０．３Ω、半導体動作層のシート抵抗として２０Ωを使用した。また、接触抵抗Ｒｃは半導体動作層と短絡電極との接する面積に反比例すると仮定している。つまり、短絡電極の長さＬｅが大きければ接触抵抗Ｒｃは小さい。

図４で短絡電極の長さＬｅが７μｍ以上の領域では、短絡電極と半導体動作層の接触面積が大きくなるため接触抵抗Ｒｃは小さくなり、Ｒｐの抵抗値は小さくなる。従来の半導体磁気抵抗素子はこの領域を使用していた。この領域の抵抗値の関係は、Ｒ₂＞Ｒｓである。

一方、短絡電極の長さＬｅが７μｍ以下の領域でもＲｐの抵抗値は小さくなっている。これは短絡電極の長さＬｅが小さくなることで接触抵抗Ｒｃが増加するが、同時に短絡電極直下の半導体動作層抵抗Ｒ₂が減少し、Ｒ₂とＲｓの大小関係が逆転する。つまり、Ｒ₂＜Ｒｓの関係となっていることを示している。

従来、小さい短絡電極の長さＬｅではキャリアは短絡電極に作用しなくなり、リセット効果が期待できないと考えられてきたため、この領域（短絡電極の長さＬｅが７μｍ以下）は利用されてこなかった。従来は短絡電極にキャリアを作用させることを想定していたためＲｐの磁気抵抗効果は期待できないと考えられてきた。

しかしながら、上述した図４の結果から考察すると、キャリアがＲ₂に作用しだすと、Ｒ₂は磁気抵抗効果を示すのでＲｐも磁気抵抗効果を発動するようになると考えられる。

以上のことを踏まえて、半導体動作層の幅Ｗが１２５μｍ、６０μｍ、３０μｍで、短絡電極の長さＬｅが１０μｍ、５μｍ、２μｍのときの磁気抵抗変化率のＬ／Ｗ依存性を算出した。外部磁場強度は０．２テスラで、電子移動度は４２０００ｃｍ²／Ｖｓとした。図５（ａ）は、半導体動作層の幅Ｗが１２５μｍの場合の磁気抵抗変化率のＬ／Ｗ依存性を表す図である。図５（ｂ）は、同様に、半導体動作層の幅Ｗが６０μｍの磁気抵抗変化率のＬ／Ｗ依存性を表す図である。図５（ｃ）は同様に、半導体動作層の幅Ｗが３０μｍの磁気抵抗変化率のＬ／Ｗ依存性を表す図である。図５（ａ）における、丸、菱形、三角は、実デバイスの測定値である。図５（ａ）に示したように、磁場シミュレーションの計算と、実際の測定値とに相関があることが分かる。

図５からは、以下のことが理解される。半導体動作層の幅Ｗがどの場合でも、短絡電極の長さＬｅが小さくなるほど磁気抵抗変化率の増加幅が大きくなる。特に、半導体動作層の幅Ｗが小さいときにその増加幅は大きく、Ｌ／Ｗ＝０．２のときに、１２５μｍの場合は短絡電極の長さＬｅが１０μｍから２μｍになることで、磁気抵抗変化率が５７．２％から６２．３％の微増にとどまるのに対し、３０μｍの場合は４５．６％から６１．８％にまで増加している。

小さいＬ／Ｗで磁気抵抗変化率が低下するのは、印加磁場によるＲ₁の抵抗増加割合ΔＲ₁／Ｒ₁は大きくなるが、短絡電極間距離Ｌが小さくなるにしたがってＲ₁が小さくなり、無磁場でのＲ₁とＲｐの抵抗のバランスが崩れ、全体抵抗に対するＲｐの占める割合が大きくなる、すなわち、ｎ×Ｒｐ／｛ｎ×（Ｒ₁＋Ｒｐ）｝が大きくなるからであると考えられる。ここで、ΔＲ₁は印加磁場によるＲ₁の抵抗増加成分である。

図６（ａ）、（ｂ）、（ｃ）は、図５で使用した同じデータを短絡電極の長さＬｅでまとめ直した図である。この図からは、短絡電極の長さＬｅが短ければ、半導体動作層の幅Ｗが小さくなっても磁気抵抗変化率の低下は、短絡電極の長さＬｅが１０μｍのときよりも小さいことが分かる。

図５（ａ）、（ｂ）、（ｃ）より、短絡電極の長さＬｅを従来の１０μｍから小さくすることで、どのような半導体動作層の幅Ｗでも磁気抵抗効果は大きくなっており、少なくとも２μｍ以上５μｍ以下ではその効果を確認できる。

また、半導体動作層の幅Ｗが小さいほどこの磁気抵抗変化率の、短絡電極の長さＬｅが小さくなることに対する増加幅は大きくなり、少なくとも３０μｍ以上６０μｍ以下でその効果を確認できる。

また、以上から、Ｌ／Ｗが小さい方が磁気抵抗効果は大きいことが理解されるが、素子の量産性と特性の安定性より実デバイスではＬ／Ｗ＝０．１〜０．３程度が使用されている。例えば、Ｌ／Ｗ＝０．０１の場合、半導体動作層の幅Ｗが１２５μｍであっても短絡電極間距離Ｌは１２５×０．０１＝１．２５μｍとなってしまい、短絡電極形成時のマージンが非常に小さくなってしまう。

また、量産時には、短絡電極間距離Ｌと半導体動作層の幅Ｗのマージン分だけＬ／Ｗが変化してしまい、その結果磁気抵抗変化率も変化するので、可能な限り磁気抵抗変化率の変化が小さい領域でＬ／Ｗを設定する必要がある。

本発明による磁気抵抗素子においては、短絡電極の長さＬｅを小さくする効果は、特に半導体動作層の幅Ｗが小さいときに効果を発揮することが分かる。つまり、本発明を使用して短絡電極の長さＬｅを小さくすることで、半導体動作層の幅Ｗを小さく、すなわち、小さいモジュールＭに対応した素子においても、従来の大きな半導体動作層の幅Ｗと同程度の高い磁気抵抗変化率を実現することができる。

以下、図面を参照して本発明の実施例について説明する。

図７（ａ）、（ｂ）は、本発明の磁気抵抗素子の一実施例の構造を説明するための図で、図７（ａ）は素子全体の上面図、図７（ｂ）は図７（ａ）でのＡ−Ａでの断面図である。図中、符号５が基板、符号６は半導体動作層で、符号７が入出力電極、符号８が短絡電極である。本発明に用いられる半導体動作層６は、高い磁気抵抗変化率を得るためにできるだけ高い電子移動度を有していることが好ましく、Ｓｉ、ＧａＡｓの半導体はもちろんのこと、ＩｎＳｂやＩｎＡｓおよびそれらの混晶系であるＩｎＡｓＳｂなどが特に好ましいものとなる。

本発明に用いられる基板５は、固体形状を示すものであればどんなものでも良く、例えば半導体でも誘電体でもセラミックでもガラス基板でも用いることができる。また、マイカ等のフレキシブル性を有する基板５上に半導体動作層６を形成し、他の基板上に、転写しても良い。また、半導体基板の中でもＧａＡｓ、Ｓｉ、ＩｎＰ、ＧａＰなどの基板を用いると、特に半導体動作層６をエピタキシャル成長させることで、高い電子移動度が得られるようになり、特に好ましいものとなる。

図８は、基板５と半導体動作層６との間に緩衝層９を挿入した場合を示す図である。半導体動作層６の電子移動度をより高くするためには、図８の構成とすることができる。この場合、緩衝層９としては半導体でも誘電体でも良く、誘電体としてはＳｉＯ₂、Ｓｉ₃Ｎ₄などが用いられ、半導体としては半導体動作層６と格子定数がなるべく近いものを選択することが好ましく、ＧａＡｓ、ＩｎＡｓ、ＧａＳｂ、ＡｌＳｂのような２元系、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＡｌＡｓＳｂ、ＡｌＩｎＳｂのような３元系、ＡｌＧａＡｓＳｂのような４元系を用いても良い。さらに上述した材料を交互に積層させて超格子構造とすることはさらに好ましい形態となる。

本発明での半導体動作層６中のキャリアを増加させるための不純物を添加する方法としては、半導体動作層６を形成する際に同時に行っても良いが、成膜後にイオン注入法を用いて打ち込んでも良い。用いられる不純物は、例えば、ＩｎＳｂやＩｎＡｓのようなＩＩＩ−Ｖ族化合物半導体の場合は、Ｓｉ、ＳｎのようなＩＶ族元素や、Ｓｅ、Ｔｅ、Ｓに代表されるＶＩ族元素を添加すると良い。

半導体動作層６中にキャリアを増加させるための不純物を添加することで、作製した磁気抵抗素子の温度特性を改善する効果があるが、あまり多くの不純物を添加してしまうと、磁気抵抗素子の感度を左右するキャリア移動度が低下してしまうという問題があるため、添加するキャリアの数は、１×１０¹⁶／ｃｍ³から１×１０¹⁸／ｃｍ³とすることが好ましく、さらに好ましくは、１×１０¹⁶／ｃｍ³から３×１０¹⁷／ｃｍ³とするのが良い。

本発明での半導体動作層６および緩衝層９を形成する方法としては、真空蒸着法が一般的に用いられるが、分子線エピタキシー（ＭＢＥ）法は薄膜の膜厚や組成の制御性が高く特に好ましい方法である。

本発明での入出力電極７や短絡電極８に用いられる電極材料は、Ｃｕ単層やＴｉ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｔ／Ａｕ、Ｃｕ／Ｐｔ／Ａｕ、Ｃｕ／Ｎｉ／Ａｕのような積層としても良い。この電極材料は、作製した素子の使用される動作条件と環境条件とに耐えられる材質であれば、どのような材料を用いてもかまわない。

また、電極を形成する方法としては、電子ビーム蒸着や抵抗加熱蒸着といった一般的な真空蒸着法や、スパッタ法やメッキ法によって形成しても良い。また、電極形成後に電極と半導体動作層とのオーミック接触性を良好にするために、急昇温熱アニール（ＲＴＡ）法等を用いて熱処理することも好ましい。

図９は、素子の耐環境性を高めるための構造例を示す図である。Ｓｉ₃Ｎ₄やＳｉＯ₂等のような保護膜１０を形成した後に必要な部分のみ保護膜を開口し、短絡電極と入出力電極を形成することができる。

以下に本発明を具体的な磁気抵抗素子の作製方法の例について述べるが、本発明はこれらの例のみに限定されるものではない。

（実施例１）
薄膜形成方法の一例として分子線エピタキシー法を用いて、ＧａＡｓ基板上に半導体動作層としてＳｎドープＩｎＳｂ薄膜を形成する場合の詳細について述べる。まず、ＧａＡｓ基板にＡｓを照射しながら６５０℃で加熱し表面酸素を脱離させる。次に、５８０℃に温度を下げてＧａＡｓバッファ層を２００ｎｍの厚さで形成する。次に、Ａｓを照射しながら４００℃まで温度を下げた後、ＳｎとＩｎ、Ｓｂを同時に基板に照射しながら半導体動作層の膜厚１μｍからなるＳｎドープＩｎＳｂ薄膜を形成した。この際、ＩｎＳｂ薄膜の電子移動度は、７×１０¹⁶／ｃｍ³になるようにＳｎセル温度を調節した。

磁気抵抗素子の作製プロセスは、通常のフォトリソグラフィーの技術を用いることができる。まず、ＩｎＳｂ／ＧａＡｓ基板のＩｎＳｂ表面にフォトレジストを、スピンコーターを用いて均一に塗布する。フォトレジストの塗布条件は、１００ｃｐの粘度で３２００ｒｐｍの回転速度で２０秒間回転すると２．５μｍの厚さとなる。ＩｎＳｂのメサエッチング用のフォトマスクを用いて、露光・現像した後に塩酸・過酸化水素系のエッチング液で所望の形状にＩｎＳｂ薄膜をメサエッチングする。ウェットエッチングの場合、サイドエッチングの影響があるので、現実的に制御良く作製できる半導体動作層の幅Ｗは、１０μｍ程度となる。

この場合は、ウェットエッチング法を用いて半導体動作層のエッチングを行った例を紹介したが、イオンミリングや反応性イオンエッチング法のドライエッチングによってメサエッチングを行っても良い。ドライエッチングの場合、サイドエッチング量は小さいので、３μｍ程度まで半導体動作層の幅Ｗを小さくすることができる。

次に再度、フォトレジストを塗布した後に、短絡電極と入出力電極を形成するための露光・現像を行い、真空蒸着法により電極を蒸着し、リフトオフ法で電極を形成する。電極形成工程では、短絡電極と入出力電極を一度に形成しても良いし、２度の工程に分けても良い。

フォトレジストにより、電極形成用のレジストパターンを形成した後に、電子ビーム蒸着法により電極として５０ｎｍ厚のＴｉと４００ｎｍ厚のＡｕからなる積層電極を形成し、リフトオフ法を用いて所望の電極形状を作製し、素子形状を完成させた。この際の半導体動作層の幅Ｗを３０μｍ、短絡電極の長さＬｅを２μｍとし、短絡電極間隔Ｌが３μｍ、４．５μｍ、６μｍ、７．５μｍ、９μｍ、１２μｍの計６種類の素子を作製した。本実施例で使用した露光装置は等倍露光タイプであるので、短絡電極の長さＬｅは１μｍ程度の微細加工が限界であるが、ステッパー等を用いれば０．１μｍ程度まで形成可能となる。

図１０は、これらの素子の完成後に、磁気抵抗素子の外部磁場強度−素子端子間抵抗特性の測定を行い、０．２テスラの外部磁場強度における磁気抵抗変化率のＬ／Ｗ依存性を示す図である。

（比較例１）
図１１は、実施例１と同様の方法を用いて、磁気抵抗素子を作製する際に、短絡電極の長さＬｅを１０μｍ、５μｍとした磁気抵抗素子の外部磁場強度−素子端子間抵抗特性の測定を行い、外部磁場強度が０．２テスラのときの磁気抵抗変化率を実施例１の結果に加えた場合の、Ｌ／Ｗに対する磁気抵抗変化率の変化を示す図である。

比較例１では、短絡電極の長さＬｅを１０μｍ、５μｍとすることでＲｐが大きくなったために、磁気抵抗素子の外部磁場に対する磁気抵抗変化率ΔＲ／｛ｎ×（Ｒ₁＋Ｒｐ）｝が小さくなったと考えられる。また、短絡電極の長さＬｅを小さくすると、Ｌ／Ｗに依存せず特性は向上する。

さらに、短絡電極の長さＬｅが１０μｍ、５μｍの場合、Ｌ／Ｗが０．１の場合に、０．２の場合に較べてで磁気抵抗変化率が低下しているが、短絡電極の長さＬｅが２μｍでは、Ｌ／Ｗが０．４から０．１に近づいても上昇しつづけている。

したがって、この条件の場合、この図からは、Ｌ／Ｗが０．１から０．４の範囲では、Ｌｅが２μの場合が良い特性を示す、この傾向は、Ｌ／Ｗが０．４から０．１になるにつれて、磁気抵抗変化率が向上することが分かる。

（比較例２）
図１２は、実施例１と同様の方法を用いて、磁気抵抗素子を作製する際に、半導体動作層の幅Ｗを６０μｍ、１２５μｍとした磁気抵抗素子の外部磁場強度−素子端子間抵抗特性の測定を行い、外部磁場強度が０．２テスラのときの磁気抵抗変化率を実施例１の結果に加えた場合のＬ／Ｗに対する磁気抵抗変化率の変化を示す図である。同様に、図１３は、実施例１の方法で、短絡電極の長さＬｅが１０μｍで、半導体動作層の幅Ｗが３０μｍ、６０μｍ、１２５μｍとした磁気抵抗素子の外部磁場強度−素子端子間抵抗特性の測定を行い、外部磁場強度が０．２テスラのときのＬ／Ｗに対する磁気抵抗変化率の変化を示す図である。

短絡電極の長さＬｅが１０μｍの場合、半導体動作層の幅Ｗが小さくなったときの磁気抵抗変化率は著しく低下している（図１３）が、短絡電極の長さＬｅが２μｍの素子は殆ど低下していない（図１２）。

以上の比較例１および２から、短絡電極の長さＬｅを小さくする効果は、特に半導体動作層の幅Ｗが小さいときに効果を発揮していることが分かる。つまり、短絡電極の長さＬｅを小さくすることで、半導体動作層の幅Ｗを小さく、すなわち、小さいモジュールＭに対応した素子においても、従来の大きな半導体動作層の幅Ｗと同程度の高い磁気抵抗変化率を実現することができる。

（ａ）は半導体磁気抵抗素子の構造例の上面図を示す図であり、（ｂ）は半導体磁気抵抗素子の構造例の断面図を示す図であり、（ｃ）は半導体磁気抵抗素子の磁気抵抗効果の典型例を示す図である。 図１（ｂ）の磁気抵抗素子における一組の半導体動作層と短絡電極の等価回路を示す図である。 半導体動作層の幅Ｗが１００μｍと６０μｍ、３０μｍの場合の、外部磁場強度と磁気抵抗変化率の関係の一例を示す図である。 半導体動作層の幅Ｗが１２５μｍの場合の無磁場におけるＲｐ（磁気抵抗素子としての直列抵抗成分となる短絡電極を含む部分の抵抗）の短絡電極の長さ依存性の計算結果を示す図である。 （ａ）は半導体動作層の幅Ｗが１２５μｍで、短絡電極の長さＬｅが１０μｍ、５μｍ、２μｍのときの磁気抵抗変化率のＬ／Ｗ依存性を算出した図であり、（ｂ）は半導体動作層の幅Ｗが６０μｍで、短絡電極の長さＬｅが１０μｍ、５μｍ、２μｍのときの磁気抵抗変化率のＬ／Ｗ依存性を算出した図であり、（ｃ）は半導体動作層の幅Ｗが３０μｍで、短絡電極の長さＬｅが１０μｍ、５μｍ、２μｍのときの磁気抵抗変化率のＬ／Ｗ依存性を算出した図である。 （ａ）は図５で使用した同じデータを短絡電極の長さＬｅが１０μｍの場合のみとしてまとめ直した図であり、（ｂ）は図５で使用した同じデータを短絡電極の長さＬｅが５μｍの場合のみとしてまとめ直した図であり、（ｃ）は図５で使用した同じデータを短絡電極の長さＬｅが２μｍの場合のみとしてまとめ直した図である。磁気抵抗効果の計算結果 （ａ）は本発明の一実施例の構造の上面図を説明する図であり、（ｂ）は本発明の一実施例の構造の断面図を説明する図である。 緩衝層を挿入した本発明の一実施例の構造の断面図を説明する図である。 保護膜の開口部に短絡電極と入出力電極を形成した本発明の一実施例の構造の断面図を説明する図である。 本発明を使用して、半導体動作層の幅Ｗを３０μｍ、短絡電極の長さＬｅを２μｍとした場合の磁気抵抗変化率のＬ／Ｗ依存性を示す図である。 図１０に、短絡電極の長さＬｅを１０μｍ、５μｍの場合を加えた図である。 図１０に、半導体動作層の幅Ｗが６０μｍ、１２５μｍの場合を加えた場合の図である 従来構造、すなわちＬｅが１０μｍ、半導体動作層の幅Ｗが３０μｍ、６０μｍおよび１２５μｍの場合における磁気抵抗変化率のＬ／Ｗ依存性を示す図である。

符号の説明

１ 基板
２ 半導体動作層
３ 入出力電極
４ 短絡電極
５ 基板
６ 半導体動作層
７ 入出力電極
８ 短絡電極
９ 緩衝層
１０ 保護膜

Claims (10)

1. 基板上に形成された薄膜状半導体動作層と、
   当該半導体動作層上の少なくとも２つの端部に配置された入出力電極と、
   当該入出力電極間の前記半導体動作層上で、前記入出力電極間に延在する前記半導体層の延在方向と直角方向に延在する形で、前記半導体層の前記延在方向に一定間隔をおいて、配置された複数の短絡電極と
   を有する半導体磁気抵抗素子において、
   前記入出力電極間に延在する前記半導体層の延在方向と直角方向の前記半導体動作層の幅をＷとし、前記一定間隔の複数の短絡電極間の距離をＬとし、前記短絡電極の前記半導体層の延在方向の長さをＬｅとしたとき、
   ＬとＷの比であるＬ／Ｗを０．３以下に設定し、かつ、前記短絡電極の長さＬｅを２μｍ以上５μｍ以下に設定した場合において、
   前記半導体動作層の幅Ｗを３０μｍ以上６０μｍ以下に設定したことを特徴とする半導体磁気抵抗素子。
2. 前記Ｌ／Ｗが０．１以上であることを特徴とする請求項１記載の半導体磁気抵抗素子。
3. 前記半導体動作層の組成がＩｎＡｓyＳｂ1-y（０≦ｙ≦１）であることを特徴とする請求項１又は２記載の半導体磁気抵抗素子。
4. 前記半導体動作層にＩＶ族元素、もしくは、ＶＩ族元素がドーピングされており、その電子密度が１×１０^１６〜１×１０^１８（ｃｍ^-3）であることを特徴とする請求項１乃至３のいずれかに記載の半導体磁気抵抗素子。
5. 前記半導体動作層が作成される基板は、ＳｉまたはＧａＡｓであることを特徴とする請求項１乃至４のいずれかに記載の半導体磁気抵抗素子。
6. 基板上に形成された薄膜状半導体動作層と、
   当該半導体動作層上の少なくとも２つの端部に配置された入出力電極と、
   当該入出力電極間の前記半導体動作層上で、前記入出力電極間に延在する前記半導体層の延在方向と直角方向に延在する形で配置された複数の短絡電極と
   を有する半導体磁気抵抗素子の設計方法であって、
   前記入出力電極間に延在する前記半導体層の延在方向と直角方向の前記半導体動作層の幅をＷとし、前記一定間隔の複数の短絡電極間の距離をＬとし、前記短絡電極の前記半導体層の延在方向の長さをＬｅとしたとき、
   ＬとＷの比であるＬ／Ｗを０．３以下に設定し、かつ、前記短絡電極の長さＬｅを２μｍ以上５μｍ以下に設定した場合において、
   前記半導体動作層の幅Ｗを３０μｍ以上６０μｍ以下に設定したことを特徴とする半導体磁気抵抗素子の設計方法。
7. 前記Ｌ／Ｗが０．１以上であることを特徴とする請求項６記載の半導体磁気抵抗素子の設計方法。
8. 前記半導体動作層の組成がＩｎＡｓyＳｂ1-y（０≦ｙ≦１）であることを特徴とする請求項６又は７記載の半導体磁気抵抗素子の設計方法。
9. 前記半導体動作層にＩＶ族元素、もしくは、ＶＩ族元素がドーピングされており、その電子密度が１×１０^１６〜１×１０^１８（ｃｍ^-3）であることを特徴とする請求項６乃至８のいずれかに記載の半導体磁気抵抗素子の設計方法。
10. 前記半導体動作層が作成される基板は、ＳｉまたはＧａＡｓであることを特徴とする請求項６乃至９のいずれかに記載の半導体磁気抵抗素子の設計方法。

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