JP5326689B2

JP5326689B2 - Adapter for bus connection

Info

Publication number: JP5326689B2
Application number: JP2009057632A
Authority: JP
Inventors: 哲広本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-03-11
Filing date: 2009-03-11
Publication date: 2013-10-30
Anticipated expiration: 2029-03-11
Also published as: JP2010211573A

Description

本発明は、複数のＣＰＵ(Central Processing Unit)を装着可能な情報処理装置に関する。 The present invention relates to an information processing apparatus capable of mounting a plurality of CPUs (Central Processing Units).

近年、複数のＣＰＵを１つのケーシングに集積したマルチプロセッサ型情報処理装置が多く用いられている。このようなマルチプロセッサ型情報処理装置に関する先行技術として、特許文献１及び２が開示されている。 In recent years, a multiprocessor type information processing apparatus in which a plurality of CPUs are integrated in one casing is often used. Patent documents 1 and 2 are indicated as prior art about such a multiprocessor type information processor.

特許文献１において、高速バスに接続された高速プロセッサと、低速バスに接続された低速プロセッサと、高速バスと低速バスとを接続するバスアダプタと、アプリケーションをどのプロセッサで処理すべきか判別するオペレーティングシステムと、オペレーティングシステムの判別結果に基づいて、アプリケーション処理を実行するプロセッサのクロックを起動し、それ以外のプロセッサのクロックを停止する活性制御手段とを備える構成が開示されている。これにより、信頼性の向上、消費電力の低減を図っている。 In Patent Document 1, a high-speed processor connected to a high-speed bus, a low-speed processor connected to a low-speed bus, a bus adapter connecting the high-speed bus and the low-speed bus, and an operating system for determining which processor should process an application And an active control unit that starts a clock of a processor that executes an application process and stops clocks of other processors based on the determination result of the operating system. As a result, reliability is improved and power consumption is reduced.

特許文献２において、Ｉ／Ｏ(Input/Output)コマンド及びＩ／Ｏデータのストリームを、プロセッサ・バスを介してコンピュータシステムに結合する構成が開示されている。これにより、第２レベル・キャッシュ・チップのピンをＩ／Ｏアダプタの接続のために使用する必要がなくなるとされている。 Patent Document 2 discloses a configuration in which an I / O (Input / Output) command and a stream of I / O data are coupled to a computer system via a processor bus. This eliminates the need to use the pins of the second level cache chip for connecting the I / O adapter.

図２は、従来のマルチプロセッサ型情報処理装置（以下、情報処理装置と略記する）１０１の構成例を示している。情報処理装置１０１は、基板１０２、第１〜第４のＣＰＵソケット１０３，１０４，１０５，１０６、ＣＰＵ１０７、第１〜第４のチップセット１０８，１０９，１１０，１１１、第１〜第４のＩ／Ｏデバイス１１２，１１３，１１４，１１５を備えている。 FIG. 2 shows a configuration example of a conventional multiprocessor information processing apparatus (hereinafter abbreviated as an information processing apparatus) 101. The information processing apparatus 101 includes a substrate 102, first to fourth CPU sockets 103, 104, 105, and 106, a CPU 107, first to fourth chip sets 108, 109, 110, and 111, and first to fourth I. / O devices 112, 113, 114, and 115 are provided.

各ＣＰＵソケット１０３，１０４，１０５，１０６は、それぞれＣＰＵ１０７を装着可能な構造を備え、ＣＰＵバス１２１により互いに接続している。各チップセット１０８，１０９，１１０，１１１は、それぞれ固有の処理機能を有する半導体デバイスからなり、この例では、ＣＰＵ−チップバス１２２により、それぞれが対応するＣＰＵソケット１０３，１０４，１０５，１０６と接続している。また、第１及び第３のチップセット１０８，１１０が互いにチップバス１２３により接続し、第２及び第４のチップセット１０９，１１１が互いにチップバス１２３により接続している。各Ｉ／Ｏデバイス１１２，１１３，１１４，１１５は、それぞれ対応するチップセット１０８，１０９，１１０，１１１に接続している。そして、この例では、１つのＣＰＵ１０７が第１のＣＰＵソケット１０３に装着され、他のＣＰＵソケット１０４，１０５，１０６が空き状態となっている。 Each CPU socket 103, 104, 105, 106 has a structure in which a CPU 107 can be mounted, and is connected to each other by a CPU bus 121. Each chip set 108, 109, 110, 111 is composed of a semiconductor device having a unique processing function. In this example, each chip set 108, 109, 110, 111 is connected to the corresponding CPU socket 103, 104, 105, 106 via the CPU-chip bus 122. doing. The first and third chip sets 108 and 110 are connected to each other by a chip bus 123, and the second and fourth chip sets 109 and 111 are connected to each other by a chip bus 123. Each I / O device 112, 113, 114, 115 is connected to a corresponding chip set 108, 109, 110, 111, respectively. In this example, one CPU 107 is attached to the first CPU socket 103, and the other CPU sockets 104, 105, and 106 are empty.

特開２００２−２１５５９７号公報JP 2002-215597 A 特開平１０−１７１７１２号公報JP-A-10-171712

上記図２に示す情報処理装置１０１において、第２及び第４のチップセット１０９，１１１は、ＣＰＵ１０７に接続されない状態となっている。即ち、第１のＣＰＵソケット１０３から延びるＣＰＵバス１２１と、第２及び第４のチップセット１０９，１１１から延びるＣＰＵ−チップバス１２２とが、空き状態の第２及び第４のＣＰＵソケット１０４，１０６により、切断された状態となる。そのため、第２及び第４にチップセット１０９，１１１をＣＰＵ１０７により制御することが不可能となる。 In the information processing apparatus 101 shown in FIG. 2, the second and fourth chip sets 109 and 111 are not connected to the CPU 107. That is, the CPU bus 121 extending from the first CPU socket 103 and the CPU-chip bus 122 extending from the second and fourth chip sets 109 and 111 are in the empty state of the second and fourth CPU sockets 104 and 106. Thus, a disconnected state is obtained. For this reason, it becomes impossible for the CPU 107 to control the second and fourth chip sets 109 and 111.

また、第３のチップセット１１０とＣＰＵ１０７との接続に関しては、第１のＣＰＵソケット１０３と第１のチップセット１０８とを接続するＣＰＵ−チップバス１２２、第１のチップセット１０８、第１のチップセット１０８と第３のチップセット１１０とを接続するチップバス１２３を介して、接続可能である。しかしながら、ＣＰＵ１０７と第１のチップセット１０８とを接続するＣＰＵバス１２２を、第１及び第３のチップセット１０８，１１０が共用する状態となるため、第１及び第３のＩ／Ｏデバイス１１２，１１４に十分な帯域幅を確保することができず、処理速度の低下等が生じやすい。 As for the connection between the third chipset 110 and the CPU 107, the CPU-chip bus 122, the first chipset 108, and the first chip for connecting the first CPU socket 103 and the first chipset 108. Connection is possible via a chip bus 123 that connects the set 108 and the third chip set 110. However, since the first and third chip sets 108 and 110 share the CPU bus 122 that connects the CPU 107 and the first chip set 108, the first and third I / O devices 112, A sufficient bandwidth cannot be secured for 114, and the processing speed is likely to decrease.

このように、従来のマルチプロセッサ型情報処理装置は、ＣＰＵの非装着時における接続上の問題を有する。このような問題は、上記特許文献１又は２によって解決されるものではない。 As described above, the conventional multiprocessor type information processing apparatus has a connection problem when the CPU is not mounted. Such a problem is not solved by Patent Document 1 or 2.

そこで、本発明は、ＣＰＵの非装着時における接続状態を改善することを目的とする。 Accordingly, an object of the present invention is to improve the connection state when the CPU is not attached.

上記課題の解決を図る本発明は、ＣＰＵを装着可能な複数のＣＰＵソケットと、前記ＣＰＵソケットに装着される複数の前記ＣＰＵ間におけるデータ通信を可能にするＣＰＵバスと、前記ＣＰＵソケットに装着される少なくとも１つの前記ＣＰＵと、所定の機能を提供するチップセットとの間におけるデータ通信を可能にするＣＰＵ−チップバスとを備えるマルチチップ型情報処理装置に用いられるバス接続用アダプタであって、前記ＣＰＵソケットに装着可能なケーシングと、前記ケーシングと一体に設けられ、前記ＣＰＵバスと前記ＣＰＵ−チップバスとの間を中継接続する中継接続部とを備えるものである。 The present invention for solving the above-described problems is provided with a plurality of CPU sockets in which CPUs can be mounted, a CPU bus enabling data communication between the plurality of CPUs mounted in the CPU sockets, and the CPU sockets. A bus connection adapter for use in a multi-chip type information processing apparatus comprising at least one CPU and a CPU-chip bus enabling data communication between a chip set providing a predetermined function, A casing that can be attached to the CPU socket, and a relay connection portion that is provided integrally with the casing and relay-connects between the CPU bus and the CPU-chip bus.

上記本発明によれば、バス接続用アダプタを空き状態のＣＰＵソケットに装着することにより、該ＣＰＵソケットから延びるＣＰＵバスとＣＰＵ−チップバスとの間が接続される。これにより、空き状態のＣＰＵソケットが存在する場合であっても、全ての又は選択されたチップセットをＣＰＵに接続することが可能となる。また、各チップセットに対して、ＣＰＵバスがそれぞれ１つずつの割り当てられるように接続状態を調整することができるので、処理速度の低下を防ぐことが可能となる。 According to the present invention, by attaching the bus connection adapter to the empty CPU socket, the CPU bus extending from the CPU socket and the CPU-chip bus are connected. This makes it possible to connect all or selected chip sets to the CPU even when there is an empty CPU socket. In addition, since the connection state can be adjusted so that one CPU bus is allocated to each chip set, it is possible to prevent a reduction in processing speed.

本発明の実施の形態に係るバス接続用アダプタを用いたマルチプロセッサ型情報処理装置の構成例を示すブロック図である。It is a block diagram showing an example of composition of a multiprocessor type information processor using a bus connection adapter concerning an embodiment of the invention. 従来のマルチプロセッサ型情報処理装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the conventional multiprocessor type information processing apparatus.

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態に係るバス接続用アダプタ（以下、アダプタと略記する）１１，１２，１３を用いたマルチプロセッサ型情報処理装置（以下、情報処理装置と略記する）１の構成例を示している。この情報処理装置１は、第１〜第３のアダプタ１１，１２，１３、基板２１、第１〜第４のＣＰＵソケット３１，３２，３３，３４、ＣＰＵ４１、第１〜第４のチップセット５１，５２，５３，５４、第１〜第４のＩ／Ｏデバイス６１，６２，６３，６４、第１〜第６のＣＰＵバス７１，７２，７３，７４，７５，７６、第１〜第４のＣＰＵ−チップバス８１，８２，８３，８４、第１及び第２のチップバス９１，９２を備えている。 Embodiment 1
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration example of a multiprocessor information processing apparatus (hereinafter abbreviated as an information processing apparatus) 1 using bus connection adapters (hereinafter abbreviated as adapters) 11, 12, and 13 according to the present embodiment. Is shown. The information processing apparatus 1 includes first to third adapters 11, 12 and 13, a substrate 21, first to fourth CPU sockets 31, 32, 33 and 34, a CPU 41, and first to fourth chip sets 51. , 52, 53, 54, first to fourth I / O devices 61, 62, 63, 64, first to sixth CPU buses 71, 72, 73, 74, 75, 76, first to fourth. CPU-chip buses 81, 82, 83, 84, and first and second chip buses 91, 92 are provided.

各ＣＰＵソケット３１，３２，３３，３４は、それぞれＣＰＵ４１を装着可能な構造を備えている。各ＣＰＵソケット３１，３２，３３，３４は、各ＣＰＵバス７１，７２，７３，７４，７５，７６により接続している。 Each CPU socket 31, 32, 33, 34 has a structure in which the CPU 41 can be mounted. The CPU sockets 31, 32, 33, and 34 are connected by CPU buses 71, 72, 73, 74, 75, and 76, respectively.

各ＣＰＵバス７１，７２，７３，７４，７５，７６は、ＣＰＵソケット３１，３２，３３，３４に装着されたＣＰＵ間でのデータ通信を可能にする。本実施の形態においては、第１及び第２のＣＰＵソケット３１，３２が、第１のＣＰＵバス７１により接続されている。第１及び第３のＣＰＵソケット３１，３３が、第２のＣＰＵバス７２により接続されている。第１及び第４のＣＰＵソケット３１，３４が、第３のＣＰＵバス７３により接続されている。第２及び第３のＣＰＵソケット３２，３３が、第４のＣＰＵバス７４により接続されている。第２及び第４のＣＰＵソケット３２，３４が、第５のＣＰＵバス７５により接続されている。第３及び第４のＣＰＵソケット３３，３４が、第６のＣＰＵバス７６により接続されている。 Each CPU bus 71, 72, 73, 74, 75, 76 enables data communication between CPUs mounted in the CPU sockets 31, 32, 33, 34. In the present embodiment, the first and second CPU sockets 31 and 32 are connected by a first CPU bus 71. The first and third CPU sockets 31 and 33 are connected by a second CPU bus 72. The first and fourth CPU sockets 31 and 34 are connected by a third CPU bus 73. Second and third CPU sockets 32 and 33 are connected by a fourth CPU bus 74. The second and fourth CPU sockets 32 and 34 are connected by a fifth CPU bus 75. Third and fourth CPU sockets 33 and 34 are connected by a sixth CPU bus 76.

各チップセット５１，５２，５３，５４は、それぞれ固有の処理機能を有する任意の半導体デバイスからなる。各チップセット５１，５２，５３，５４は、各ＣＰＵ−チップバス８１，８２，８３，８４により、それぞれ対応するＣＰＵソケット３１，３２，３３，３４と接続している。具体的には、第１のチップセット５１が第１のＣＰＵ−チップバス８１により第１のＣＰＵソケット３１に接続している。第２のチップセット５２が第２のＣＰＵ−チップバス８２により第２のＣＰＵソケット３２に接続している。第３のチップセット５３が第３のＣＰＵ−チップバス８３により第３のＣＰＵソケット３３に接続している。第４のチップセット５４が第４のＣＰＵ−チップバス８４により第４のＣＰＵソケット３４に接続している。また、第１及び第３のチップセット６１，６３が第１のチップバス９１により接続し、第２及び第４のチップセット６２，６４が第２のチップバス９２により接続している。 Each of the chip sets 51, 52, 53, 54 is composed of an arbitrary semiconductor device having a unique processing function. Each chip set 51, 52, 53, 54 is connected to a corresponding CPU socket 31, 32, 33, 34 by a respective CPU-chip bus 81, 82, 83, 84. Specifically, the first chip set 51 is connected to the first CPU socket 31 by the first CPU-chip bus 81. The second chip set 52 is connected to the second CPU socket 32 by the second CPU-chip bus 82. The third chip set 53 is connected to the third CPU socket 33 by the third CPU-chip bus 83. A fourth chip set 54 is connected to the fourth CPU socket 34 by a fourth CPU-chip bus 84. Further, the first and third chip sets 61 and 63 are connected by a first chip bus 91, and the second and fourth chip sets 62 and 64 are connected by a second chip bus 92.

各Ｉ／Ｏデバイス６１，６２，６３，６４は、それぞれ対応するチップセット５１，５２，５３，５４に、ＰＣＩ(Peripheral Component Interconnect)エクスプレス等のインターフェースを介して接続している。また、１つのＣＰＵバス７１，７２，７３，７４，７５，７６の帯域と、１つのＰＣＩエクスプレスのレーンの合計の帯域との間で、均衡が取れていることが好ましい。 Each I / O device 61, 62, 63, 64 is connected to a corresponding chip set 51, 52, 53, 54 via an interface such as PCI (Peripheral Component Interconnect) express. Further, it is preferable that a balance is established between the bandwidth of one CPU bus 71, 72, 73, 74, 75, 76 and the total bandwidth of one PCI express lane.

そして、本実施の形態においては、１つのＣＰＵ４１が、第１のＣＰＵソケット１０３に装着され、他のＣＰＵソケット３２，３３，３４には、それぞれ第１〜第３のアダプタ１１，１２，１３が装着されている。 In the present embodiment, one CPU 41 is mounted on the first CPU socket 103, and the first to third adapters 11, 12, 13 are connected to the other CPU sockets 32, 33, 34, respectively. It is installed.

各アダプタ１１，１２，１３は、ケーシング１５、中継接続部１６を備えている。ケーシング１５は、樹脂材料等から形成され、ＣＰＵソケット３１，３２，３３，３４に装着可能な形状を備えている。中継接続部１６は、適宜の導電体により形成され、ケーシング１５と一体に設けられ、ＣＰＵバス７１，７２，７３，７４，７５，７６とＣＰＵ−チップバス８１，８２，８３，８４との間、及び必要に応じて複数のＣＰＵバス７１，７２，７３，７４，７５，７６の間を中継接続する。 Each adapter 11, 12, 13 includes a casing 15 and a relay connection portion 16. The casing 15 is formed of a resin material or the like and has a shape that can be attached to the CPU sockets 31, 32, 33, and 34. The relay connection portion 16 is formed of an appropriate conductor, and is provided integrally with the casing 15. , And, if necessary, a plurality of CPU buses 71, 72, 73, 74, 75, 76 are relay-connected.

本実施の形態においては、第１のアダプタ１１の中継接続部１６は、第１のＣＰＵバス７１と第２のＣＰＵ−チップバス８２とを中継接続する。第２のアダプタ１２の中継接続部１６は、第２のＣＰＵバス７２と第３のＣＰＵ−チップバス８３とを中継接続する。第３のアダプタ１３の中継接続部１６は、第３のＣＰＵバス７３と第４のＣＰＵ−チップバス８４とを中継接続する。 In the present embodiment, the relay connection unit 16 of the first adapter 11 relay-connects the first CPU bus 71 and the second CPU-chip bus 82. The relay connection unit 16 of the second adapter 12 relay-connects the second CPU bus 72 and the third CPU-chip bus 83. The relay connection unit 16 of the third adapter 13 relay-connects the third CPU bus 73 and the fourth CPU-chip bus 84.

上記構成により、第２のチップセット５２は、第１のＣＰＵバス７１、第１のアダプタ１１、第２のＣＰＵ−チップバス８２を介して、ＣＰＵ４１と接続する。第４のチップセット５４は、第３のＣＰＵバス７３、第３のアダプタ１３、第４のＣＰＵ−チップバス８４を介して、ＣＰＵ４１と接続する。これら第２及び第４のチップセット５２，５４は、本来ＣＰＵ４１と接続できないものであるが、第１及び第３のアダプタ１１，１３により、接続可能となる。これにより、ＣＰＵ４１により第２及び第４のチップセット５２，５４を制御することが可能となる。 With the above configuration, the second chip set 52 is connected to the CPU 41 via the first CPU bus 71, the first adapter 11, and the second CPU-chip bus 82. The fourth chip set 54 is connected to the CPU 41 via the third CPU bus 73, the third adapter 13, and the fourth CPU-chip bus 84. These second and fourth chip sets 52 and 54 cannot be connected to the CPU 41 originally, but can be connected by the first and third adapters 11 and 13. As a result, the CPU 41 can control the second and fourth chip sets 52 and 54.

また、第３のチップセット５３は、第２のＣＰＵバス８３、第２のアダプタ１２、第３のＣＰＵ−チップバス８３を介して、ＣＰＵ４１と接続する。この第３のチップセット５３は、本来第１のＣＰＵバス８１、第１のチップセット５１、第１のチップバス９１を介して、ＣＰＵ４１と通信するものであるが、第２のアダプタ１２により、第１のＣＰＵバス８１を第１のチップセット５１と共用することなく、通信可能となる。これにより、処理速度を向上させることが可能となる。 The third chip set 53 is connected to the CPU 41 via the second CPU bus 83, the second adapter 12, and the third CPU-chip bus 83. The third chip set 53 originally communicates with the CPU 41 via the first CPU bus 81, the first chip set 51, and the first chip bus 91. Communication is possible without sharing the first CPU bus 81 with the first chip set 51. As a result, the processing speed can be improved.

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.

１（マルチプロセッサ型）情報処理装置
１１，１２，１３（バス接続用）アダプタ
３１，３２，３３，３４ＣＰＵソケット
４１ＣＰＵ
５１，５２，５３，５４チップセット
６１，６２，６３，６４Ｉ／Ｏデバイス
７１，７２，７３，７４，７５，７６ＣＰＵバス
８１，８２，８３，８４ＣＰＵ−チップバス
９１，９２チップバス 1 (multiprocessor type) information processing apparatus 11, 12, 13 (for bus connection) adapter 31, 32, 33, 34 CPU socket 41 CPU
51, 52, 53, 54 Chipset 61, 62, 63, 64 I / O devices 71, 72, 73, 74, 75, 76 CPU bus 81, 82, 83, 84 CPU-chip bus 91, 92 Chip bus

Claims

A plurality of CPU sockets to which a CPU can be attached;
A CPU bus that enables data communication between the CPUs mounted in the CPU socket;
At least one CPU mounted in the CPU socket;
A bus connection adapter used in a multi-chip type information processing apparatus including a CPU-chip bus that enables data communication with a chip set that provides a predetermined function,
A casing attachable to the CPU socket;
A relay connection portion provided integrally with the casing and configured to relay-connect between the CPU bus and the CPU-chip bus;
An adapter for bus connection comprising.

The relay connection unit further relay-connects between the selected CPU buses.
The bus connection adapter according to claim 1.