JP5333435B2 - 貫通電極付きキャパシタおよびその製造方法、並びに半導体装置 - Google Patents

Description

本発明は、貫通電極付きキャパシタおよびその製造方法に関する。また、前記貫通電極付きキャパシタを搭載した半導体装置に関する。

ＬＳＩ（Large Scale Integration（集積回路装置））のスイッチングノイズ対策として、半導体チップの直下にデカップリングキャパシタとしてのインターポーザ型キャパシタを接続した構造の半導体パッケージや、その実装構造について研究開発がなされている。

一般に、クロック動作による急激な負荷（電流）ｉがＬＳＩに加わると、電源およびＬＳＩ間の配線に存在する抵抗ＲとインダクタンスＬとによって、下記の式（１）で示される電圧降下ΔＶが生じる。
△Ｖ＝Ｒ×ｉ−Ｌ×（ｄｉ／ｄｔ）・・・・・・（１）
デカップリングキャパシタは、この電圧降下ΔＶを小さくするために、ＬＳＩに接続される電源ラインと接地ラインとの間に並列に接続される。

しかしながら、上記式（１）で表される電圧降下△Ｖは、デカップリングキャパシタの等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）の影響によっても生じる。また、電圧降下△Ｖは、デカップリングキャパシタからＬＳＩまでの配線抵抗Ｒ１、配線インダクタンスＬ１の影響によっても生じる。

近年、クロック周波数がＧＨｚのオーダーに達し、デカップリングキャパシタとＬＳＩ間の配線によるインダクタンスＬ１が無視できなくなってきた。これに対応するため、配線インダクタンスＬ１を限りなく小さくできるインターポーザ型キャパシタが開発されている。このようなインターポーザ型キャパシタは、例えば、特許文献１〜６に開示されている。一例として、図９に、特許文献１に開示されたチップキャリア型キャパシタの概略構造を示す。

チップキャリア型キャパシタ１００は、図９に示すように、各ビア中に貫通電極１０１が形成された基板１０２を有する。そして、この基板１０２上に、下部電極１０３、誘電体１０４および上部電極１０５からなるキャパシタ構造１０６が形成されている。このような構成は、貫通電極１０１が予め形成された基板１０２上にキャパシタ構造１０６を形成することによって製造される。

なお、特許文献７については、後述する。
特開２００２−８９４２号公報 特開２００５−３３１９５号公報 特開２００１−３３８８３６号公報 特開２００６−２５３６３１号公報 特開２００５−１２３２５０号公報 特許第３４６５４６４号公報 特開２００４−１２３２５０号公報

しかしながら、上記特許文献１のように、基板１０２上に貫通電極１０１を形成し、その後にキャパシタ構造１０６を形成する方法は、以下の点において問題があった。すなわち、キャパシタ構造１０６の形成工程中に行われる基板１０２の加熱処理により、製造不良が生じやすいという問題があった。

これに対して、キャパシタ構造を基板に形成した後に別途、貫通電極を形成する方法も考えられる。しかしながら、その場合には、キャパシタ構造が存在することで貫通電極の製造プロセスが制限されてしまうという問題がある。例えば、貫通電極を形成する際、基板にクラックが発生し、そのクラックがキャパシタ構造まで進展して不良になる恐れがある。また、基板に貫通孔を設ける際、キャパシタ構造がエッチングされないプロセスに制限されてしまう。

本発明は、上述した問題点に鑑みてなされたものであり、その目的とするところは、製造不良を抑制し、かつ、製造プロセスの自由度の高い貫通電極付きキャパシタ、その製造方法および半導体装置を提供することである。

本発明に係る貫通電極付きキャパシタは、複数の貫通孔を有する基板と、前記貫通孔の各々の内部に充填された導体からなる貫通電極と、前記基板の第１主面上に形成された無機絶縁体からなる絶縁性カバー膜と、前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、前記キャパシタ構造を覆う保護絶縁膜と、前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する前記貫通電極より小さい径からなる貫通電極接続用ビアを介して電気的に接続される複数の接続パッドとを備えるものである。そして、前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して前記上部電極に電気的に接続されており、前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されているものである。

本発明の第１の態様に係る半導体装置は、上記貫通電極付きキャパシタを搭載したものである。

本発明の第２の態様に係る半導体装置は、第１部品と第２部品の間に配置され、これらを電気的に接続する貫通電極付きキャパシタを具備し、前記貫通電極付きキャパシタは、複数の貫通孔を有する基板と、前記貫通孔の各々の内部に充填された導体からなる貫通電極と、前記基板上に形成された無機絶縁体からなる絶縁性カバー膜と、前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、前記キャパシタ構造を覆う保護絶縁膜と、前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する前記貫通電極より小さい径からなる貫通電極接続用ビアを介して電気的に接続される複数の接続パッドとを備えるものである。そして、前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記上部電極に電気的に接続されており、前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されており、前記第１部品が、半導体素子であり、前記第２部品が、半導体素子、又は実装基板である。

本発明に係る貫通電極付きキャパシタの製造方法は、基板に複数の貫通孔を形成し、前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成し、前記基板の第１主面上に、無機絶縁体からなる絶縁性カバー膜を形成し、前記絶縁性カバー膜の上に、下部電極層、誘電体層、上部電極層をこの順に積層し、前記下部電極層、誘電体層、上部電極層のパターンを形成した後に、前記第１主面を被覆するように保護絶縁膜を形成し、前記保護絶縁膜の表面から、前記上部電極層の表面まで貫通するビア、前記下部電極層の表面まで貫通するビア、および前記貫通電極の表面まで貫通する前記貫通電極より小さい径からなるビアを形成し、前記保護絶縁膜上に複数の接続パッドを形成するものである。

本発明によれば、製造不良を抑制し、かつ、製造プロセスの自由度の高い貫通電極付きキャパシタ、その製造方法および半導体装置を提供することができるという優れた効果を有する。

本発明を実施するための形態に係る貫通電極付きキャパシタの模式的断面図である。 本発明を実施するための半導体装置の一例を示す模式的断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの模式的断面図を示す。図３のＩＩ−ＩＩ線に沿った概略断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの構成を示す概略平面図である。 図２の本発明の第１実施形態による貫通電極付きキャパシタに裏面パッドおよびカバー樹脂を設けたときの構成を示す概略側面図である。 本発明の第１実施形態による貫通電極付きキャパシタを実装したときの半導体装置の概略断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタに裏面パッドおよびカバー樹脂を設けたときの構成を示す概略側面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 特許文献１に記載のチップキャリア型キャパシタの概略構造を示す部分断面図である。

符号の説明

１ 貫通電極付きキャパシタ
２ 基板
３ 表面絶縁膜（第１絶縁膜）
４ 貫通孔
５ 側壁絶縁膜（第１絶縁膜）
６ 裏面絶縁膜
７ 貫通電極
８ 絶縁性カバー膜（第２絶縁膜）
９ ビア
１０ 下部電極
１１ 誘電体
１２ 上部電極
１３ キャパシタ構造
１４ 保護絶縁膜
１６ 下部電極接続パッド
１７ 上部電極接続パッド
１８ キャパシタ未接続パッド
２０ 下部電極接続ビア
２１ 上部電極接続ビア
２３ 裏面パッド
２４ カバー樹脂
２５ 実装基板
２６ 半導体素子
３１ 貫通電極付きキャパシタ
３２ 基板
３３ 表面絶縁膜
５０ 半導体装置

図１Ａに、本発明を実施するための形態に係る貫通電極付きキャパシタの模式的断面図を示す。貫通電極付きキャパシタ１ａは、図１Ａに示すように、複数の貫通孔４ａを有するインターポーザ基板（以下、「基板」と略す）２ａを備える。貫通孔４ａの各々の内部には、導体からなる貫通電極７ａが充填されている。基板２ａの第１主面２Ａ上には、絶縁性カバー膜８ａ、キャパシタ構造１３ａ、保護絶縁膜１４ａ、接続パッド１５ａ等が形成されている。

キャパシタ構造１３ａは、下部電極１０ａ、誘電体１１ａ、上部電極１２ａからなり、絶縁性カバー膜８ａの上に形成されている。保護絶縁膜１４ａは、キャパシタ構造１３ａを被覆するように形成されている。また、接続パッド１５ａは、キャパシタ構造１３ａの少なくとも一部と、保護絶縁膜１４ａを貫通するキャパシタ接続用ビア２０ａを介して電気的に接続されている。さらに、接続パッド１５ａは、対応する貫通電極７ａと、保護絶縁膜１４ａおよび絶縁性カバー膜８ａを貫通する貫通電極接続用ビア９ａを介して電気的に接続されている。

接続パッド１５ａの少なくとも一つは、キャパシタ接続用ビア２０ａを介して上部電極１２ａに電気的に接続されている。また、上部電極１２ａに電気的に接続されていない接続パッド１５ａの少なくとも一つは、キャパシタ接続用ビア２０ａを介して、下部電極１０ａに電気的に接続されている。

貫通電極付きキャパシタ１ａは、半導体装置に搭載され、インターポーザ型キャパシタとして使用される。このような半導体装置の一例として、図１Ｂに、本発明を実施するための形態に係る半導体装置の模式的断面図を示す。

半導体装置５０ａは、図１Ｂに示すように、貫通電極付きキャパシタ１ａ、第１部品である半導体素子（半導体チップ）２６ａ、第２部品である実装基板２５ａを備える。貫通電極付きキャパシタ１ａは、キャパシタ構造１３が形成されている第１主面２Ａ（図１Ａ参照）とは反対側の第２主面２Ｂ（図１Ａ参照）側において、実装基板２５ａに実装される。また、第１主面２Ａ側において、半導体素子２６ａと電気的および物理的に接続される。なお、第２部品として実装基板に代えて、半導体素子の上に搭載してもよい。すなわち、半導体素子間に貫通電極付きキャパシタ１ａを配置してもよい。また、第１部品、第２部品は、其々１つである必要はなく、１つの貫通電極付きキャパシタ１ａに対して、複数個の第１部品、又は／及び第２部品を接続させてもよい。さらに、第１部品、第２部品は、本発明の趣旨を逸脱しない範囲において、半導体素子や実装基板以外の他の部品に置き換えてもよい。また、図１Ｂのように、第１部品と第２部品の間に配置する態様の他、実装基板に内蔵するものであってもよい。

以下、本発明の好適な実施の形態について添付図面を参照しながら説明する。

［第１実施形態］
図２に、本発明の第１実施形態の貫通電極付きキャパシタ１の切断部断面図を示す。貫通電極付きキャパシタ１は、複数の貫通孔４を有するインターポーザ基板（以下、「基板」と略す）２を備える。貫通孔４の各々の内部には、導体からなる貫通電極７が充填されている。基板２の第１主面２Ａ上には、絶縁性カバー膜８、キャパシタ構造１３、保護絶縁膜１４、接続パッド１５等が形成されている。

基板２の材質は、本第１実施形態においては、半導体基板を適用した例について説明する。半導体基板の材質としては、化合物半導体等でもよく、特に限定されないが、シリコン（Ｓｉ）または砒化ガリウム（ＧａＡｓ）の単結晶が適している。中でも、Ｓｉは、加工性に優れているので、好適である。基板２のサイズは、限定されないが、接続する半導体チップのサイズにほぼ等しいことが好ましい。基板２の厚みは、実装する際のハンドリングに耐える厚みとすることが好ましい。基板２の好ましい厚みは、例えば、１００μｍ〜４００μｍである。貫通孔４のサイズも限定されないが、導体を充填した後の抵抗値が十分に小さい方がよい。かかる観点から、数μｍから数十μｍ程度の直径とすることが好ましい。

各貫通孔４の側壁表面全体は、側壁絶縁膜（第１絶縁膜）５で覆われている。基板２の第１主面２Ａ側は、その全体が表面絶縁膜（第１絶縁膜）３で覆われている。一方、基板２の第１主面２Ａとは反対側の第２主面２Ｂ側は、その全体が裏面絶縁膜（第１絶縁膜）６で覆われている。

各貫通孔４の内部は、導体が充填されている。この導体は、基板２の厚さ方向に貫通されており、貫通電極７として機能する。ここでは、各貫通電極７は、基板２の主面に形成された表面絶縁膜３、基板２の第２主面２Ｂに形成された裏面絶縁膜６に形成されたパターン開口部にも充填されている。

表面絶縁膜３、側壁絶縁膜５および裏面絶縁膜６の材質は、特に限定されないが、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ_ｘ）、酸窒化珪素（ＳｉＮＯ）、酸化アルミニウム（Ａｌ_２Ｏ_３）等が好ましい。表面絶縁膜３、側壁絶縁膜５および裏面絶縁膜６の厚みも、特に限定されないが、絶縁性が確保できる程度、すなわち０．１μｍ〜５μｍ程度とすることが好ましい。なお、基板２にＳｉを用いた場合には、熱酸化法により、表面絶縁膜３、側壁絶縁膜５および裏面絶縁膜６を同時に形成することができる。

貫通孔４に充填される導体は、特に限定されないが、低電気抵抗の点からは、めっき金属が好ましく、特に銅（Ｃｕ）が好適に用いられる。銅等の金属を各貫通孔４の内部に完全に充填することにより、各貫通電極７が形成されている。各貫通電極７の表面は、電気機械研磨（Chemical Mechanical Polishing, ＣＭＰ）法で研磨することにより、表面絶縁膜３の表面と面あわせをしてもよい。基板２の第２主面２Ｂに形成された裏面絶縁膜６についても同様である。

表面絶縁膜３、および基板２の第１主面２Ａ側に露出している貫通電極７の上は、絶縁性カバー膜（第２絶縁膜）８で覆われている。絶縁性カバー膜８には、各貫通電極７の真上の位置において貫通電極７の径よりも小さい径の貫通電極接続用ビア９が形成されている。

絶縁性カバー膜８の材質は、限定されないが、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウム等が好ましい。絶縁性カバー膜８の膜厚は、限定されないが、１μｍ〜５μｍ程度が好ましい。

キャパシタ構造１３は、絶縁性カバー膜８の上に形成されている。キャパシタ構造１３は、下部電極１０と誘電体１１と上部電極１２とからなるＭＩＭ（metal-insulator-metal）構成（三層構成）を持つ。キャパシタ構造１３は、基板２の全面に一つのセルで設けられていてもよく、複数のセルに分割されていてもよい。

各貫通電極７の真上の位置には、皿状の窪みが形成されている。それらの窪みには、半導体素子接合パッド１５がそれぞれ形成されている。各半導体素子接合パッド１５は、対応する窪みに嵌合された形になっている。

下部電極１０の材質は、特に限定されるものではないが、ベース基板との密着性に優れ、且つ薄膜状の誘電体１１への拡散が少ない金属または合金が望ましい。例えば、絶縁性カバー膜８側からチタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ），モリブデン（Ｍｏ）等の活性金属と、白金（Ｐｔ），ルテニウム（Ｒｕ），窒化チタン（ＴｉＮ），金（Ａｕ）等の高バリア性金属とを、この順で成膜したものが好適である。前記活性金属は、下部電極１０の下層膜との密着層として好適である。

下部電極１０の基板２側に接する密着層と、誘電体１１に接する高バリア性金属との間に、タングステン（Ｗ），モリブデン（Ｍｏ），鉄（Ｆｅ），ニッケル（Ｎｉ）およびコバ
ルト（Ｃｏ）のいずれかにより形成される高弾性金属膜を挟むと、いっそう好適である。

上部電極１２の材質は、限定されないが、薄膜状の誘電体１１への拡散の少ないものが望ましく、例えばＰｔ，Ｒｕ，ＴｉＮ，Ａｕが好適である。

下部電極１０と上部電極１２の製造方法は限定されないが、スパッタ法，ＣＶＤ（Chemical Vapor Deposition）法，蒸着法、又はめっき法が好適である。

誘電体１１の材質も、高絶縁性の材料であれば特に限定されない。例えば、酸化タンタル，酸化アルミニウム，酸化シリコン等を適用することができる。より好ましくは、高誘電率を有するペロブスカイト構造を有する化合物である。ペロブスカイト構造を有する化合物としては、ＳｒＴｉＯ_３、ＳｒＴｉＯ_３のＳｒの一部をＢａに置換した（Ｓｒ，Ｂａ）ＴｉＯ_３を挙げることができる。また、ＰｂＴｉＯ_３やＢａＴｉＯ_３を骨格としてＡサイト（Ｐｂ，Ｂａ）の一部をＳｒ，Ｃａ，Ｌａ等で置換することによってＡサイトの平均原子価を２価にした複合ペロブスカイト化合物や、Ｂサイト（Ｔｉ）の一部をＭｇ，Ｗ，Ｎｂ，Ｚｒ，Ｎｉ，Ｚｎ等で置換してＢサイトの平均原子価を４価にした複合ペロブスカイト化合物が望ましい。

誘電体１１の製造方法は、限定されないが、スパッタ法，ＣＶＤ法またはゾルゲル法が好適である。

保護絶縁膜１４は、露出するキャパシタ構造１３を被覆するように形成されている。但し、保護絶縁膜１４は、各貫通電極７と接続する部分において開口部が形成されている。

半導体素子接合パッド１５は、各貫通電極７の上に形成された皿状の窪みに嵌合するように形成されている。言い換えると、半導体素子接合パッド１５は、その底部において、貫通電極７と当接しており、その側面において、絶縁性カバー膜８、保護絶縁膜１４と当接している。

半導体素子接合パッド１５には、３種類のパッドが形成されている。すなわち、キャパシタ構造１３の下部電極１０に電気的に接続されているパッド（以下、「下部電極接続パッド」と称する）１６と、上部電極１２に電気的に接続されているパッド（以下、「上部電極接続パッド」と称する）１７と、キャパシタ構造１３に電気的に接続されていないパッド（以下、「キャパシタ未接続パッド」と称する）１８がある。

下部電極接続パッド１６は、キャパシタ構造１３の下部電極１０との電気的接続が、保護絶縁膜１４に形成されたキャパシタ接続用ビア（以下、これを「下部電極接続ビア」と称する）２０を介してなされている。上部電極接続パッド１７は、キャパシタ構造１３の上部電極１２との電気的接続が、保護絶縁膜１４に形成されたキャパシタ接続用ビア（以下、これを「上部電極接続ビア」と称する）２１を介してなされている。

保護絶縁膜１４の材質や厚みは、特に限定されない。保護絶縁膜１４の好適な材料としては、ＳｉＯ_２やＳｉ_３Ｎ_４からなる無機絶縁膜や、ポリイミドやエポキシ樹脂等の有機絶縁膜を挙げることができる。

半導体素子接合パッド１５の材質は、特に限定されないが、めっき金属とするのが好適であり、特にＣｕが適している。Ｃｕの下地にＴｉ等の密着層があってもよい。Ｃｕめっき膜の厚みは限定されないが、１μｍ〜２０μｍ程度が好適である。半導体素子に接合する際には、表面側から金／ニッケル（Ａｕ／Ｎｉ）や錫（Ｓｎ）等で表面処理が施されていることがより望ましい。

ここでは、下部電極接続ビア２０は、下部電極接続パッド１６と一体形成されている。上部電極接続ビア２１は、上部電極接続パッド１７と一体形成されている。

図３に、本第１実施形態の貫通電極付きキャパシタ１の平面図を示す。図３において符号ＩＩ−ＩＩ線に沿った断面構成が、図２に対応している。

本第１実施形態では、下部電極接続パッド１６がグランドパッド、上部電極接続パッド１７が電源パッド、キャパシタ未接続パッド１８が信号パッドとして機能する。勿論、下部電極接続パッド１６を電源パッドとし、上部電極接続パッド１７をグランドパッドとしてもよい。また、下部電極接続ビア２０は、ここではドーナツ形状をしているが、この形状に限定されるものではなく、その位置や数も限定されない。上部電極接続ビア２１も、ここでは三角形の形状を有しているが、その形状および位置、数はいずれも限定されない。半導体素子接合パッド１５の形状についても、図示されたものに限定されるものではない。

図４に、以上の構成を持つ貫通電極付きキャパシタ１の第２主面２Ｂ側に、実装用の裏面パッド２３を形成し、第１主面２Ａおよび第２主面２Ｂにそれぞれカバー樹脂(ＳＲ)２４を形成した状態の断面図を示す。この状態では、貫通電極付きキャパシタ１の第２主面２Ｂは、各貫通電極７と重なる位置にそれぞれ裏面パッド２３が形成されており、それ以外の部分はカバー樹脂２４で覆われている。貫通電極付きキャパシタ１の第１主面２Ａ側は、各半導体素子接合パッド１５に露出面が形成されるように、カバー樹脂２４が被覆されている。

図５に、本第１実施形態１に係る半導体装置５０の一例を示す模式的断面図を示す。貫通電極付きキャパシタ１は、裏面パッド２３およびカバー樹脂２４を備えた状態で、図５に示すように、実装基板２５上に実装される。実装基板２５と貫通電極付きキャパシタ１は、裏面パッド２３を介して電気的に接続される。同様に、貫通電極付きキャパシタ１と半導体素子２６は、半導体素子接合パッド１５を介して接続される。こうして、貫通電極付きキャパシタ１は、いわゆるインターポーザ型キャパシタとして使用可能となる。貫通電極付きキャパシタ１は、特に半田接続に適したキャパシタ部品となる。

図２〜４を用いて説明した第１実施形態の貫通電極付きキャパシタ１では、基板２の厚みを実装工程でハンドリングが可能な厚みで製造可能なため、取り扱いが容易である。また、熱変化が生じた場合には、絶縁性カバー膜（第２絶縁膜）８がないと、基板２と貫通電極７との熱膨張の違いにより、基板２の第１主面２Ａより貫通電極７が飛び出したり、逆に窪んだりする問題が起こり、キャパシタ構造１３の誘電体１１が損傷してしまう恐れがある。しかし、本第１実施形態の貫通電極付きキャパシタ１によれば、絶縁性カバー膜（第２絶縁膜）８を設けているので、キャパシタ構造１３を形成した側（図２中の上側）において貫通電極７が基板２の厚さ方向（図２では上方）へ変形するのを抑制することができる。その結果、キャパシタ構造１３の誘電体１１の劣化が防止され、信頼性の高いキャパシタ構造１３を実現することができる。

（貫通電極付きキャパシタの製造方法）
次に、図６Ａ〜図６Ｅを参照しながら、上述した貫通電極付きキャパシタ１の製造方法について説明する。

先ず、基板２に複数の貫通孔４を形成した後、表面絶縁膜（第１絶縁膜）３を基板２の第１主面２Ａに形成する。これにより、基板２の第１主面２Ａ全体が表面絶縁膜３で被覆される。また、各貫通孔４の側壁に側壁絶縁膜（第１絶縁膜）５を形成し、貫通孔４の側壁全体を側壁絶縁膜５で覆う。さらに、基板２の第２主面２Ｂに裏面絶縁膜６を形成し、基板２の裏面全体を側壁絶縁膜５で覆う（図６Ａ参照）。なお、表面絶縁膜３を形成する際に、同時に側壁絶縁膜５と裏面絶縁膜６を形成してもよいし、別々に形成してもよい。

貫通孔４の形成方法は、限定されないが、ＩＣＰ−ＲＩＥ（Inductively Coupled Plasma Reactive Ion Etching（ 誘導結合プラズマ反応性イオンエッチング））装置を用いたドライエッチングが好適に用いられる。特に、エッチングガスと側壁保護膜形成用ガスとを交互に導入する「ボッシュプロセス」を用いることにより、高アスペクト比で貫通孔４を形成することができる。表面絶縁膜３と側壁絶縁膜５および裏面絶縁膜６を形成する方法は限定されないが、ＣＶＤ法が好適に用いられる。基板２がＳｉよりなる場合は、熱酸化法が好適に用いられる。

次に、導体を各貫通孔４の内部に充填し、貫通電極７を形成する。ここで、導体の充填方法は限定されない。例えば、めっき法、ＣＶＤ法、導電ペースト充填法などが使用できる。これらのうち、めっき法を用いるのがより好適である。Ｃｕ等の低抵抗な貫通電極７を形成するのに有利だからである。また、貫通孔４内の側壁絶縁膜５と貫通電極７との界面に、拡散を防止するバリア層を形成してもよい。バリア層の材質も限定されないが、窒化チタン、窒化タンタル等が好適である。各貫通電極７は、基板２だけでなく、表面絶縁膜３と裏面絶縁膜６の開口部にも形成されている。

次に、表面絶縁膜３上、及び貫通電極７の上端面の上に、絶縁性カバー膜（第２絶縁膜）８を形成する。すなわち、絶縁性カバー膜８により、表面絶縁膜３と貫通電極７の上端面の全体が被覆される（図６Ｂ参照）。

続いて、絶縁性カバー膜８の上に、下部電極１０、誘電体１１、上部電極１２をこの順に積層する（図６Ｃ参照）。ここで、高誘電率の誘電体１１を得るためには、下部電極１０、誘電体１１、上部電極１２の成膜時または成膜後の加熱が必要となる。

ここで、上記特許文献１のように基板１０２上に貫通電極１０１を形成し、その後にキャパシタ構造１０６を形成する方法は、キャパシタ構造１０６の形成工程中に行われる基板１０２の加熱処理により、製造不良が生じやすいという問題があった。一方、キャパシタ構造を基板に形成した後に別途、貫通電極を形成する方法は、前述した通り、製造不良や製造プロセスの自由度が低下するという問題があった。

本第１実施形態によれば、絶縁性カバー膜８を配設しているので、以下の効果を得ることができる。すなわち、キャパシタ構造１３を形成するための加熱処理時に、基板２の材料と貫通電極７の材料との熱膨張係数の差によって生ずる貫通電極７のキャパシタ構造１３の方向（図２中の上方方向）への伸縮を、絶縁性カバー膜８により抑制することができる。その結果、貫通電極７の伸縮によって、キャパシタ構造１３の誘電体１１が劣化するのを防止し、製造不良の発生を防止できる。しかも、下部電極１０をＷ，Ｍｏ，Ｆｅ，Ｎｉ，Ｃｏのうちいずれかにより形成される高弾性金属膜を含む膜構成とすることにより、貫通電極７の熱膨張による誘電体１１の損傷を一段と抑制することができる。

次に、エッチング法により、下部電極１０と誘電体１１と上部電極１２の三層を選択的に除去し、各貫通電極７と重なる位置に窪みを形成する。その後、三層構成のキャパシタ構造１３の上に保護絶縁膜１４を形成して、キャパシタ構造１３の全面を覆う（図６Ｄ参照）。

次に、各貫通電極７と重なる位置において保護絶縁膜１４および絶縁性カバー膜８を選択的に除去することにより、貫通電極接続用ビア９を複数個形成する。また、下部電極１０と重なる位置において保護絶縁膜１４を選択的に除去し、下部電極１０に下部電極接続パッド１６を接続するための下部電極接続ビア２０を形成する。さらに、上部電極１２と重なる位置において保護絶縁膜１４を選択的に除去し、上部電極１２に上部電極接続パッド１７を接続するための上部電極接続ビア２１を形成する。

続いて、保護絶縁膜１４の上のキャパシタ構造１３の各窪みと重なる位置において、半導体素子接合パッド１５を複数個形成する（図６Ｅ参照）。これにより、貫通電極７と半導体素子接合パッド１５が電気的に接続される。以上の工程等を経て、図２〜図４に示した貫通電極付きキャパシタ１が完成する。

その後、半導体素子２６と実装基板２５との間に配置して使用するために、図５に示したように、基板２の第２主面２Ｂに裏面パッド２３を形成し、基板２の第１主面２Ａと第２主面２Ｂにカバー樹脂２４を形成してもよい。

本発明の第１実施形態の貫通電極付きキャパシタ１によれば、基板２の第１主面２Ａ上に絶縁性カバー膜（第２絶縁膜）８が形成されている。そして、絶縁性カバー膜８の上にキャパシタ構造１３が形成されている。このため、キャパシタ構造１３を形成するための加熱工程を実施しても、基板２の材料と貫通電極７の材料との熱膨張係数の差によって生じる基板２の厚さ方向への貫通電極７の伸縮を、絶縁性カバー膜８によって抑制することができる。その結果、貫通電極７の伸縮によって、キャパシタ構造１３の誘電体１１が劣化するのを防止し、製造不良の発生を防止できる。

前述したように、キャパシタ構造を基板に形成した後に貫通電極７を形成する場合、貫通電極を形成する際に基板にクラックが発生し、そのクラックがキャパシタ構造まで進展して不良になる恐れがある。また、キャパシタ構造を基板に形成した後に貫通電極７を形成する場合、基板に貫通孔を設ける際に、キャパシタ構造がエッチングされないプロセスに制限されてしまう。

また、基板に貫通電極を先に形成する方法、キャパシタ構造を形成してから基板に貫通電極を形成する方法いずれにおいても、基板の厚みが小さい方がビア中への導体の充填（貫通電極の形成）は容易である。しかしながら、基板の厚みを小さくすると製造工程でのハンドリングが困難になるという問題や、実装プロセスで基板が損傷してしまう恐れがあるという問題がある。

本発明の第１実施形態の貫通電極付きキャパシタ１によれば、貫通電極７を配設した基板２上にキャパシタ構造を形成する方法を採用しているので、製造プロセスの自由度が高い。従って、高い自由度を持って貫通電極７を形成することができる。また、貫通電極７の形成を容易にするために、無理に基板２を薄くする必要もない。よって、貫通電極７の形成が容易であると共に、製造工程や実装プロセスでのハンドリング時に損傷が起こりにくい。

しかも、基板２の第１主面２Ａを表面絶縁膜３と絶縁性カバー膜８で覆うと共に、キャパシタ構造１３を絶縁性カバー膜８の上に設けるという構成を採用しているので、低コストで済む。

ところで、受動素子を実装基板の内部に形成すると、受動素子部品の実装コストを低下することができ、またパッケージやモジュールの小型化が可能となることから、受動素子を内蔵した実装基板の開発も活発に行われている。上記特許文献７には、実装基板内部の実装可能な上下面に接続パッドを有する積層セラミックコンデンサが開示されている。

しかしながら、上記特許文献７においては、狭ピッチで接続パッドを形成することができないという問題がある。これは、積層セラミックコンデンサで形成可能なレベルまでビアのサイズを小さくすることができないためである。

一方、本第１実施形態に係る貫通電極付きキャパシタによれば、これらの問題を解決することができる。すなわち、上記特許文献７に比して狭ピッチで接続パッドを形成することも可能である。

なお、半導体素子接続パッド１５の各々が、対応する貫通電極７に電気的に接続されている。そして、半導体素子２６の少なくとも一つが上部電極１２に電気的に接続され、上部電極１２に電気的に接続されていない半導体素子接続パッド１５の少なくとも一つが、下部電極１０に電気的に接続されている。これにより、貫通電極付きキャパシタ１をインターポーザ型キャパシタとして使用可能である。

なお、本第１実施形態においては、表面絶縁膜３を設ける例を説明したが、表面絶縁膜３を設けずに、絶縁性カバー膜８を基板２の第１主面の直上に設ける態様としてもよい。

[第２実施形態]
図７に、本発明の第２実施形態の貫通電極付きキャパシタ３１を示す。本第２実施形態では、上記第１実施形態で説明した図面の構成と共通する部分については、同一符号を付してその説明を省略する。

上記第１実施形態との大きな違いは、インターポーザ基板（以下、基板と略す）３２が絶縁体で形成されている点である。基板３２の材料は、絶縁体であれば限定されないが、例えば、ガラス、セラミック、酸化物単結晶等が利用できる。結晶化ガラス、低温焼成セラミック(ガラスとセラミックの複合体)も好適に利用できる。

本第２実施形態の貫通電極付きキャパシタ３１では、基板３２の第１主面３２Ａとそれから露出している貫通電極７の上面に、絶縁性カバー膜（表面絶縁膜）３３が形成されている。上記第１実施形態においては、表面絶縁膜３、絶縁性カバー膜８の２層の絶縁膜から構成されていたのに対し、本第２実施形態においては、絶縁性カバー膜３３の１層の絶縁膜により構成される。

各貫通孔４の側壁には、上記第１実施形態とは異なり、絶縁膜が設けられていない。これは、基板３２が絶縁体から形成されているため、各貫通孔４の内部の貫通電極７と基板３２との絶縁が不要だからである。

基板３２を絶縁体で形成した場合、絶縁性の観点からは、通常、基板３２の第１主面３２Ａを覆う絶縁膜は必要ない。しかし、上述した第１実施形態の貫通電極付きキャパシタ１と同様に、絶縁性カバー膜３３を用いることによって、貫通電極７と基板３２との熱膨張差に起因する貫通電極７の変形を抑制することができる。

基板３２を結晶化ガラス、セラミック、低温焼結セラミック等で形成した場合には、キャパシタ構造１３を薄膜で形成すると、基板３２の第１主面３２Ａの凹凸に起因して、キャパシタ構造１３の製造歩留りや信頼性が低下するという問題がある。これに対して、本第２実施形態においては、基板３２の第１主面３２Ａ全体を絶縁性カバー膜３３で覆っているので、絶縁性カバー膜３３によって基板３２の表面の凹凸が吸収され、絶縁性カバー膜３３の表面が平坦になる。その結果、キャパシタ構造１３の歩留りおよび信頼性が向上するという効果がある。

貫通電極７の材料は限定されないが、めっきで形成する場合にはＣｕが好適である。基板３２がセラミックや低温焼結セラミックで形成される場合は、同時焼結で形成されるＣｕ，Ａｇ（銀），Ａｇを含む合金等が好適に用いられる。

絶縁性カバー膜３３の材料も、限定されない。好適な例としては、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウム等を挙げることができる。基板３２がセラミックや低温焼結セラミック製の場合は、スピンオングラス（Spin-On-Glass（ＳＯＧ））で形成される材料も好適である。基板３２に絶縁体を用いた場合、各貫通孔４の側壁に絶縁膜を形成する必要がなく、その分だけ構成を簡素化できるという利点がある。

（貫通電極付きキャパシタの製造方法）
次に、図８Ａ〜図８Ｅを参照しながら、第２実施形態の貫通電極付きキャパシタ３１の製造方法について説明する。以下では、上記第１実施形態で説明した図６の構成と共通する部分については、同一符号を付してその説明を省略する。

先ず、絶縁体からなる基板３２に貫通孔４を複数個形成した後、各貫通孔４の内部に貫通電極７を形成する（図８Ａ参照）。貫通孔４は、ＩＣＰ−ＲＩＥ法で形成してもよいし、感光性結晶化ガラスを用いたフッ酸によるエッチング法で形成してもよい。基板３２がセラミックや低温焼結セラミック製である場合は、セラミックのグリーンシートの加工によって形成してもよい。

貫通電極７の形成方法は限定されないが、めっき法が好適である。基板３２にセラミックや低温焼結セラミックを使用した場合には、ペーストの同時焼結により貫通電極７を形成してもよい。また、貫通孔４と貫通電極７との間には、拡散を防止するバリア層を形成してもよい。バリア層の材質も限定されないが、窒化チタン、窒化タンタル等が好適である。

次に、貫通電極７上方側において、基板３２の表面および貫通電極７の上端面の上に、絶縁性カバー膜３３を形成する。これにより、基板３２と貫通電極７の上端面の全体を表面保護膜３３が被覆する（図８Ｂ参照）。絶縁性カバー膜３３の形成方法は限定されないが、ＣＶＤ法またはＳＯＧ法が好適に用いられる。

次に、絶縁性カバー膜３３と貫通電極７の上端面の上に、下部電極１０、誘電体１１、上部電極１２をこの順に積層する（図８Ｃ参照）。ここで、上述した第１実施形態と同様に、高誘電率の誘電体１１を得るためには、下部電極１０、誘電体１１、上部電極１２の成膜時または成膜後の加熱が必要となる。

本第２実施形態によれば、上記第１実施形態に説明したように、絶縁性カバー膜３３を配設しているので、以下の効果を得ることができる。すなわち、すなわち、キャパシタ構造１３を形成するための加熱処理時に、基板２の材料と貫通電極７の材料との熱膨張係数の差によって生ずる貫通電極７のキャパシタ構造１３の方向（図２中の上方方向）への伸縮を、絶縁性カバー膜８により抑制することができる。しかも、下部電極１０をＷ，Ｍｏ，Ｆｅ，Ｎｉ，Ｃｏのうちいずれかにより形成される高弾性金属膜を含む膜構成とすることにより、貫通電極７の熱膨張による誘電体１１の損傷を一段と抑制することができる。

また、例えばセラミック等の表面に比較的大きい凹凸がある基板３２を使用した場合には、その上に薄膜状の誘電体１１を形成すると、欠陥等により歩留りが低下してしまう問題がある。これに対して、本発明では、絶縁性カバー膜３３を形成したことにより、基板３２の第１主面３２Ａの凹凸が抑制されるので、歩留りが向上する。

次に、エッチング法により、下部電極１０、誘電体１１、上部電極１２の三層を選択的に除去し、各貫通電極７と重なる位置に窪みを形成する。その後、三層構成のキャパシタ構造１３の上に保護絶縁膜１４を形成して、キャパシタ構造１３の全面を覆う（図８Ｄ参照）。

次に、各貫通電極７と重なる位置において保護絶縁膜１４および絶縁性カバー膜８を選択的に除去し、貫通電極接続用ビア９を複数個形成する（図８Ｅ参照）。また、下部電極１０と重なる位置において保護絶縁膜１４を選択的に除去し、下部電極１０に下部電極接続パッド１６を接続するための下部電極接続ビア２０を形成する。さらに、上部電極１２と重なる位置において保護絶縁膜１４を選択的に除去し、上部電極１２に上部電極１２を接続するための上部電極接続ビア２１を形成する。

続いて、保護絶縁膜１４の上のキャパシタ構造１３の各窪みと重なる位置において、半導体素子接合パッド１５を複数個形成する。その後、半導体素子２６と実装基板２５との間に配置して使用するために、図７に示したように、基板２の第２主面２Ｂに裏面パッド２３を形成し、基板３２の第１主面３２Ａと第２主面３２Ｂにカバー樹脂２４を形成する。こうして、図７に示した貫通電極付きキャパシタ３１が完成する。

以上説明した第２実施形態の製造方法では、図６に示した第１実施形態の製造方法に比較して、貫通孔４の側壁および基板３２の第２主面３２Ｂに側壁絶縁膜５および裏面絶縁膜６をそれぞれ形成する工程が不要となり、その分だけ製造工程を簡素化できるという利点がある。

本発明の第２実施形態の貫通電極付きキャパシタ３１では、上述したように、絶縁体からなる基板３２の第１主面３２Ａが絶縁性カバー膜３３で覆われており、その絶縁性カバー膜３３の上にキャパシタ構造１３が形成されている。このため、基板３２に貫通電極７を形成した後にキャパシタ構造１３を形成するための基板３２の加熱工程を実施しても、基板３２の材料と貫通電極７の材料との熱膨張係数の差によって生じる、基板３２の厚さ方向への貫通電極７の伸縮が、絶縁性カバー膜３３によって抑制される。その結果、キャパシタ構造１３の誘電体１１の劣化が防止される、つまり、製造不良の発生を防止できるから、基板３２にキャパシタ構造１３を形成した後に貫通電極７を形成する場合のプロセスの制限を受けることがなく、高い自由度をもって貫通電極７を形成することができる。また、貫通電極７の形成を容易にするために、無理に基板３２を薄くする必要もない。よって、貫通電極７の形成が容易であると共に、製造工程や実装プロセスでのハンドリング時に損傷が起こりにくい。

しかも、基板３２の第１主面３２Ａを絶縁性カバー膜３３で覆うと共に、キャパシタ構造１３を絶縁性カバー膜３３の上に設けるだけでよいので、低コストで済む。

さらに、上記のように貫通電極７の形成が容易であるから、基板３２の厚みをハンドリングし易いものにすることができ、したがって製造過程での取り扱いが容易になる。よって、貫通電極付きキャパシタ３１を容易に製造することができる。

なお、半導体素子接続パッド１５の各々が対応する貫通電極７に電気的に接続され、半導体素子接続パッド１５の少なくとも一つが上部電極１２に電気的に接続され、上部電極１２に電気的に接続されていない半導体素子接続パッド１５の少なくとも一つが、下部電極１０に電気的に接続されているので、貫通電極付きキャパシタ３１をインターポーザ型キャパシタとして使用可能である。

本発明をいっそう詳細に説明するため、以下において、上記第１実施形態および第２実施形態の具体例について説明する。

（実施例１）
本実施例１では、図６に示す方法（第１実施形態）を用いて、図４の貫通電極付きキャパシタ１（第１実施形態）を製造した。

まず、基板（インターポーザ基板）２として厚さ３５０μｍのＳｉウエハを準備した。そして、ＩＣＰ−ＲＩＥ装置を用いたボッシュプロセスにより、半導体素子の直径５０μｍの端子の位置に対応させて、当該半導体素子が複数とれるように直径５０μｍの貫通孔４を複数個、基板２に形成した。

次に、水蒸気を用いた熱酸化処理を行い、基板２の第１主面２Ａに表面絶縁膜（第１絶縁膜）３を、各貫通孔４の側壁に側壁絶縁膜（第１絶縁膜）５を、基板２の第２主面２Ｂに裏面絶縁膜６を、それぞれ形成した。次に、ＣＶＤ法により、バリア層のＴｉＮ、めっきシード層のＣｕの順にそれぞれの膜を１００ｎｍ、３００ｎｍの厚みで形成した。次いで、Ｃｕのフィルドめっきを行い、各貫通孔４の内部を完全にＣｕで充填して貫通電極７を形成した。その後、基板２の第１主面２Ａと第２主面２ＢをＣＭＰで研削し、基板２の両面のめっき膜とシード層とバリア層を除去した。

続いて、基板２の第１主面２ＡにＴＥＯＳ（Tetraethoxysilane）を原料としたプラズマＣＶＤ法により、３５０℃で、絶縁性カバー膜（第２絶縁膜）８としてのＳｉＯ_２膜を１μｍの厚みに形成した。次に、ＤＣマグネトロンスパッタ法により、キャパシタ構造１３を形成する下部電極１０を成膜した。具体的には、下部電極１０として、Ｔａ，Ｒｕの順にそれぞれ５０ｎｍの厚みで、加熱せずに成膜した。また、ＲＦスパッタ法により、キャパシタ構造１３を形成する誘電体１１として、Ｍｎを５％添加したＳｒＴｉＯ_３（ＳＴＯ）を４００℃で５０ｎｍの厚みに成膜した。さらに、ＤＣマグネトロンスパッタ法により、キャパシタ構造１３を形成する上部電極１２として、Ｒｕを１００ｎｍの厚みで基板２の加熱なしで成膜した。

次いで、フォトリソグラフィー法によりパターニングしたフォトレジスト膜をマスクとして、Ａｒ（アルゴン）のイオンミリング法により上部電極１２をパターニングした。そのフォトレジスト膜をメチルエチルケトン洗浄および酸素プラズマ洗浄で除去した後、パターニングしたフォトレジスト膜をマスクとして、誘電体１１を弗酸と硝酸の混合水溶液によるエッチング法でパターニングした。そのフォトレジスト膜を除去した後、パターニングしたレジストをマスクとして、Ａｒのイオンミリング法により下部電極１０をパターニングした。こうして、各貫通電極７に重なる位置にそれぞれ溝を形成した。

次に、保護絶縁膜１４としてのＳｉＯ_２膜を、絶縁性カバー膜８と同様に、３５０℃でのプラズマＣＶＤ法により、１μｍの厚みに成膜した。そして、フォトレジスト膜をマスクとしたＲＩＥ加工により、保護絶縁膜１４および絶縁性カバー膜８の所定位置に、下部電極接続ビア２０、上部電極接続ビア２１および貫通電極接続用ビア９を形成した。そのフォトレジスト膜を除去した後、電解めっきのシード層として、ウエハ側からＴｉを５０ｎｍ、Ｃｕを３００ｎｍの厚みで順に成膜した。貫通電極接続用ビア９は直径３０μｍとした。

次に、電解めっきのシード層として、ウエハ側からＴｉを５０ｎｍ、Ｃｕを３００ｎｍの厚みで成膜した。その後、レジスト膜をマスクとして電解めっき法により、Ｃｕで半導体素子接合パッド１５を形成した。そして、レジスト膜およびシード層を剥離して図２に示す構造を得た。

次に、絶縁樹脂として感光性エポキシ−フェノール樹脂を基板２の第１主面２Ａに塗布し、露光・現像により、各半導体素子接合パッド１５が露出するようにパターニングした。次いで、２００℃でキュアし、基板２の第１主面２Ａにカバー樹脂２４を形成した。裏面パッド２３と第２主面２Ｂのカバー樹脂２４についても、このカバー樹脂２４と同様にして形成した。こうして、図４に示す構造を得た。

次に、Ｃｕ製の各半導体素子接合パッド１５上に、無電解めっき法で、端子電極側からＮｉ、Ａｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜した。その後、ウエハを切断し、得られた貫通電極付きキャパシタ１をチップ状に分割した。

上記工程を経て、半導体素子接合パッド１５が９０００個、容量が７．０μＦ、サイズが２０ｍｍ角の貫通電極付きキャパシタ１を得た。

チップ状の貫通電極付きキャパシタ１を、Ｓｎ−Ａｇ−Ｃｕ半田によって、図５に示すように、半導体素子２６と実装基板２５との間に接続し、電源電圧１Ｖ、最大負荷電流１００Ａ、クロック周波数２ＧＨｚの半導体素子２６を動作させたところ、電源ノイズは目標の５０ｍＶ以下であることが確認できた。

（実施例２）
本実施例２では、図８に示す方法（第２実施形態）を用いて、図７の貫通電極付きキャパシタ３１（第２実施形態）を製造した。

インターポーザ基板３２として、厚み２００μｍのアルカリフリー・ガラスを使用した。ＲＩＥ法で、直径５０μｍの半導体素子２６の端子位置に対応した貫通孔４を複数個、半導体素子２６が複数とれるように形成した。

次に、ＣＶＤ法により、バリア層のＴｉＮ、めっきシード層のＣｕの順にそれぞれの膜を１００ｎｍ、３００ｎｍの厚みで形成した。続いて、Ｃｕのフィルドめっきを行い、各貫通孔４の内部をＣｕで完全に充填して、複数の貫通電極７を形成した。

次に、基板３２の第１主面３２Ａと第２主面３２ＢをＣＭＰで研削し、基板３２の両面のめっき膜とシード層とバリア層を除去した。続いて、基板３２の第１主面３２Ａに、ＴＥＯＳを原料としたプラズマＣＶＤ法により、３５０℃で、絶縁性カバー膜３３としてのＳｉＯ_２膜を１μｍの厚みに形成した。

その後のプロセスは、上記実施例１における絶縁性カバー膜（第２絶縁膜）８が本実施例２の絶縁性カバー膜３３に代わった点を除いて、上記実施例１と同様に実施し、図７の構造を持つ貫通電極付きキャパシタ３１を得た。

次に、Ｃｕ製の各半導体素子接合パッド１５上に、上記実施例１と同様にして、端子電極側からＮｉ、Ａｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜した。その後、ウエハを切断し、得られた貫通電極付きキャパシタ１をチップ状に分割した。

上記工程等を経て、半導体素子接合パッド１５が９０００個、容量がほぼ実施例１と同じ６、９μＦ、サイズが２０ｍｍ角の貫通電極付きキャパシタ３１を得た。

また、上記実施例１と同様にして、チップ状の貫通電極付きキャパシタ３１を半導体素子２６と実装基板２５との間に接続し、電源ノイズを評価したところ、上記実施例１と同様の目標の５０ｍＶ以下という良好な結果が得られた。

（実施例３）
本実施例３では、図８に示す方法（第２実施形態）を用いて、図７の貫通電極付きキャパシタ３１（第２実施形態）を製造した。

低温焼結セラミックのグリーンシートを加工して、直径１００μｍの貫通孔４を複数個形成してから、各貫通孔４の内部にＡｇペーストを充填して積層した。その後、低温焼結セラミックとＡｇペーストとを同時に焼結して、貫通電極７付きの基板３２を得た。

次に、基板３２の第１主面３２ＡにＳＯＧ材を塗布してから熱処理を繰り返し、基板３２の第１主面３２Ａに厚み１μｍの絶縁性カバー膜３３を形成した。次に、キャパシタ構造１３を構成する下部電極１０を成膜した。具体的には、下部電極１０として、ＤＣマグネトロンスパッタ法により、Ｔａ、Ｍｏ、Ｒｕの順でそれぞれ５０ｎｍ、１μｍ、１００ｎｍの厚みで、加熱せずに成膜した。誘電体１１と上部電極１２は、上述した実施例１と同様に成膜した。

それ以後の工程は、実施例２と同様に行った。ただし、貫通電極接続用ビア９のサイズは、直径５０μｍとした。

上記工程を経て、半導体素子接合パッド１５が４００個、容量が１．７μＦ、サイズが１０ｍｍ角の貫通電極付きキャパシタ３１を得た。

本実施例３で得られた貫通電極付きキャパシタ３１を、電源電圧３．３Ｖ、クロック周波数１ＧＨｚで動作させて、電源ノイズを評価したところ、電源ノイズは目標の５０ｍＶ以下であるばかりでなく、ほとんど電源ノイズがないことが確認できた。

以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は、上記実施形態および実施例に限定されたものではない。本願発明の構成や詳細には、本願発明の趣旨を逸脱しない範疇において、当業者が理解し得る様々な変更をすることができる。

本明細書は、さらに以下の発明を開示する。
（付記１） 複数の貫通孔を有する基板と、
前記基板の表面と前記貫通孔の各々の側壁を覆う第１絶縁膜と、
前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
前記第１絶縁膜の上に形成された、前記基板の表面を覆う第２絶縁膜と、
前記第２絶縁膜の上に形成された、下部電極と誘電体と上部電極とからなるキャパシタ構造と、
前記キャパシタ構造を覆う保護絶縁膜と、
前記保護絶縁膜の上に形成された複数の接続パッドとを備え、
前記接続パッドの各々は、保護絶縁膜と前記第２絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタ。

（付記２） 複数の貫通孔を有する、絶縁体からなる基板と、
前記基板の表面を覆う絶縁膜と、
前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
前記絶縁膜の上に形成された、下部電極と誘電体と上部電極とからなるキャパシタ構造と、
前記キャパシタ構造を覆う保護絶縁膜と、
前記保護絶縁膜の上に形成された複数の接続パッドとを備え、
前記接続パッドの各々は、前記保護絶縁膜と前記絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタ。

（付記３） 基板に複数の貫通孔を形成する工程と、
前記基板の表面と前記貫通孔の各々の側壁を覆う第１絶縁膜を形成する工程と、
前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成する工程と、
前記第１絶縁膜の上に前記基板の表面を覆う第２絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、下部電極と誘電体と上部電極とからなるキャパシタ構造を形成する工程と、
前記キャパシタを覆う保護絶縁膜を形成する工程と、
前記保護絶縁膜の上に複数の接続パッドを形成する工程とを備え、
前記接続パッドの各々は、少なくとも前記第２絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタの製造方法。

（付記４） 絶縁体からなる基板に複数の貫通孔を形成する工程と、
前記基板の表面を覆う絶縁膜を形成する工程と、
前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成する工程と、
前記の絶縁膜の上に、下部電極と誘電体と上部電極とからなるキャパシタ構造を形成する工程と、
前記キャパシタを覆う保護絶縁膜を形成する工程と、
前記保護絶縁膜の上に複数の接続パッドを形成する工程とを備え、
前記接続パッドの各々は、前記絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタの製造方法。

なお、本出願は、２００８年３月４日に出願された日本出願特願２００８−０５４１６６を基礎とする優先権を主張し、その開示のすべてをここに取り込む。

Claims (16)

1. 複数の貫通孔を有する基板と、
   前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
   前記基板の第１主面上に形成された無機絶縁体からなる絶縁性カバー膜と、
   前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、
   前記キャパシタ構造を覆う保護絶縁膜と、
   前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する前記貫通電極より小さい径からなる貫通電極接続用ビアを介して電気的に接続される複数の接続パッドと
   を備え、
   前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して前記上部電極に電気的に接続されており、
   前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されている貫通電極付きキャパシタ。
2. 前記キャパシタ構造の前記下部電極が、Ｗ、Ｍｏ、Ｆｅ、ＮｉまたはＣｏにより形成される高弾性金属膜を含んでいることを特徴とする請求項１に記載の貫通電極付きキャパシタ。
3. 前記基板が、半導体基板であり、
   前記基板の第１主面、および、前記第１主面とは反対側にある第２主面、および前記貫通孔の側壁の上に、絶縁膜が形成されていることを特徴とする請求項１又は２に記載の貫通電極付きキャパシタ。
4. 前記半導体基板が、シリコン、砒素ガリウム、又は化合物半導体により形成されていることを特徴とする請求項３に記載の貫通電極付きキャパシタ。
5. 前記基板が、絶縁性基板であることを特徴とする請求項１又は２に記載の貫通電極付きキャパシタ。
6. 前記絶縁性基板が、酸化物単結晶、ガラス、又はセラミックスのいずれかにより形成されていることを特徴とする請求項５に記載の貫通電極付きキャパシタ。
7. 前記ガラスが、結晶化ガラスであることを特徴とする請求項６に記載の貫通電極付きキャパシタ。
8. 前記セラミックスが、低温焼結セラミックスであることを特徴とする請求項６に記載の貫通電極付きキャパシタ。
9. 請求項１〜８のいずれか１項に記載の貫通電極付きキャパシタを搭載した半導体装置。
10. 第１部品と第２部品の間に配置され、これらを電気的に接続する貫通電極付きキャパシタを具備し、
    前記貫通電極付きキャパシタは、
    複数の貫通孔を有する基板と、
    前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
    前記基板の第１主面上に形成された無機絶縁体からなる絶縁性カバー膜と、
    前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、
    前記キャパシタ構造を覆う保護絶縁膜と、
    前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する前記貫通電極より小さい径からなる貫通電極接続用ビアを介して電気的に接続される複数の接続パッドと
    を備え、
    前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記上部電極に電気的に接続されており、
    前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されており、
    前記第１部品が、１又は２以上の半導体素子であり、
    前記第２部品が、実装基板、又は１又は２以上の半導体素子である半導体装置。
11. 前記キャパシタ構造の前記下部電極が、Ｗ、Ｍｏ、Ｆｅ、ＮｉまたはＣｏにより形成される高弾性金属膜を含んでいることを特徴とする請求項１０に記載の半導体装置。
12. 前記基板が、半導体基板であり、
    前記基板の前記第１主面、当該第１主面とは反対側の第２主面、および前記貫通孔の側壁は、絶縁膜により被覆されていることを特徴とする請求項１０又は１１に記載の半導体装置。
13. 前記基板が、絶縁性基板であることを特徴とする請求項１０又は１１に記載の半導体装置。
14. 基板に複数の貫通孔を形成し、
    前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成し、
    前記基板の第１主面上に、無機絶縁体からなる絶縁性カバー膜を形成し、
    前記絶縁性カバー膜の上に、下部電極層、誘電体層、上部電極層をこの順に積層し、
    前記下部電極層、誘電体層、上部電極層のパターンを形成した後に、前記第１主面を被覆するように保護絶縁膜を形成し、
    前記保護絶縁膜の表面から、前記上部電極層の表面まで貫通するビア、前記下部電極層の表面まで貫通するビア、および前記貫通電極の表面まで貫通する前記貫通電極より小さい径からなるビアを形成し、
    前記保護絶縁膜上に複数の接続パッドを形成する貫通電極付きキャパシタの製造方法。
15. 前記誘電体層を成膜する際、若しくは前記誘電体層を成膜後であってパターン形成する前に、前記誘電体層が活性化するように加熱処理を施すことを特徴とする請求項１４に記載の貫通電極付きキャパシタの製造方法。
16. 前記基板として、半導体基板を用い、
    前記基板の第１主面、および、前記第１主面とは反対側にある第２主面、および前記貫通孔の側壁の上に、絶縁膜を形成することを特徴とする請求項１４又は１５に記載の貫通電極付きキャパシタの製造方法。

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