JP5339384B2

JP5339384B2 - ラミネートキャパシタおよび集積回路基板

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Publication number: JP5339384B2
Application number: JP2011106074A
Authority: JP
Inventors: チェン−ミン・スー; シー−シェン・ウー; ミン−リン・リー; シン−ジュー・ライ
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2007-03-30
Filing date: 2011-05-11
Publication date: 2013-11-13
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Description

本発明は、ミネートキャパシタおよび集積回路基板に関する。

多層プリント回路基板（ＰＣＢ）は、集積回路（ＩＣ）チップおよびその他の電子部品およびデバイスを相互接続するためのコンピュータシステムおよび電子デバイスに使用される。近年、ＰＣＢ内の電源と接地面との間に生じる電圧変動を補償するため、このようなＰＣＢ、およびその上に配置されるデバイスの設計に多大な努力が払われてきた。スイッチングノイズを含む電圧変動は、集積回路内のトランジスタまたはその他のデバイスのスイッチングまたはその他の動作によって生じる。この問題に対する一般的な解決方法は、電源と接地面との間に結合された減結合キャパシタまたはバイパスキャパシタとして機能する１つまたは複数のキャパシタを集積回路付近に配置することである。

キャパシタは、回路基板の表面に実装された個別素子として電気的に結合されるか、または回路基板内に埋め込まれる。一般に、個別の減結合キャパシタまたは表面実装デバイス（ＳＭＤ）の減結合キャパシタは、望ましくない電圧変動を減少させるために使用されることが多い。しかし、ＳＭＤ減結合キャパシタは、現代の多くの用途ではあまり効果的ではない。たとえば、ＳＭＤ減結合キャパシタは、一般に、ＰＣＢの大きい表面積を占め、より小型の基板が必要な場合、パッケージの設計を制限する。さらに、ＳＭＤ減結合キャパシタは、ＰＣＢ上に実装されるので、ＩＣの電源と関連するＳＭＤ減結合キャパシタとの間の距離は、ＩＣの電源と、ＰＣＢ内に埋め込まれるキャパシタとの間の距離より大きくなる。したがって、ＳＭＤ減結合キャパシタの使用は、比較的大きい寄生インダクタンスを生じさせ、電圧変動の減少効果を低下させる。つまり、動作周波数が１００ＭＨｚ台または数ＧＨｚにも達する場合、ＳＭＤ減結合キャパシタは、電圧変動を減少および安定させる上で効果がなくなる。

図１は、０．０１ＭＨｚ〜１０００ＭＨｚの周波数範囲において、１μＦの典型的な表面実装キャパシタのインピーダンス曲線である（低インダクタンス０６１２および１２０６キャパシタ、Ｉｎｔｅｒ−ＤｉｇｉｔａｔｅｄＣａｐａｃｉｔｏｒｓ（ＩＤＣ）のキャパシタを含む）。図１を参照すると、キャパシタのインピーダンスは、動作周波数が１００ＭＨｚ台に達すると、望ましいインピーダンス（約０．５Ω）を超える。今後の設計の望ましいインピーダンスはさらに低く、０．１Ω以下程度になる可能性がある。したがって、これらのＳＭＤキャパシタはどれも、高周波数で動作した場合、十分に低いインピーダンスを提供しない。特に、表面実装キャパシタは、高周波性能が低いため、ギガヘルツ（ＧＨｚ）範囲の周波数で動作する今日の高速集積回路には適さない。

回路基板内に埋め込まれたラミネートキャパシタは、回路基板の表面積を節約する。さらに、ラミネートキャパシタは、集積回路に非常に近く配置されるため、内部配線によって生じる寄生インダクタンスを最小限にする。ラミネートキャパシタは、比較的良好な減結合効果を提供するが、電源および接地バイアに存在するインダクタンスによる寄生効果も受ける。寄生効果は、キャパシタの回路周波数が高くなるに従って著しくなる。用途によっては、キャパシタの特性は、キャパシタが著しいインダクタンス効果を示す段階に影響を及ぼす。特性のこのような遷移の閾値周波数は、自己共鳴周波数として知られている。以下の方程式（１）は、自己共鳴周波数を表す。

ここで、ｆｒは自己共鳴周波数を表し、Ｌは寄生インダクタンス（つまり、等価直列インダクタンス「ＥＳＬ」）を表し、Ｃは、寄生キャパシタンス（つまり、等価直列抵抗「ＥＳＲ」）を表す。上記の方程式（１）によると、キャパシタの機能は、共鳴周波数より高い周波数で失われる。つまり、自己共鳴周波数は、ＥＳＬ値が小さい場合に高くなる。

現代の高速回路設計では、電子部品は、高周波数領域において良好に機能するために必要である。したがって、高周波数回路用途におけるＥＳＬおよびインピーダンスを低下させ、それによってその減結合効果またはバイパス帯域幅を増加させることが望ましい。寄生インダクタンスの値を低下させることが可能なラミネートキャパシタの特定の配線構造が最近開発されている。

特許文献１は、多層回路基板におけるラミネートキャパシタに関して、図２に示す共通配線接続構造を説明している。図２を参照すると、表面実装集積回路１４’は、それぞれ電源および接地リード３４’および３６’を介してラミネートキャパシタの導電層２８’および３０’と相互接続される。電源リード３４’は導電層２８’に接続され、導電層３０’内の孔を通過する。同様に、接地リード３６’は導電層２８’内の孔を通過し、導電層３０’と電気的に結合される。この方法では、集積回路１４’は、電源および接地面の両方に適切に接続される。

特許文献２は、寄生インダクタンスの値を低下させるラミネートキャパシタの配線接続構造を提案している。図３（ａ）は、ラミネートキャパシタ４１の内部構造の平面図である。図３（ｂ）は、図３（ａ）に示す線ＩＩＩ−ＩＩＩに沿った断面図を示す。図３（ａ）を参照すると、多数の第１貫通接続導体４６、および第２貫通接続導体４７は、それぞれ第１内部電極４４および第２内部電極４５に接続する。第１貫通接続導体４６の各々は、第２貫通接続導体４７に隣接して配置され、その結果、内部電極４４および４５を貫流する電流の方向を分散させる。
このようにして、内部電極を貫流する電流によって誘発される磁界は偏位し、電流経路の長さは短くなる。したがって、ＥＳＬ値は減少する。

米国特許第５，１６１，０８６号明細書米国特許第６，６７８，１４５号明細書

本発明による一態様は、ラミネートキャパシタであって、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が第１導電層の集合および第２導電層の集合を含み、前記第１導電層と前記第２導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第１導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第２導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間に配置され前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が２つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第１導電層の内の１つとの間のみに延びて、当該第１導電層の内の１つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第２導電層の内の１つとの間のみに延びて、当該第２導電層の内の１つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の１つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタである。

本発明による他の態様は、回路基板内に埋め込まれたラミネートキャパシタであって、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が、第１導電層の集合および第２導電層の集合を含み、前記第１導電層と前記第２導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第１導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第２導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間に配置され、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が２つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第１導電層の内の１つとの間のみに延びて、当該第１導電層の内の１つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第２導電層の内の１つとの間のみに延びて、当該第２導電層の内の１つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の１つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタである。
ラミネートキャパシタは、多様なプリント回路応用例に使用される。たとえば、これらは、剛性および／または可撓性電気回路、プリント回路基板、またはチップパッケージなどのその他のマイクロ電子デバイスに結合されるか、またはこれらの中に埋め込まれる。

本発明によるもう１つの態様は、集積回路チップが電気的に結合される集積回路基板であって、電源面および接地面を含む配線盤と、前記電源面および接地面に電気的に結合されるラミネートキャパシタとを備え、前記ラミネートキャパシタが、上部導電層および下部導電層を含む多数の導電層であって、前記導電層が、第１導電層の集合および第２導電層の集合を含み、前記第１導電層と前記第２導電層とが厚さ方向に交互に配置された導電層と、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第１導電層に電気的に結合される電源バイアと、前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列され、前記第２導電層に電気的に結合される接地バイアと、前記電源バイアと前記接地バイアとの間に配置され、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、各々が２つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第１導電層の内の１つとの間のみに延びて、当該第１導電層の内の１つに電気的に接続され、前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第２導電層の内の１つとの間のみに延びて、当該第２導電層の内の１つに電気的に接続され、前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の１つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタとを備える集積回路基板である。

本発明の上記の概要および以下の詳細な説明は、添付の例示的な図面に関連して読むとより良く理解されるであろう。しかし、本発明は、図示の寸分たがわぬ配置および手段に限定されるわけではない。

先行技術の代表的な表面実装キャパシタのインピーダンス曲線である。先行技術の多層回路基板内の従来のラミネートキャパシタである。（ａ）先行技術の従来のラミネートキャパシタの内部構造の平面図、（ｂ）（ａ）の構造の断面図である。本発明による実施例の回路基板におけるラミネートキャパシタの断面図である。本発明による実施例の回路基板におけるラミネートキャパシタの断面図である。本発明による実施例の回路基板におけるラミネートキャパシタの断面図である。本発明による実施例の回路基板におけるラミネートキャパシタの断面図である。

本発明は、回路基板内のラミネートキャパシタの配線構造であって、補足バイアが、接地バイアと電源バイアとの間に配置されている配線構造を提供する。補足バイアは、接地バイアまたは電源バイアより長さが短い。電流は、特に高周波数の場合、比較的短い経路を取るので、補足バイア、および比較的短い電流ループを提供する接地バイアまたは電源バイアの一方を貫流する。その結果、電流ループの面積が減少し、寄生インダクタンス（つまり、ラミネートキャパシタのＥＳＬ）の影響が減少する。

図４は、本発明による実施例の配線接続構造を有するラミネートキャパシタの断面図である。図４を参照すると、多層キャパシタ４００は、少なくとも１つの第１電極４１０と、第１電極４１０に対向する少なくとも１つの第２電極４２０とを備える。第１電極４１０と第２電極４２０との各々の対は、間に配置された誘電体層４３０を有し、ラミネートキャパシタ４００内に容量性素子を形成する。第１および第２電極４１０および４２０の複数の対を図４の実施例に示す。電極４１０および４２０は、任意の導電材料から成形される。一実施例では、電極４１０および４２０は、銅から製造される。誘電体層４３０は、一実施例では、セラミック誘電材料などの誘電材料から成形される。

キャパシタ４００内では、少なくとも１つの電源バイア４４０および少なくとも１つの接地バイア４５０が、実質的に、誘電体層４３０の厚さ方向に形成され、規定の誘電体層４３０を通って延在する。少なくとも１つの電源バイア４４０および１つの接地バイア４５０は、キャパシタ４００の上面から、キャパシタ４００の下面に延在する。電源バイア４４０および接地バイア４５０は、たとえば、レーザ穴あけプロセス、銅エッチングプロセス、プラズマエッチング、打ち抜き、穴あけ、および電解めっきプロセスにより形成される。電源バイア４４０および接地バイア４５０は、その後、導電ペーストを充填されるか、または導電ペーストで被覆されて導体を形成する。一実施例では、電源バイア４４０および接地バイア４５０は、銅で被覆される。電源バイア４４０は、銅めっきした状態で、第１電極４１０に電気的に結合され、第２電極４２０に対する接続から電気的に絶縁される。一方、接地バイア４５０は、第２電極４２０に電気的に結合され、第１電極４１０に対する接続から電気的に絶縁される。その結果、多数の容量性素子が、電源バイア４４０および接地バイア４５０に並列接続された電極４１０および４２０間に生成される。

再び図４を参照すると、多層キャパシタ４００は、各々の対の電源バイア４４０および接地バイア４５０の間に配置された少なくとも１つの補足バイア４６０をさらに備える。補足バイア４６０は、電源バイア４４０または接地バイア４５０の長さより長さが短い。電源バイア４４０および接地バイア４５０と同様、補足バイア４６０は、たとえばレーザ穴あけプロセス、積層プロセス、プラズマエッチング、打ち抜き、穴あけ、および電解めっきプロセスにより形成される。電源バイア、接地バイア、および補足バイアは、円筒状バイア、その他の形状のバイア、およびこれらの組合せから選択される形状である。補足バイア４６０は、その後、導電ペーストを充填されるか、または導電ペーストで被覆されて導体を形成する。一実施例では、補足バイア４６０は、銅で被覆される。補足バイア４６０は、図４に示すように、接地バイア４５０に比較的近く配置される場合、電源バイア４４０に電気的に結合される。一方、補足バイア４６０は、電源バイア４４０に比較的近く配置される場合、接地バイア４５０に電気的に結合される。補足バイア４６０は、電流が、補足バイア４６０と、補足バイア４６０に比較的近い電源バイア４４０と接地バイア４５０との対のうちの１つを貫流するように配列される。その結果、電流ループの面積は減少し、寄生インダクタンスの影響が減少する。

図５は、本発明による実施例のラミネートキャパシタである。図５を参照すると、ラミネートキャパシタ５００は、図４のキャパシタ４００と類似しているが、キャパシタ５００内の誘電体層４３０ａ、４３０ｂ、および４３０ｃは、それぞれ異なる誘電率を提供する、異なる誘電材料である点が異なる。

図６は、本発明による実施例の多層キャパシタである。図６を参照すると、多層キャパシタ６００は、図４のキャパシタ４００に類似しているが、多層キャパシタ６００は、２つの補足バイア４６０ａおよび４６０ｂを備え、各々の補足バイアは、１対の電源バイア４４０と接地バイア４５０との間に配置されている点が異なる。

図７は、本発明による実施例のラミネートキャパシタが、減結合キャパシタとして使用されているマイクロプロセッサを示す。マイクロプロセッサ７００は、はんだバンプ７６０およびはんだパッド７７０を通して回路基板７２０に電気的に結合された集積回路７１０を備える。回路基板７２０は、ラミネートキャパシタ７３０および配線盤７４０を備える。ラミネートキャパシタ７３０は、電極７３２ａおよび７３２ｂが、それぞれ電源バイア７３４ａおよび接地バイア７３４ｂに接続されている本発明による構造を有する。補足バイア７３６は、電源バイア７３４ａと接地バイア７３４ｂとの間に配置され、一実施例では、接地バイア７３４ｂに比較的近い。多数の誘電体層７３８が存在し、各々の層が隣接する２つの導電層間に挟まれている。図７を参照すると、接地バイア７３４ｂは、配線盤７４０により提供される接地面７５０ｂに電気的に結合され、補足バイア７３６は、配線盤７４０により提供される電源面７５０ａに電気的に結合される。接地バイア７３４ｂおよび補足バイア７３６は、減結合のために、はんだバンプ７６０およびはんだパッド７７０を通して集積回路７１０に電気的に結合される。この方法では、回路が高周波数で動作する場合、電流は、接地バイア７３４ｂおよび補足バイア７３６を貫流し、その結果、電流ループ面積が減少し、寄生効果が減少する。ラミネートキャパシタは、様々なプリント回路用途に使用される。たとえば、ラミネートキャパシタは、剛性および／または可撓性電気回路、プリント回路基板、またはチップパッケージなどのその他のマイクロ電子デバイスと結合されるか、またはこれらの内部に埋め込まれる。

当業者は、本発明の広範な独創的なコンセプトから逸脱することなく、上記の実施態様に変更を加えることができることを評価するであろう。したがって、本発明は、開示されている特定の実施態様に限定されるのではなく、添付の請求の範囲によって定義される本発明の精神および範囲内に変更を含むことを意図している。

１４’ 表面実装集積回路、集積回路
２８’ 導電層
３０’ 導電層
３４’ 電源リード
３６’ 接地リード
２８’ 導電層
４１ラミネートキャパシタ
４４内部電極
４５内部電極
４６貫通接続導体
４７貫通接続導体
４００多層キャパシタ、ラミネートキャパシタ
４１０第１電極
４２０第２電極
４３０誘電体層
４３０ａ誘電体層
４３０ｂ誘電体層
４３０ｃ誘電体層
４４０電源バイア
４５０接地バイア
４６０補足バイア
４６０ａ補足バイア
４６０ｂ補足バイア
５００ラミネートキャパシタ
６００多層キャパシタ
７００マイクロプロセッサ
７１０集積回路
７２０回路基板
７３０ラミネートキャパシタ
７３２ａ電極
７３２ｂ電極
７３４ａ電源バイア
７３４ｂ接地バイア
７３６補足バイア
７３８誘電体層
７４０配線盤
７５０ａ電源面
７５０ｂ接地面
７６０はんだバンプ
７７０はんだパッド

Claims

ラミネートキャパシタであって、
上部導電層および下部導電層を含む多数の導電層であって、前記導電層が第１導電層の集合および第２導電層の集合を含み、前記第１導電層と前記第２導電層とが厚さ方向に交互に配置された導電層と、
前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される電源バイア(power via)であって、前記電源バイアが、前記第１導電層に電気的に結合される電源バイアと、
前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される接地バイア(ground via)であって、前記接地バイアが、前記第２導電層に電気的に結合される接地バイアと、
前記電源バイアと前記接地バイアとの間の補足バイア(supplemental via)であって、前記補足バイアが、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、
各々が２つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、
前記補足バイアは、前記電源バイアよりも前記接地バイアの近くに、または、前記接地バイアよりも前記電源バイアの近くに配置され、
前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第１導電層の内の１つとの間のみに延びて、当該第１導電層の内の１つに電気的に接続され、
前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第２導電層の内の１つとの間のみに延びて、当該第２導電層の内の１つに電気的に接続され、
前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の１つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタ。
前記電源バイア、前記接地バイア、および前記補足バイアが、円筒状バイア、任意のその他の形状のバイア、およびこれらの組合せから選択される形状である、請求項１に記載のラミネートキャパシタ。
回路基板内に埋め込まれたラミネートキャパシタであって、
上部導電層および下部導電層を含む多数の導電層であって、前記導電層が、第１導電層の集合および第２導電層の集合を含み、前記第１導電層と前記第２導電層とが厚さ方向に交互に配置された導電層と、
前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される電源バイアであって、前記電源バイアが、前記第１導電層に電気的に結合される電源バイアと、
前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される接地バイアであって、前記接地バイアが、前記第２導電層に電気的に結合される接地バイアと、
前記電源バイアと前記接地バイアとの間の補足バイアであって、前記補足バイアが、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、
各々が２つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、
前記補足バイアは、前記電源バイアよりも前記接地バイアの近くに、または、前記接地バイアよりも前記電源バイアの近くに配置され、
前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第１導電層の内の１つとの間のみに延びて、当該第１導電層の内の１つに電気的に接続され、
前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第２導電層の内の１つとの間のみに延びて、当該第２導電層の内の１つに電気的に接続され、
前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の１つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタ。
前記誘電体層が、誘電率が異なる誘電材料から形成される、請求項３に記載のラミネートキャパシタ。
前記電源バイア、前記接地バイア、および前記補足バイアが、円筒状バイア、任意のその他の形状のバイア、およびこれらの組合せから選択される、請求項３に記載のラミネートキャパシタ。
集積回路チップが電気的に結合される集積回路基板であって、
電源面および接地面を含む配線盤と、
前記電源面および接地面に電気的に結合されるラミネートキャパシタと、
を備え、
前記ラミネートキャパシタが、
上部導電層および下部導電層を含む多数の導電層であって、前記導電層が、第１導電層の集合および第２導電層の集合を含み、前記第１導電層と前記第２導電層とが厚さ方向に交互に配置された導電層と、
前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される電源バイアであって、前記電源バイアが、前記第１導電層に電気的に結合される電源バイアと、
前記ラミネートキャパシタの厚さ方向に沿って延在し、前記上部導電層から前記下部導電層に延在するように配列される接地バイアであって、前記接地バイアが、前記第２導電層に電気的に結合される接地バイアと、
前記電源バイアと前記接地バイアとの間の補足バイアであって、前記補足バイアが、前記電源バイアおよび前記接地バイアより長さが短く、最上位の導電層に電気的に接続されていない補足バイアと、
各々が２つの隣接する前記導電層の間に挟まれる多数の誘電体層とを備え、
前記補足バイアは、前記電源バイアよりも前記接地バイアの近くに、または、前記接地バイアよりも前記電源バイアの近くに配置され、
前記補足バイアは、該補足バイアが電源バイアよりも接地バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第１導電層の内の１つとの間のみに延びて、当該第１導電層の内の１つに電気的に接続され、
前記補足バイアは、該補足バイアが接地バイアよりも電源バイアの近くに配置されているときには、前記最上位の導電層と該最上位の導電層に隣接しかつ最も近い第２導電層の内の１つとの間のみに延びて、当該第２導電層の内の１つに電気的に接続され、
前記補足バイアおよび、前記接地バイアまたは前記電源バイアの内の１つを通して電流を流し、電流ループの面積を減少させ、それによって寄生インダクタンスの影響を減少させるラミネートキャパシタとを備える集積回路基板。
前記接地バイアが前記接地面に電気的に結合され、前記補足バイアが前記電源面に電気的に結合される、請求項６に記載の集積回路基板。
前記電源バイアが前記電源面に電気的に結合され、前記補足バイアが前記接地面に電気的に結合される、請求項６に記載の集積回路基板。
前記多数の誘電体層が、誘電率が異なる誘電材料から形成される、請求項６に記載の集積回路基板。
前記電源バイア、前記接地バイア、および前記補足バイアが、円筒状バイア、任意のその他の形状のバイア、およびこれらの組合せから選択される形状である、請求項６に記載の集積回路基板。