JP5347302B2 - 半導体装置 - Google Patents

Description

本発明は、外部から入力されたサージを引き抜くサージ保護素子を備えた半導体装置に関するものである。

従来より、外部から入力されたサージを引き抜くサージ保護素子を備えた半導体装置が開示されている（例えば、特許文献１参照）。このような半導体装置では、サージが印加される電源端子とサージを引き抜くグランド端子との間にｎｐｎトランジスタとｐｎダイオードとを有して構成されたサージ保護素子が接続されている。

具体的には、このような半導体装置は、シリコン基板と、シリコン基板の表面に配置された酸化膜と、酸化膜の表面に配置されたＳＯＩ層とを有したＳＯＩ基板を用いて構成されている。そして、ＳＯＩ層にてｎ⁻型コレクタ層が構成され、ｎ⁻型コレクタ層の表層部には高濃度ｎ^＋型層が形成されている。この高濃度ｎ^＋型層は電極と接続されており、電極は電源端子に接続されている。

また、ｎ⁻型コレクタ層の表層部には高濃度ｎ^＋型層から所定の距離をおいてｐ^＋型ベース層が形成されており、ｐ^＋型ベース層の内部にはｎ^＋型エミッタ層が形成されている。そして、これら高濃度ｎ^＋型層、ｎ⁻型コレクタ層、ｐ^＋型ベース層およびｎ^＋型エミッタ層にてｎｐｎトランジスタが構成されている。また、ｐ^＋型ベース層およびｎ^＋型エミッタ層には電極が接続されており、ｐ^＋型ベース層に接続されている電極は１０ｋΩ程度の抵抗を介してグランド端子に接続され、ｎ^＋型エミッタ層に接続されている電極はグランド端子に接続されている。

さらに、ｎ⁻型コレクタ層の表層部には、高濃度ｎ^＋型層に対してｐ^＋型ベース層が形成されている方向とは反対の方向にｐ^＋型層が形成されている。そして、これら高濃度ｎ^＋型層、ｎ⁻型コレクタ層およびｐ^＋型層にてｐｎダイオードが構成されている。このｐ^＋型層は電極と接続されており、電極はグランド端子に接続されている。また、このｐ^＋型層はｐ^＋型ベース層よりも低濃度の拡散層とされており、ｐｎダイオードのブレークダウン電圧がｎｐｎトランジスタのブレークダウン電圧よりも高い電圧となるように構成されている。

このように構成されているサージ保護素子を備えた半導体装置では、ｎｐｎトランジスタの方がｐｎダイオードよりもブレークダウン電圧が低い電圧となるように構成されているので、電源端子から正のサージが印加されると、ｎｐｎトランジスタがブレークダウンを起こしてグランド端子にサージ電流を引き抜く。また、負のサージが印加されると、ｐｎダイオードが順方向となりグランド端子にサージ電流を引き抜く。
特開２００３−１５２１６３号公報

しかしながら、上記のような半導体装置では、サージが印加された場合には、不純物濃度が低い、つまり抵抗が高いｎ⁻型コレクタ層を通過してサージ電流が引き抜かれることになるため、サージ電流がｎ⁻型コレクタ層を通過する間に熱に変換され、変換された熱によりサージ保護素子が破壊される可能性があるという問題がある。特に正のサージが印加された場合には、ｎｐｎトランジスタはブレークダウンを起こしてサージ電流を引き抜くため、電流密度が高くなりサージ電流による熱が発生しやすくなる。

この場合、サージ電流がｎ⁻型コレクタ層を通過する距離を短くした、つまり、高濃度ｎ^＋型層とｐ^＋型ベース層との距離を近づけた半導体装置とすることでサージ電流による発熱を抑制することが考えられる。

ところが、高濃度ｎ^＋型層とｐ^＋型ベース層との距離を近づけることで半導体装置を構成すると以下の問題が発生する。具体的には、ｎｐｎトランジスタのブレークダウン電圧は高濃度ｎ^＋型層の最外周面とｐ^＋型ベース層の最外周面との最短距離と、その部分に位置する高濃度ｎ^＋型層およびｐ^＋型ベース層における最外周面の不純物濃度とにより決定される。これに対し、上記半導体装置では、ｎ⁻型コレクタ層の表面からイオン注入を行うことにより高濃度ｎ^＋型層とｐ^＋型ベース層とが形成されており、高濃度ｎ^＋型層およびｐ^＋型ベース層の最外周面のうちｎ⁻型コレクタ層の表面に位置する部分が最短距離となるため、この最短距離とｎ⁻型コレクタ層表面に位置する高濃度ｎ^＋型層およびｐ^＋型ベース層における最外周面の不純物濃度とによりブレークダウン電圧が決定される。

また、高濃度ｎ^＋型層およびｐ^＋型ベース層の最外周面に位置する不純物濃度はドーズ量により決定されるが、ｎ⁻型コレクタ層の表面からイオン注入により高濃度ｎ^＋型層およびｐ^＋型ベース層を形成した場合には、不純物は、ｎ⁻型コレクタ層の表面に沿って、または、ｎ⁻型コレクタ層の裏面方向に拡散することになり、ｎ⁻型コレクタ層の表面より上方向には拡散することができない。このため、高濃度ｎ^＋型層およびｐ^＋型ベース層の最外周面のうちｎ⁻型コレクタ層の表面に位置する部分が不純物濃度が高くなり、ｎ⁻型コレクタ層の裏面方向に向かって不純物濃度が低くなる。したがって、高濃度ｎ^＋型層とｐ^＋型ベース層とを近づけることで半導体装置を構成した場合には、サージ電流による発熱を抑制することはできるがブレークダウン電圧が高くなってしまい、サージ電流が引き抜かれにくくなるためサージ耐圧が低下してしまう。

本発明は上記点に鑑みて、正のサージが印加された場合に、従来の半導体装置よりもブレークダウン電圧を高くすることなくサージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる半導体装置を提供することを第１の目的とする。さらに、正のサージが印加された場合のサージ電流による発熱を抑制するだけでなく、負のサージが印加された場合のサージ電流による発熱も抑制し、サージ保護素子が破壊されることを防止することができる半導体装置を提供することを第２の目的とする。

上記目的を達成するため、請求項１に記載の発明では、コレクタ層（７）に表面から第１のトレンチ（８）を形成し、第１のトレンチ（８）のうち、側壁に絶縁膜（１０）を配置すると共に、内部に第１の導体層（１１）を埋め込み、高濃度層（９）は、第１のトレンチ（８）の底面および側壁のうち底面側の端部を覆い、第１のトレンチ（８）の底面からコレクタ層（７）の裏面方向と第１のトレンチ（８）の底面と平行な方向、および第１のトレンチ（８）の底面の端部からコレクタ層（７）の表面方向に第１導電型の不純物が拡散されることにより形成されており、第１のトレンチ（８）をベース層（１２）およびエミッタ層（１３）を貫通して形成することを特徴とする。

このような半導体装置によれば、高濃度層（９）は第１のトレンチ（８）の底面および第１のトレンチ（８）の底面の端部から不純物が拡散されることにより形成されているため、不純物は拡散が始まる部分よりもコレクタ層（７）の表面側に拡散することができる。つまり、従来の半導体装置よりも不純物が拡散できる領域が広くなり、ドーズ量が従来の高濃度ｎ^＋型層と同じ場合でも、高濃度層（９）における最外周面の不純物濃度は、従来の高濃度ｎ^＋型層の最外周面のうちコレクタ層（７）の表面に位置する部分の不純物濃度よりも低くなる。このため、高濃度層（９）とベース層（１２）との距離を近づけることで、従来のブレークダウン電圧と同様のブレークダウン電圧が得られると共に、サージ電流がコレクタ層（７）を流れる距離を短くすることができ、サージ電流による発熱を抑制することができると共にサージ保護素子が破壊されることを防止することができる。

また、上記請求項１に記載の発明は正のサージが印加された場合にサージ電流による発熱を抑制することができる半導体装置であるが、負のサージが印加された場合にサージ電流による発熱を抑制することができる半導体装置として、例えば、請求項２に記載の発明では、コレクタ層（７）に表面から第２のトレンチ（１４）を形成し、第２のトレンチ（１４）のうち、側壁に絶縁膜（１６）を配置すると共に、内部に第２の導体層（１７）を埋め込み、第２導電型層（１５）は、第２のトレンチ（１４）の底面および側壁のうち底面側の端部を覆い、第２のトレンチ（１４）の底面からコレクタ層（７）の裏面方向と第２のトレンチ（１４）の底面と平行な方向、および第２のトレンチ（１４）の底面の端部からコレクタ層（７）の表面方向に第２導電型の不純物が拡散されることにより形成されており、第１のトレンチ（８）をベース層（１２）およびエミッタ層（１３）を貫通して形成することを特徴とする。

このような半導体装置によれば、高濃度層（９）は第１のトレンチ（８）の底面および側壁のうち底面側の端部を覆うように形成され、ベース層（１２）は第２のトレンチ（１４）の底面および側壁のうち底面側の端部を覆うように形成されているので、高濃度層（９）および第２導電型層（１５）を近づけて配置することができ、負のサージが印加された場合でもサージ電流による発熱を抑制することができると共に、サージ保護素子が破壊されることを防止することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（第１実施形態）
本発明の第１実施形態について説明する。図１は本実施形態の半導体装置の断面構成を示す図であり、この図に基づいて説明する。

図１に示されるように、本実施形態の半導体装置は、支持基板１と、支持基板１の表面に配置されたＳｉＯ_２等の埋込絶縁膜２と、埋込絶縁膜２の表面に配置されたＳＯＩ層３とを有したＳＯＩ基板を用いて構成されている。ＳＯＩ層３はトレンチ４にて素子分離されており、トレンチ４のうち、側壁にはＳｉＯ_２等の絶縁膜５が配置され、内部にはポリシリコン６が配置されている。そして、このトレンチ４に囲まれたＳＯＩ層３にサージ保護素子となるｎｐｎトランジスタおよびｐｎダイオードが形成されている。具体的には、ｎｐｎトランジスタおよびｐｎダイオードは次のように構成されている。

ＳＯＩ層３にてｎ⁻型コレクタ層７が構成されており、ｎ⁻型コレクタ層７の表面から第１のトレンチ８が形成されている。そして、ｎ⁻型コレクタ層７には、第１のトレンチ８の底面および側壁のうち底面側の端部を覆い、第１のトレンチ８の底面からｎ⁻型コレクタ層７の裏面方向と第１のトレンチ８の底面と平行な方向、および第１のトレンチ８の底面の端部からｎ⁻型コレクタ層７の表面方向に不純物が拡散されることにより形成された高濃度ｎ^＋型層９が形成されている。この高濃度ｎ^＋型層９はｎ⁻型コレクタ層７よりも不純物濃度が高くなるように構成されている。また、第１のトレンチ８のうち、側壁の全面にＳｉＯ_２等で構成された絶縁膜１０が配置され、内部にポリシリコンで構成された埋込ｎ^＋型層１１が埋め込まれている。また、埋込ｎ^＋型層１１は図示しない電極に接続されており、この電極は図示しない電源端子に接続されている。

また、ｎ⁻型コレクタ層７の表層部には高濃度ｎ^＋型層９から所定の距離をおいてｐ^＋型ベース層１２が形成されており、ｐ^＋型ベース層１２の内部にはｎ^＋型エミッタ層１３が形成されている。そして、これら埋込ｎ^＋型層１１、高濃度ｎ^＋型層９、ｎ⁻型コレクタ層７、ｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３によりｎｐｎトランジスタが構成されている。また、ｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３はそれぞれ図示しない電極と接続されており、ｐ^＋型ベース層１２に接続されている電極は１０ｋΩ程度の抵抗を介して図示しないグランド端子に接続され、ｎ^＋型エミッタ層１３に接続されている電極は図示しないグランド端子に接続されている。

また、高濃度ｎ^＋型層９に対してｐ^＋型ベース層１２が形成されている方向とは反対の方向に位置する部分において、ｎ⁻型コレクタ層７の表面から第２のトレンチ１４が形成されている。そして、ｎ⁻型コレクタ層７には、第２のトレンチ１４の底面および側壁のうち底面側の端部を覆い、第２のトレンチ１４の底面からｎ⁻型コレクタ層７の裏面方向と第２のトレンチ１４の底面と平行な方向、および第２のトレンチ１４の底面の端部からｎ⁻型コレクタ層７の表面方向に不純物が拡散されることにより形成されたｐ^＋型層１５が形成されている。また、第２のトレンチ１４のうち、側壁の全面にＳｉＯ_２等で構成された絶縁膜１６が配置され、内部にポリシリコンで構成された埋込ｐ^＋型層１７が埋め込まれている。そして、これら埋込ｎ^＋型層１１、高濃度ｎ^＋型層９、ｎ⁻型コレクタ層７、ｐ^＋型層１５および埋込ｐ^＋型層１７によりｐｎダイオードが構成されている。また、埋込ｐ^＋型層１７には図示しない電極が接続されており、この電極は図示しないグランド端子に接続されている。また、ｐ^＋型層１５がｐ^＋型ベース層１２よりも低濃度の拡散層とされることにより、ｐｎダイオードのブレークダウン電圧がｎｐｎトランジスタよりも低くされている。

このような半導体装置は、まず、ｎ⁻型コレクタ層７の表層部にイオン注入を行うと共に熱拡散を行うことにより、ｐ^＋型ベース層１２を形成すると共に、ｐ^＋型ベース層１２の内部にｎ^＋型エミッタ層１３を形成する。そして、ｎ⁻型コレクタ層７に、表面から第１のトレンチ８を形成すると共に、第１のトレンチ８に対してｐ^＋型ベース層１２が形成されている方向と反対の方向に位置する部分の表面から第２のトレンチ１４を形成する。そして、第１のトレンチ８および第２のトレンチ１４の側壁の全面に絶縁膜１０、１６を配置する。例えば、熱酸化を行うことで第１のトレンチ８および第２のトレンチ１４の内部に絶縁膜１０、１６を形成する。そして、第１のトレンチ８および第２のトレンチ１４の側壁に絶縁膜１０、１６が残るように異方性エッチングを行う。その後、ｎ⁻型コレクタ層７の表面に第１のトレンチ８と対応する部分に開口部を有するマスクを配置し、第１のトレンチ８の底面にイオン注入を行う。続いて、このマスクを除去し、ｎ⁻型コレクタ層７の表面に第２のトレンチ１４と対応する部分に開口部を有するマスクを配置して第２のトレンチ１４の底面にイオン注入を行う。その後、注入された不純物を熱拡散させることにより、高濃度ｎ^＋型層９およびｐ^＋型層１５を形成する。

具体的には、高濃度ｎ^＋型層９は、第１のトレンチ８の底面および側壁のうち底面側の端部を覆い、第１のトレンチ８の底面からｎ⁻型コレクタ層７の裏面方向と第１のトレンチ８の底面と平行な方向、および第１のトレンチ８の底面の端部からｎ⁻型コレクタ層７の表面方向に不純物が拡散されることにより形成される。

本実施形態では、このように第１のトレンチ８を形成し、第１のトレンチ８の底面にイオン注入を行うと共に熱拡散により高濃度ｎ^＋型層９を形成しているため、従来の高濃度ｎ^＋型層より不純物が拡散できる領域を広くすることができる。このため、ドーズ量が従来の高濃度ｎ^＋型層と同じ場合でも、本実施形態の高濃度ｎ^＋型層９における最外周面の不純物濃度を、従来の高濃度ｎ^＋型層の最外周面のうちｎ⁻型コレクタ層の表面に位置する部分の不純物濃度よりも低くすることができる。

また、ｐ^＋型層１５は、第２のトレンチ１４の底面および側壁のうち底面側の端部を覆い、第２のトレンチ１４の底面からｎ⁻型コレクタ層７の裏面方向と第２のトレンチ１４の底面と平行な方向、および第２のトレンチ１４の底面の端部からｎ⁻型コレクタ層７の表面方向に不純物が拡散されることにより形成される。

その後、第１のトレンチ８および第２のトレンチ１４の内部が埋め込まれるようにポリシリコンを成膜し、ｎ⁻型コレクタ層７の表面に堆積したポリシリコンを除去すると共に、第１のトレンチ８および第２のトレンチ１４の内部にポリシリコンが残るようにエッチバックをする。そして、第１のトレンチ８の内部に配置されたポリシリコンにｎ型不純物をドープすることにより埋込ｎ^＋型層１１を形成すると共に、第２のトレンチ１４の内部に配置されたポリシリコンにｐ型不純物をドープすることにより埋込ｐ^＋型層１７を形成することで本実施形態の半導体装置が製造される。

上記のように製造された半導体装置では、ｎｐｎトランジスタのブレークダウン電圧は高濃度ｎ^＋型層９の最外周面とｐ^＋型ベース層１２の最外周面との最短距離と、その部分に位置する高濃度ｎ^＋型層９およびｐ^＋型ベース層１２における最外周面の不純物濃度とにより決定される。このため、本実施形態では、高濃度ｎ^＋型層９の最外周面とｐ^＋型ベース層１２の最外周面との最短距離を、従来の半導体装置における高濃度ｎ^＋型層の最外周面とｐ^＋型ベース層の最外周面との最短距離と等しくした場合には、ブレークダウン電圧が従来の半導体装置よりも低くなる。このため、本実施形態の半導体装置では、従来の半導体装置よりも高濃度ｎ^＋型層９とｐ^＋型ベース層１２との距離を近づけて製造することで従来のブレークダウン電圧と等しくすることができる。

このように構成された半導体装置の基本的な作動について説明する。

負のサージが電源端子を介して埋込ｎ^＋型層１１に印加されると、埋込ｎ^＋型層１１、高濃度ｎ^＋型層９、ｎ⁻型コレクタ層７、ｐ^＋型層１５および埋込ｐ^＋型層１７により構成されるｐｎダイオード７が順方向となり、埋込^＋型層１７に接続されているグランド端子にサージ電流が引き抜かれる。

また、正のサージが電源端子を介して埋込ｎ^＋型層１１に印加されると、ｎｐｎトランジスタの方がｐｎダイオードよりもブレークダウン電圧が低くされているため、ｎｐｎトランジスタでブレークダウンが起こり、ｎ^＋型エミッタ層１３に接続されているグランド端子にサージ電流が引き抜かれる。

以上説明したように本実施形態の半導体装置によれば、高濃度ｎ^＋型層９の最外周面の不純物濃度を、従来の半導体装置の高濃度ｎ^＋型層のうちｎ⁻型コレクタ層の表面に位置する部分における最外周面の不純物濃度より低くすることができる。このため、従来のブレークダウン電圧より高くすることなく高濃度ｎ^＋型層９とｐ^＋型ベース層１２との距離を近づけることができる。したがって、高濃度ｎ^＋型層９とｐ^＋型ベース層１２との距離を近づけることでサージ電流がｎ⁻型コレクタ層７を流れる距離を短くすることができるため、サージ電流による発熱を抑制することができると共に、サージ保護素子が破壊されることを防止することができる。

さらに、このような半導体装置では、サージ電流をｎ⁻型コレクタ層７の表面に流さないようにすることができ、半導体装置表面に形成される配線等の破壊を防止することもできる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、ｐ^＋型ベース層１２とｎ^＋型エミッタ層１３との間に絶縁膜を配置したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図２は本実施形態の半導体装置の断面構成を示す図である。

図２に示されるように、本実施形態の半導体装置は、ｐ^＋型ベース層１２に第３のトレンチ１８が形成されている。この第３のトレンチ１８には、側壁の全面にＳｉＯ_２等で構成される絶縁膜１９が配置され、内部にｎ^＋型エミッタ層１３が配置されている。そして、ｎ^＋型エミッタ層１３は第３のトレンチ１８の底面でｐ^＋型ベース層１２と接続されている。

このような半導体装置は、まず、ｎ⁻型コレクタ層７にｐ^＋型ベース層１２を形成した後に、ｐ^＋型ベース層１２の内部に第３のトレンチ１８を形成する。そして、第３のトレンチ１８の内部に熱酸化により絶縁膜１９を形成した後に、異方性エッチングを行うことにより第３のトレンチ１８の側壁のみに絶縁膜１９を配置する。その後、第３のトレンチ１８の内部にポリシリコンを成膜し、ｎ⁻型コレクタ層７の表面に堆積したポリシリコンを除去すると共に、第３のトレンチ１８の内部にポリシリコンが残るようにエッチバックを行う。続いて、第３のトレンチ１８の内部に配置されたポリシリコンにｎ型不純物をドープしてｎ^＋型エミッタ層１３を形成することにより本実施形態の半導体装置が製造される。

このような半導体装置によれば、ｎ^＋型エミッタ層１３の形状は第３のトレンチ１８に依存することになり、ｎ⁻型コレクタ層７の表面からイオン注入によりｎ^＋型エミッタ層を形成した場合に構成される湾曲部を無くすことができる。このため、上記第１実施形態と同様の効果を得つつ、ｎ^＋型エミッタ層１３の湾曲部を無くすことができるのでｎ^＋型エミッタ層１３の電界集中を防止することができ、さらにサージ電流による発熱を抑制することができると共に、サージ保護素子が破壊されることを防止することができる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、高濃度ｎ^＋型層９の形成場所を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図３は本実施形態の半導体装置の断面構成を示す図である。

図３に示されるように、本実施形態の半導体装置はｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３を貫通して第１のトレンチ８が形成されている。そして、この第１のトレンチ８のうち、側壁には絶縁膜１０が配置されていると共に、内部には埋込ｎ^＋型層１１が埋め込まれている。また、高濃度ｎ^＋型層９が第１のトレンチ８の底面および側壁のうち底面側の端部を覆ように形成されている。このような半導体装置によれば、上記第１実施形態と同様の効果を得つつ、半導体装置を小型化することができる。なお、本実施形態の半導体装置は上記第１実施形態と同様の工程で製造され、ｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３を貫通するように第１のトレンチ８を形成すればよい。

（他の実施形態）
（１）上記各実施形態では、ｎｐｎトランジスタのブレークダウン電圧に着目してサージ電流による発熱を抑制することができる半導体装置を説明したが、サージ電流による発熱を抑制することができる半導体装置は上記各実施形態の構成に限られるものではない。例えば、図４は他の実施形態にかかる半導体装置の断面構成を示す図であり、図５は図４に示す半導体装置の上面レイアウトを示す図である。なお、図４は、図５中のＡ−Ａ断面図に対応している。以下に、他の実施形態にかかる半導体装置の構成を説明するが上記第１実施形態と同様である部分は説明を省略する。

図４に示されるように、ＳＯＩ層３にてｎ⁻型コレクタ層７が構成されており、ｎ⁻型コレクタ層７中に高濃度ｎ^＋型層９がイオン注入により形成されている。また、ｎ⁻型コレクタ層７の表層部には高濃度ｎ^＋型層９から所定の距離をおいてｐ^＋型ベース層１２が形成されており、ｐ^＋型ベース層１２の内部にはｎ^＋型エミッタ層１３が形成されている。さらに、ｎ⁻型コレクタ層７には、高濃度ｎ^＋型層９に対してｐ^＋型ベース層１２が形成される方向とは反対の方向にｐ^＋型層１５がイオン注入により形成されている。

そして、これらｐ^＋型ベース層１２、ｎ^＋型エミッタ層１３およびｐ^＋型層１５は高濃度ｎ^＋型層９を囲むように配置されている。具体的には、図５に示されるように、高濃度ｎ^＋型層９の外周のうち、約３／４の部分をｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３が囲むように配置されており、残りの約１／４の部分をｐ^＋型層１５が囲むように配置されている。つまり、高濃度ｎ^＋型層９は面取りがされた略正方形状とされており、ｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３は高濃度ｎ^＋型層９の３辺と対向するように配置されており、ｐ^＋型ベース層１２は高濃度ｎ^＋型層９の1辺と対向するように配置されている。

このような半導体装置によれば、高濃度ｎ^＋型層９に正のサージが印加された場合、従来の半導体装置と比較して、高濃度ｎ^＋型層９からｎ^＋型エミッタ層１３へとサージ電流を引き抜く経路が多い構成とされており、サージ電流の密度を減少させることができる。したがって、従来の半導体装置よりも、サージ電流による発熱を抑制することができると共に、サージ保護素子が破壊されることを防止することができる。

この場合、例えば、高濃度ｎ^＋型層９の外周の約１／２の部分にｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３を配置し、残りの約１／２の部分にｐ^＋型層１５を配置して高濃度ｎ^＋型層９を囲む構成としても、従来の半導体装置より正のサージが印加された場合にサージ電流による発熱を抑制することができると共に、サージ保護素子の破壊を防止することができる。また、このような半導体装置によれば、負のサージが印加された場合においても、従来の半導体装置よりもサージ電流を引き抜く経路が多い構成とされているため、サージ電流の密度を減少させることができ、サージ電流による発熱を抑制することができると共に、サージ保護素子の破壊を防止することができる。

また、ｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３の外側を一周するように高濃度ｎ^＋型層９を形成し、高濃度ｎ^＋型層９の外側を一周するようにｐ^＋型層１５を形成してもよい。図６は、ｐ^＋型ベース層１２およびｎ^＋型エミッタ層１３の外側に高濃度ｎ^＋型層９を配置し、高濃度ｎ^＋型層９の外側にｐ^＋型層１５を配置した半導体装置の上面レイアウトを示す図である。

このような半導体装置によれば、従来の半導体装置よりも、正のサージが印加された場合には高濃度ｎ^＋型層９からｎ^＋型エミッタ層１３へサージ電流を引き抜くが多い構成とすることができると共に、負のサージが印加された場合には高濃度ｎ^＋型層９からｐ^＋型層１５へサージ電流を引き抜く経路が多い構成とすることができる。このため、サージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる。

さらに、高濃度ｎ^＋型層９、ｐ^＋型ベース層１２、ｎ^＋型エミッタ層１３およびｐ^＋型層１５をストライプ状に形成してもよい。図７は高濃度ｎ^＋型層９、ｐ^＋型ベース層１２、ｎ^＋型エミッタ層１３およびｐ^＋型層１５をストライプ状に形成した半導体装置の上面レイアウトを示す図である。このような半導体装置としても、従来の半導体装置よりも、正のサージが印加された場合には高濃度ｎ^＋型層９からｎ^＋型エミッタ層１３へサージ電流を引き抜く経路が多い構成とすることができると共に、負のサージが印加された場合には高濃度ｎ^＋型層９からｐ^＋型層１５へサージ電流を引き抜く経路が多い構成とすることができる。このため、サージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる。

（２）上記各実施形態では、埋込ｎ^＋型層１１はポリシリコンを埋め込むことで構成されているが、例えば、金属等を配置することにより構成することもできる。また、埋込ｐ^＋型層１７も金属等を配置することにより構成することもできる。

上記第１実施形態および上記第２実施形態では、第１のトレンチ８の側壁の全面に絶縁膜１０が配置されている構成を説明したが、第１のトレンチ８の側壁のうち高濃度ｎ^＋型層９が形成されている部分と対応する部分には絶縁膜１０が配置されていない構成としてもよい。

さらに、上記第１〜第３実施形態では、ｐ^＋型層１５を第２のトレンチ１４の底面にイオン注入をすることにより形成しているが、ｐ^＋型層１５をｎ⁻型コレクタ層７の表面からイオン注入をすることにより形成しても、正のサージに対しては上記第１〜第３実施形態と同様の効果を得ることができる。

また、上記第１〜３実施形態において、高濃度ｎ^＋型層９をｐ^＋型層１５近傍に配置した半導体装置としてもよい。この場合は、負のサージが印加されたときにサージ電流がｎ⁻型コレクタ層７を通過する距離を短くすることができ、負のサージに対してもサージ電流による発熱を抑制することができると共に、サージ保護素子が破壊されることを防止することができる。

本発明の第１実施形態における半導体装置の断面構成を示す図である。 本発明の第２実施形態における半導体装置の断面構成を示す図である。 本発明の第３実施形態における半導体装置の断面構成を示す図である。 本発明の他の実施形態における半導体装置の断面構成を示す図である。 図４に示す半導体装置の上面レイアウトを示す図である。 本発明の他の実施形態における半導体装置の上面レイアウトを示す図である。 本発明の他の実施形態における半導体装置の上面レイアウトを示す図である。

符号の説明

１ 支持基板
２ 埋込絶縁膜
３ ＳＯＩ層
７ ｎ⁻型コレクタ層
８ 第１のトレンチ
９ 高濃度ｎ^＋型層
１０ 絶縁膜
１１ 埋込ｎ^＋型層
１２ ｐ^＋型ベース層
１３ ｎ^＋型エミッタ層
１４ 第２のトレンチ
１５ ｐ^＋型層
１６ 絶縁膜
１７ 埋込ｐ^＋型層

Claims (2)

1. 半導体層（３）で構成される第１導電型のコレクタ層（７）と、
   前記コレクタ層（７）に形成されている前記コレクタ層（７）よりも不純物濃度が高い第１導電型の高濃度層（９）と、
   前記コレクタ層（７）の表層部に形成されている第２導電型のベース層（１２）と、
   前記ベース（１１）層の内部に形成されている第１導電型のエミッタ層（１３）と、
   前記コレクタ層（７）に形成され、前記高濃度層（９）に対して前記ベース層（１２）および前記エミッタ層（１３）が形成されている方向と反対の方向に形成されており、前記ベース層（１２）よりも不純物濃度が低く、ダイオードとして機能する第２導電型層（１５）と、を有する半導体装置であって、
   前記コレクタ層（７）には表面から第１のトレンチ（８）が形成されており、前記第１のトレンチ（８）のうち、側壁に絶縁膜（１０）が配置されていると共に、内部に第１の導体層（１１）が埋め込まれており、前記高濃度層（９）は、前記第１のトレンチ（８）の底面および側壁のうち底面側の端部を覆い、前記第１のトレンチ（８）の底面から前記コレクタ層（７）の裏面方向と前記第１のトレンチ（８）の底面と平行な方向、および前記第１のトレンチ（８）の底面の端部から前記コレクタ層（７）の表面方向に第１導電型の不純物が拡散されることにより形成されており、
   前記第１のトレンチ（８）は前記ベース層（１２）および前記エミッタ層（１３）を貫通して形成されていることを特徴とする半導体装置。
2. 半導体層（３）で構成される第１導電型のコレクタ層（７）と、
   前記コレクタ層（７）に形成されている前記コレクタ層（７）よりも不純物濃度が高い第１導電型の高濃度層（９）と、
   前記コレクタ層（７）の表層部に形成されている第２導電型のベース層（１２）と、
   前記ベース（１１）層の内部に形成されている第１導電型のエミッタ層（１３）と、
   前記コレクタ層（７）に形成され、前記高濃度層（９）に対して前記ベース層（１２）および前記エミッタ層（１３）が形成されている方向と反対の方向に形成されており、前記ベース層（１２）よりも不純物濃度が低く、ダイオードとして機能する第２導電型層（１５）と、を有する半導体装置であって、
   前記コレクタ層（７）には表面から第１のトレンチ（８）が形成されており、前記第１のトレンチ（８）のうち、側壁に絶縁膜（１０）が配置されていると共に、内部に第１の導体層（１１）が埋め込まれており、前記高濃度層（９）は、前記第１のトレンチ（８）の底面および側壁のうち底面側の端部を覆い、前記第１のトレンチ（８）の底面から前記コレクタ層（７）の裏面方向と前記第１のトレンチ（８）の底面と平行な方向、および前記第１のトレンチ（８）の底面の端部から前記コレクタ層（７）の表面方向に第１導電型の不純物が拡散されることにより形成されており、
   前記コレクタ層（７）には表面から第２のトレンチ（１４）が形成されており、前記第２のトレンチ（１４）のうち、側壁に絶縁膜（１６）が配置されていると共に、内部に第２の導体層（１７）が埋め込まれており、前記第２導電型層（１５）は、前記第２のトレンチ（１４）の底面および側壁のうち底面側の端部を覆い、前記第２のトレンチ（１４）の底面から前記コレクタ層（７）の裏面方向と前記第２のトレンチ（１４）の底面と平行な方向、および前記第２のトレンチ（１４）の底面の端部から前記コレクタ層（７）の表面方向に第２導電型の不純物が拡散されることにより形成されており、
   前記第１のトレンチ（８）は前記ベース層（１２）および前記エミッタ層（１３）を貫通して形成されていることを特徴とする半導体装置。

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