JP5362575B2 - メモリアレイの動的ワードラインドライバ及びデコーダ - Google Patents

Description

本開示は、一般にメモリアレイに関し、より具体的には、メモリアレイのダイナミックワードラインドライバ及びデコーダに関する。

一般的に、従前の動的／静的回路構造を有するメモリシステムは、重い負荷をクロックに与える。例えば、複数のワードラインドライバを有するメモリ構造においては、単一クロックが複数のドライバ及び複数のアドレスデコーダを駆動することができ、大きな電気的負荷をクロックに与える。

さらに、各ワードラインドライバは、それ自身のデコードされたアドレス入力を有し、大きな負荷をデコーダに与え、回路基板の大きなエリアを利用し、複雑さ及び電力消費を増大する。さらに、クロック信号が複数のワードラインドライバに供給されると、ワードラインドライバ出力間の容量性雑音がさらなる設計の複雑性をもたらす。その結果、改良されたワードラインドライバが必要とされている。

特定の図示した実施の形態では、第１のロジック及び第２のロジックを有する回路装置が開示される。第１のロジックはクロック信号を受信し、メモリアレイのメモリアドレスの第１の部分は、メモリアドレスの第１の部分をデコードし、選択的にクロック信号をメモリアレイに関連付けられたワードラインドライバの選択されたグループに供給する。第２のロジックはメモリアドレスの第２の部分をデコードし、メモリアドレスの第２の部分にしたがって、ワードラインドライバの選択されたグループの特定のワードラインドライバを選択的にアクティブにする。

他の特定の実施の形態では、メモリアレイの特定のワードラインを選択する方法について開示されている。この方法は、メモリアレイのメモリアドレスの第１の部分に基づいて、クロック信号を複数のワードラインドライバのうちのワードラインドライバの選択されたグループに選択的に供給する。各ワードラインドライバは、メモリアレイのワードラインに関連付けられている。この方法は、さらに、メモリアドレスの第２の部分にしたがって、ワードラインドライバの選択されたグループの特定のワードラインドライバをアクティブにすることを含む。

他の特定の実施の形態では、集積回路は基板及び複数の回路装置を有する。回路装置は、基板上にアレンジされ、容量性結合雑音を低減する。複数の回路装置は、トランジスタの第１のペア及び第１のワードライン出力を含む第１のワードラインドラバ、トランジスタの第２のペア及び第２のワードライン出力を含む第２のワードラインドライバを有する。第１及び第２のワードラインドライバは、単一行における基板上に配置される。第１のワイヤートレースは、トランジスタの第１のペアを第１のワードライン出力に結合する。第２のワイヤートレースは、トランジスタの第２のペアを第２のワードライン出力に結合する。第１のワイヤートレース及び第２のワイヤートレースは、実質的に並行である。この実施の形態の平均は、レイアウトが増大した容量性雑音結合耐性を提供することである。

回路装置の特定の図示した実施の形態のある特定の利点は、特定のワードラインへのクロックからのタイミング遅れが低減されることである。回路装置の特定の図示した実施の形態の他の特定のさらなる利点は、クロックドライバの容量負荷も低減することが可能であることである。特定の図示した実施の形態の他の特定の利点は、クロック信号に選択的に印加するための複数の条件付クロックの使用が電力消費を低減することが可能であることである。特定の実施の形態では、クロック電力消費は、単一クロックシステムによって消費される電力の１／４に低減することが可能である（例えば、クロックジェネレータの消費電力の７５％に低減可能である。）。この電力消費の低減は、電力の他のプロセスにおける使用及び／又はバッテリのような電源の動作寿命を延ばす更なる効果を提供する。

特定の図示した実施の形態の他の特定のさらなる利点は、複数のワードラインデコーダ間で共通のアドレス信号を共有することによって実現され、電力消費を低減し、レイアウトエリアを節約する。特定の実施の形態では、４つのワードラインドライバが共通のアドレス信号を共有し、スピードを低減することなしにデコーダのトランジスタゲート負荷を低減する。

本開示の他の観点、利点及び特徴は、図面の簡単な説明、詳細な説明及び請求の範囲を含む出願全体を参照した後に明らかになる。

ここにおいて述べられる実施の形態の観点及び付随する利点は、付属する図面を参照して、下記の詳細な説明を参照することによって、より容易に明らかになる。

メモリアレイに関連付けられたワードラインドライバの複数のグループを含むワードラインドライバシステムの特定の図示した実施の形態のブロック図である。 図１のメモリアレイのようなメモリアレイの部分の特定の図示した実施の形態の回路図である。 図１におけるワードラインドライバの複数のグループの選択されたワードラインドライバのグループのようなワードラインドライバのグループの特定の図示した実施の形態の回路図である。 図３のワードラインドライバのグループのようなワードラインドライバのグループを含む回路基板上のレイアウトの特定の図示した実施の形態のブロック図である。 図４のワードラインドライバのグループのようなワードラインドライバのグループのワードラインを選択的にアクティブにする方法の特定の図示した実施の形態のフロー図である。

図１は、メモリアレイ１０２に関連付けられたワードラインドライバ１０４、１０６のグループのようなワードラインドライバのセットを含むワードラインドライバシステム１００の特定の図示した実施の形態のブロック図である。システム１００は、ワードラインドライバの複数の追加のセット（図示せず）を含むことができる。ワードラインドライバの各セットは、６４個の対応するワードラインドライバを使用する６４個のワードライン（０から６３まで番号が付された）まで制御することができる。６４個のワードラインのセット及び対応するワードラインドライバは、ワードラインドライバ１０４、１０６のグループのように、ワードラインドライバのグループに分割される。特定の実施の形態では、ワードラインドライバ１０４のグループは、０から３までのワードライン１３２（ＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞，ＷＬ＜３＞）のようなワードラインを駆動することができ、ワードラインドライバ１０６のグループは、６０から６３までのワードライン１３４（ＷＬ＜６０＞，ＷＬ＜６１＞，ＷＬ＜６２＞，ＷＬ＜６３＞）のようなワードラインを制御することができる。この例では、ワードライン１０４、１０６の各グループは４つのワードラインを制御し、ワードラインドライバのセットは、１６個のグループを有する。明確にするために、ワードラインドライバ１０４、１０６の２つの図示したグループのみが示され、メモリアレイ１０２のワードラインに関連付けられた他のグループ（４から５９までのワードラインを制御するワードラインドライバのような）は省略されている。

システム１００は、さらに４から１６のビットメモリアドレスデコーダ１０８、条件付クロック生成器１１０、２から４ビットのメモリアドレスデコーダ１１２、アドレス入力１１４、１１６及びクロック入力１１８を有する。システム１００は、さらに、パリティ復号化アドレス線１２０、１２２、条件付クロック出力１２４、１２６、１２８、１３０、ワードラインドライバ出力１３２、１３４を有する。条件付クロック出力１２４、１２６、１２８、１３０は、さらにワードラインドライバ１０４、１０６のグループに入力される。

特定の実施の形態では、メモリアレイ１０２における６４ワードラインのうちの１つを特定する６ビットメモリアドレスが受信される。２から４ビットのメモリアドレスデコーダ１１２は、アドレス入力１１６を介した６ビットメモリアドレスの第１の部分（０及び１のビットのような）を復号化し、及び４から１６のビットメモリアドレスデコーダ１０８はアドレス入力１１４を介した６ビットメモリアドレス（２から５までのビットのような）の剰余(remainder)(すなわち、第２の部分）を復号化する。２から４のビットデコーダ１１２は、メモリアドレスの第１の部分を復号化し、復号化された部分を条件付クロック生成器１１０に供給する。条件付クロック生成器１１０は、クロック入力１１８を介してクロック信号を受信し、クロック信号をクロック出力１２４、１２６、１２８、１３０のうちの選択された１つに選択的に供給する。一般的に、各クロック出力１２４、１２６、１２８、１３０はワードラインドライバの特定のグループのワードラインドライバ１０４、１０６の各グループに結合されている。特定の実施の形態では、条件付クロック生成器１１０は単一のクロックからクロック出力１２４、１２６、１２８、１３０を引き出す。

４から１６までのビットメモリアドレスデコーダ１０８は、６ビットメモリアドレスの剰余（例えば、２から５までのビット）を復号化し、部分アドレス入力を復号化されたメモリアドレスに関連するワードラインへ印加する。例えば、部分的に復号化されたアドレスの復号化された４つのビットは部分的に復号化されたアドレスライン(0)１２０へ印加され、ワードラインドライバ１０４のグループをイネーブルし、４つのワードライン（ＷＬ＜０：３＞）１３２のうちの１つをイネーブルし、メモリアレイ１０２に格納されたデータにアクセスする。

一般的に、ワードラインドライバ１０４のグループのようなワードラインドライバの各グループは、ワードラインドライバ１０４のグループの部分的に復号化されたアドレスライン（０）１２０のような共通の部分的に復号化されたアドレス入力を共有し、レイアウトエリアの使用及びレイアウトの複雑性を低減する。さらに、共通のアドレスは、タイミング遅れを導くことなく入力ゲート容量負荷を低減する。一般的に、クロック出力１２４、１２６、１２８、１３０は装置が、動的評価状態（例えば、クロック信号が印加されている場合のアクティブ評価）にあるか、或いは静的プレチャージ状態(例えば、高電圧信号のような固定電圧レベルが印加）にあるかを決定する。４つのクロック信号１２４、１２６、１２８、１３０のうちの１つのみが一度にアクティブになるので、ワードラインドライバ１０４のグループの４つのワードラインドライバのうちの１つのみが動的評価状態（例えば、クロック信号が存在する）になり、一方、他の３つは静的プレチャージ状態のままである（ロジック高状態のように）。４から１６までのメモリアドレスデコーダ１０８がメモリアドレスの部分（例えば、２から５までのビット）を復号化し、０から３まで（図１におけるＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞，ＷＬ＜３＞）のワードラインのセットを決定した場合、４から１６のビットメモリアドレスデコーダ１０８は信号をアドレスライン１２０に印加する。クロック１２４のようなクロック出力の動的評価状態はメモリアレイ１０２のワードライン０（ＷＬ＜０＞）のようなワードラインドライバ１０４のグループの特定のワードラインをアクティブにする。一般的に、クロック生成器１１０を有する２から４のデコーダ１１２の復号化された出力及び４から１６までのビットメモリアドレスデコーダ１０８の復号化された出力は論理的なＡＮＤオペレーションを介して、例えば、ワードラインドライバ１０４のグループのワードラインドライバを選択的にアクティブにするのに利用される。

図２は、図１のメモリアレイ１０２の部分のようなメモリアレイの部分２００の特定の図示した実施の形態の回路図である。メモリアレイ１０２の部分２００は、ワードライン２０２、２０４、２０６、２０８及びビットライン２１０、２１２を含む。メモリアレイ１０２の部分２００は、さらにワードライン２０２に関連付けられたトランジスタ２１４、２１６及びクロス結合インバータ２１８、２２０を有する。さらに、メモリアレイ１０２の部分２００は、さらにワードライン２０４に関連付けられたトランジスタ２２２、２２４及びクロス結合インバータ２２６、２２８を有する。メモリアレイ１０２の部分２００は、さらに、ワードライン２０６に関連付けられたトランジスタ２３０、２３２及びクロス結合インバータ２３４、２３６を有する。メモリアレイ１０２の部分２００は、さらに、ワードライン２０８に関連付けられたトランジスタ２３８、２４０及びクロス結合インバータ２４２、２４４を有する。特定の実施の形態では、ワードライン２０２、２０４、２０６、２０８は、図１のグループワードラインドライバ１０４のワードライン１３２に対応する。

動作では、ワードライン２０２のような特定のワードラインがチャージされる場合に、他のワードライン２０４、２０６、２０８が低ロジックレベルで維持される。チャージされたワードライン２０２はトランジスタ２１４、２１６をアクティブにし、異なる電圧をビットライン２１０、２１２に印加する。異なる電圧は、クロス結合インバータ２４２、２４４によって格納されたビットに関連し、ビット値を格納するデータラッチとして動作する。センス増幅器或いは差分増幅器（図示しない）はビットライン２１０、２１２に結合され、異なる電圧を検出し、ワードライン２０２に関連付けられた格納されたビットの値に関連する値を出力する。

図３は、図１におけるワードラインドライバ１０４のグループのようなワードラインドライバのグループの特定の図示した実施の形態の回路図である。ワードラインドライバ１０４のグループは、アドレス入力１２０、クロック出力１２４、１２６、１２８、１３０、インバータ３０２、共有アドレスライン３０４、ワードラインドライバ３０６、３０８、３１０、３１２を有する。

ワードドライバ３０６は、第１のトランジスタ（Ｍｐ０）３１４、第２のトランジスタ（Ｍｎ０）３１６及び出力ドライバ３１８を有し、第１及び第２のトランジスタ３１４、３１６にデータライン(ｄｄｈ０)３２４を介して結合されるトランジスタ３２０及びインバータ（ＸＷＬ０）３２２を有する。トランジスタ３２０は、装置リークからのデータを保持する。インバータ３２２は、さらにワードライン（ＷＬ＜０＞）２０２に結合されている。第１のトランジスタ３１４は、電源端子に結合する第１の端子３２６、クロック１３０に結合する制御端子３２８及びデータライン（ｄｄｈ０)３２４に結合する第２の端子を有する。第２のトランジスタ３１６は、データライン（ｄｄｈ０)３２４に結合する第１の端子と、クロック１３０に結合する制御端子３３０及び共有アドレスライン３０４に結合する第２の端子３３２を有する。

ワードドライバ３０８は、第１のトランジスタ（Ｍｐ１）３３４、第２のトランジスタ（Ｍｎ１）３３６及び出力ドライバ３３８を有し、装置リークからのデータを保持するトランジスタ３４０を有し、第１及び第２のトランジスタ３３４、３３６にデータライン(ｄｄｈ１)３４４を介して結合されるインバータ（ＸＷＬ１）３４２を有する。インバータ３４２は、さらにワードライン（ＷＬ＜１＞）２０４に結合されている。第１のトランジスタ３３４は、電源端子に結合する第１の端子３４６、クロック１２８に結合する制御端子３４８及びデータライン（ｄｄｈ１)３４４に結合する第２の端子を有する。第２のトランジスタ３３６は、データライン（ｄｄｈ１)３４４に結合する第１の端子と、クロック１２８に結合する制御端子３５０及び共有アドレスライン３０４に結合する第２の端子３５２を有する。

ワードドライバ３１０は、第１のトランジスタ（Ｍｐ２）３５４、第２のトランジスタ（Ｍｎ２）３５６及び出力ドライバ３５８を有し、装置リークからのデータを保持するトランジスタ３６０を有し、第１及び第２のトランジスタ３５４、３５６にデータライン(ｄｄｈ２)３６４を介して結合されるインバータ（ＸＷＬ２）３６２を有する。インバータ３６２は、さらにワードライン（ＷＬ＜２＞）２０６に結合されている。第１のトランジスタ３５４は、電源端子に結合する第１の端子３６６、クロック１２６に結合する制御端子３６８及びデータライン（ｄｄｈ２)３６４に結合する第２の端子を有する。第２のトランジスタ３５６は、データライン３６４に結合する第１の端子と、クロック１２６に結合する制御端子３７０及び共有アドレスライン３０４に結合する第２の端子３７２を有する。

ワードドライバ３１２は、第１のトランジスタ（Ｍｐ３）３７４、第２のトランジスタ（Ｍｎ３）３７６及び出力ドライバ３７８を有し、装置リークからのデータを保持するトランジスタ３８０を有し、第１及び第２のトランジスタ３７４、３７６にデータライン(ｄｄｈ３)３８４を介して結合されるインバータ（ＸＷＬ３）３８２を有する。インバータ３８２は、さらにワードライン（ＷＬ＜３＞）２０８に結合されている。第１のトランジスタ３７４は、電源端子に結合する第１の端子３８６、クロック１２４に結合する制御端子３８８及びデータライン（ｄｄｈ３)３８４に結合する第２の端子を有する。第２のトランジスタ３７６は、データライン３８４に結合する第１の端子と、クロック１２４に結合する制御端子３９０及び共有アドレスライン３０４に結合する第２の端子３９２を有する。

特定の実施の形態では、アドレスがアドレス入力１２０を介して受信され、インバータ３０２によって反転されて、共有アドレス入力３０４に供給される。以前に開示されたように、図１の条件付クロック生成器１１０のような条件付クロック生成器は、クロック信号をクロック出力１３０のような選択されたクロック出力に印加する。クロック出力１３０に印加されるクロック信号は、選択的にワードラインドライバ３０６をアクティブにし、選択されたワードラインを介して、（図１におけるメモリアレイ１０２のような）メモリアレイのデータにアクセスする。クロック信号を選択されたクロック出力１３０にのみ印加することにより、ワードラインドライバの全てを駆動するのに対して、クロックがワードラインドライバのグループの単一ラインのみを駆動するので、電力消費が低減される。特定の実施の形態では、４つのクロック出力１２４、１２６、１２８、１３０のうちの１つのみが所望の時間でアクティブであるので、単一クロックシステムにおいてクロックによって消費される電力を７５％低減することができる。

複数のワードラインドライバ（デコーダ）３０６、３０８、３１０、３１２のうちの共通アドレス３０４を共有することにより、全体のワードラインドライバ回路の電力消費を低減することができる。さらに、ワードラインドライバのレイアウトエリア及び回路設計のレイアウトの複雑性を低減することができる。さらに、共有されたアドレス入力が、回路の性能を落すことなくワードラインドライバ（デコーダ）３０６、３０８、３１０、３１２のトランジスタゲート負荷（例えば、制御端子３２８、３３０、３４８、３５０、３６８、３７０、３８８、３９０）を低減する。

特定の図示した実施の形態では、図１における条件付クロック生成器のような条件付きクロック発生器は、クロック信号をクロック出力１２６のような選択されたクロック出力に印加する。他のクロック１２４、１２８、１３０は、グラウンド電圧レベルに保持される。トランジスタ３１４、３３４、３７４は、ｐ−チャネルトランジスタであり、低ロジック信号によってアクティブにされる。したがって、クロック１２５、１２８、１３０が低ロジックレベルである時、ｐチャネルトランジスタ３１４、３３４、３７４はアクティブで、データライン３２４、３４４、３８４は高ロジックレベルであり、インバータ３２２、３６２、３８２によって、ワードライン２０２、２０４、２０８がロジック低電圧となる。

クロック１２６は、ｐチャネルトランジスタ（Ｍｐ２）３５４を非アクティブにし、ｎ−チャネルトランジスタ（Ｍｎ２）３５６をアクティブにする。アドレス１２０は、インバータ３０２によって反転され、アドレスライン３０４に印加され、ｎチャネルトランジスタ３５６のソースに結合される。反転されたアドレスはデータライン（ｄｄｈ２）３６４に表われ、インバータ（ＸＷＬ２）３６２によって、再度、反転させられ、アドレス１２０をワードライン（ＷＬ＜２＞）２０６に結合する。クロック１２６は、他のワードライン２０２、２０４、２０８を低ロジックレベルに保持するのに対して、所望のワードラインをアクティブにする。したがって、所望のワードライン２０６のみがいずれの時間でもアクティブである。図１における条件付クロック生成器１１０のような条件付クロック生成器は、クロック信号をクロック１２４、１２６、１２８、１３０にのうちの１つのみに印加し、消費電力を７５％まで低減する。

一般的に、他の条件付クロック生成器の具体化が使用される。例えば、特定の実施の形態では、アドレス１２０の３ビット部分が復号化され、条件付クロック生成器によって選択的にクロック信号を８ラインのうちの１つに印加し、略８７．５％まで電力消費を低減する。したがって、特定の配置が電力消費のさらなる低減を可能にする。

図４は、図３のワードラインドライバ３０６、３０８、３１０、３１２のようなワードラインドライバのグループを含む回路基板の回路レイアウト４００の特定の図示した実施の形態のブロック図である。一般的に、ワードラインドライバ３０６、３０８、３１０、３１２の要素は、基板上では長方形状の領域のように示される。トランジスタ及び他の回路コンポーネントは、このような領域内に形成され、図２におけるワードライン２０２、２０８間の高さのようなメモリセルの高さに合致するような大きさで作られる。議論のために、領域は、特定の領域内に形成される図３の特定の回路要素によって識別される。

回路レイアウト４００は、図３におけるワードラインドライバ３０６の第１のトランジスタ（Ｍｐ０）３１４、第２のトランジスタ（Ｍｎ０）３１６及び出力ドライバ（ＸＷＬ０）３１８を含む。回路レイアウト４００は、さらに、図３におけるワードラインドライバ３０８の第１のトランジスタ（Ｍｐ１）３３４、第２のトランジスタ（Ｍｎ１）３３６及び出力ドライバ（ＸＷＬ１）３３８を含む。回路レイアウト４００は、さらに、図３におけるワードラインドライバ３１０の第１のトランジスタ（Ｍｐ２）３５４、第２のトランジスタ（Ｍｎ２）３５６及び出力ドライバ（ＸＷＬ２）３５８を含む。回路レイアウト４００は、さらに、図３におけるワードラインドライバ３１２の第１のトランジスタ（Ｍｐ３）３７４、第２のトランジスタ（Ｍｎ３）３７６及び出力ドライバ（ＸＷＬ３）３７８を含む。

一般的に、第１の行４０２は、トランジスタ（Ｍｎ０）３１６、トランジスタ（Ｍｎ１）３３６、トランジスタ（Ｍｐ０）３１４、トランジスタ（Ｍｐ１）３３４、出力ドライバ（ＸＷＬ０）３１８及び出力ドライバ（ＸＷＬ１）３３８を含む。第２の行４０４は、トランジスタ（Ｍｎ２）３５６、トランジスタ（Ｍｎ３）３７６、トランジスタ（Ｍｐ２）３５４、トランジスタ（Ｍｐ３）３７４、出力ドライバ（ＸＷＬ２）３５８及び出力ドライバ（ＸＷＬ３）３７８を含む。第１の行４０２及び第２の行４０４は実質的に並行である。

さらに、ライン（ｄｄｈ０）３２４、ライン（ｄｄｈ１）３４４、ライン（ｄｄｈ２）３６４、ライン（ｄｄｈ３）３８４は、実質的に他に対して並行である。出力ドライバ（ＸＷＬ０）３１８は第１の領域（Ｎ）４０６及び第２の領域（Ｐ）４０８を有する。出力ドライバ（ＸＷＬ１）３３８は、第１の領域（Ｐ）４１０及び第２の領域（Ｎ）４１２を有する。出力ドライバ（ＸＷＬ２）３５８は、第１の領域（Ｎ）４１４及び第２の領域（Ｐ）４１６を有する。出力ドライバ（ＸＷＬ３）３７８は、第１の領域（Ｐ）４１８及び第２の領域（Ｎ）４２０を有する。一般的に、領域４０８、４１０、４１６、４１８は、図３におけるプルアップトランジスタ３２０、３４０、３６０、３８０のようなトランジスタを形成するために利用される。領域４０６、４１２、４１４、４２０は、領域４０８、４１０、４１６、４１８と協力して図３のインバータ３２２、３４２、３６２、３８２を形成する。

基板上のワードラインドライバ３０６、３０８、３１０、３１２のレイアウト４００に示されるように配置することによって、構造の容量性雑音結合耐性が改善される。特に、同じクロック信号がワードラインドライバのそれぞれに印加された場合に、ワイヤートレース３２４、３４４、３６４、３８４のいずれか、及び対応する回路装置がアクティブとなる。このような例では、１つのトレースに印加される信号がワイヤートレース間の容量性結合によって引き起こされる誘導機能エラー及び電力損失を経験するので、ワイヤートレース間の望まないクロス結合となる。しかしながら、図１における条件付クロック１１０のような条件付クロックが、いつでも１つのワイヤートレース及び１つの対応する構造のセットのみをアクティブにする。トレースへの信号の応用の排他的性質は、４つのワードラインドライバ３０６、３０８、３１０、３１２のうちの１つのみがいつでも動的評価状態にあり、他のワードラインドライバが固定”プレチャージ”状態にあることを保証する。特定の配置がデータライン（ddh0)３１４及びデータライン（ddh1)３３４に隣接するワードライン出力２０２を位置させる。データライン（ddh0)３１４及びその関連するワードライン出力２０２が互いに反転させられる。したがって、データライン（ddh0)３１４に印加される電圧は、ワードライン２０２上で反転される。データライン（ddh1)３３４は通常、データライン（ddh0)３１４に対して容量性結合を有し、その結果、データエラー及び電力ロスとなる一方、データライン（ddh0)３１４及び関連するワードライン２０２の反対の電圧は、例えば、隣接するデータライン（ddh1)３３４上の容量性の影響に抵抗し、データライン（ddh0及びddh1)３１４、３３４巻の容量性雑音結合をキャンセルすることに適用される。この特定の配置は、一般的に、容量性雑音結合を低減する。

例えば、クロック信号が図３におけるクロック出力１３０に選択的に印加された場合、ライン（ddh0)３２４は動的評価状態にある。ライン（ワイヤートレース）（ddh1)３４４、ライン（ddh2)３６４及びライン（ddh3)３８４は固定プレチャージ状態にある。ライン（ddh1)３４４は最もライン（ddh0)３２４に近接していることから、ライン（ddh0)３２４及びワードライン（ＷＬ＜０＞）２０２は、ライン（ddh1)３４４に比較してアグレッサ(aggressors)である。ライン（ddh0)３２４の電圧が低下してきた場合、ワードライン（Ｗｌ＜０＞）２０２が上昇する。ワードライン２０２上の上昇電圧は、ライン（ddh1)３４４とクロス結合され、ライン（ddh1)３４４とライン（ddh0)間の結合をオフセットし、或いはキャンセルすることを助ける。ライン（ddh1、ddh2、ddh3)３４４、３６４、３８４は、トランジスタ（Ｍｐ１、Ｍｐ２、Ｍｐ３）３３４、３５４、３７４によって、それぞれ静的に保持される。ワードライン（ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞）２０４、２０６、２０８は、ライン（ddh1、ddh2、ddh3)３４４、３６４、３８４に比較して静的にそれぞれ反転させられる。したがって、レイアウト４００は、ワードラインドライバ３０６、３０８、３１０、３１２間の容量性雑音結合を低減することによって、回路設計のロバスト性に寄与する。

以下の表１は、容量性雑音耐性を今日かするデータライン（ddh0、ddh1、ddh2、ddh3)３２４、３４４、３６４、３８４間の関係を示す。

図４においては、データライン（ddh0)３２４及びワードライン及びワードライン（ＷＬ＜０＞）２０２は、データライン（ddh1)３４４に隣接し、他のデータライン（ddh2、ddh3)３６４、３８４に隣接しない。したがって、データライン（ddh1)３４４のみが、データライン（ddh0)３２４との容量性結合によって影響される。

表２は、１つ以上のデータラインが動的評価状態にあるデータラインに隣接する場合に、容量性雑音耐性を強調するデータライン（ddh0、ddh1、ddh2、ddh3)３２４、３４４、３６４、３８４間の関係を示す。

一般的に、データライン（ddh1、ddh3)３４４、３８４はワードライン（ＷＬ＜２＞）２０６の出力によって、容量性結合を低減することがアシストされる。表１に示されるように、ワードライン２０２の出力値或いは電圧が関連付けられたデータライン（ddh0)３２４に比較して反転され、隣接するデータライン（ddh1)３４４が低減された容量性雑音結合を持つ。

図５は、図４のワードラインドライバのグループのようなワードラインドライバのグループのワードラインを選択的にアクティブにするための方法の特定の図示した実施の形態のフロー図である。部分的に復号化されたメモリアドレスは、５００で、メモリアレイのワードラインドライバで受信される。クロック信号は、メモリアレイのメモリアドレスの第１の部分に基づいて、ワードラインドライバの選択されたグループに選択的に供給され、複数のワードラインドライバの各ワードラインドライバは、５０２でメモリアレイのワードラインに関連付けられる。ワードラインドライバの選択されたグループの特定のワードラインドライバは、５０４で、メモリアドレスの第２の部分に従ってアクティブにされる。ワードラインドライバの選択されたグループの他のワードラインドライバは、５０６で、非アクティブプレチャージ状態に保持される。

特定の実施の形態においては、メモリアドレスは６つのアドレスビットを有する。例えば、メモリアドレスの第１の部分は２つのビットを有し、メモリアドレスの第２の部分は残りの４つのビットを有する。図１の２から４ビットのデコーダ１１２のような２から４ビットのデコーダは、アドレスの第１の部分を復号化し、復号化された第１の部分を図１における条件付クロック生成器１１０のような条件付クロック生成器に供給する。条件付クロック生成器は、図１におけるクロック入力１１８のようなクロック入力を受信し、選択的にクロック信号を、図１及び図３におけるクロック１２４、１２６、１２８、１３０のうちの１つのような選択されたクロックに印加する。条件付クロック生成器は、ゼロ電圧、低ロジック、或いはグラウンド電圧信号を非選択クロックに印加する。

選択されたクロックは、図３におけるワードラインドライバ３０６、３０８、３１０、３１２のようなワードラインドライバをアクティブにし、（図３におけるアドレスのような）アドレス入力を（図２及び図３におけるワードライン２０２、２０４、２０６、２０８のような）関連するワードラインに供給する。

特定の実施の形態においては、（図１におけるクロック入力１１８のような）クロック信号を受信すること、メモリアドレスの復号化された第１の部分にしたがって（例えば、図１における２から４ビットのデコーダ１１２のような２から４ビットのデコーダを使用して、メモリアドレスの少なくとも２つにしたがって）、複数のクロック或いはクロック出力（図１及び図３におけるクロック１２４、１２６、１２８、１３０のような）のうちの１つにクロック信号を選択的に印加する。他の特定の実施の形態においては、方法は、（図１における条件付クロック生成器１１０のような）条件付クロック生成器を使用してメモリアドレスの復号化された第１の部分にしたがって（図１におけるクロック１２４、１２６、１２８、１３０）のようなクロック出力を決定することを含む。他の特定の図示した実施の形態においては、（ワードラインドライバ３０６、３０８、３１０、３１２のような）ワードラインドライバの選択されたグループは、メモリアドレスの第２の部分を受信する共有のアドレス入力（例えば、図１におけるアドレス入力１２０或いはアドレス入力１２２、或いは図３におけるアドレス入力３０４）を含む。

ここにおいて開示される実施の形態に関連して述べられた種々の図示した論理ブロック、構成、モジュール、回路及びアルゴリズムステップは電子ハードウェア、コンピュータソフトウェア、これらの組み合わせとして実現される。ハードウェア或いはソフトウェアの交換性をを明確に図示するために、種々の図示したコンポーネント、ブロック、構成、モジュール、回路及びステップが一般的に上述の機能性の観点から述べられる。このような機能がハードウェア或いはソフトウェアとして実現されるか否かは、システム全体における特定のアプリケーション及び設計制約に依存する。当業者は、各特定のアプリケーションについて種々の方法で述べられた機能を実現することができるが、このような実現の決定は、本開示の観点から離れるように解釈されるべきではない。

開示された実施の形態の従前の記述は、当業者に本開示を作成し、使用することを可能にする。このような開示された実施の形態の種々の変更は、当業者にとって明らかであり、ここにおいて定義される広義の原則は、本開示の観点或いは精神を離れることなく他の実施の形態に適用することができる。したがって、本開示はここにおいて開示された実施の形態に限定することを意図するものではないが、下記の請求の範囲によって定義されるような原則及び新規の特徴に従った最も広範な観点に沿うものである。

Claims (22)

1. クロック信号及びメモリアレイのメモリアドレスの第１の部分を受信し、
   メモリアドレスの前記第１の部分を復号化して、前記クロック信号及び前記メモリアドレスの第１の部分に従ったアクティブなクロック信号及び複数の非アクティブなクロック信号を生成し、
   前記アクティブなクロック信号を、前記復号化された第１の部分に従う第１のロジックの複数のクロック出力のうちの選択されたクロック出力を介して、前記メモリアレイに関連付けられたワードラインドライバの選択されたグループの選択された１つのワードラインドライバに印加し、前記複数のクロック出力は、前記選択されたグループに関連付けられており、
   前記複数の非アクティブなクロック信号を前記選択されたグループの選択されていないワードラインドライバへ印加する、第１のロジックと
   前記メモリアドレスの第２の部分を復号化して、復号化された第２の部分を生成し、前記第２の部分は前記第１の部分に含まれない前記メモリアドレスの各ビットを含み、
   前記復号化された第２の部分を前記選択された１つのワードラインドライバに印加し、
   前記復号化された第２の部分及び前記アクティブなクロック信号に従って前記選択された１つのワードラインドライバを選択的にアクティブにする第２のロジックと、
   前記選択されていないワードラインドライバを非アクティブプレチャージ状態に保持する第３のロジックと
   を具備する回路装置。
2. 前記第１のロジックは、クロック信号を受信し、選択的に前記アクティブなクロック信号を前記選択されたクロック出力を介して印加する条件付クロック生成器を具備する請求項１記載の回路装置。
3. 前記条件付クロック生成器は、前記アクティブなクロック信号を前記メモリアドレスの第１の部分に従って前記選択されたクロック出力に選択的に印加する請求項項２記載の回路装置。
4. 前記第１のロジックは、前記メモリアドレスの前記復号化された第１の部分を決定するための少なくとも２つのアドレスビットを復号化するデコーダを具備する請求項１記載の回路装置。
5. 前記第１のロジックは、４つの特定の条件付クロック出力を生成し、前記４つの特定の条件付クロック出力のうちの１つは、一度にアクティブとなり、前記第１のロジックは選択されたクロック出力として１つの条件付クロック信号を印加するように構成されている請求項１記載の回路装置。
6. ワードラインドライバの選択されたグループは、４つのワードラインドライバを有し、各４つのワードラインドライバはメモリアレイの各ワードラインに関連付けられ、前記４つのワードラインドライバは共通のアドレス入力を共有するように構成されている請求項１記載の回路装置。
7. メモリアレイの特定のワードラインを選択する方法において、
   メモリアレイのメモリアドレスの第１の部分に基づいて、複数のワードラインドライバの選択されたグループにクロック信号を選択的に提供し、
   前記クロック信号を選択的に提供することは、
   前記メモリアレイの第１のロジックにて、クロック信号及び前記メモリアドレスの第１の部分を受信し、
   前記第１のロジックにて、前記第１の部分を復号化して前記クロック信号及び前記第１の部分に従うアクティブなクロック信号及び複数の非アクティブなクロック信号を生成し、
   前記アクティブなクロック信号を、前記復号化された第１の部分に従う複数のクロック出力のうちの選択されたクロック出力を介して、前記選択されたグループの選択された１つのワードラインドライバに選択的に印加し、
   前記非アクティブなクロック信号を前記選択されたグループの選択されていないワードラインドライバに選択的に印加し、各複数のワードラインドライバは前記メモリアレイの対応するワードラインに関連付けられ、
   前記メモリアドレスの第２の部分に従ってワードラインドライバの選択されたグループのうちの前記選択された１つのワードラインドライバをアクティブにし、前記選択された１つのワードラインドライバをアクティブにすることは、
   前記メモリアレイの第２のロジックにて、前記メモリアドレスの第２の部分を受信し、前記第２の部分は、前記第１の部分に含まれない前記メモリアドレスの各ビットを含み、
   前記第２のロジックにて、前記第２の部分を復号化して前記選択されたグループを決定し、
   アドレス入力信号を前記復号化された第２の部分にしたがって前記選択された１つのワードラインドライバに選択的に印加し、
   前記アドレス入力信号及び前記アクティブなクロック信号にしたがって前記選択されたワードラインを選択的にアクティブにし、
   前記選択されていないワードラインドライバを非アクティブプレチャージ状態に保持する方法。
8. 条件付クロック生成器を介して、前記第１の部分にしたがった前記選択されたクロック出力を決定することをさらに具備する請求項７記載の方法。
9. 前記選択されたグループにおける各ワードラインドライバは、前記メモリアドレスの第２の部分を受信する共有のアドレス入力を有する請求項７記載の方法。
10. メモリアレイのメモリアドレスの第１の部分に基づいて、ワードラインドライバの選択されたグループにクロック信号を選択的に提供する手段と、前記選択的に提供する手段は、
    前記メモリアレイの第１のロジックにて、クロック信号及び前記第１の部分を受信する手段と、
    前記第１のロジックにて、前記第１の部分を復号化して前記クロック信号及び前記第１の部分に従うアクティブなクロック信号及び複数の非アクティブなクロック信号を生成する手段と、
    前記アクティブなクロック信号を、前記復号化された第１の部分に従う複数のクロック出力のうちの選択されたクロック出力を介して、前記選択されたグループの選択された１つのワードラインドライバに選択的に提供する手段と、
    前記複数の非アクティブなクロック信号を前記選択されたグループの選択されていないワードラインドライバに選択的に印加する手段とを含み、
    前記メモリアドレスの第２の部分に従って前記選択された１つのワードラインドライバをアクティブにする手段と、前記アクティブにする手段は、
    前記メモリアレイの第２のロジックにて、前記第２の部分を受信する手段と、前記第２の部分は、前記第１の部分に含まれない前記メモリアドレスの各ビットを含み、
    前記第２のロジックにて、前記第２の部分を復号化してアドレス入力信号を生成する手段と、
    前記アドレス入力信号を前記復号化された第２の部分に従う前記選択された１つのワードラインドライバに選択的に印加する手段と、
    前記アドレス入力信号及び前記アクティブなクロック信号に従う前記選択された１つのワードラインドライバを選択的にアクティブにする手段を具備し、
    非アクティブプレチャージ状態に前記選択されていないワードラインドライバを保持する手段と
    を具備する回路装置。
11. 前記選択されたグループの各ワードラインドライバは、前記メモリアレイの対応するワードラインに関連付けられている請求項１０記載の回路装置。
12. 第１の部分を受信するアドレス入力と、クロック信号を受信するクロック入力とを含む条件付クロック生成器をさらに具備し、前記条件付クロック生成器は、アクティブなクロック信号をメモリアドレスの第１の部分にしたがった複数のクロック出力のうちの１つに選択的に印加する請求項１１記載の回路装置。
13. 前記回路装置は、集積回路を具備する請求項１１記載の回路装置。
14. 前記集積回路は、メモリアレイを含む請求項１３記載の回路装置。
15. ワードラインドライバの各グループが対応する制御端子、対応するアドレス端子及び対応する出力端子を有し、前記対応する出力端子がメモリアレイの対応するワードラインに結合しているワードラインドライバのグループと、
    復号化されたアドレスを受信する入力と、各グループの対応するアドレス端子に結合され、前記復号化されたアドレスに従うアドレス入力信号を出力する反転出力とを含むインバータと、前記復号化されたアドレスは、メモリアレイのメモリアドレスの第２の部分に従う第２の復号器によって生成され、前記第２の部分は前記メモリアドレスの第１の部分に含まれない前記メモリアドレスの各ビットを含み、
    各複数のクロック出力がグループのワードラインドライバの各々の対応する制御端子に結合された複数のクロック出力と、前記複数のクロック出力のうちの選択されたクロック出力は、アクティブなクロック信号を受信するように構成され、前記複数のクロック出力のうちの各選択されていないクロック出力は対応する非アクティブなクロック信号を受信するように構成され、前記アクティブなクロック信号及び前記対応する非アクティブなクロック信号は、クロック信号及び前記第１の部分の復号化にしたがう第１の復号器によって生成され、前記グループの選択された１つのワードラインドライバは前記アドレス入力信号及びアクティブなクロック信号にしたがってアクティブにされるように構成され、ワードラインドライバのグループの選択されていないワードラインドライバは静的プレチャージ状態に保持されている回路装置。
16. 前記クロック信号から複数のクロック出力を引き出すロジックをさらに具備する請求項１５記載の回路装置。
17. 前記クロック信号を受信し、前記アクティブなクロック信号を前記選択されたクロック出力に印加するクロック生成器をさらに具備する請求項１５記載の回路装置。
18. 前記選択された１つのワードラインドライバは、動的評価状態である請求項１７記載の回路装置。
19. 前記静的プレチャージ状態は、固定電圧レベルである請求項１８記載の回路装置。
20. メモリアレイのワードラインの対応するグループに接続されたワードラインドライバのグループと、
    共通接続を介してワードラインドライバの各グループに接続され、
    メモリアレイのメモリアドレスの第２の部分を受信し、前記第２の部分は前記メモリアドレスの第１の部分に含まれない各ビットを含み、
    前記第２の部分を復号化して、ワードラインドライバの前記グループの選択された１つのワードラインドライバを決定し、
    前記復号化された第２の部分に従うアドレス入力信号を生成し、
    前記アドレス入力信号を前記選択された１つのワードラインドライバに選択的に印加するように構成されたアドレス入力と、
    複数のクロック出力と、各複数のクロック出力は前記グループの対応するワードラインドライバに接続され、 クロック信号及び前記第１の部分を受信し、
    前記第１の部分を復号化して前記クロック信号及び前記第１の部分に従うアクティブなクロック信号及び複数の非アクティブなクロック信号を生成し、
    前記アクティブなクロック信号を、前記複数のクロック出力のうちの選択されたクロック出力を介して前記選択された１つのワードラインドライバに選択的に印加し、前記複数の非アクティブなクロック信号をワードラインドライバの前記グループの選択されていないワードラインドライバに選択的に印加し、
    前記複数の非アクティブなクロック信号を前記グループの選択されていないワードラインドライバに選択的に印加し、
    前記アクティブなクロック信号及び前記アドレス入力信号に従う前記選択された１つのワードラインドライバを選択的にアクティブにするように構成された第１のロジックと、
    ワードラインドライバの前記グループの選択されていないワードラインドライバを非アクティブプレチャージ状態に保持する第２のロジックと
    を具備する回路装置。
21. 前記選択された１つのワードラインドライバは、動的評価状態にあり、前記選択されていないワードラインドライバは静的プレチャージ状態にある請求項２０記載の回路装置。
22. 各ワードラインドライバの状態は、前記アクティブなクロック信号の選択的アプリケーションによって決定される請求項２１記載の回路装置。

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