JP5364336B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に積層した電極層に対してメモリセルを電極積層方向に高密度配列した３次元メモリセルアレイ構造を有する半導体記憶装置に関する。

従来の積層メモリ技術は、シリコン基板上に通常の平面メモリセルを形成する工程を層数分繰り返して積み上げていく構造で、一層あたりの製造工程が多く大容量化には不向きであった。そこで、ゲート電極層と層間絶縁層とを交互に積み重ねた積層構造に、最上層から最下層まで貫通する孔を一度にあけ、シリコンを柱状に埋め込み、高い製造効率でもって大容量化を図る技術が提案されている（例えば特許文献１）。これはシリコンの柱をゲート電極層が一定間隔ごとに覆う構造となり、ゲート電極層とシリコン柱との交差部にデータ保持用の電荷蓄積層を設けることでメモリセルトランジスタが形成される。

そのような積層一括加工メモリにおいては、メモリセルアレイを複数のブロックに分けるため、層間絶縁膜を埋め込んだスリットでワード線電極層を含む積層体を分断している。さらに、ワード線電極層の各層へ電気的コンタクトをとるため、ワード線電極層の端部を階段状に加工する。この階段状加工、すなわちワード線電極層の不要部のエッチング除去の際に、現状のプロセス上、スリット側壁の横にワード線電極層が残ってしまうことがある。そして、スリットのパターンレイアウトによっては、スリット横の電極層残存部を介して、スリットを挟んで隣り合うブロックや領域間でワード線電極層どうしがショートしてしまう問題が懸念される。
特開２００７−２６６１４３号公報

本発明は、電気的に独立させたい各要素間を絶縁分離するためのスリットの側壁の横に残存してしまう導電層残存部を介した、各要素間のショートを回避することができる半導体記憶装置を提供する。

本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられ、複数の導電層と複数の絶縁層とが交互に積層された積層体と、前記積層体を貫通して形成されたホールの内部に設けられ、前記導電層と前記絶縁層との積層方向に延びる半導体層と、前記導電層と前記半導体層との間に設けられた電荷蓄積層と、を備え、前記導電層と、前記半導体層と、これら導電層と半導体層との間の前記電荷蓄積層とを含むメモリセルが前記導電層の層数に対応して前記積層方向に複数直列接続されたメモリストリングが複数形成されたメモリセルアレイ領域の端部で、前記複数の導電層は階段状に形成され、前記メモリセルアレイ領域における前記積層体は、層間絶縁膜が埋め込まれたスリットによって複数のブロックに分断されており、前記各ブロックは、閉じたパターンで形成された前記スリットで囲まれ、前記メモリセルアレイ領域の周辺に形成された周辺回路領域にも、前記複数の導電層と前記複数の絶縁層とが交互に積層された前記積層体が設けられ、前記周辺回路領域に、前記メモリセルに記憶されたデータを読み出すセンスアンプが設けられ、前記センスアンプの周囲の前記積層体にも、前記センスアンプを囲む閉じたパターンで前記スリットが形成されていることを特徴とする半導体記憶装置が提供される。

本発明によれば、電気的に独立させたい各要素間を絶縁分離するためのスリットの側壁の横に残存してしまう導電層残存部を介した、各要素間のショートを回避することができる半導体記憶装置が提供される。

以下、図面を参照し、本発明の実施形態について説明する。

図１は、本発明の実施形態に係る半導体記憶装置における主要要素の平面レイアウトを例示する模式図である。

図１は１つのチップ領域を示し、その１チップ領域は、主としてメモリセルアレイ領域と周辺回路領域とに分けられる。メモリセルアレイ領域はチップの中央に形成され、そのメモリセルアレイ領域にはメモリセル３が形成されている。周辺回路領域はメモリセルアレイ領域の周辺に形成され、その周辺回路領域にはセンスアンプ４、ロウデコーダ５、その他の回路などが形成されている。

メモリセルアレイ領域及び周辺回路領域を含むチップ全体にわたって、後述する複数の導電層と複数の絶縁層とが交互に積層された積層体が設けられている。その積層体は、スリット３０によって分断されて複数のブロックに分断されている。スリット３０内には、後述するように層間絶縁膜が埋め込まれている。

メモリセルアレイ３、センスアンプ４、ロウデコーダ５などの独立した機能を有する要素は、閉じた（閉ループ状の）パターンで形成されたスリット３０で囲まれている。さらに、メモリセルアレイ３はスリット３０で複数のブロックに分断され、それら各ブロックも閉じた（閉ループ状の）パターンで形成されたスリット３０で囲まれている。

メモリセルアレイ３は、２次元アレイ状に配列された複数のメモリストリングから構成される。１本（１列）のメモリストリングは、複数のメモリセルが上記積層体の積層方向に直列接続されて構成される。

以下、図２〜５を参照して、本実施形態に係る半導体記憶装置におけるメモリセルアレイの構成について説明する。
図２は、メモリセルアレイの構成を例示する模式斜視図である。
図３は、１本（１列）のメモリストリングの模式斜視図である。
図４は、図２におけるＸＺ方向の要部模式断面図である。
図５は、図２におけるＹＺ方向の要部模式断面図である。
なお、図２及び図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。

本実施形態に係る半導体記憶装置は、半導体基板上に、半導体層、絶縁層、導電層、配線などを形成した構造を有する。なお、本実施形態では、半導体としてシリコンを例示するが、他の半導体を用いてもよい。

図４、５に示すように、シリコン基板１１上にはセルソースＣＳが設けられている。セルソースＣＳは、例えば比較的高濃度で不純物が導入され低抵抗化されたシリコン層である。セルソースＣＳの上には絶縁層１２が設けられ、その上には下部選択ゲートＬＳＧが設けられ、その上には絶縁層１３が設けられている。絶縁層１２、１３は例えば酸化シリコン層であり、下部選択ゲートＬＳＧは例えばシリコン層である。絶縁層１２、下部選択ゲートＬＳＧ及び絶縁層１３により、積層体ＭＬ１が構成される。なお、絶縁層１３は必ずしも必要ない。

積層体ＭＬ１の上には、例えばシリコン酸化物からなる複数の絶縁層１４と、例えば非晶質または多結晶シリコンからなる複数の導電層ＷＬとが交互に積層された積層体ＭＬ２が設けられている。

メモリセルアレイにおける導電層ＷＬはワード線電極層として機能する。絶縁層１４は導電層ＷＬの上下及び相互間に設けられており、導電層ＷＬどうしを絶縁する層間絶縁層として機能する。導電層ＷＬの層数は任意であるが、本実施形態においては４層の場合を例示する。

積層体ＭＬ２上には絶縁層１５が設けられ、その上には上部選択ゲートＵＳＧが設けられ、その上には絶縁層１６が設けられている。絶縁層１５、１６は例えば酸化シリコン層であり、上部選択ゲートＵＳＧは例えばシリコン層である。絶縁層１５、上部選択ゲートＵＳＧ及び絶縁層１６により、積層体ＭＬ３が構成される。なお、絶縁層１６は必ずしも必要ない。

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面（主面）に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、絶縁層１４及び導電層ＷＬの積層方向をＺ方向とする。

積層体ＭＬ１、積層体ＭＬ２及び積層体ＭＬ３（以下、総称して「積層体ＭＬ」ともいう）は、前述したスリット３０により分断され、Ｙ方向に沿って複数のブロックに分かれている。

上部選択ゲートＵＳＧは、１枚の板状の導電層（例えばシリコン層）がＹ方向に沿って複数に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。

導電層ＷＬ及び下部選択ゲートＬＳＧは、ＸＹ平面に対して平行な板状に形成されている。あるいは、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。また、セルソースＣＳは、複数の積層体ＭＬのブロックの直下域をつなぐように、ＸＹ平面に対して平行な１枚の板状の導電層となっている。

積層体ＭＬには、積層体ＭＬ全体を貫き積層方向（Ｚ方向）に延びる複数本の貫通ホールが形成されている。複数本の貫通ホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。

各貫通ホールの内部には、柱状の半導体層としてシリコンピラーＳＰが埋め込まれている。シリコンピラーＳＰは、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はセルソースＣＳに接続されている。

積層体ＭＬ３上には絶縁層１８（図４、５参照）が設けられており、その絶縁層１８上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは、例えば金属材料によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。

各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配列されており、絶縁層１８に形成されたビアホール１８ａを介して、シリコンピラーＳＰの上端部に接続されている。すなわち、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬに接続されている。各シリコンピラーＳＰは、ビット線ＢＬとセルソースＣＳとの間に接続されている。

上部選択ゲートＵＳＧは、図２に示すように、ビア２０を介して、例えば金属材料によって形成された上部選択ゲート配線ＵＳＬと接続されている。

各積層体ＭＬのブロックごとに、複数本のワード線ＷＬＬ、１本の下部選択ゲート配線ＬＳＬ、及び１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、例えば金属材料によって形成されている。

１つの積層体ブロックに対応するワード線ＷＬＬの本数は、導電層ＷＬの数と同じであり、各ワード線ＷＬＬはビア２１を介して、階段状に形成された各導電層ＷＬの端部に接続されている。また、下部選択ゲート配線ＬＳＬはビア２２を介して下部選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２３を介してセルソースＣＳに接続されている。各配線間は、図示しない層間絶縁膜によって絶縁されている。

導電層ＷＬと絶縁層１４との積層構造からなる積層体ＭＬ２に形成されたホールの内周壁には、第１の絶縁膜と第２の絶縁膜とで電荷蓄積層２６を挟んだ構造（図４、５には電荷蓄積層２６のみ図示）が形成されている。これら膜はホールの内周壁に筒状に形成されている。

第２の絶縁膜の内側にシリコンピラーＳＰが埋め込まれ、第２の絶縁膜はシリコンピラーＳＰに接している。第１の絶縁膜は導電層ＷＬに接して設けられ、第１の絶縁膜と第２の絶縁膜との間に電荷蓄積層２６が設けられている。

積層体ＭＬ２に設けられたシリコンピラーＳＰはチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積層２６はシリコンピラーＳＰから注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラーＳＰと各導電層ＷＬとの交差部分に、チャネルの周囲をゲート電極が取り囲んだ構造のメモリセルが形成されている。

メモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２６は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜は、例えばシリコン酸化膜からなり、電荷蓄積層２６にシリコンピラーＳＰから電荷が注入される際、または、電荷蓄積層２６に蓄積された電荷がシリコンピラーＳＰへ拡散する際に電位障壁となる。第１の絶縁膜２５は、例えばシリコン酸化膜からなり、電荷蓄積層２６に蓄積された電荷が、ゲート電極として機能する導電層ＷＬへ拡散するのを防止する。

前述した構造のメモリセルにおいて微細化が進むと、ソース／ドレイン領域となる拡散層を有せずとも、正常な書き込み／読み出し動作を行うことができる。したがって、本実施形態においては、メモリセルはシリコンピラーＳＰ内に、導電型の異なるソース／ドレイン領域としての拡散層を有しない。つまり、シリコンピラーＳＰは、メモリセルにおけるチャネル領域、ソース領域およびドレイン領域として機能する。また、導電層ＷＬに印加する電圧を制御することで、導電層ＷＬに対向するシリコンピラーＳＰ内をほぼ空乏化することでオフ状態を実現する。

図３に示すように、１本のシリコンピラーＳＰの周囲には、導電層ＷＬと同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングが構成される。このようなメモリストリングがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。

再び図４、５を参照すると、積層体ＭＬ２より下層の積層体ＭＬ１に形成された貫通ホールの内周壁には、ゲート絶縁膜ＧＤが筒状に形成され、この内側にシリコンピラーＳＰが埋め込まれている。これにより、積層体ＭＬ１内には、シリコンピラーＳＰをチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。

また、積層体ＭＬ２より上層の積層体ＭＬ３に形成された貫通ホールの内周壁には、ゲート絶縁膜ＧＤが筒状に形成され、この内側にシリコンピラーＳＰが埋め込まれている。これにより、積層体ＭＬ３内には、シリコンピラーＳＰをチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。

下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴは、それぞれ、上述のメモリセルと同様にチャネルの周囲をゲート電極が取り囲んだ構造であるが、メモリセルとしては機能せず、シリコンピラーＳＰを選択する役割を果たす。

さらにまた、本実施形態に係る半導体記憶装置においては、ビット線ＢＬを介してシリコンピラーＳＰの上端部に電位を印加するドライバ回路、セルソース配線ＣＳＬ、コンタクト２３及びセルソースＣＳを介してシリコンピラーＳＰの下端部に電位を印加するドライバ回路、上部選択ゲート配線ＵＳＬ及びビア２０を介して上部選択ゲートＵＳＧに電位を印加するドライバ回路、下部選択ゲート配線ＬＳＬ及びビア２２を介して下部選択ゲートＬＳＧに電位を印加するドライバ回路、ワード線ＷＬＬ及びビア２１を介して各導電層ＷＬに電位を印加するドライバ回路（図１に示すロウデコーダ５に対応）が設けられている。これらのドライバ回路は図１に示す周辺回路領域に形成され、その周辺回路領域には、Ｐウエル及びＮウエル（図示せず）が形成されており、これらのウエル内にはトランジスタ等の素子が形成されている。

本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

ビット線ＢＬを選択することにより、メモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ロウデコーダ５によりワード線としての導電層ＷＬを選択することにより、メモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２６に電子を注入することにより、情報を記憶する。また、センスアンプ４によって、そのメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。

次に、本実施形態に係る半導体記憶装置の製造方法について、前述した図４、５に加えて図６〜８も参照して説明する。図６〜８は、メモリセルアレイの製造方法を示し、その図６〜８においては、導電部分のみを示し絶縁部分は図示を省略している。

シリコン基板１１上にセルソースＣＳを形成した後（図４、５）、図６（ａ）に示すように例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離溝を形成し、その素子分離溝内には絶縁膜が埋め込まれる。

次に、図６（ｂ）に示すように、セルソースＣＳ上に絶縁層を介して下部選択ゲートＬＳＧとなるシリコン層を形成し、さらにその上に絶縁層を形成する。これにより、図４、５における積層体ＭＬ１が得られる。同時に、周辺回路領域にはＰウエル及びＮウエル等を形成し、各ドライバ回路（センスアンプ４、ロウデコーダ５など）を構成するトランジスタのゲートを形成し、さらにソース・ドレインを形成する。

次に、積層体ＭＬ１に、Ｚ方向（積層方向）に延びセルソースＣＳまで到達する貫通ホールをエッチングにより形成した後、積層体ＭＬ１の全面に、シリコン酸化膜やシリコン窒化膜などの絶縁膜を堆積させる。絶縁膜は、積層体ＭＬ１の上面の他に、貫通ホールの底面及び側面にも成膜される。そして、例えばＲＩＥ（Reactive Ion Etching）により、積層体ＭＬ１の上面及び貫通ホールの底面に形成された絶縁膜を除去する。これにより、貫通ホールの側面には絶縁膜が残り、ゲート絶縁膜ＧＤ（図４、５）となる。次に、貫通ホールの内部にシリコンを埋め込み、貫通ホール内にシリコンピラーＳＰを形成する。これにより、下部選択トランジスタＬＳＴが形成される。

次に、積層体ＭＬ１上に、図４、図５、図６（ｃ）に示すように、例えばＴＥＯＳ（tetraethoxysilane）からなる絶縁層１４と、例えば非晶質もしくは多結晶シリコンからなる導電層ＷＬとを交互に積層させて、積層体ＭＬ２を形成する。

次に、絶縁層１４と導電層ＷＬとの積層体ＭＬ２を貫通し、それらの積層方向に延びるホールをＲＩＥ（Reactive Ion Etching）で形成する。ホールは、下層の積層体ＭＬ１のシリコンピラーＳＰ直上部分に、そのシリコンピラーＳＰにまで到達して形成される。

上記ホールの形成後、積層体ＭＬ２の全面に、電荷蓄積層２６を含む例えばＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜（以下、単にＯＮＯ膜という）を成膜する。ＯＮＯ膜は、積層体ＭＬ２の上面の他に、ホールの底面及び側面にも形成される。

次に、積層体ＭＬ２の上面及びホールの底面に形成されたＯＮＯ膜を除去する。これにより、ホールの側面のみにＯＮＯ膜が残される。

そして、ホールの内部にシリコンを埋め込むことにより、積層体ＭＬ２におけるシリコンピラーＳＰを形成する（図７（ａ））。これにより、シリコンピラーＳＰと各導電層ＷＬとの交差部分にメモリセルが形成される。積層体ＭＬ２のシリコンピラーＳＰの下端は、積層体ＭＬ１のシリコンピラーＳＰの上端と接触する。

次に、メモリセルアレイを複数のブロックに分断するために、図７（ｂ）に示すように、スリット３０を形成して積層体ＭＬ２を分断する。このスリット３０の形成は例えばＲＩＥ（Reactive Ion Etching）法で行われる。このスリット３０によって、メモリセルアレイはＹ方向に複数のブロックに分断される。例えばデータの消去は、各ブロック単位で一括して行われる。

図９（ａ）はスリット形成部分の拡大模式平面図であり、図９（ｂ）はその部分の断面図である。スリット３０の形成前、積層体ＭＬ２の最上層にはシリコン窒化膜３３を予め形成しておく。なお、図９（ｂ）においては、図４、５に示される下部選択トランジスタＬＳＴの図示は省略しており、また下部選択トランジスタＬＳＴの上の絶縁層を絶縁層３２として表している。

スリット３０の形成後、そのスリット３０内には図１０に示すように層間絶縁膜３１が埋め込まれる。層間絶縁膜３１埋め込み後の状態を、図９（ａ）、（ｂ）にそれぞれ対応させて図１０（ａ）、（ｂ）に示す。具体的には、スリット３０内を含めた積層体上にシリコン酸化膜を堆積後、積層体最上層のシリコン窒化膜３３をストッパーとするＣＭＰ（Chemical Mechanical Polishing）により平坦化することで図１０（ｂ）の構造を得る。

次に、積層体ＭＬ２上（シリコン窒化膜３２上）にフォトレジスト膜（図示せず）を形成して例えば矩形状にパターニングする。そして、そのフォトレジスト膜をマスクとしてＲＩＥを行い絶縁膜１４及び導電膜ＷＬをパターニングする工程と、フォトレジスト膜をアッシングしてその外形を一回り小さくする（スリミングする）工程と、このスリミングされたフォトレジスト膜をマスクとして絶縁膜１４及び導電膜ＷＬをパターニングする工程と、さらにフォトレジスト膜をスリミングする工程と、・・・というような工程を繰り返し行っていき、図８（ａ）、図１１に示すように、絶縁膜１４及び導電層ＷＬの積層体の端部を階段状に加工する。

図１１（ａ）は上記階段状加工部分の模式平面図であり、図１１（ｂ）は図１１（ａ）におけるＡ−Ａ断面図である。また、図１１（ａ）におけるＢ−Ｂ断面図を図１２に示す。

前述した積層体の階段状加工においては、積層体を複数のブロックに分断するスリット３０及びこの内部に埋め込まれた層間絶縁膜３１の部分は、図１２に示されるように、エッチングせずに残すようにする。

スリット３０は例えばＲＩＥで形成されるが、現状のプロセス上、特に積層体の積層数が多くアスペクト比が大きい場合には、スリット３０の幅は深さ方向で一定にはならず、図９（ｂ）に示すように開口端側の上部から下部（底部）に向かうにつれて幅が狭くなる傾向にある。

したがって、絶縁膜１４及び導電層ＷＬの端部を前述したように階段状にするためにエッチングを行うと、スリット３０における幅が広い開口端側の層間絶縁膜３１がマスクとなって、その部分より下に位置する導電層ＷＬはエッチングされずに、図１２に示すように、スリット３０の側壁の横（外側）に導電層ＷＬの一部ＷＬａが残存する。

ここで、図１４は、本実施形態に対する比較例におけるスリット３０のパターンレイアウトを示す。図１４においては、スリット３０の側壁横に導電層残存部ＷＬａが存在する領域を破線のハッチングで模式的に示す。

この比較例においては、階段状に形成された各導電層ＷＬ端部を交差（直交）する方向にのみスリット３０が延びて形成されて、導電層ＷＬを含む積層体は各ブロックＢＬ１〜ＢＬ３ごとに分断されている。このようなパターンレイアウトの場合、ブロックＢＬ１の導電層残存部ＷＬａとブロックＢＬ２の導電層残存部ＷＬａとが、スリット３０の端部で回り込むようにして形成された部分を介してつながっており、同様に、ブロックＢＬ２の導電層残存部ＷＬａとブロックＢＬ３の導電層残存部ＷＬａとが、スリット３０の端部で回り込むようにして形成された部分を介してつながっている。すなわち、図１４に示す比較例では、導電層残存部ＷＬａを介して、スリット３０を挟んで隣り合うブロック間で導電層ＷＬどうしがショートしてしまう。

これに対して、本実施形態におけるスリット３０のパターンレイアウトを図１および図１３に示す。図１３においても図１４と同様、スリット３０の側壁横に導電層残存部ＷＬａが存在する領域を破線のハッチングで模式的に示す。

本実施形態では、スリット３０はブロック分断方向に沿った方向にも延在して形成されており、各ブロックは閉じた（閉ループ状の）パターンで形成されたスリット３０で囲まれている。このため、各ブロックの導電層残存部ＷＬａも各ブロック内で閉じた閉ループ状のパターンとなり、隣り合うブロック間で導電層残存部ＷＬａどうしがつながってしまうことがない。この結果、各ブロック間で導電層ＷＬどうしがショートしてしまうことを回避できる。

メモリセルアレイにおける導電層ＷＬ端部を前述したように階段状に加工した後、図１５に示すように、階段状部分にバリア層（例えばシリコン窒化膜）３５を堆積後、さらにその上に層間絶縁膜（例えばシリコン酸化膜）３６を埋め込んでＣＭＰで平坦化する。

階段状に形成された各導電層ＷＬ及び下部選択ゲートＬＳＧの端部に到達するコンタクトホールが、バリア層３５及び層間絶縁膜３６を貫通して形成され、その内部に導電材が埋め込まれることで、各導電層ＷＬと下部選択ゲートＬＳＧはそれぞれコンタクト部６５、６４を介して上層に電気的に引き出される。

そしてさらに工程は続けられ、メモリセルアレイにおける積層体ＭＬ２上には絶縁層を介して上部選択ゲートＵＳＧが形成され（図８（ｂ））、さらにその上に絶縁層が形成される。これにより、図４、５に示す積層体ＭＬ３が形成される。

積層体ＭＬ３には、Ｚ方向（積層方向）に延び積層体ＭＬ２のシリコンピラーＳＰまで到達する貫通ホールがエッチングにより形成され、その後、積層体ＭＬ３の全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を堆積させる。この絶縁膜は、積層体ＭＬ３の上面の他に、貫通ホールの底面及び側面にも成膜される。

次に、例えばＲＩＥにより、積層体ＭＬ３の上面及び貫通ホールの底面に形成された絶縁膜を除去し、これにより、貫通ホールの側面に絶縁膜が残りゲート絶縁膜ＧＤ（図４、５）となる。次に、貫通ホールの底面に、積層体ＭＬ２のシリコンピラーＳＰを露出させた後、貫通ホールの内部にシリコンを埋め込み、積層体ＭＬ３にシリコンピラーＳＰを形成する。これにより、上部選択トランジスタＵＳＴが形成される。積層体ＭＬ３のシリコンピラーＳＰの下端は、下層の積層体ＭＬ２のシリコンピラーＳＰの上端と接触する。図１５に示すように、上部選択ゲートＵＳＧはコンタクト部６１を介して上層に電気的に引き出される。

以降、金属材料の成膜及びパターニングにより、ビット線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード線ＷＬＬ、下部選択ゲート配線ＬＳＬ、セルソース配線ＣＳＬなどを形成し、図２に示す構造が得られる。

前述した図１５の断面図には周辺回路領域２００の一部も示している。その図１５において、細線ハッチングは導電層を、太線ハッチングは絶縁層を表す。

周辺回路領域２００にも、メモリセルアレイ領域１００と同様に複数の導電層ＷＬと複数の絶縁層１４とが交互に積層された積層体が設けられている。導電層ＷＬと絶縁層１４との積層体は基板１１全体に形成され、周辺回路領域２００の積層体も除去されずにそのまま残される。周辺回路領域２００の積層体は、メモリセルアレイ領域１００との間で大きな段差を生じさせないためのいわゆるダミーの構造物であり、周辺回路領域２００の導電層ＷＬは電極や配線層としては機能しない。

周辺回路領域２００における導電層５７はメモリセルアレイ領域１００における下部選択ゲートＬＳＧを構成する導電層と同工程にて形成されたものであり、この導電層５７は周辺回路領域２００に形成されたトランジスタのゲート電極として機能する。このゲート電極５７は、絶縁層３６、３７、バリア層３５等を貫通して設けられたコンタクト部６３を介して上層に電気的に引き出されている。

周辺回路領域２００にも上記積層体が設けられているということは、図１に示すセンスアンプ４、ロウデコーダ５が形成された領域およびその周辺にも、導電層ＷＬと絶縁層１４との積層体が設けられている。

そして、本実施形態では、図１に示すように、センスアンプ４の周囲の積層体にも、センスアンプ４を囲む閉じた（閉ループ状の）パターンでスリット３０が形成されている。さらに、ロウデコーダ５の周囲の積層体にも、ロウデコーダ５を囲む閉じた（閉ループ状の）パターンでスリット３０が形成されている。

したがって、前述したようにスリット３０の側壁の横に導電層残存部が残ってしまっても、センスアンプ４、ロウデコーダ５の各領域内で導電層残存部は閉じた閉ループ状のパターンとなり、メモリセルアレイ３や他の周辺回路要素との間で導電層残存部どうしがつながってしまうことがない。

すなわち、本発明の実施形態によれば、電気的に独立させたい各要素間を絶縁分離するためのスリット３０の側壁の横に残存してしまう導電層残存部を介した、各要素間のショートを回避することができる。

また、層間絶縁膜を埋め込んだスリット３０は、各チップごとに分割するためのダイシングラインのすぐ内側にも形成されており、チップ全体を閉じた閉ループ状のパターンで囲んでいる。ダイシングの際にクラックがチップ縁部に生じても、層間絶縁膜を埋め込んだスリット３０が緩衝層として機能し、内側の周辺回路やメモリセルアレイにクラックがおよぶことを防止できる。なお、上記積層体においてダイシングラインの内側の部分をメモリセルアレイ端部と同様に階段状に加工することも、クラックが内側の要素におよぶことの抑止となる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

シリコンピラーＳＰは円柱状に限らず、角柱状であってもよい。あるいは、貫通ホール内のすべてをシリコンピラーで埋め込むことに限らず、ＯＮＯ膜に接する部分にだけシリコンピラーを筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、導電層ＷＬとシリコンピラーとの間の膜構造はＯＮＯ膜構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。

本発明の実施形態に係る半導体記憶装置における主要要素の平面レイアウトを例示する模式図。 同半導体記憶装置におけるメモリセルアレイの構成を例示する模式斜視図。 図２のメモリセルアレイにおける１本（１列）のメモリストリングの模式斜視図。 図２におけるＸＺ方向の要部模式断面図。 図２におけるＹＺ方向の要部模式断面図。 本発明の実施形態に係る半導体記憶装置の製造方法を例示する模式図。 図６に続く工程を示す模式図。 図７に続く工程を示す模式図。 図７（ｂ）におけるスリット形成部の模式図。 図９に示すスリット内に層間絶縁膜が埋め込まれた状態の模式図。 図８（ａ）における積層体の階段状加工部の模式図。 図１１におけるＢ−Ｂ断面図。 本発明の実施形態におけるメモリセルアレイを複数のブロックに分断するスリットのパターンレイアウトを示す模式図。 比較例における、図１３と同様な模式図。 本発明の実施形態に係る半導体記憶装置における要部の模式断面図。

符号の説明

３…メモリセルアレイ、４…センスアンプ、５…ロウデコーダ、１１…半導体基板、１４…絶縁層、２６…電荷蓄積層、３０…スリット、３１…層間絶縁膜、ＳＰ…半導体層（シリコンピラー）、ＷＬ…導電層、ＷＬＬ…ワード線、ＢＬ…ビット線、ＬＳＧ…下部選択ゲート、ＵＳＧ…上部選択ゲート

Claims (2)

1. 半導体基板と、
   前記半導体基板上に設けられ、複数の導電層と複数の絶縁層とが交互に積層された積層体と、
   前記積層体を貫通して形成されたホールの内部に設けられ、前記導電層と前記絶縁層との積層方向に延びる半導体層と、
   前記導電層と前記半導体層との間に設けられた電荷蓄積層と、
   を備え、
   前記導電層と、前記半導体層と、これら導電層と半導体層との間の前記電荷蓄積層とを含むメモリセルが前記導電層の層数に対応して前記積層方向に複数直列接続されたメモリストリングが複数形成されたメモリセルアレイ領域の端部で、前記複数の導電層は階段状に形成され、
   前記メモリセルアレイ領域における前記積層体は、層間絶縁膜が埋め込まれたスリットによって複数のブロックに分断されており、前記各ブロックは、閉じたパターンで形成された前記スリットで囲まれ、
   前記メモリセルアレイ領域の周辺に形成された周辺回路領域にも、前記複数の導電層と前記複数の絶縁層とが交互に積層された前記積層体が設けられ、
   前記周辺回路領域に、前記メモリセルに記憶されたデータを読み出すセンスアンプが設けられ、
   前記センスアンプの周囲の前記積層体にも、前記センスアンプを囲む閉じたパターンで前記スリットが形成されていることを特徴とする半導体記憶装置。
2. 前記周辺回路領域に、前記メモリセルアレイ領域の前記導電層を選択するロウデコーダが設けられ、
   前記ロウデコーダの周囲の前記積層体にも、前記ロウデコーダを囲む閉じたパターンで前記スリットが形成されていることを特徴とする請求項１記載の半導体記憶装置。

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