JP5370136B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、半導体基板の表面領域に形成され、対向して延在するソース領域及びドレイン領域を有する半導体装置に関する。

従来から、ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor、横型ＭＯＳトランジスタ）を用いた降圧ＤＣ／ＤＣコンバータが知られている。

図７は、従来のＬＤＭＯＳを用いた降圧ＤＣ／ＤＣコンバータの回路図の一例を示した図である。図７において、降圧ＤＣ／ＤＣコンバータは、低電位側のＬＤＭＯＳ３００と、高電位側のＬＤＭＯＳ３０１と、低電位側ＬＤＭＯＳ３００を制御する制御部３３０と、高電位側ＬＤＭＯＳ３０１を制御する制御部３３１とを備える。低電位側ＬＤＭＯＳ３００及び高電位側ＬＤＭＯＳ３０１の双方ともｎチャネル型ＬＤＭＯＳであり、低電位側ＬＤＭＯＳ３００のドレインと、高電位側ＬＤＭＯＳ３０１のソースとが接続され、スイッチ端子ＳＷを構成する。また、低電位側ＬＤＭＯＳ３００及び高電位側ＬＤＭＯＳ３０１は各々、ドレイン−バックゲート間の寄生ダイオード３１０、３１１と、ドレイン−半導体基板間の寄生ダイオード３２０、３２１とを有した構成となる。また、外付けの部品として、コイル３４０と、コンデンサ３５０とがスイッチ端子ＳＷに接続されている。

かかる降圧ＤＣ／ＤＣコンバータにおいて、低電位側と高電位側の別々の制御回路３３０、３３１により、２個のＬＤＭＯＳ３００、３０１を駆動し、コイル３４０への電流を制御することにより、降圧動作を実現する。まず、高電位側のＬＤＭＯＳ３０１がＯＮしているときには、コイル３４０に電流Ｉ１が流れ込んでいる。このタイミングで、回路全体の電源Ｖｄｄがシャットダウンされると、電流Ｉ１の経路が遮断される。ここで、コイル３４０には、電流を流し続ける性質があるため、低電位側のＬＤＭＯＳ３００の寄生ダイオード３１０を介して電流Ｉ２、寄生ダイオード３２０を介して電流Ｉ３が流れ出る。

図８は、半導体基板２１０に形成された従来のＬＤＭＯＳ３００、３０１の構成の一例を示した図である。図８（Ａ）はＬＤＭＯＳ３００、３０１の平面構成図の一例であり、図８（Ｂ）は、ＬＤＭＯＳ３００、３０１の断面構成図の一例である。

図８（Ａ）において、従来のＬＤＭＯＳ３００、３０１は、半導体基板２１０上に、ソース領域２２０と、ドレイン領域２３０、２３１と、ゲート２４０と、バックゲート２５０と、ＬＯＣＯＳ（Local Oxidation of Silicon）２６０と、基板電極２８０とを備えている。従来のＬＤＭＯＳ３００、３０１においては、ソース領域２２０とドレイン領域２３０とが平行に延在し、ソース領域２２０とドレイン領域２３０の間には、ソース領域２２０に隣接するようにゲート２４０が延在して設けられている。また、２つのゲート２４０間で対向して隣り合うソース領域２２０を囲むように、バックゲート領域２５０が設けられている。それ以外の空間は、ＬＯＣＯＳ１６０に覆われており、外周は基板電極２８０で囲まれている。上述のゲート２４０、ソース領域２２０及びドレイン領域２３０の１組、又はゲート２４０、ソース領域２２０及びドレイン領域２３１の１組で１つのトランジスタセルを構成している。よって、図８のＬＤＭＯＳ３００、３０１には、４個のトランジスタセルが含まれている。また、ソース領域２２０、ドレイン領域２３０、２３１、バックゲート領域２５０及び基板電極２８０には、各々通電を行うためのコンタクトホール２２５、２３５、２３６、２５５、２８５の形成位置が示されている。

図８（Ｂ）において、従来のＬＤＭＯＳ３００、３０１の断面構成が示されているが、ｐ型のシリコン基板２１０に、ｎ層２１５が形成されている。ｎ層２１５の表面領域に、ドレイン領域２３０、２３１とバックゲート領域２５０が形成され、更にバックゲート領域２５０の表面の両端側に、ソース領域２２０が形成されている。ドレイン領域２３０、２３１の両側には、ＬＯＣＯＳ２６０が形成され、絶縁分離されている。また、ソース領域２２０、ドレイン領域２３０及びバックゲート領域２５０の表面には、酸化膜２９０が形成されており、ソース領域２２０と隣接する酸化膜２９０上に、ＬＯＣＯＳ２６０を跨ぐようにゲート２４０が形成されている。そして、ｎ層２１５の両端部にあるＬＯＣＯＳ２６０よりも更に外側の半導体基板２１０の表面領域に、基板電極２８０が形成されている。

ここで、半導体基板２１０はｐ型半導体として構成され、基板電極２８０、バックゲート領域２５０はｐ型拡散層として構成されている。また、ｎ層２１５、ソース領域２２０及びドレイン領域２３０、２３１は、ｎ型拡散層として構成されている。よって、バックゲート領域２５０とドレイン領域２３０、２３１との間に寄生ダイオード３１０、半導体基板２１０とドレイン領域２３０、２３１との間に、寄生ダイオード３２０が形成された構成となっている。かかる寄生ダイオード３１０、３２０は、一般的なｎチャネル型ＬＤＭＯＳ３００、３１０の場合には、構造上、必ず形成されるものである。例えば、このような構成のＬＤＭＯＳ３００、３０１を、図７で示した降圧ＤＣ／ＤＣコンバータ用のパワートランジスタとして使用した場合には、図７において説明したように、高電位側ＬＤＭＯＳ３００がＯＮの状態から、電源ＶｄｄをＯＦＦに切り替えたときに、電流Ｉ１と同じ向きの電流がコイル３４０に流れ続けようとする。そうすると、低電位側ＬＤＭＯＳ３００において、寄生ダイオード３１０、３２０により、破線で示した電流Ｉ２、Ｉ３がドレイン領域２３０に向かって流れることになる。

なお、ＬＤＭＯＳに関連する発明として、耐圧を低下させることなく、サージ耐量を大きくするため、セル領域にはソースセルとドレインセルを交互に配置し、セル領域の外周をソースセルにて全て終端させるようにし、ドレインからサージが入った場合に、サージ電流をセル領域の内部で分散させるようにした構成のＬＤＭＯＳが知られている（例えば、特許文献１参照）。

特開平１０−３１３０６４号公報

ところで、上述の図８において説明した従来のＬＤＭＯＳ３００、３０１を、図７の降圧ＤＣ／ＤＣコンバータに用い、高電位側ＬＤＭＯＳ３０１をＯＮからＯＦＦに切り替えた場合、低電位側ＬＤＭＯＳ３００の寄生ダイオード３１０による電流Ｉ２は、比較的小さな電流が流れるが、寄生ダイオード３２０による電流Ｉ３は、相当に大きな電流が流れる。このとき、図８（Ａ）に示すように、ドレイン領域２３０には、半導体基板２１０の側面及び底面から電流Ｉ３が流れ込み、両端に存在するドレイン領域２３１には、ドレイン領域２３１の片面全体と、延在方向の両端部の双方に電流Ｉ３が流れ込む。ドレイン領域２３１においては、ドレイン領域２３１の全体に形成されているコンタクトホール２３６が総て用いられるので、電流Ｉ３は配線層に逃げ込む。ところが、中央部の、両側がゲート２４０により挟まれているドレイン領域２３０には、両端部に電流Ｉ３が集中して流れ込む。このとき、両端部に形成されているコンタクトホール２３５に電流Ｉ３が集中してしまい、コンタクトホール２３５又はこれに接続されている配線層（図示せず）が焼けてしまうおそれがあるという問題があった。この場合、図７においては、接点Ｄ１の箇所で、配線が焼け、ＬＤＭＯＳ３００が破壊に至ってしまうという問題があった。

そこで、本発明は、逆流電流への耐性を高めるレイアウトパターンを有する半導体装置を提供することを目的とする。

上記目的を達成するため、第１の発明に係る半導体装置（１００、１０１、１０２）は、半導体基板（１０）の表面領域に形成され、対向して延在するソース領域（２０）及びドレイン領域（３０、３１、３２、３３）と、前記半導体基板（１０）の表面上に形成され、前記ソース領域（２０）及びドレイン領域（３０、３１、３２、３３）の間で前記ソース領域（２０）に沿って延在するゲート（４０）とを含む複数のトランジスタセルと、前記複数のトランジスタセルの周囲を囲み、前記半導体基板（１０）の基準電位を定める基板電極（８０）とを備えた半導体装置（１００、１０１、１０２）において、
前記半導体基板（１０）の表面領域の、前記ゲート（４０）に両側を挟まれた前記ドレイン領域の延在方向における端部と、前記基板電極との間の前記ドレイン領域の延長線上に、前記ドレイン領域（３０、３１、３２、３３）と同電位の電流集中緩和電極（７０、７１、７２）が設けられたことを特徴とする。

これにより、半導体基板から、ドレイン領域の端部に集中して流れ込む逆流電流を、電流集中緩和電極に分散させて流れ込ませることができ、ドレイン領域の端部の配線の破損を防ぐことができる。

第２の発明は、第１の発明に係る半導体装置（１００、１０１、１０２）において、
前記電流集中緩和電極（７０、７１、７２）は、前記ドレイン領域（３０、３１、３２、３３）の延在方向に垂直な方向において、前記ドレイン領域（３０、３１、３２、３３）の延在方向に垂直な幅よりも長さが長いことを特徴とする。

これにより、ドレイン領域への集中電流を、確実に電流集中緩和電極でガードすることができ、ドレイン領域の端部の配線の破損を確実に防止することができる。

第３の発明は、第１又は第２の発明に係る半導体装置（１００、１０１、１０２）において、
前記電流集中緩和電極（７０、７１、７２）は、配線層（１５０、１５１）により前記ドレイン領域（３０、３１、３２、３３）と電気的に接続されていることを特徴とする。

これにより、電流集中緩和電極を、同一電源からの電力の供給により、確実にドレイン領域と同電位とすることができる。

第４の発明は、第３の発明に係る半導体装置（１００、１０１、１０２）において、
前記電流集中緩和電極（７０、７１、７２）は、前記ドレイン領域（３０、３１、３２、３３）と連続的に前記半導体基板（１０）の表面領域に設けられたことを特徴とする。

これにより、半導体基板の表面領域の拡散層によっても、ドレイン領域と電流集中緩和電極を同電位にすることができる。

第５の発明は、第４の発明に係る半導体装置（１００）において、
前記電流集中緩和電極（７０）は、総ての前記ドレイン領域（３０、３１）と連続的に前記半導体基板（１０）の表面領域に設けられ、前記ドレイン領域（３０、３１）と前記電流集中緩和電極（７０）とで、前記ゲート（４０）及び前記ソース領域（２０）を平面的に囲むことを特徴とする。

これにより、ドレイン領域の端部への逆流電流の集中をほぼ完全に無くすことができ、確実にドレイン領域の端部の配線部の破損を無くすことができる。

第６の発明は、第１〜５のいずれかの発明に係る半導体装置において、
前記ドレイン領域（３０、３１、３２、３３）は、ｎ型拡散層から構成され、
前記基板電極（８０）は、ｐ型拡散層から構成され、
前記電流集中緩和電極（７０、７１、７２）は、ｎ型拡散層から構成されていることを特徴とする。

これにより、使用頻度の高いｎチャネル型の半導体装置において、ドレイン領域の端部の破損を防止することができる。

なお、括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。

本発明によれば、ドレイン領域の端部への逆流電流の集中を低減し、逆流電流によるドレイン領域端部の配線部の破損を防止することができる。

実施例１に係る半導体装置１００の平面構成の一例を示した図である。 図１のＡ−Ａ’断面の断面構成を示した図である。 実施例１に係る半導体装置の配線層１５０の平面構成の一例を透過的に示した図である。 実施例２に係る半導体装置１０１の平面構成の一例を示した図である。 実施例２に係る半導体装置１０１の配線層１５１の平面構成の一例を透過的に示した図である。 実施例３に係る半導体装置１０２の平面構成の一例を示した図である。 従来のＬＤＭＯＳを用いた降圧ＤＣ／ＤＣコンバータの回路図を示した図である。 従来のＬＤＭＯＳ３００、３０１の半導体基板２１０上の構成の一例を示した図である。図８（Ａ）はＬＤＭＯＳ３００、３０１の平面構成図の一例であり、図８（Ｂ）は、ＬＤＭＯＳ３００、３０１の断面構成図の一例である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

図１は、本発明の実施例１に係る半導体装置１００の平面構成の一例を示した図である。図１において、実施例１に係る半導体装置１００は、半導体基板１０と、ソース領域２０と、ドレイン領域３０、３１と、ゲート４０と、バックゲート領域５０と、ＬＯＣＯＳ６０と、電流集中緩和電極７０と、基板電極８０とを備える。また、ソース領域２０、ドレイン領域３０、３１、バックゲート領域５０及び電流集中緩和電極７０には、各々コンタクトホール２５、３５、３６、５５、７５、８５が設けられる位置が示されている。

ソース領域２０とドレイン領域３０、３１は、細長い長方形の形状をしており、互いに対向して平行に延在している。また、ソース領域２０とドレイン領域３０、３１との間には、ゲート４０が配置されている。ゲート４０は、ソース領域２０と隣接し、ドレイン領域３０とは離れた位置に、ソース領域２０及びドレイン領域３０と平行に、ソース領域２０に沿って延在して設けられている。バックゲート領域５０は、対向して隣り合うソース領域２０の間に設けられ、延在方向においては、ソース領域２０を包含する形状及び広さを有している。ゲート４０と、ドレイン領域３０、３１との間の領域には、ＬＯＣＯＳ６０が設けられている。中央の１本のドレイン領域３０は、ＬＯＣＯＳ６０を介してゲート４０と対向し、両側がゲート４０に挟まれて配置されている。一方、両端の２本のドレイン領域３１は、中央側がＬＯＣＯＳ６０を介してゲート４０と対向しているが、端部側が、ＬＯＣＯＳ６０を介して基板電極に対向して配置されている。電流集中緩和電極７０は、ドレイン領域３０の延在方向と垂直な方向に延在して設けられている。ドレイン領域３０は、ソース領域２０と同じ長さの、ソース領域２０と対向している部分であるので、電流集中緩和電極７０は、ドレイン領域３０と連続的に接続されるように、細長く直線に近いＥ字形状をしている。よって、電流集中緩和電極７０は、半導体装置１００内の総てのドレイン領域３０、３１（図１においては３本）の延在方向両端部と接続され、ドレイン領域３０、３１と連続的に形成されている。そして、ドレイン領域３０、３１及び電流集中緩和電極７０は、両者で２本のゲート４０及びソース領域２０と、１つのバックゲート領域５０の周囲を囲んでいる。更に、半導体装置１００の長手方向両端のドレイン領域３１と、電流集中緩和電極７０とで囲んでいる領域の周囲を、基板電極８０が、ＬＯＣＯＳ６０を介して囲んでおり、半導体装置１００が構成されている。

ここで、ゲート４０と、ゲート４０の両側のソース領域２０及びドレイン領域３０、３１と、バックゲート５０とで１つのトランジスタセルを構成する。よって、図１に示す半導体装置１００には、４つのトランジスタセルが含まれていることになる。つまり、両端のドレイン領域３１は、１本で１つのトランジスタセルに対応しているが、中央のドレイン領域３０は、１本で２つのトランジスタセルのドレイン領域３０を兼ねていることになる。

次に、個々の構成要素について説明する。

半導体基板１０は、本実施例に係る半導体装置１００が形成される基板である。半導体基板１０は、種々の半導体材料からなる基板が用いられてよいが、例えば、シリコン基板が用いられてもよい。なお、半導体基板１０は、半導体装置１００がｎチャネル型ＬＤＭＯＳとして構成される場合には、ｐ型半導体基板として構成される。

ソース領域２０は、半導体基板１０の表面領域に形成された拡散層であり、ＬＤＭＯＳとして構成される半導体装置１００のソースとして機能する。なお、半導体基板１０の表面領域とは、半導体基板１０の表面を含む表面側の領域を意味し、ソース領域２０の上に、酸化膜等の絶縁膜が形成されたり、金属やポリシリコン等の導電膜が形成されたりしていてもよい。

ソース領域２０の上層には、絶縁層が形成され、絶縁層の上層には、金属からなる配線層が形成される。そして、配線層との電気的接続を行うために、絶縁層にコンタクトホール２５が複数形成される。そのコンタクトホール２５の位置が、図１において示されている。

ソース領域２０は、半導体装置１００がｎチャネル型ＬＤＭＯＳとして構成される場合には、ｎ型拡散層で構成される。

ドレイン領域３０、３１は、半導体基板１０の表面領域に形成された拡散層であり、ＬＤＭＯＳとして構成される半導体装置１００のドレインとして機能する。縦型ＭＯＳトランジスタにおいては、ドレインは半導体基板１０の裏面に形成されるが、本実施例に係る半導体装置１００は、横型ＭＯＳトランジスタとして構成されるので、ドレイン領域３０、３１は、半導体基板１００の表面領域に形成される。

ドレイン領域３０、３１は、電流集中緩和電極７０と連続的な拡散層として形成されるが、ＬＤＭＯＳのドレインとして機能するのは、ソース領域２０と対向している部分である。よって、電流集中緩和電極７０と連続的に形成されていても、機能的には電流集中緩和電極７０と区別される。

ドレイン領域３０は、平面構成的に、両側がＬＯＣＯＳ６０を介してゲート４０に挟まれているドレイン領域である。図１においては、中央に存在する１つのドレイン領域３０が該当する。但し、図１の構成よりもトランジスタセルの数が多い場合には、両端の２つのドレイン領域３１以外は、総て両側がゲート４０で挟まれたドレイン領域３０となり、複数のドレイン領域３０が存在することになる。ドレイン領域３０においても、上層に絶縁層、更に絶縁層の上層に金属の配線層が形成され、絶縁層には電気的接続を図るためのコンタクトホール３５が複数形成される。図１において、コンタクトホール３５の位置が示されている。

ドレイン領域３１は、半導体装置１００の長手方向に配置された複数のトランジスタセルのうち、両端に存在するトランジスタセルのドレイン領域３１であり、延在方向の一方の辺はゲート４０と対向し、他方の辺は基板電極８０と対向するドレイン領域３１である。よって、トランジスタセルが１列に配列されている場合には、１列につき２つのドレイン領域３１を有する。ドレイン領域３１においても、コンタクトホール３５と同様に複数のコンタクトホール３６が形成され、上層の配線層との電気的接続が行われる。また、ドレイン領域３０とドレイン領域３１とは同一の配線層で接続され、ドレイン領域３０、３１が同電位となるように構成される。

ドレイン領域３０、３１は、半導体装置１００がｎチャネルＬＤＭＯＳとして構成される場合には、ｎ型拡散層として構成される。

ゲート４０は、半導体基板１０の表面上に形成された電極であり、ＬＤＭＯＳのゲートとして機能する。

バックゲート領域５０は、半導体基板１０の表面領域に形成された拡散層であり、ソース領域２０に対するボディ領域として構成される。よって、バックゲート領域５０は、ソース領域２０の側面及び底面を側方及び下方から覆うようにして構成される。

図２は、図１のＡ−Ａ’断面の断面構成を示した図である。図２に示すように、バックゲート領域５０は、ソース領域２０の側面及び底面を側方及び下方から覆うようにして構成されていることが分かる。また、図２から、上述のゲート４０が、半導体基板１０の表面上に、酸化膜９０とＬＯＣＯＳ６０を跨ぐように形成されていることも分かる。

図１に戻る。バックゲート領域５０は、ソース領域２０と同様に、上層に絶縁層が形成され、絶縁層の上層に更に配線層が形成され、絶縁層にコンタクトホール５５が複数形成される。図１において、コンタクトホール５５の位置が示されている。一般的に、バックゲート領域５０とソース領域２０には、同電位が供給される場合が多い。よって、バックゲート領域５０とソース領域２０は、同一の配線層に接続され、同電位が供給されてよい。供給される電位は、例えば、接地電位の０Ｖであってもよい。

バックゲート領域５０は、半導体装置１００が、ｎチャネルＬＤＭＯＳとして構成されている場合には、ｐ型拡散層として構成される。

ＬＯＣＯＳ６０は、ドレイン領域３０を、横方向に絶縁分離するための絶縁膜であり、ドレイン領域３０を両側から挟むようにして設けられる。また、ＬＯＣＯＳ６０は、ドレイン領域３０を、延在方向の両端側からも囲み、他の拡散層から絶縁分離している。

電流集中緩和電極７０は、ドレイン領域３０の延在方向の両端部をガードし、逆流電流を緩和するための拡散層である。電流集中緩和電極７０は、ドレイン領域３０と同様に、半導体基板１０の表面領域に設けられる。電流集中緩和電極７０は、平面構成的には、ドレイン領域３０、３１の延在方向と垂直な方向に延在し、ドレイン領域３０、３１と基板電極８０との間に設けられるとともに、ドレイン領域３０、３１の両端部と連続的に接続して形成される。これにより、半導体基板１０側からドレイン領域３０に向かって流れる逆流電流Ｉ３を、ドレイン領域３０に到達する前に電流集中緩和電極７０で吸い上げ、ドレイン領域３０の端部のコンタクトホール３５への逆流電流の集中を回避することができる。また、電流集中緩和電極７０は、図１の構成においては、ドレイン領域３１の端部への逆流電流も緩和している。

電流集中緩和電極７０の上層には、ドレイン領域３０と同様に、絶縁層を介して配線層が形成され、絶縁層にはコンタクトホール７５が複数形成される。複数のコンタクトホール７５は、電流集中緩和電極７０の延在方向に沿って密に形成されているので、ドレイン領域３０の端部に流れ込む逆流電流Ｉ３を、電流集中緩和電極７０の各コンタクトホール７５で配線層に流し、電流を複数のコンタクトホール７５で分散することができる。

図１において、逆流電流Ｉ３が破線矢印で示されているが、中央のゲート４０で両側を挟まれたドレイン領域３０の両端部は、電流集中緩和電極７０でガードされ、逆流電流Ｉ３の集中が回避されている。また、基板電極８０に対向するように電流集中緩和電極７０及びドレイン領域３１が形成されているので、逆流電流Ｉ３は、何れかの箇所に集中することなく、全体に亘ってほぼ均一に電流集中緩和電極７０及びドレイン領域３１に流れ込んでいる。このように、実施例１に係る半導体装置１００は、電流集中緩和電極７０を、ドレイン領域３０の延在方向の端部と基板電極８０との間に、ドレイン領域３０の延在方向の延長線上に存在し、かつドレイン領域３０、３１と連続的な拡散層を形成して設けることにより、中央のドレイン領域３０の端部への逆流電流Ｉ３の集中を確実に緩和することができる。

基板電極８０は、半導体基板１０の基準電位を定めるための電極であり、基準電位が供給される。通常、基準電位は、接地電位の０Ｖに設定されてよい。また、基板電極８０は、複数のトランジスタセルを囲み、１個の半導体装置１００を構成する。そして、半導体装置１００に、基準電位を供給する。

基板電極８０の上層には、絶縁層が形成され、更に絶縁層の上に金属の配線層が形成される。絶縁層には、コンタクトホール８５が複数形成され、配線層からコンタクトホール８５を介して、基板電極８０に半導体基板１０の基準電位を供給する。図１には、コンタクトホール８５の位置が示されており、基板電極８０の４辺に亘り、コンタクトホール８５が形成されている。

基板電極８０は、本実施例に係る半導体装置１００がｎチャネルＬＤＭＯＳとして構成される場合には、ｐ型拡散層として構成される。

図２は、図１のＡ−Ａ’断面における構成を示した図である。図２において、図１において説明した構成要素には同一の参照符号を付し、その説明を省略する。以下、図１において説明しなかった点についてのみ説明する。

図２において、半導体基板１０の、基板電極８０よりも内側の領域に、ｎ層１５が形成され、ｎ層１５の表面領域に、トランジスタセルが形成されている。ｎ層１５は、ソース領域２０、ドレイン領域３０及び電流集中緩和電極７０よりも、低濃度の拡散層として構成されている。ｎ層１５は、ウェル層であっても、エピタキシャル成長層であってもよいし、その他の製法による拡散層であってもよい。

ソース領域２０、ドレイン領域３０、バックゲート領域５０及び電流集中緩和電極７０を含むｎ層１５の表面、つまりＬＯＣＯＳ６０で覆われていない領域は、酸化膜９０で表面が覆われている。コンタクトホール２５、３５、３６、５５、７５を形成する場合には、コンタクトホール２５、３５、３６、５５、７５が形成される位置の酸化膜９０を除去し、コンタクトホール２５、３５、３６、５５、７５と各拡散領域との電気的接続が適切に行われるように形成する。

バックゲート領域５０と、ドレイン領域３０との間には、寄生ダイオード１１０が形成され、半導体基板１０と、ドレイン領域３０との間には、寄生ダイオード１２０が形成される。図８において説明したように、寄生ダーオード１１０を流れる電流Ｉ２の影響は、従来から小さい。一方、寄生ダイオード１２０を流れる電流Ｉ３の影響は、従来、両側がゲート４０に挟まれた中央のドレイン領域３０では大きかったが、本実施例に係る半導体装置１００においては、電流集中緩和電極７０を設けたことにより小さくなっている。図２に示すように、電流Ｉ３がほぼ半導体基板１０の下側から流れ込むものだけになっていることが分かる。

このように、本実施例に係る半導体装置１００においては、ゲート４０に両側が挟まれたドレイン領域３０の端部への逆流電流Ｉ３の集中を防ぐことができ、半導体装置１００の破損を防ぐことができる。

図３は、実施例１に係る半導体装置１００の半導体基板１０の上層に設けられた配線層１５０の平面構成の一例を透過的に示した図である。図３において、配線層１５０は、ソース配線層１１０と、ドレイン配線層１２０と、基板電極配線層１３０とを有する。ソース配線層１１０、ドレイン配線層１２０及び基板電極配線層１３０は、アルミニウムや銅等の配線材料として用いられる金属が用いられる。

ソース配線層１１０は、ソース領域２０とバックゲート領域５０に電力を供給するための配線である。ソース配線層１１０は、ソース領域２０のコンタクトホール２５と、バックゲート領域５０のコンタクトホール５５を上から覆うように、長方形状に設けられる。

ドレイン配線層１２０は、ドレイン領域３０、３１及び電流集中緩和電極７０に電力を供給するための配線層である。ドレイン領域３０、３１及び電力集中緩和電極７０は、総て同電位となるように、同一のドレイン配線層１２０から電位が供給される。ドレイン配線層１２０は、ドレイン領域３０のコンタクトホール３５、ドレイン領域のコンタクトホール３６及び電流集中緩和電極７０のコンタクトホール７０の総てを覆い、かつソース配線層１１０を接触せずに囲むように、８の字状の形状で設けられる。

基板電極配線層１３０は、基板電極８０に基準電位を供給するための配線層であり、基板電極８０のコンタクトホール８５を上から覆うように、枠状に設けられる。

このように、本実施例に係る半導体装置１００によれば、半導体基板１０の上層の配線層１５０において、ドレイン領域３０、３１と電流集中緩和電極７０とを同じドレイン配線層１２０から電力供給を行うことにより、ドレイン領域３０、３１と電流集中緩和電極７０とを容易に同電位とすることができる。

なお、図３においては、図１の平面構成に適合するように配線層１５０のパターンを形成したが、図１の平面構成が変化すれば、それに合わせて配線層１５０のパターンも変化して良いことは言うまでもない。

実施例１に係る半導体装置１００によれば、延在方向の両側がゲート４０で挟まれたドレイン領域３０の端部を、ドレイン領域３０、３１と連続的に形成された電流集中緩和電極７０で完全にガードするので、ドレイン領域３０の端部への逆流電流Ｉ３の集中を防ぐことができ、半導体装置１００の誘導電流による破壊を防止することができる。

図４は、本発明の実施例２に係る半導体装置１０１の平面構成の一例を示した図である。実施例２に係る半導体装置１０１において、実施例１に係る半導体装置１００と同様の構成要素には、同一の参照符号を付し、その説明を省略する。

具体的には、実施例２に係る半導体装置１０１は、半導体基板１０と、ソース領域２０と、ゲート４０と、バックゲート領域５０と、ＬＯＣＯＳ６０と、基板電極８０と、コンタクトホール２５、５５、８５については、実施例１に係る半導体装置１００と同一の構成要素であり、配置も同一であるので、同一の参照符号を付してその説明を省略する。

実施例２に係る半導体装置１０１は、ドレイン領域３２、３３と電流集中緩和電極７１とが別個に独立して形成されており、双方が連続的に形成されていない点で、実施例１に係る半導体装置１００と異なっている。しかしながら、電流集中緩和電極７１が、ソース領域２０及びドレイン領域３２の延在方向と垂直な方向に延在し、ドレイン領域３０の延在方向の端部と基板電極８０との間に存在している点では、実施例１に係る半導体装置１００と共通している。

このように、ドレイン領域３２、３３と電流集中緩和電極７１は、半導体基板１０の表面領域で必ずしも連続的に形成されていなくてもよい。この場合であっても、電流集中緩和電極７１は、半導体基板１０からドレイン領域３２の両端部に流れ込む逆流電流Ｉ３をガードし、複数のコンタクトホール７６を介して、ドレイン領域３２に逆流電流Ｉ３が到達する前に逆流電流を吸い上げてしまうので、ドレイン領域３２の両端部のコンタクトホール３７への電流の集中を回避することができる。

なお、電流集中緩和電極７１は、細長い長方形の形状をしており、半導体装置１００の長手方向において、ドレイン領域３２、３３を総てガードするように延在している。また、電流集中緩和電極７１の上には、複数のコンタクトホール７６が、電流集中緩和電極７１の延在方向に沿って密に形成されており、逆流電流Ｉ３を、分散させて配線層に流すことが可能に構成されている。

図５は、実施例２に係る半導体装置１０１の半導体基板１０の上層に形成された配線層１５１の平面構成の一例を透過的に示した図である。図５において、配線層１５１は、ソース配線層１１１と、ドレイン配線層１２１と、基板電極配線層１３１とを備える。ソース配線層１１１は、ソース領域２０及びバックゲート領域５０に電力供給を行う配線層であり、ドレイン配線層１２１は、ドレイン領域３２、３３及び電流集中緩和電極７１に電力供給を行う配線層である点は、実施例１と同様である。また、基板電極配線層１３１が、基板電極８１に基準電位を与える配線層である点も、実施例１と同様である。

ドレイン配線層１２１は、ドレイン領域３２上に形成されたコンタクトホール３７と、ドレイン領域３３上に形成されたコンタクトホール３８と、電流集中緩和電極７１上に形成されたコンタクトホール７６の総てを覆うように形成されている。つまり、ドレイン領域３２、３３及び電流集中緩和電極７１は、ドレイン配線層１２１を介して電気的に接続され、同電位となる。このように、半導体基板１０の表面領域において、ドレイン領域３２、３３と電流集中緩和電極７１が接続されていない場合であっても、上層のドレイン配線層１２１により、ドレイン領域３２、３３と電流集中緩和電極７１とを同電位にすることができる。

なお、半導体基板１０の表面領域のドレイン領域３２、３３及び電流集中緩和電極７１の構成は、実施例１とは若干異なるが、全体としての配置はほぼ同様である。その結果、コンタクトホール３７、３８、７６の配置も実施例１に係る半導体装置１００とほぼ同様となっている。よって、ドレイン配線層１２１の形状は、実施例１に係るドレイン配線層１２０とほぼ同様の形状となっている。このように、全体の配置構成がほぼ同様であれば、ドレイン領域３２、３３と電流集中緩和電極７１とが連続的に形成されていても、独立的に形成されていても、ほぼ同様のドレイン配線層１２０、１２１を用いることができる。

実施例２に係る半導体装置１０１おいては、ソース領域２０、バックゲート領域５０及び基板電極８０の配置構成も、実施例１に係る半導体装置１００と同様であるので、ソース配線層１１１及び基板電極配線層１３１の構成も、実施例１のソース配線層１１０及び基板電極配線層１３０と同様の構成となる。よって、結果的に、実施例２に係る半導体装置１０１の配線層１５１は、実施例１に係る半導体装置１００の配線層１５０と同一の配線パターンを用いることができる。

このように、実施例２に係る半導体装置１０１によれば、ドレイン領域３２、３３と電流集中緩和領域７１を半導体基板１０の表面領域で別個に設けつつも、ドレイン領域３２、３３と電流集中緩和電極７１とを配線層１５１で電気的に接続し、同電位とすることができる。これにより、自由な半導体基板１０上のレイアウトを可能としつつ、両側がゲート４０に挟まれた配置のドレイン領域３２の両端に、逆流電流Ｉ３が集中する現象を回避することができ、半導体装置１０１の破壊を防止することができる。

図６は、本発明の実施例３に係る半導体装置１０２の平面構成の一例を示した図である。図６において、実施例２に係る半導体装置１０１と同様の構成要素には、同一の参照符号を付し、その説明を省略する。

具体的には、実施例３に係る半導体装置１０２は、半導体基板１０と、ソース領域２０と、ドレイン領域３２、３３と、ゲート４０と、バックゲート領域５０と、ＬＯＣＯＳ６０と、基板電極８０と、コンタクトホール２５、３７、３８、５５、８５については、実施例２に係る半導体装置１０１と同様であるので、これらには実施例２と同一の参照符号を付して、その説明を省略する。

実施例３に係る半導体装置１０２は、電流集中緩和電極７２が、半導体装置１０２の長手方向両端のドレイン領域３３まで延在しておらず、中央のドレイン領域７２のみをガードした長さとなっている点で、実施例２に係る半導体装置１０１と異なっている。

しかしながら、実施例３に係る半導体装置１０２は、電流集中緩和電極７２が、ドレイン領域７２の延在方向の端部よりも外側の、端部と基板電極８０との間に設けられている点では、実施例１及び実施例２に係る半導体装置１００、１０１と共通する。

図８において説明したように、逆流電流Ｉ３が集中して問題が発生するのは、両側がゲート４０で挟まれ、基板電極８０と対向していないドレイン領域３２の両端部のみである。よって、電流集中緩和電極７２は、図６に示すように、ドレイン領域３２の両端部のみをガードする長さの構成であってもよい。この場合、電流集中緩和電極７２は、ドレイン領域３２と基板電極８０の間に、複数のコンタクトホール７７を有して配置されていれば、逆流電流Ｉ３の集中を低減する効果を有するが、あまり短いと、横から流れ込む逆流電流Ｉ３をガードできないので、ドレイン領域３２の幅よりも長さ又は幅が大きいことが好ましい。更に好ましくは、電流集中緩和電極７２は、ドレイン領域３２を挟む２つのゲート４０の間隔よりも長さ又は幅が大きければ、十分に逆流電流Ｉ３の集中を防ぐことができる。

また、実施例３においては、電流集中緩和電極７２の長さ又は幅が小さいので、電流集中緩和電極７２が、ドレイン領域３２の延在方向の延長線上に確実に存在するように配置することが好ましい。

なお、電流集中緩和電極７２の上に、コンタクトホール７７が密に形成されている点は、実施例１及び実施例２に係る半導体装置１００、１０１と同様である。

また、実施例３に係る半導体装置１０２の半導体基板１０の上層の配線層は、実施例２に係る配線層１５１と同様のパターンの配線層を用いることができる。なお、配線層のパターンは、実施例２の配線層１５１のパターンに限るものではなく、ドレイン領域３２、３３のコンタクトホール３７、３８と、電流集中緩和電極７２のコンタクトホール７７を、同一のドレイン配線層で接続できれば、種々の配線パターンで構成することができる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。特に、本実施例においては、半導体装置が、ｎチャネルＬＤＭＯＳとして構成されている例を挙げて説明したが、ｐチャネルＬＤＭＯＳとして構成されている場合にも、同様に本発明を適用することができる。

本発明は、ＬＤＭＯＳを含む半導体装置に利用することができる。

１０ 半導体基板
１５ ｎ層
２０ ソース領域
２５、３５、３６、３７、３８、５５、８５ コンタクトホール
３０、３１、３２、３３ ドレイン領域
４０ ゲート
５０ バックゲート領域
６０ ＬＯＣＯＳ
７０、７１、７２ 電流集中緩和電極
８０ 基板電極
９０ 酸化膜
１００、１０１、１０２ 半導体装置
１１０、１１１ ソース配線層
１２０、１２１ ドレイン配線層
１３０、１３１ 基板電極配線層
１５０、１５１ 配線層

Claims (6)

1. 半導体基板の表面領域に形成され、対向して延在するソース領域及びドレイン領域と、前記半導体基板の表面上に形成され、前記ソース領域及びドレイン領域の間で前記ソース領域に沿って延在するゲートとを含む複数のトランジスタセルと、前記複数のトランジスタセルの周囲を囲み、前記半導体基板の基準電位を定める基板電極とを備えた半導体装置において、
   前記半導体基板の表面領域の、前記ゲートに両側を挟まれた前記ドレイン領域の延在方向における端部と、前記基板電極との間の前記ドレイン領域の延長線上に、前記ドレイン領域と同電位の電流集中緩和電極が設けられたことを特徴とする半導体装置。
2. 前記電流集中緩和電極は、前記ドレイン領域の延在方向に垂直な方向において、前記ドレイン領域の延在方向に垂直な方向の幅よりも長さが長いことを特徴とする請求項１に記載の半導体装置。
3. 前記電流集中緩和電極は、配線層により前記ドレイン領域と電気的に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記電流集中緩和電極は、前記ドレイン領域と連続的に前記半導体基板の表面領域に設けられたことを特徴とする請求項３に記載の半導体装置。
5. 前記電流集中緩和電極は、総ての前記ドレイン領域と連続的に前記半導体基板の表面領域に設けられ、前記ドレイン領域と前記電流集中緩和電極とで、前記ゲート及び前記ソース領域を平面的に囲むことを特徴とする請求項４に記載の半導体装置。
6. 前記ドレイン領域は、ｎ型拡散層から構成され、
   前記基板電極は、ｐ型拡散層から構成され、
   前記電流集中緩和電極は、ｎ型拡散層から構成されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。

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