JP5377568B2

JP5377568B2 - 半導体装置

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Publication number: JP5377568B2
Application number: JP2011097901A
Authority: JP
Inventors: 由隆青木
Original assignee: 株式会社テラミクロス
Priority date: 2011-04-26
Filing date: 2011-04-26
Publication date: 2013-12-25
Anticipated expiration: 2025-12-16
Also published as: JP2011155299A

Description

この発明は、薄膜インダクタ素子を備えた半導体装置に関する。

例えば半導体基板上に薄膜によるスパイラル状の配線を形成して、インダクタ素子を形成するようにしたものがある。このような薄膜インダクタ素子において、インダクタ素子の両端子を同一平面上に形成するようにして、スパイラル状配線の巻数を１巻より多くした場合には、必ず何れかの箇所でスパイラル状配線が相互に交差することになる。

このような薄膜インダクタ素子は、例えば特許文献１に記載されている。特許文献１に記載されている薄膜インダクタ素子においては、薄膜インダクタ素子を左右対称とするための対称線の一端側の左右に第１、第３の端子が設けられ、対称線の他端側の左右に第２、第４の端子が設けられ、第１の端子と第２の端子との間に第１の配線が１．５巻きの渦巻き状で対称線の左右両側に設けられ、第３の端子と第４の端子との間に第２の配線が対称線を中心にして第１の配線と左右対称となるように設けられている。

上記従来の薄膜インダクタ素子では、第１、第２の配線が１．５巻きの渦巻き状に配置されているので、対称線の左側において第１の配線が自己と１回立体的に交差し、対称線の右側において第２の配線が自己と１回立体的に交差し、対称線上において第１の配線と第２の配線とが２回立体的に交差している。

この場合、代表として、第１の配線について見ると、第１の端子側から第２の端子側に向かうに従って、自己の上を通り、第２の配線の上を通り、第２の配線の下を通り、自己の下を通るように配置されている。したがって、第１の配線は、第１、第２の端子を絶縁膜上に配置すると、自己及び第２の配線の下を通る部分が絶縁膜下に設けられた下層配線となり、それ以外の部分が絶縁膜上に設けられた上層配線となる。

すなわち、第１の配線は、第１の端子側から見ると、自己の上を通る部分で上層配線となり、第２の配線の上を通る部分で上層配線となり、第２の配線の下を通る部分で下層配線となり、自己の下を通る部分で下層配線となり、一方、第２の端子側から見ると、自己の下を通る部分で下層配線となり、第２の配線の下を通る部分で下層配線となり、第２の配線の上を通る部分で上層配線となり、自己の上を通る部分で上層配線となる。

特開２００５−１９１２１７号公報（図１、図２（ａ））

以上のように、上記従来の薄膜インダクタ素子においては、配線が交差する各交差部分について第１の端子側から見ると、上層配線、上層配線、下層配線、下層配線の順序となり、一方、第２の端子側から見ると、下層配線、下層配線、上層配線、上層配線の順序となり、各交差部での構造が同じではない。このような下層配線は上層配線より基板に接近している。

ここで、基板として半導体基板を用いた場合、基板に接近している下層配線の部分において、基板の影響を受け、インダクタ特性（Ｑ値）が減少する。すなわち、下層配線に電流が流れたとき、半導体基板は電気抵抗が比較的低いため、誘導によって基板にも渦電流が流れる。この渦連流による損失によってインダクタ素子のＱ値が低下する現象が発生する。このＱ値の低下は、下層配線がインダクタ素子の端子に近い位置にあるほど影響が大きくなる。

したがって、上記従来のような薄膜インダクタ素子においては、第１の端子側から見たインダクタのＱ値に対し、第２の端子側から見たインダクタのＱ値が小さくなり、両端子側から見たインダクタのＱ値が大きく異なり、特性が不均衡となっている。これに対し、インダクタ素子の特性としては、通常、両端子側から見たときのインダクタ特性が均等であることが求められる。しかしながら、上記のような構成による薄膜インダクタ素子では、両端子側から見たインダクタ特性を均等にすることが難しいという問題があった。

そこで、この発明は、両端部側から見たときのインダクタンス特性をほぼ均等とすることができる薄膜インダクタ素子を有する半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明に係わる半導体装置は、半導体基板と、前記半導体基板の一面上に形成された絶縁膜と、前記半導体基板の前記一面上に設けられた、複数の巻数を有する渦巻き状の配線により形成され、該配線の一端に設けられる第１の端子部と該配線の他端に設けられる第２の端子部とを有する薄膜インダクタ素子と、を備え、前記配線は、絶縁膜の上部に設けられた上層配線と、前記絶縁膜下に設けられて前記上層配線に電気的に接続された下層配線と、前記配線の両端から該配線に沿った長さが等しい配線中央と、前記配線中央から前記配線の一端間の第１配線と、前記配線中央から前記配線の他端間の第２配線と、複数の交差部と、を有し、前記第１配線と前記第２配線とは、前記各交差部において、前記絶縁膜を介して平面視において互いに交差する位置に設けられ、前記第１配線は、前記各交差部において、前記第１配線が前記上層配線であり、前記第２配線が前記下層配線である第１上層交差部と、前記第１配線が前記下層配線であり、前記第２配線が前記上層配線である第１下層交差部と、を有し、前記第２配線は、前記各交差部において、前記第２配線が前記上層配線であり、前記第１配線が前記下層配線である第２上層交差部と、前記第２配線が前記下層配線であり、前記第１配線が前記上層配線である第２下層交差部と、を有し、前記交差部を３個以上有し、前記第１配線において、前記第１の端子部に最近接する側から連続する３個の前記交差部における１番目の前記交差部に前記第１上層交差部が設けられ、２番目及び３番目の前記交差部に前記第１下層交差部が設けられ、前記第２配線において、前記第２の端子部に最近接する側から連続する２個の前記交差部における１番目の前記交差部に前記第２下層交差部が設けられ、２番目及び３番目の前記交差部に前記第２上層交差部が設けられていることを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記薄膜インダクタ素子における前記渦巻き状の配線の前記巻数は４であり、３個の前記交差部を有することを特徴とする。
請求項３に記載の発明は、請求項１又は２に記載の半導体装置において、前記半導体基板の上面に集積回路が設けられ、前記下層配線は、前記集積回路内に設けられていることを特徴とする。

本発明に係わる半導体装置よれば、半導体基板上に設けられた、複数の巻数を有する渦巻き状の配線により形成された薄膜インダクタ素子を備える半導体装置において、薄膜インダクタ素子を形成する配線の交差部に設けられる下層配線によるインダクタンス特性の薄膜インダクタ素子の両端子部から見た劣化程度が同程度となるように、薄膜インダクタ素子を形成する配線の各交差部における上層配線と下層配線の配置が設定されていることにより、薄膜インダクタ素子の両端子部側から見たインダクタンス特性をほぼ均等とすることができる。

この発明の第１実施形態としての半導体装置の要部の透過平面図。（Ａ）は図１のIIＡ−IIＡ線に沿う断面図、（Ｂ）は図１のIIＢ−IIＢ線に沿う断面図。この発明の第２実施形態としての半導体装置の要部の透過平面図。この発明の第３実施形態としての半導体装置の要部の透過平面図。この発明の第４実施形態としての半導体装置の要部の透過平面図。この発明の第５実施形態としての半導体装置の要部の透過平面図。この発明の第６実施形態としての半導体装置の要部の透過平面図。

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の要部の透過平面図を示し、図２（Ａ）は図１のIIＡ−IIＡに沿う断面図を示し、図２（Ｂ）は図１のIIＢ−IIＢに沿う断面図を示す。この半導体装置は、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、シリコン基板（半導体基板）１を備えている。

シリコン基板１の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド２ａ、２ｂ、２ｃが集積回路に接続されて設けられている。この場合、符号２ｂ、２ｃで示す接続パッドは、後述する薄膜インダクタ素子１３の両端部に接続されるものであり、例えば互いに隣接して配置されている。

接続パッド２ａ、２ｂ、２ｃの中央部を除くシリコン基板１の上面には酸化シリコン等からなる絶縁膜３が設けられ、接続パッド２ａ、２ｂ、２ｃの中央部は絶縁膜３に設けられた開口部４を介して露出されている。絶縁膜３の上面にはポリイミド系樹脂等からなる保護膜（絶縁膜）５が設けられている。絶縁膜３の開口部４に対応する部分における保護膜５には開口部６が設けられている。

保護膜５の上面には銅等からなる第１〜第３の下地金属層１０、１１、１２及び外側下地金属層１７、内側下地金属層１８が設けられている。第１〜第３の下地金属層１０、１１、１２の上面全体には銅等からなる第１の配線７及び第１の引き出し配線８、第２の引き出し配線９が設けられ、外側下地金属層１７、内側下地金属層１８の上面全体には外側上層配線１４、内側上層配線１５が設けられている。そして、接続パッド２ａには絶縁膜３及び保護膜５の開口部４、６を介して第１の下地金属層１０を含む第１の配線７の一端部が接続されている。

次に、薄膜インダクタ素子１３について説明する。本実施形態における薄膜インダクタ素子１３は、２巻きの渦巻き状の配線を有して形成されるものであって、１箇所に立体的な交差部を有するものである。インダクタ素子１３は、保護膜５上に１箇所が欠けた環状（正八角形状）に設けられた外側上層配線１４と、保護膜５上において外側上層配線１４の内側に同一側の１箇所が欠けた環状（正八角形状）に設けられた内側上層配線１５と、第１の引き出し配線８及び第２の引き出し配線９と、内側上層配線１５の一端部に対応する部分におけるシリコン基板１の上面に設けられた直線状の下層配線１６とを有して構成される。

この場合、外側上層配線１４、内側上層配線１５、第１の引き出し配線８及び第２の引き出し配線９は、銅等によって形成され、保護膜５の上面に設けられた銅等からなる外側下地金属層１７、内側下地金属層１８、第２の下地金属層１１及び第３の下地金属層１２の上面全体に設けられている。また、下層配線１６は、アルミニウム系金属等によって形成され、内側上層配線１５の一端部に対応する部分におけるシリコン基板１の上面に形成され、例えばシリコン基板１の上面に設けられる集積回路中に予め形成されている。

そして、外側下地金属層１７を含む外側上層配線１４の一端部は、第２の下地金属層１１を含む第１の引き出し配線８の他端部に接続され、他端部は、絶縁膜３及び保護膜５に設けられた開口部（スルーホール）１９を介して下層配線１６の一端部に接続されている。内側下地金属層１８を含む内側上層配線１５の一端部は、第３の下地金属層１２を含む第２の引き出し配線９の他端部に接続され、他端部は、絶縁膜３及び保護膜５に設けられた開口部２０を介して下層配線１６の他端部に接続されている。

また、第２の下地金属層１１を含む第１の引き出し配線８の一端部は、絶縁膜３及び保護膜５の開口部４、６を介して接続パッド２ｂに接続され、第３の下地金属層１２を含む第２の引き出し配線９の一端部は、絶縁膜３及び保護膜５の開口部４、６を介して接続パッド２ｃに接続されている。

第１の配線１０の接続パッド部上面には銅からなる柱状電極２１が設けられている。第１の配線７及び薄膜インダクタ素子１３を含む保護膜５の上面にはエポキシ系樹脂等からなる封止膜２２がその上面が柱状電極２１の上面と面一となるように設けられている。柱状電極２１の上面には半田ボール２３が設けられている。

ここで、薄膜インダクタ素子１３の一部を構成する下層配線１６は、シリコン基板１の上面に設けられているため、シリコン基板１の影響を受け、シリコン基板１に発生する渦電流による損失が生じ、特性が劣化する（Ｑ値が小さくなる）。一方、薄膜インダクタ素子１３を構成する第１の引き出し配線８、第２の引き出し配線９、外側上層配線１４及び内側上層配線１５は、シリコン基板１の上面から厚さ方向に絶縁膜３及び保護膜５の合計厚さだけ離されて設けられているため、シリコン基板１の影響を受けにくく、特性劣化はほとんど生じない。

しかるに、この半導体装置においては、下層配線１６は、外側上層配線１４の他端部と内側上層配線１５の他端部との間に設けられている。この場合、第１の引き出し配線８と外側上層配線１４の長さと第２の引き出し配線９と内側上層配線１５の長さは同じかほぼ同じで、その差が小さくなるように構成されている。

これにより、薄膜インダクタ素子１３の一端部側（接続パッド２ｂ側）から下層配線１６までの距離と薄膜インダクタ素子１３の他端部側（接続パッド２ｃ側）から下層配線１６までの距離は同じかほぼ同じで、その差が小さく、下層配線１６は、薄膜インダクタ素子１３の一端部（接続パッド２ｂ）から他端部（接続パッド２ｃ）の間の配線の中点を含む位置に設けられている。

この場合、配線の中点から一端部（接続パッド２ｂ）にかけては、下層配線１６、外側上層配線１４、第１の引き出し配線８が設けられ、配線の中点から他端部（接続パッド２ｃ）にかけては、下層配線１６、内側上層配線１５、第２の引き出し配線９が設けられ、上層配線と下層配線の配列順序が同じとなっている。

ここで、第１の引き出し配線８、第２の引き出し配線９、外側上層配線１４及び内側上層配線１５は保護膜５上に設けられているためシリコン基板１の影響を受け難く、この部分でのＱ値は良好な値を有するが、下層配線１６はシリコン基板１上に設けられているため、この部分においてシリコン基板１の影響を受けてＱ値が減少する。すなわち、Ｑ値を大きくするためには、端子部から下層配線までの距離ができるだけ長い方が好ましいが、下層配線が端子部からインダクタ素子をなす配線の中点より先に設けられていれば、Ｑ値は、下層配線の位置には殆ど依存しないことが知られている。

一方、インダクタ素子の両端部側から見た特性を均等にするという観点からは、両端部から下層配線までの距離を均等にすることが好ましい。そこで、本実施形態においては、薄膜インダクタ素子１３の両端部側から下層配線１６までの距離をほぼ等しくするとともに、下層配線１６を両端部間の配線の中点付近に設けている。これによって、両端子側から見たときの特性をほぼ均等とすることができるとともに、インダクタ素子１３のＱ値を比較的大きくすることができる。

なお、上記においては、下層配線１６は、シリコン基板１上の集積回路中に予め形成されて、シリコン基板１の上面に設けられているとしたが、これに限らず、例えば絶縁膜３上に設けられるものとしてもよい。この場合、絶縁膜３の膜厚分だけシリコン基板１から離間するため、下層配線１６におけるシリコン基板１の影響を減少させ、この部分でのＱ値の低下を低減させることができて、インダクタ素子１３のＱ値を増加させることができる。

（第２実施形態）
図３はこの発明の第２実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、下層配線１６をその上に絶縁膜３及び保護膜５を介して設けられた第２の引き出し配線９と交差するようにした点である。この場合、下層配線１６と第２の引き出し配線９とは直交するように構成されるため、下層配線１６の長さを可及的に短くすることができる。これにより、下層配線１６に起因する特性劣化を低減することができて、インダクタ素子１３のＱ値を増加させることができる。

（第３実施形態）
図４はこの発明の第３実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、薄膜インダクタ素子１３において、下層配線を２ヵ所に設けるようにした点である。

この場合、薄膜インダクタ素子１３は、保護膜５の上面に相対向して設けられた半円弧状の第１、第２の外側上層配線１４Ａ、１４Ｂと、保護膜５の上面において第１、第２の外側上層配線１４Ａ、１４Ｂの内側に１箇所が欠けた環状に設けられた内側上層配線１５と、第１の引き出し配線８及び第２の引き出し配線９と、例えばシリコン基板１の上面の所定の２箇所に設けられた第１、第２の下層配線１６Ａ、１６Ｂとを有する。

そして、第１の外側上層配線１４Ａの一端部は第１の引き出し配線８の他端部に接続され、他端部は、絶縁膜３及び保護膜５に設けられた開口部を介して第１の下層配線１６Ａの一端部に接続されている。第２の外側上層配線１４Ｂの一端部は第２の引き出し配線９の他端部に接続され、他端部は、絶縁膜３及び保護膜５に設けられた開口部を介して第２の下層配線１６Ｂの一端部に接続されている。

内側上層配線１５の一端部は、絶縁膜３及び保護膜５に設けられた開口部を介して第１の下層配線１６Ａの他端部に接続され、他端部は、絶縁膜３及び保護膜５に設けられた開口部を介して第２の下層配線１６Ｂの他端部に接続されている。また、第１の引き出し配線８の一端部は接続パッド２ｂに接続され、第２の引き出し配線９の一端部は接続パッド２ｃに接続されている。

この半導体装置においては、薄膜インダクタ素子１３の一端部側（接続パッド２ｂ側）から第１の下層配線１６Ａまでの距離と薄膜インダクタ素子１３の他端部側（接続パッド２ｃ側）から第２の下層配線１６Ｂまでの距離は同じかほぼ同じで、その差が小さくなるように構成される。これにより、本実施形態によれば、薄膜インダクタ素子１３の両端部側から下層配線１６Ａ、１６Ｂまでの距離をほぼ等しくすることができる。したがって、薄膜インダクタ素子１３の両端部側から見たときの特性をほぼ均等とすることができる。

この場合、薄膜インダクタ素子１３の一端部（接続パッド２ｂ）と他端部（接続パッド２ｃ）の間の配線の中点から一端部（接続パッド２ｂ）にかけては、内側上層配線１５、下層配線１６Ａ、外側上層配線１４Ａ、第１の引き出し配線８が設けられ、配線の中点から他端部（接続パッド２ｃ）にかけては、内側上層配線１５、下層配線１６Ｂ、外側上層配線１４Ｂ、第２の引き出し配線９が設けられ、上層配線と下層配線の配列順序が同じとなっている。

（第４実施形態）
図５はこの発明の第４実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、薄膜インダクタ素子１３を３巻きの渦巻き状とし、薄膜インダクタ素子１３の立体的な交差部を２箇所とした点である。

この場合、薄膜インダクタ素子１３は、保護膜５の上面に１箇所が欠けた環状に設けられた第１の上層配線３１と、保護膜５の上面において第１の上層配線３１の右外側に設けられた半円弧状の第２の上層配線３２と、保護膜５の上面において第１の上層配線３１の内側に１．５巻きの渦巻き状に設けられた第３の上層配線３３と、第１の引き出し配線８及び第２の引き出し配線９と、例えばシリコン基板１の上面の所定の２箇所に設けられた第１、第２の下層配線３４、３５とを有する。

そして、第１の上層配線３１の一端部は第１の引き出し配線８の他端部に接続され、他端部は第１の下層配線３４の一端部に接続されている。第２の上層配線３２の一端部は第２の引き出し配線９の他端部に接続され、他端部は第２の下層配線３５の一端部に接続されている。第３の上層配線３３の一端部は第１の下層配線３４の他端部に接続され、他端部は第２の下層配線３５の他端部に接続されている。また、第１の引き出し配線８の一端部は接続パッド２ｂに接続され、第２の引き出し配線９の一端部は接続パッド２ｃに接続されている。

この場合、第１、第２の下層配線３４、３５は、例えば、薄膜インダクタ素子１３の両端部間（接続パッド２ｂ、２ｃ間）を通る中心線上に配置されている。すなわち、３巻きの渦巻き状の薄膜インダクタ素子１３の２箇所の交差部は薄膜インダクタ素子１３の両端部間を通る中心線上に配置され、薄膜インダクタ素子１３は当該中心線を中心にしてその両側で対称に近い構造となっている。

そして、薄膜インダクタ素子１３の両端部（接続パッド２ｂ、２ｃ）間の配線の中点と一端部側（接続パッド２ｂ側）の間と、配線の中点と他端部（接続パッド２ｃ側）の間で、共に２つの交差部を有している。また、配線の中点から一端部側（接続パッド２ｂ側）を見たとき、第１番目の交差部には第１の下層配線３４が設けられ、第２番目の交差部には第１の上層配線３１が設けられて、上層及び下層の配線の両方を有している。一方、配線の中点から他端部側（接続パッド２ｃ側）を見たとき、第１番目の交差部には第３の上層配線３３が設けられ、第２番目の交差部には第２の下層配線３５が設けられ、上層及び下層の両方の配線を有している。

この場合、薄膜インダクタ素子１３の一端部（接続パッド２ｂ）と他端部（接続パッド２ｃ）の間の配線の中点から一端部（接続パッド２ｂ）にかけては、第３の上層配線３３、第１の下層配線３４、第１の上層配線３１、第１の引き出し配線８が設けられ、配線の中点から他端部（接続パッド２ｃ）にかけては、第３の上層配線３３、第２の下層配線３５、第２の上層配線３２、第２の引き出し配線９が設けられ、上層配線と下層配線の配列順序が同じとなっている。

このように、この半導体装置では、薄膜インダクタ素子１３の配線の両端部間の中点から一端部間及び配線の中点から他端部間のいずれにおいても複数の交差部を有し、且つ、上層及び下層の両方の配線を有しているので、両端部から見たインダクタ特性に対する下層配線によるＱ値の低下を同程度として、薄膜インダクタ素子１３の両端部側から見たときの特性をほぼ均等とすることができる。

なお、上記においては、第１、第２の下層配線３４、３５が中心線上に配置され、インダクタ素子１３が当該中心線に対して対称に近い構造を有し、配線の中点から一端部間及び配線の中点から他端部間のいずれも、２つの同数の交差部を有するとしたが、これは一例を示したに過ぎない。要するに、薄膜インダクタ素子１３の配線の両端部間の中点と一端部の間、及び、配線の中点と他端部の間のいずれにおいても複数の交差部を有し、且つ、上層及び下層の両方の配線を有しているものであれば、第１、第２の下層配線３４、３５が中心線上に対称又は非対称に配置され、インダクタ素子１３が当該中心線に対して非対称な構造を有するものであってもよい。

（第５実施形態）
図６はこの発明の第５実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、薄膜インダクタ素子１３を４巻きの渦巻き状とし、薄膜インダクタ素子１３の立体的な交差部を３箇所とした点である。

この場合、薄膜インダクタ素子１３は、保護膜５の上面に１箇所が欠けた環状に設けられた第１の上層配線４１と、保護膜５の上面において第１の上層配線４１の右外側に設けられた半円弧状の第２の上層配線４２と、保護膜５の上面において第１の上層配線４１の内側に１箇所が欠けた環状に設けられた第３の上層配線４３と、保護膜５の上面において第３の上層配線４３の内側に１．５巻きの渦巻き状に設けられた第４の上層配線４４と、第１の引き出し配線８及び第２の引き出し配線９と、例えばシリコン基板１の上面の所定の３箇所に設けられた第１〜第３の下層配線４５、４６、４７と、を有する。

そして、第１の上層配線４１の一端部は第１の引き出し配線８の他端部に接続され、他端部は第１の下層配線４５の一端部に接続されている。第２の上層配線４２の一端部は第２の引き出し配線９の他端部に接続され、他端部は第２の下層配線４６の一端部に接続されている。第３の上層配線４３の一端部は第２の下層配線４６の他端部に接続され、他端部は第３の下層配線４７の一端部に接続されている。第４の上層配線４４の一端部は第１の下層配線４５の他端部に接続され、他端部は第３の下層配線４７の他端部に接続されている。また、第１の引き出し配線８の一端部は接続パッド２ｂに接続され、第２の引き出し配線９の一端部は接続パッド２ｃに接続されている。

この場合、第１〜第３の下層配線４５、４６、４７は、例えば、薄膜インダクタ素子１３の両端部間（接続パッド２ｂ、２ｃ間）を通る中心線上に配置されている。すなわち、４巻きの渦巻き状の薄膜インダクタ素子１３の３箇所の交差部は薄膜インダクタ素子１３の両端部間を通る中心線上に配置され、薄膜インダクタ素子１３は当該中心線を中心にしてその両側で対称に近い構造となっている。

そして、薄膜インダクタ素子１３の両端部（接続パッド２ｂ、２ｃ）間の配線の中点から一端部側（接続パッド２ｂ側）の間と、配線の中点から他端部側（接続パッド２ｃ側）の間で、共に３つの交差部を有している。また、配線の中点から一端部側（接続パッド２ｂ側）を見たとき、第１番目の交差部には第４の上層配線４４が設けられ、第２番目の交差部には第１の下層配線４５が設けられ、第３番目の交差部には第１の上層配線４１が設けられて、上層及び下層の配線の両方を有している。一方、配線の中点から他端部側（接続パッド２ｃ側）を見たとき、第１番目の交差部には第３の下層配線４７が設けられ、第２番目の交差部には第３の上層配線４３が設けられ、第３番目の交差部には第２の下層配線４６が設けられて、上層及び下層の両方の配線を有している。

なお、上記においても、第１〜第３の下層配線４５、４６、４７が中心線上に配置され、インダクタ素子１３が当該中心線に対して対称に近い構造を有し、配線の中点から一端部間及び配線の中点から他端部間のいずれも、３つの同数の交差部を有するとしたが、これは一例を示したに過ぎない。本実施形態においても、薄膜インダクタ素子１３の配線の両端部間の中点から一端部側及び他端部側のいずれにおいても複数の交差部を有し、且つ、各交差部において、上層及び下層の両方の配線が設けられているものであれば、第１〜第３の下層配線４５、４６、４７が中心線上に対称又は非対称に配置され、インダクタ素子１３が当該中心線に対して非対称な構造を有するものであってもよい。

（第６実施形態）
図７はこの発明の第６実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図６に示す半導体装置と異なる点は、第３の上層配線４３を２巻きの渦巻き状とし、第４の上層配線４４を半円弧状とし、第３の上層配線４３の他端部と第４の上層配線４４とを第３の下層配線で接続した点である。

この場合においても、薄膜インダクタ素子１３の両端部（接続パッド２ｂ、２ｃ）間の配線の中点から一端部側（接続パッド２ｂ側）の間と、配線の中点から他端部側（接続パッド２ｃ側）の間で、共に３つの交差部を有している。また、配線の中点から一端部側（接続パッド２ｂ側）を見たとき、第１番目の交差部には第２の下層配線４７が設けられ、第２番目の交差部には第１の下層配線４５が設けられ、第３番目の交差部には第１の上層配線４１が設けられ、上層及び下層の両方の配線を有している。一方、配線の中点から他端部側（接続パッド２ｃ側）を見たとき、第１番目の交差部には第３の上層配線４３が設けられ、第２番目の交差部には第３の上層配線４３が設けられ、第３番目の交差部には第２の下層配線４６が設けられて、上層及び下層の両方の配線を有している。

このように、この半導体装置においても、図６に示す半導体装置と同様に、薄膜インダクタ素子１３の配線の両端部間の中点から一端部間及び配線の中点から他端部間のいずれにおいても複数の交差部を有し、且つ、上層及び下層の両方の配線を有しているので、両端部から見たインダクタ特性に対する下層配線によるＱ値の低下を同程度として、薄膜インダクタ素子１３の両端部側から見たときの特性をほぼ均等とすることができる。

特に、本実施形態においては、配線の中点から一端部側（接続パッド２ｂ側）を見たときには、第１番目と第２番目の交差部には下層配線が設けられ、配線の中点から他端部側（接続パッド２ｃ側）を見たときには、第１番目と第２番目の交差部には上層配線が設けられている。ここで、下層配線によるインダクタ特性のＱ値の低下は、端子部から下層配線までの距離が大きくなるほど影響が小さくなる。これにより、本実施形態における構成よれば、上述の第５実施形態における構成に比し、薄膜インダクタ素子１３の両端部側から見たときの特性の差をより一層減らすことができる。

ここで、上述の各実施形態における薄膜インダクタ素子１３の一端部側（接続パッド２ｂ側）から見たときのＱ値と他端部側（接続パッド２ｃ側）から見たときのＱ値との差について検証した結果について簡単に説明する。薄膜インダクタ素子１３の外形寸法を１ｍｍ以下（もしくは７００μｍ以下）とし、その線幅及び線間隔を１０〜数十μｍとしたとき、Ｑ値の差は、図１に示す第１実施形態の２巻きの場合、約３．７％であり、図３に示す第２実施形態の２巻きの場合、約１．８％であり、図４に示す第３実施形態の２巻きの場合、約１．８％であり、図５に示す第４実施形態の３巻きの場合、約７．７％であり、図６に示す第５実施形態の４巻きの場合、約８．７％であり、図７に示す第６実施形態の４巻きの場合、約４．４％であった。このように、本発明の各実施形態の構成によれば、両端部から見たＱ値の差を概ね１０％以下とすることができて、概ね均等とすることができる。

なお、上記各実施形態では、薄膜インダクタ素子が２〜４巻きの渦巻き状である場合について説明したが、これに限らず、５巻き以上の渦巻き状であってもよい。

１シリコン基板
２ａ、２ｂ、２ｃ接続パッド
３絶縁膜
５保護膜
１０〜１２第１〜第３の配線
１３薄膜インダクタ素子
１４外側の上層配線
１５内側の上層配線
１６下層配線
２１柱状電極
２２封止膜
２３半田ボール

Claims

半導体基板と、
前記半導体基板の一面上に形成された絶縁膜と、
前記半導体基板の前記一面上に設けられた、複数の巻数を有する渦巻き状の配線により形成され、該配線の一端に設けられる第１の端子部と該配線の他端に設けられる第２の端子部とを有する薄膜インダクタ素子と、
を備え、
前記配線は、絶縁膜の上部に設けられた上層配線と、前記絶縁膜下に設けられて前記上層配線に電気的に接続された下層配線と、前記配線の両端から該配線に沿った長さが等しい配線中央と、前記配線中央から前記配線の一端間の第１配線と、前記配線中央から前記配線の他端間の第２配線と、複数の交差部と、を有し、
前記第１配線及び前記第２配線は、前記各交差部において、前記絶縁膜を介して平面視において互いに交差する位置に設けられ、
前記第１配線は、前記各交差部において、前記第１配線が前記上層配線であり、前記第２配線が前記下層配線である第１上層交差部と、前記第１配線が前記下層配線であり、前記第２配線が前記上層配線である第１下層交差部と、を有し、
前記第２配線は、前記各交差部において、前記第２配線が前記上層配線であり、前記第１配線が前記下層配線である第２上層交差部と、前記第２配線が前記下層配線であり、前記第１配線が前記上層配線である第２下層交差部と、を有し、
前記交差部を３個以上有し、前記第１配線において、前記第１の端子部に最近接する側から連続する３個の前記交差部における１番目の前記交差部に前記第１上層交差部が設けられ、２番目及び３番目の前記交差部に前記第１下層交差部が設けられ、
前記第２配線において、前記第２の端子部に最近接する側から連続する３個の前記交差部における１番目の前記交差部に前記第２下層交差部が設けられ、２番目及び３番目の前記交差部に前記第２上層交差部が設けられていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、前記薄膜インダクタ素子における前記渦巻き状の配線の前記巻数は４であり、３個の前記交差部を有することを特徴とする半導体装置。
請求項１又は２に記載の半導体装置において、前記半導体基板の上面に集積回路が設けられ、前記下層配線は、前記集積回路内に設けられていることを特徴とする半導体装置。