JP5386987B2

JP5386987B2 - 半導体装置

Info

Publication number: JP5386987B2
Application number: JP2008557019A
Authority: JP
Inventors: 康宏岡本; 一樹大田; 広信宮本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-02-07
Filing date: 2008-01-30
Publication date: 2014-01-15
Anticipated expiration: 2028-01-30
Also published as: JPWO2008096521A1; WO2008096521A1

Description

本発明は、半導体装置に関する。

図１１（ａ）は、従来技術による半導体装置を示す断面図である。この半導体装置は、ヘテロ接合電界効果トランジスタ（以下、ＨＪＦＥＴという）を備えている。基板１０１上に、半導体緩衝層１０２、ＧａＮチャネル層１０３およびＡｌＧａＮ電子供給層１０４が順次形成されている。ＡｌＧａＮ電子供給層１０４上には、それにオーミック接合された、ソース電極１１１およびドレイン電極１１３が設けられている。また、ソース電極１１１とドレイン電極１１３の間には、ＡｌＧａＮ電子供給層１０４にショットキー接合されたゲート電極１１２が設けられている。図１１（ｂ）は、図１１（ａ）の半導体装置を示す平面図である。

この半導体装置においては、ソース電極１１１およびドレイン電極１１３が同一面上に配置されているため、当該半導体装置の表面側に、電極およびパッド領域を設ける必要がある。そのため、単位面積あたりの電流密度を高め、それによりオン抵抗を低減させることが困難である。

この点に関し、特許文献１では、ドレイン電極を裏面側に引き出す縦型デバイス構造が提案されている。図１２は、同文献に記載されている半導体装置を示す断面図である。この半導体装置も、ＨＪＦＥＴを備えている。ｎ型ＳｉＣ基板１４１上に、ＡｌＮ緩衝層１４３、アンドープＧａＮ層１４５、アンドープＡｌＧａＮ層１４７、ｎ型ＡｌＧａＮ層１４９およびアンドープＡｌＧａＮ層１５１が順次形成されている。ｎ型ＡｌＧａＮ層１４９上には、アンドープＡｌＧａＮ層１５１を貫通するソース領域１５３が形成されている。

さらに、アンドープＡｌＧａＮ層１５１からＳｉＣ基板１４１に達するコンタクトホールが形成されており、これを埋め込むようにドレイン領域１５７が形成されている。ソース領域１５３とドレイン領域１５７との間のアンドープＡｌＧａＮ層１５１上には、それにショットキー接合するゲート電極１５５が形成されている。この構造体上にはＳｉＮ膜１５９を介してＳｉＯ₂膜１６１が形成され、その上にフィールドプレート１６３が形成されている。

また、ＳｉＣ基板１４１の裏面には、裏面電極１６５が形成されている。これにより、ドレイン領域１５７裏面側に引き出された構造のＨＪＦＥＴが実現されている。この構造によれば、表面側にドレイン電極用のパッド領域を設ける必要がない。そのため、図１１（ａ）および図１１（ｂ）に示した構造に比べると、電流密度を高めることが可能である。
特開２００６−１５６６５８号公報

しかしながら、図１１（ａ）および図１１（ｂ）の半導体装置においては、ゲート電極１１２とドレイン電極１１３とが同一平面に配置されているため、耐圧がゲート電極１１２のドレイン側端に集中する電界強度で規定される。同様に、図１２の半導体装置においても、ドレイン電極が当該半導体装置の表面側にあるため、耐圧がゲート電極１５５のドレイン側端に集中する電界で規定される。

それゆえ、これらの半導体装置において耐圧を確保するためには、ゲート電極とドレイン電極との間の距離を離す必要がある。このことは、電流密度を高める上で不利となる。したがって、従来の半導体装置では、オン抵抗を充分に低減させることが困難であった。

本発明による半導体装置は、基板と、前記基板の一方の主面上に設けられ、III族窒化物半導体によって構成された活性層と、前記活性層上に設けられたソース電極と、前記基板の他方の主面上に設けられ、前記基板の当該一方の主面に向かって突出した突出部を有するドレイン電極と、上記活性層上に設けられ、平面視で、上記ソース電極と上記ドレイン電極の上記突出部との間に位置するゲート電極と、を備え、上記ドレイン電極の上記突出部は、上記活性層中の電子走行領域と電気的に接続されていることを特徴とする。

かかる構造の半導体装置においては、耐圧が、ゲート電極端ではなく、活性層中の電界強度で規定される。このため、耐圧を低下させることなく、ドレイン電極とゲート電極との間の距離を短縮することができる。これにより、電流密度を高め、それによりオン抵抗を充分に低減させることができる。

本発明によれば、オン抵抗の低減に適した構造を有する半導体装置が実現される。

図１（ａ）および図１（ｂ）は、それぞれ本発明による半導体装置の第１実施形態を示す断面図および平面図である。図２は、実施形態の効果を説明するための図である。図３は、本発明による半導体装置の第２実施形態を示す断面図である。図４は、本発明による半導体装置の第３実施形態を示す断面図である。図５は、本発明による半導体装置の第４実施形態を示す断面図である。図６は、本発明による半導体装置の第５実施形態を示す断面図である。図７は、実施形態の効果を説明するための図である。図８は、本発明による半導体装置の第６実施形態を示す断面図である。図９は、本発明による半導体装置の第７実施形態を示す断面図である。図１０は、本発明による半導体装置の第８実施形態を示す断面図である。図１１（ａ）および図１１（ｂ）は、それぞれ従来技術による半導体装置を示す断面図および平面図である。図１２は、従来技術による半導体装置を示す断面図である。

以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１（ａ）は、本発明による半導体装置の第１実施形態を示す断面図である。この半導体装置は、高抵抗基板１と、高抵抗基板１の一方の主面上に設けられ、III族窒化物半導体によって構成された活性層と、上記活性層上に設けられたソース電極１１と、高抵抗基板１の裏面（他方の主面）上に設けられ、当該高抵抗基板１の一方の主面に向かって突出した突出部を有するドレイン電極１３と、上記活性層上に設けられ、平面視で、ソース電極１１とドレイン電極１３の上記突出部との間に位置するゲート電極１２と、を備えている。ドレイン電極１３の上記突出部は、上記活性層中の電子走行領域と電気的に接続されている。

より詳細には、この半導体装置は、高抵抗基板１上に形成されたＨＪＦＥＴを備えている。高抵抗基板１は、例えば、ＳｉＣ基板またはサファイア基板である。あるいは、高抵抗のＳｉ基板を高抵抗基板１として用いてもよい。高抵抗基板１上には、半導体層からなる緩衝層２が形成されている。この緩衝層２上には、ＧａＮチャネル層３が形成されている。ＧａＮチャネル層３の上には、ＡｌＧａＮ電子供給層４が形成されている。ＡｌＧａＮ電子供給層４に接するソース電極１１が形成され、オーム性接触がとられている。

上記活性層は、ＧａＮチャネル層３およびＡｌＧａＮ電子供給層４によって構成されている。また、これらのＧａＮチャネル層３とＡｌＧａＮ電子供給層４との界面に形成される二次元電子層２１が、上記電子走行領域に相当する。

イオン注入により形成されたｎ型領域３１（第１導電型の領域）が、緩衝層２とＧａＮチャネル層３との界面からＡｌＧａＮ電子供給層４の内部まで延びている。このｎ型領域３１によって、ドレイン電極１３（の突出部）と二次元電子層２１とが接続されている。ドレイン電極１３は、ビアホールを通じてｎ型領域３１に接している。

ドレイン電極１３の突出部の上面の位置、すなわちドレイン電極１３とｎ型領域３１との接続面は、活性層の上面（本実施形態においてはＡｌＧａＮ電子供給層４の上面に等しい）の位置よりも低い。本実施形態において上記突出部の上面と、緩衝層２とＧａＮチャネル層３との界面とは同一平面上にある。また、上記接続面は、ｎ型領域３１の直下にのみ存在している。

ＡｌＧａＮ電子供給層４上には、それにショットキー接合するゲート電極１２が形成されている。ゲート電極１２は、平面視で、ソース電極１１とｎ型領域３１との間に位置している。

図１（ｂ）は、図１（ａ）の半導体装置を示す平面図である。図１（ａ）の断面図は、図１（ｂ）のＡ１−Ａ１線に沿った断面の一部を示すものである。図１（ｂ）に示されるように、点線で示されたドレイン電極１３は当該半導体装置の裏面側に引き出されているため、表面側にはドレインパッドの領域を必要としない。また、図１（ａ）に示した構造では、耐圧はゲート端ではなく、ＧａＮチャネル層３中の電界強度で規定される。このため、耐圧を低下させることなくドレイン電極１３とゲート電極１２と間の距離を短縮することができる。

図２は、ドレイン電極に正電圧を印加した状態でのソース電極直下の伝導帯エネルギー分布を示す特性図である。従来のｎ型基板にドレイン電極を付加した構造では、チャネル直下の全領域がドレイン電極と同電位となるため、破線で示すようにソース直下の伝導帯エネルギーが下がり、ソース−ドレイン間の縦方向のリーク電流が生じ易い。また、図には示していないが、ゲート直下の伝導帯エネルギーも同様に下がるため、ピンチオフ性が悪くなる。

一方、本実施形態の構造では、基板を高抵抗としているため、伝導帯エネルギーが下がるのはドレイン領域のみであり、実線で示すようにソース直下の伝導帯エネルギーは高い状態に保たれている。このため、ソース−ドレイン間の縦方向のリーク電流やピンチオフ不良は生じない。すなわち、本実施形態によれば、ピンチオフ性が良好でソース−ドレイン間のリーク電流を抑制した縦型デバイスが実現できる。

基板の比抵抗が10³Ωcm以上であれば、このような特性が実現できる。基板の比抵抗は、動作電圧が100ボルト以上である場合には10⁴Ωcm以上であることが好ましく、動作電圧が500ボルト以上である場合には10⁵Ωcm以上であることが好ましい。

本実施形態の半導体装置は、例えば、以下のように製造される。まず、絶縁性ＳｉＣからなる高抵抗基板１上に、例えば分子線エピタキシ(Molecular Beam Epitaxy: MBE)成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＡｌＮからなる緩衝層２、アンドープのＧａＮチャネル層３、アンドープＡｌ_0.2Ｇａ_0.8ＮからなるＡｌＧａＮ電子供給層４である。緩衝層２、ＧａＮチャネル層３およびＡｌＧａＮ電子供給層４の膜厚は、例えば、それぞれ20nm、2μmおよび25nmである。

次いで、エピタキシャル層構造の一部をＧａＮチャネル層３が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層４上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１１を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。

続いて、ＧａＮチャネル層３及びＡｌＧａＮ電子供給層４に対して表面側から、総ドーズ量2×10¹⁵cm^-2のＳｉイオンを選択的に注入して、二次元電子層２１から緩衝層（バッファ層）２にまで分布するｎ型領域３１を形成する。ＡｌＧａＮ電子供給層４上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキー接触のゲート電極１２を形成する。表面側の構造を作製した後に、高抵抗基板１の裏面側からｎ型領域３１の直下にドライエッチングにより、高抵抗基板１及び緩衝層（バッファ層）２の双方を貫通するスルーホールを形成する。次に、このスルーホールを含む裏面全体にスパッタによりＴｉ／Ａｕ層を形成し、さらにメッキにより当該Ｔｉ／Ａｕ層上にＡｕメッキ層を形成することによってドレイン電極１３が形成される。このようにして図１（ａ）および図１（ｂ）に示した半導体装置を得ることができる。

（第２実施形態）
図３は、本発明による半導体装置の第２実施形態を示す断面図である。本実施形態においては、ドレイン電極１３の突出部が二次元電子層２１まで延びている。すなわち、ドレイン電極１３は、ｎ型領域３１（図１（ａ）参照）を介することなく、直接に二次元電子層２１と接続されている。本実施形態のその他の構成は、第１実施形態と同様である。

本実施形態によれば、第１実施形態と同様、表面側のドレインパッドが不要であるため、チップ面積が有効に活用できる。また、縦方向のソース−ドレイン間リーク抑制と良好なピンチオフ性とが実現できる。また、ドレイン領域を全て金属によって構成するため、実施形態１よりもドレイン領域の抵抗が低く、低いオン抵抗を実現できる。

本実施形態の半導体装置は、第１実施形態と同様の手法で製造することができる。すなわち、第１実施形態においてｎ型領域３１を形成する工程を省略すればよい。

（第３実施形態）
図４は、本発明による半導体装置の第３実施形態を示す断面図である。本実施形態においては、ＡｌＧａＮ電子供給層４上に、フィールドプレート膜（絶縁膜）４１が形成されている。また、ゲート電極１２は、フィールドプレート膜４１上に張り出している。より詳細には、ゲート電極１２は、ドレイン電極１３の方向にひさし上に張り出している。この張り出した部分が、フィールドプレート１５である。本実施形態のその他の構成は、第１実施形態と同様である。

本実施形態によれば、第１実施形態で得られる効果に加えて、次の効果が奏される。すなわち、高電圧でスイッチング動作した時に生じる電流コラプスをフィールドプレート１５により大幅に抑制できるため、スイッチング損失の低減に有効である。

本実施形態の半導体装置は、例えば以下のように製造することができる。ｎ型領域３１を形成するまでの工程は、第１実施形態の工程と同様である。ｎ型領域３１を形成した後、プラズマＣＶＤ法等により、ＳｉＮをフィールドプレート膜４１として形成する。フィールドプレート膜４１の膜厚は、例えば150nmである。続いて、エッチングによりＳｉＮを完全に除去して露出したＡｌＧａＮ電子供給層４上に、例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート１５を有するショットキー接触のゲート電極１２を形成する。その後の工程は、第１実施形態と同様である。

（第４実施形態）
図５は、本発明による半導体装置の第４実施形態を示す断面図である。本実施形態においては、ドレイン電極１３の突出部が二次元電子層２１まで延びている。本実施形態のその他の構成は、第３実施形態と同様である。本実施形態によれば、第３実施形態よりもドレイン領域の抵抗が低く、低いオン抵抗を実現できるため、更に低損失なスイッチングデバイスを実現できる。

本実施形態の半導体装置は、第３実施形態と同様の手法で製造することができる。すなわち、第３実施形態においてｎ型領域３１を形成する工程を省略すればよい。

（第５実施形態）
図６は、本発明による半導体装置の第５実施形態を示す断面図である。本実施形態においては、基板として、導電性基板５が用いられている。導電性基板５は、例えば、ＳｉＣ基板またはＳｉ基板である。また、導電性基板５と活性層との間に、ｐ型ＧａＮバッファ層６（第２導電型の半導体層）が設けられている。具体的には、導電性基板５上に、緩衝層２、ｐ型ＧａＮバッファ層６、ＧａＮチャネル層３およびＡｌＧａＮ電子供給層４が順に形成されている。本実施形態のその他の構成は、第３実施形態と同様である。

図７は、ドレイン電極に正電圧を印加した状態でのソース電極直下の伝導帯エネルギー分布を示す特性図である。従来のｎ型基板にドレイン電極を付加した構造では、チャネル直下の全領域がドレイン電極と同電位となるため、破線で示すようにソース直下の伝導帯エネルギーが下がり、ソース−ドレイン間の縦方向のリーク電流が生じ易い。また、図には示していないが、ゲート直下の伝導帯エネルギーも同様に下がるため、ピンチオフ性が悪くなる。

一方、本実施形態の構造では、ＧａＮチャネル層とｎ型基板との間にｐ型ＧａＮバッファ層を配置しているため、伝導帯エネルギーが下がるのはｎ型化されたドレイン領域のみであり、実線で示すようにソース直下の伝導帯エネルギーは高い状態に保たれている。このため、ソース−ドレイン間の縦方向のリーク電流やピンチオフ不良は生じない。すなわち、本実施形態によればピンチオフ性が良好でソース−ドレイン間のリーク電流を抑制した縦型デバイスが実現できる。

本実施形態の半導体装置は、例えば以下のように製造される。まず、導電性ＳｉＣからなる導電性基板５上に、例えばＭＢＥ成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＡｌＮからなる緩衝層２、ｐ型ＧａＮバッファ層６、アンドープのＧａＮチャネル層３、アンドープＡｌ_0.2Ｇａ_0.8ＮからなるＡｌＧａＮ電子供給層４である。緩衝層２、ｐ型ＧａＮバッファ層６、ＧａＮチャネル層３およびＡｌＧａＮ電子供給層４の膜厚は、例えば、それぞれ20nm、1μm、1μmおよび25nmである。その後の工程は、第３実施形態と同様である。

（第６実施形態）
図８は、本発明による半導体装置の第６実施形態を示す断面図である。本実施形態においては、ドレイン電極１３の突出部が二次元電子層２１まで延びている。本実施形態のその他の構成は、第５実施形態と同様である。本実施形態によれば、第５実施形態よりもドレイン領域の抵抗が低く、低いオン抵抗を実現できるため、更に低損失なスイッチングデバイスを実現できる。

本実施形態の半導体装置は、第５実施形態と同様の手法で製造することができる。すなわち、第５実施形態においてｎ型領域３１を形成する工程を省略すればよい。

（第７実施形態）
図９は、本発明による半導体装置の第７実施形態を示す断面図である。本実施形態においては、ゲート電極１２が、金属膜、絶縁体膜および半導体層からなるＭＩＳ（Metal-Insulator-Semiconductor）構造を構成している。具体的には、ＡｌＧａＮ電子供給層４上にゲート絶縁膜５１が形成されており、そのゲート絶縁膜５１を介してゲート電極１２が設けられている。これにより、ゲート電極１２、ゲート絶縁膜５１およびＡｌＧａＮ電子供給層４からなるＭＩＳ構造が実現されている。

本実施形態によれば、第５実施形態において得られる効果に加えて、次の効果が奏される。すなわち、ＭＩＳゲートによる逆方向リーク電流の抑制、印加可能な順方向電圧の増加という効果が得られ、スイッチングデバイスに適した特性が実現できる。

（第８実施形態）
図１０は、本発明による半導体装置の第８実施形態を示す断面図である。本実施形態においては、ドレイン電極１３の突出部が二次元電子層２１まで延びている。本実施形態のその他の構成は、第７実施形態と同様である。本実施形態によれば、第７実施形態よりもドレイン領域の抵抗が低く、低いオン抵抗を実現できるため、更に低損失なスイッチングデバイスを実現できる。

本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。第１、第３、第５および第７の実施形態においては、ｎ型領域３１がＡｌＧａＮ電子供給層４の内部まで達した例を示した。しかし、ｎ型領域３１は、二次元電子層２１と接触していればよく、ＡｌＧａＮ電子供給層４の内部まで達していなくてもよい。また、ｎ型領域３１とドレイン電極１３との接続面と、緩衝層２とＧａＮチャネル層３との界面とが同一平面上にある例を示した。しかし、この接続面は、基板中、緩衝層２中、ＧａＮチャネル層３中、または、第５および第７の実施形態のｐ型ＧａＮバッファ層６中に存在していてもよい。

第２、第４、第６および第８の実施形態においては、ドレイン電極１３の突出部がＡｌＧａＮ電子供給層４の内部まで達した例を示した。しかし、当該突出部は、二次元電子層２１と接触していればよく、ＡｌＧａＮ電子供給層４の内部まで達していなくてもよい。

第５、第６、第７および第８の実施形態においては、フィールドプレート１５を有するゲート電極１２を例示した。しかし、図１（ａ）等に示したフィールドプレートの無いゲート電極構造としても、同様の効果を持つＨＪＦＥＴを実現できる。

第１、第２、第３および第４の実施形態においては、基板として高抵抗基板を用いた例を示した。しかし、これらの実施形態において、基板として導電性基板を用いてもよい。同様に、第５、第６、第７および第８の実施形態において、高抵抗基板を用いてもよい。

上記実施形態においては、ソース電極１１がＡｌＧａＮ電子供給層４上に直接形成された例を示した。しかし、オーミック性を改善するための半導体層をソース電極１１とＡｌＧａＮ電子供給層４との間に設けてもよい。

上記実施形態においては、ゲート電極１２がソース電極１１と同一平面上に形成された例を示した。しかし、リセス構造を設け、その中にゲート電極１２を形成してもよい。

上記実施形態においては、第１導電型がｎ型であり、第２導電型がｐ型である場合を例示した。しかし、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。

上記実施形態においては、チャネル層としてＧａＮチャネル層を例示したが、チャネル層はＩｎＧａＮチャネル層であってもよい。また、電子供給層としてＡｌＧａＮ電子供給層を例示したが、電子供給層は、ＩｎＡｌＮ電子供給層であってもよいし、ＩｎＡｌＧａＮ電子供給層であってもよい。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２００７年２月７日に出願された日本出願特願２００７−０２７８９８号を基礎とする優先権を主張するものであり、その開示の全ては、本明細書の一部として援用（incorporation herein by reference）される。
以下、参考形態の例を付記する。
１．基板と、
前記基板の一方の主面上に設けられ、III族窒化物半導体によって構成された活性層と、
前記活性層上に設けられたソース電極と、
前記基板の他方の主面上に設けられ、前記基板の当該一方の主面に向かって突出した突出部を有するドレイン電極と、
前記活性層上に設けられ、平面視で、前記ソース電極と前記ドレイン電極の前記突出部との間に位置するゲート電極と、を備え、
前記ドレイン電極の前記突出部は、前記活性層中の電子走行領域と電気的に接続されていることを特徴とする半導体装置。
２．１．に記載の半導体装置において、
前記基板は、高抵抗基板である半導体装置。
３．１．または２．に記載の半導体装置において、
前記ドレイン電極の前記突出部と前記電子走行領域とを接続する第１導電型の領域を更に備える半導体装置。
４．３．に記載の半導体装置において、
前記第１導電型の領域と前記ドレイン電極との接続面は、当該第１導電型の領域の直下にのみ存在する半導体装置。
５．１．または２．に記載の半導体装置において、
前記ドレイン電極の前記突出部は、前記電子走行領域まで延びている半導体装置。
６．１．乃至５．のうちのいずれか１項に記載の半導体装置において、
前記基板と前記活性層との間に設けられた第２導電型の半導体層を更に備える半導体装置。
７．１．乃至６．のうちのいずれか１項に記載の半導体装置において、
前記活性層は、チャネル層および電子供給層を含み、
前記チャネル層と前記電子供給層との界面に形成される二次元電子層が、前記電子走行領域に相当する半導体装置。
８．１．乃至７．のうちのいずれか１項に記載の半導体装置において、
前記活性層上に設けられた絶縁膜を更に備え、
前記ゲート電極は、前記絶縁膜上に張り出している半導体装置。
９．１．乃至８．のうちのいずれか１項に記載の半導体装置において、
前記ゲート電極は、金属膜、絶縁体膜および半導体層からなるＭＩＳ構造を構成している半導体装置。
１０．１．乃至９．のうちのいずれか１項に記載の半導体装置において、
前記ドレイン電極の前記突出部の上面の位置は、前記活性層の上面の位置よりも低い半導体装置。

Claims

基板と、
前記基板の一方の主面上に設けられ、III族窒化物半導体によって構成された活性層と、
前記活性層上に設けられたソース電極と、
前記基板の他方の主面上に設けられ、前記基板の当該一方の主面に向かって突出した突出部を有するドレイン電極と、
前記活性層上に設けられ、平面視で、前記ソース電極と前記ドレイン電極の前記突出部との間に位置するゲート電極と、を備え、
前記ドレイン電極の前記突出部は、前記活性層中の電子走行領域と電気的に接続されており、
前記ドレイン電極の前記突出部と前記電子走行領域とを接続する第１導電型の領域を更に備え、
前記第１導電型の領域の上面の位置は、前記活性層の上面の位置よりも低く、前記第１導電型の領域は、前記電子走行領域と接触するように形成されており、
前記第１導電型の領域と前記ドレイン電極との接続面は、前記電子走行領域の位置よりも低い半導体装置。
請求項１に記載の半導体装置において、
前記基板は、高抵抗基板である半導体装置。
請求項１または２に記載の半導体装置において、
前記第１導電型の領域と前記ドレイン電極との接続面は、当該第１導電型の領域の直下にのみ存在する半導体装置。
請求項１乃至３のうちのいずれか１項に記載の半導体装置において、
前記基板と前記活性層との間に設けられた第２導電型の半導体層を更に備える半導体装置。
請求項１乃至４のうちのいずれか１項に記載の半導体装置において、
前記活性層は、チャネル層および電子供給層を含み、
前記チャネル層と前記電子供給層との界面に形成される二次元電子層が、前記電子走行領域に相当する半導体装置。
請求項１乃至５のうちのいずれか１項に記載の半導体装置において、
前記活性層上に設けられた絶縁膜を更に備え、
前記ゲート電極は、前記絶縁膜上に張り出している半導体装置。
請求項１乃至６のうちのいずれか１項に記載の半導体装置において、
前記ゲート電極は、金属膜、絶縁体膜および半導体層からなるＭＩＳ構造を構成している半導体装置。
請求項１乃至７のうちのいずれか１項に記載の半導体装置において、
前記ドレイン電極の前記突出部の上面の位置は、前記活性層の上面の位置よりも低い半導体装置。