JP5390064B2 - 半導体装置 - Google Patents

Description

本発明は半導体技術に関し、特に、パワートランジスタを有する半導体チップとパワートランジスタを駆動する駆動用回路を有する半導体チップを一つのパッケージ内に含む半導体装置に適用して有効な技術である。

以下に説明する技術は、本発明を完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。

トランジスタの中には、大電流を流すことができるパワートランジスタと呼ばれるものがある。かかるパワートランジスタは、近年、特に自動車等で用いられるモータ駆動用回路で用いられ、その需要が大きくなっている。

特許文献１には、パワートランジスタを有する一つの半導体チップを一つのパッケージ内に含む半導体装置が開示されている。

特許文献２、３には、一つのパッケージの中に、パワートランジスタを有する半導体チップとその制御用回路を有する半導体チップとが収容された構成が開示されている。
特開平８−２１３６１４号公報 特開平７−２５０４８５号公報 特開平９−１０２５７１号公報

パワートランジスタを有する半導体チップと、このパワートランジスタを駆動する駆動用回路を有する半導体チップをそれぞれ別パッケージに搭載した場合には、これらのパッケージを配線基板等に実装する際に実装面積が大きくなったり、電気的特性が劣化するといった問題がある。

また、前記配線基板上には駆動用回路を制御する制御用回路を含む半導体チップが搭載された他のパッケージが実装され、配線基板上の配線を介して制御用回路と駆動用回路が電気的に接続される。この場合、配線基板上の配線レイアウトによっては配線長が長くなり電気的特性の劣化につながるといった問題が生じる。

本発明の目的は、パワートランジスタを有する半導体チップと前記パワートランジスタを駆動する駆動用回路を有する半導体チップを含む半導体装置の特性を向上させることにある。

また、本発明の目的は、前記半導体装置の小型化を図ることにある。

また、本発明の目的は、半導体装置の構成を、実装時の配線が効率的に行えるようにすることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明では、パワートランジスタ等のチップを搭載するダイパッドと、駆動用回路を含むチップを搭載するダイパッドとを独立に分割して、パワートランジスタのチップの出力用ピンと、駆動用回路を含むチップの制御用ピンとが、反対方向に突出するようにした。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明では、パワートランジスタ等のチップを搭載するダイパッドと、駆動用回路を含むチップを搭載するダイパッドとを独立に分割して、パワートランジスタのチップの出力用ピンと、駆動用回路を含むチップの制御用ピンとが、反対方向に突出するようにしたので、実装時の配線を直線状等として短く設定することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の説明で使用する断面図では、図示を見易くするため、ハッチングを省く場合もある。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にあるものである。

（実施の形態１）
図１は、本発明の一実施の形態の半導体装置の全体構成の一例を模式的に示す平面図である。図２（ａ）は図１のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｂ）はＢ−Ｂ線で切断した様子を模式的に示す断面図であり、（ｃ）は板状電極の構成を示す断面図である。図３は、ダイパッドの様子を模式的に示す断面図である。図４は、ダイパッド間の離間距離を示す断面説明図である。図５（ａ）はダイパッド部の厚さがリードより厚い構成のリードフレームを用いて図１に示す構成の半導体装置を形成した場合のＡ−Ａ線での切断の様子を模式的に示す断面図であり、（ｂ）はＢ−Ｂ線での切断の様子を示す断面図である。図６は、本発明の半導体装置で使用する半導体チップの一例を示した断面図である。

本実施の形態の半導体装置１０は、複数の半導体チップ（以下、簡単にチップという場合もある）２０をそれぞれ独立したダイパッド３０に搭載し、且つ、複数の半導体チップ２０を一つの封止体４０で封止したパッケージ構成となっている。

すなわち、半導体装置１０は、図１、図２（ａ）、（ｂ）に示すように、パワートランジスタを含む第１チップ２１と、パワートランジスタを駆動する駆動用回路を含む第２チップ２２とを有している。

かかる第１チップ２１は、第１ダイパッド３１上に搭載されている。第１チップ２１は、チップの主面に形成された出力用電極で、出力用ピン５１と板状電極６１により電気的に接続されている。

かかる板状電極６１は、図２（ｃ）に示すように、幅広の板状に形成されたチップ側電極接続部６１ａと、リード用電極接続部６１ｂとからなり、チップ側電極接続部６１ａとリード用電極接続部６１ｂとの接続面は、互いに平行に形成されている。かかる段違いで平行に形成されたチップ側電極接続部６１ａと、リード用電極接続部６１ｂとは、連結部６１ｃにより連結されている。

また、かかる板状電極６１は、図２（ｃ）に示すように、その周囲が内側より薄く形成され、板状電極６１のチップ２０側の電極、あるいは出力用ピン５１側との接続性が高くなるようにされている。

一方、第２チップ２２は、制御用ピン５２と、ワイヤボンディングによるワイヤ７０で電気的に接続されている。また、第１チップ２１と第２チップ２２も、ワイヤボンディングによりワイヤ７０で電気的に接続されている。

すなわち、第１チップ２１のGate端子ａ、Cathode端子ｂ、Anode端子ｃ、SenseSource端子ｄ、SenseGND端子ｅは、それぞれ第２チップ２２の対応箇所に、ワイヤ７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅにより接続されている。また、第２チップ２２の駆動用回路のVB端子Ａ、Vin端Ｂ、Diag端子Ｃ、C1端子Ｄ、C2端子Ｅ、VCP端子Ｆ、VDDTEST端子Ｇ、GND端子Ｈは、それぞれ制御用ピン５２の対応ピンに、ワイヤ７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ、７０Ｅ、７０Ｆ、７０Ｇ、７０Ｈにより接続されている。

このように第１ダイパッド３１に搭載された第１チップ２１と、第２ダイパッド３２に搭載された第２チップ２２とが、互いにワイヤ７０で接続され、且つ第１チップ２１が出力用ピン５１に、第２チップ２２が制御用ピン５２に接続された構成が、レジンで封止され、封止体４０が形成されている。

第１ダイパッド３１上に搭載された第１チップ２１と、第２ダイパッド３２上に搭載された第２チップ２２とは、封止体４０により覆われている。第１ダイパッド３１と、第２ダイパッド３２とは、その一部が、封止体４０により覆われている。

すなわち、第１ダイパッド３１と、第２ダイパッド３２とは、図１に示すように、側面の一部の露出部分３３（図中、分かりやすいように斜線表示した部分）が封止体４０から露出され、側面の一部が封止体４０内に位置しているのである。

また、図２（ａ）、（ｂ）に示すように、第１ダイパッド３１、第２ダイパッド３２の裏面側、すなわちタブ部分が、封止体４０から露出されている。

かかる封止体４０からは、上記複数本の出力用ピン５１と、複数本の制御用ピン５２とが、突出されている。突出方向は、出力用ピン５１と制御用ピン５２とが、互いに反対側を向くように設けられている。

すなわち、出力用ピン５１側が突出している封止体４０側の辺を第１辺４１とし、制御用ピン５２が突出している側の辺を第２辺４２とすれば、出力用ピン５１は、第２辺４２と対向する第１辺４１側から突出されていることとなる。同様に、制御用ピン５２は、第１辺４１と対向する第２辺４２側から突出されていることとなる。

かかる複数本の出力用ピン５１の配列方向は、封止体４０の第１辺４１と平行になるように設けられている。同様に、制御用ピン５２も、封止体４０の第２辺４２側と平行になるように設けられている。

かかるピン配列を行うことで、半導体装置１０の実装時の配線長を短くすることができる。従来の構成で見られたような、出力用ピンと制御用ピンとを同一側に並べて配置する構成とは、異なる配置構成である。

また、第１チップ２１、第２チップ２２は、図１に示す場合には、それぞれ略矩形形状に形成され、第１チップ２１、第２チップ２２のそれぞれの長辺方向は、封止体４０の第１辺４１、第２辺４２と互いに平行になるように搭載されている。

かかる構成の第１チップ２１、第２チップ２２をそれぞれ搭載する第１ダイパッド３１と、第２ダイパッド３２とは、それぞれ分割させられて独立している。かかる第１ダイパッド３１と第２ダイパッド３２との分割方向は、図１に示すように、出力用ピン５１、制御用ピン５２がそれぞれ配列されている方向と平行に、出力用ピン５１、制御用ピン５２との間で分割されている。

すなわち、封止体４０の第１辺４１、第２辺４２の方向に分割されている。あるいは、第３辺４３に交差する方向に分割されているとも言える。

従来のダイパッドの分割方向は、図１に示す分割方向に対して、９０度その分割方向が異なる方向で行われていた。

しかし、本実施の形態では、かかるダイパッド３０の分割方向を、従来の分割方向に対して９０度回転させて、図１に示すように、出力用ピン５１、制御用ピン５２の配列方向と同方向に平行に、すなわち、封止体４０の第１辺４１、第２辺４２と平行な方向に分割した。

さらに、かかるダイパッド３０では、図２（ａ）、図３に示すように、第１ダイパッド３１、第２ダイパッド３２ともに、チップ搭載面の端部３０ａの周囲が、搭載したチップ２０の上面よりも高く設定されている。

このようにダイパッド３０のチップ搭載面の端部３０ａを、チップ２０の最上部より高く設定しておくことで、チップ２０をダイパッド３０の搭載面から引き剥がすような応力がダイパッド３０にかかっても、かかる応力が直ちにチップ２０裏面側に伝達されず、高く形成された端部３０ａで抵抗できるためである。かかる端部３０ａを採用することで、接続信頼性の確保も図っているのである。

また、かかるダイパッド３０、すなわち第１ダイパッド３１と第２ダイパッド３２とでは、図４に示すように、互いの離間距離が、絶縁破壊を来さない程度に離されている。例えば、少なくとも、第１ダイパッド３１と第２ダイパッド３２とは、搭載面の周囲の高くなった端部３０ａ同士は、間に絶縁性の樹脂が介在されていたとしても、少なくとも０．１ｍｍ以上離されていることが必要である。

一方、半導体装置１０では、前記説明のように、底面側は封止体４０から露出され、裏面電極、例えばドレイン電極が半導体装置１０の実装時に簡単に電気的接続が行えるようになっている。かかる構成の半導体装置１０の底面側のタブ露出部分では、かかる露出部分は絶縁性の樹脂が介在されていないため、少なくとも、図４に示すように、露出したタブ間は０．２ｍｍ以上離すことが求められる。

かかる半導体装置１０では、出力用ピン５１、第１ダイパッド３１、第２ダイパッド３２、制御用ピン５２は、同一の一枚構成のリードフレーム５０を用いて形成されている。例えば、図１に示す場合には、板厚が同一のリードフレーム５０が使用され、図２（ａ）、（ｂ）に示すように、出力用ピン５１、第１ダイパッド３１、第２ダイパッド３２、制御用ピン５２の厚みが同一に設定されている。

しかし、図１に示す半導体装置１０では、同一の板厚のリードフレーム５０ではなく、ダイパッド３０部分をリード部分より厚く形成したリードフレーム５０を使用することもできる。かかる構成のリードフレーム５０を使用した場合の断面図を、図５（ａ）に示した。

図５（ａ）では、ダイパッド３０（第１ダイパッド３１、第２ダイパッド３２）を形成するリードフレーム５０部分が、出力用ピン５１、制御用ピン５２をそれぞれ形成するリード５０ａ部分よりも厚く形成されている。すなわち、リードフレーム５０のダイパッド３０に相当する部分のみが、板厚が厚く形成されているのである。

因に、図５（ａ）は、図１のＡ−Ａ線での切断状況を示すものである。また、Ｂ−Ｂ線での切断状況は、図５（ｂ）に模式的に断面図で示した。

図６に、パワートランジスタの一例としてＮチャンネル型トレンチゲートＭＯＳＦＥＴの断面図を示す。

図６に示すＭＯＳＦＥＴでは、ｎ^＋型単結晶シリコン基板２０１Ａの表面に、ｎ⁻型単結晶シリコン層２０１Ｂをエピタキシャル成長させた基板（半導体基板）２０１が使用されている。基板２０１の表面は、熱酸化により酸化シリコン膜２０３が形成されている。

かかる酸化シリコン膜２０３上に、パターニングされた窒化シリコン膜（図示は省略）を形成し、その窒化シリコン膜をマスクとして、ｎ⁻型単結晶シリコン層２０１Ｂにｐ型の導電型不純物（例えば、Ｂ（ホウ素））を注入する。熱処理して、かかる不純物を拡散させ、ｐ型ウエル２０５が形成される。

一方、上記窒化シリコン膜のない領域では、フィールド絶縁膜２０６が形成される。フィールド絶縁膜２０６は素子分離領域であり、この領域で区画される領域が素子形成領域（アクティブ領域）となる。その後、フッ酸を用いた基板２０１の洗浄及び熱リン酸を用いた基板２０１の洗浄によって、上記窒化シリコン膜を除去する。

次に、パターニングされたフォトレジスト膜をマスクとして、ｐ型の導電型を有する不純物イオン（例えば、Ｂ（ホウ素））をｎ⁻型単結晶シリコン層２０１Ｂに導入する。その後に熱処理を施して不純物イオンを拡散させ、ｐ⁻型半導体領域２０７を形成する。このｐ⁻型半導体領域２０７は、パワーＭＯＳＦＥＴのチャネル層となる。

さらに、パターニングされたフォトレジスト膜をマスクとして用い、ｎ型の導電型を有する不純物イオン（例えば、Ａｓ）をｎ⁻型単結晶シリコン層２０１Ｂに導入する。次いで、熱処理を施して不純物イオンを拡散させ、ｎ^＋型半導体領域２０８を形成する。このｎ^＋型半導体領域２０８の一部は、パワーＭＯＳＦＥＴのソース領域となる。

尚、ｎ^＋型半導体領域２０８の他の一部は、基板２０１を個々の半導体チップへと分割した際に、平面にチップの外周部に形成され、パワーＭＯＳＦＥＴ素子を保護する機能を有することとなる。

また、パターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２０３及び基板２０１をエッチングし、溝２１０を形成する。続いて、基板２０１に熱処理を施すことにより、溝２１０の底部及び側壁に熱酸化膜２１１を形成する。この熱酸化膜２１１は、パワーＭＯＳＦＥＴのゲート絶縁膜となる。

次に、Ｐがドープされた多結晶シリコン膜を溝２１０の内部を含む酸化シリコン膜２０３上に堆積し、その多結晶シリコン膜で溝２１０を埋め込む。このとき、ｐ型ウエル２０５上の酸化シリコン膜２０３上には、多結晶シリコン膜が層状に形成される。

続いて、パターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝２１０内に残すことによって、溝２１０内にパワーＭＯＳＦＥＴのゲート電極２１２を形成する。

かかる際に、チップ領域の外周部の酸化シリコン膜２０３およびフィールド絶縁膜２０６上にも多結晶シリコン膜を残し、多結晶シリコンパターン２１３を形成する。多結晶シリコンパターン２１３の一部とゲート電極２１２とは、図示されない領域において電気的に接続されている。

このようにして、ｎ^＋型単結晶シリコン基板２０１Ａおよびｎ⁻型単結晶シリコン層２０１Ｂをドレイン領域とし、ｎ^＋型半導体領域２０８をソース領域とするパワーＭＯＳＦＥＴを形成することができる。

次に、例えば、基板２０１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布して、ＰＳＧ膜およびＳＯＧ膜からなる絶縁膜２１６を形成する。

続いて、パターニングされたフォトレジスト膜をマスクとして絶縁膜２１６、基板２０１をエッチングし、コンタクト溝２１７、２１８を形成する。コンタクト溝２１７は、隣接するゲート電極２１２間において、ソース領域となるｎ^＋型半導体領域２０８を貫通するように形成される。また、この時、多結晶シリコンパターン２１３上の絶縁膜２１６もパターニングされ、多結晶シリコンパターン２１３に達するコンタクト溝２１９が形成される。

コンタクト溝２１７、２１８の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢＦ_２（二フッ化ホウ素）を導入し、コンタクト溝２１７、２１８の底部を覆うようなｐ^＋型半導体領域２２０を形成する。かかるｐ^＋型半導体領域２２０は、後の工程で形成される配線をコンタクト溝２１７の底部にてｐ⁻型半導体領域２０７とオーミック接触させるためのものである。

次に、コンタクト溝２１７〜２１９の内部を含む絶縁膜２１６の上部に、バリア導体膜２２２を成膜する。かかるバリア導体膜２２２としては、例えば、スパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積し、その後に基板２０１を熱処理すればよい。

次いで、基板２０１上にフォトレジスト膜を成膜し、かかるフォトレジスト膜をパターニングする。その後、スパッタ法により、フォトレジスト膜の存在しない領域にＡｌ膜を堆積することによって導電性膜２２５を成膜する。その後、Ｎｉ等でＵＢＭ層を薄く導電性膜２２５上に形成する。

次に、フォトレジスト膜を除去した後、平面において導電性膜２２５が存在しない領域のバリア導体膜２２２をエッチングし、導電性膜２２５、バリア導体膜２２２からなる配線２２６、２２７、２２８を形成する。

配線２２７は、多結晶シリコンパターン２１３を介してゲート電極２１２と電気的に接続するゲート配線となる。配線２２６は、基板２０１を個々のチップへ分割した後において、平面でチップの外周部（第２半導体基板領域）に配置され、チップの外周部に形成されたｎ^＋型半導体領域２０８と電気的に接続し、パワーＭＯＳＦＥＴの駆動時においてはドレインと同電位に保たれる。

次に、例えば、プラズマＣＶＤ法等により基板２０１上に窒化シリコン膜２３１を堆積し、続いて、その窒化シリコン膜２３１上にポリイミド樹脂膜２３２を堆積する。ポリイミド樹脂膜２３２は、感光性または非感光性のどちらであってもよい。

続いて、パターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜２３２及び窒化シリコン膜２３１を順次エッチングし、ソース電極である配線２２８上に、開口部２３３を形成し、それ以外の領域にポリイミド樹脂膜２３２および窒化シリコン膜２３１を残す。

ここまでの工程によって、バリア導体膜２２２、ＵＢＭ層を含む導電性膜２２５からなるバンプ下地膜２３６を形成することができる。配線２２８に、ソース電極（配線）としての機能とバンプ下地膜としての機能を併せ持たせることができる。尚、Ａｕ膜を配線２２８上に形成しておき、バンプ電極が形成されるまでに配線２２８を形成する導電性膜２２５の表面酸化を防止しておけばよい。

次に、基板２０１の表面をテープ等で保護した後、保護面を下側とし、ｎ^＋型単結晶シリコン基板２０１Ａの裏面を研削する。さらに、ｎ^＋型単結晶シリコン基板２０１Ａの裏面上に、導電性膜として、たとえばＴｉ（チタン）膜２３７、Ｎｉ膜２３８及びＡｕ膜２３９を順次蒸着し、積層膜を形成する。かかる積層膜は、ドレイン領域の引き出し電極（ドレイン電極）２４０として機能する。

その後、前記開口部２３３の平面パターンに合わせたメタルマスク（図示は省略）を用いて、例えばＡｇ（銀）、Ｓｎ（スズ）およびＣｕ（銅）からなるはんだペーストを印刷し、開口部２３３を埋め込み、配線２２８と電気的に接続する厚さ１５０μｍ程度のバンプ電極２４１を形成する。かかる構成のバンプ電極に、先に述べた板状電極６１を設ける。

このバンプ電極２４１及び配線２２８は、パワーＭＯＳＦＥＴの主面電極であるソース電極となる。その後、ウエハ状態の基板２０１を、分割領域に沿ってダイシングし、第１チップ２１が形成される。

図７は本半導体装置の等価回路ブロック図である。図７に示すように、半導体装置１０の第１チップ２１側には、Gate端子ａ、Cathode端子ｂ、Anode端子ｃ、SenseSource端子ｄ、SenseGND端子ｅがそれぞれ形成されている。また、第２チップ２２側には駆動用回路のVB端子Ａ、Vin端子Ｂ、Diag端子Ｃ、C1端子Ｄ、C2端子Ｅ、VCP端子Ｆ、VDDTEST端子Ｇ、GND端子Ｈがそれぞれ設けられ駆動用回路２２ａが形成されている。駆動用回路２２ａから出力される駆動信号がパワートランジスタ２１ａのGate端子ａに入力され、パワートランジスタ２１ａがターンオン・ターンオフされるのである。

かかる半導体装置１０は、例えば、図８に示すようなフロー図の各工程を経て製造される。すなわち、図８のステップＳ１０１では、例えは、ダイシングにより個片化する前の段階まで作り込まれたウエハが供給される。かかる個片化直前のチップには、例えばアルミニウムのパッド電極が形成され、かかる電極パッド上に、アンダーバンプメタル（ＵＢＭ）が施される。かかるＵＢＭとしては、例えば、Ｎｉ、Ｔｉ等を使用すればよい。

その後、供給されたダイシングテープを用いて、ステップＳ１０２でウエハ裏面にダイシングテープを貼る。ステップＳ１０３で、ウエハをダイシングして、チップを個片化する。本実施の形態で説明する半導体装置１０では、図１に示すように、第１チップ２１、第２チップ２２が設けられているため、上記ステップＳ１０１からステップＳ１０３までの工程は、第１チップ２１、第２チップ２２でそれぞれ行われることとなる。

このようにしてダイシングにより個片化されたチップを、供給された半田ペーストとリードフレームとを用いて、ステップＳ１０４により、リードフレームのダイパッド上にダイボンディングする。本実施の形態の半導体装置１０では、上記の如く、２個のチップが搭載されるため、ダイボンディングは２回行われることとなる。例えば、第２チップ２２をダイボンディングし、その後に第１チップ２１をダイボンディングすればよい。かかるダイボンディングにより、２つのチップは、裏面電極がダイパッドに接続されることとなる。

その後、ステップＳ１０５で、供給された半田ペーストと板状電極用のクリップフレームを用いて、クリップボンディングを行う。かかるクリップボンディングにより、第１チップ２１の主面に形成された電極と、出力用ピン５１とが接続されることとなる。その後、ステップＳ１０６で所定温度に加熱して一括リフローを行い、前記半田ペーストによるボンディングを完成する。

ボンディングが完成した後で、ステップＳ１０７で、噴流洗浄等による半田フラックスの洗浄を行う。その後、供給されたＡｕワイヤにより、ステップＳ１０８で、ワイヤボンディングを行う。かかるワイヤボンディングにより、第１チップ２１と第２チップ２２、第２チップ２２と制御用ピン５２のそれぞれが電気的に接続される。

その後、ステップＳ２０１で、供給されたレジンを用いてモールドを行う。かかるモールドにより、封止体４０が形成され、上記構成の半導体装置１０が封止される。モールド後、ステップＳ２０２でキュアベークする。金型から取り出して、ステップＳ２０３でバリ取りを行い、且つ、リード部分の所要箇所にメッキ処理を行う。

メッキ処理後、ステップＳ２０４でレーザマークを付け、ステップＳ２０５で切断して半導体装置１０の個片化を行い、半導体装置１０の完成となる。

かかる一連の製造工程における前記ステップＳ２０１のモールド工程では、本実施の形態の半導体装置１０では、前記説明の如く、第１ダイパッド３１、第２ダイパッド３２の一部が、それぞれ封止体４０の外に露出するようにモールドされる。

かかる第１ダイパッド３１の封止体４０からの露出状況は、前記の如く、図１に示すように、第１ダイパッド３１、第２ダイパッド３２の側面の一部である露出部分３３（図中、分かりやすいように斜線表示した部分）が封止体４０から露出されているのである。

一方、図１に示すように、第１ダイパッド３１では、かかる封止体４０の辺を基準として見た場合に、封止体４０の第１辺４１と第２辺４２とに交差する第３辺４３と平行な第１ダイパッド３１の第１端面３１ａ部分が、封止体４０内に位置するように収まっているのである。

すなわち、図９（ａ）に示すように、モールドに際しては、第１ダイパッド３１、第２ダイパッド３２の露出部分３３を、金型の上型、下型で押さえた状態で封止する場合に、第１端面３１ａ部分は上型、下型で押さえられた範囲から内側に入るのである。そのため、図９（ｂ）に部分図として示すように、上型、下型でしっかりとレジンによる封止型の外形が作れるため、封止するレジンが漏れる虞がないのである。

かかる構成は、第１ダイパッド３１、第２ダイパッド３２が分割されておらず、繋がった一枚構成の場合にも適用できるものである。すなわち、図９（ｃ）に示すように、一枚構成の場合にも、同じ金型でモールドすることができるのである。

しかし、図１０（ａ）に示すように、第１ダイパッド３１と第２ダイパッド３２との分割部で、図９（ａ）とは異なり、第１端面３１ａが封止体４０外に出るように浅く形成されている場合には、かかる箇所での上型、下型のかみ合わせが旨く行えず、封止レジンの漏れが発生するのである。図１０（ｂ）にその様子を模式的に示した。

また、このように第１端面３１ａ部分が浅く形成されている場合には、同一の金型を用いて、図１０（ｃ）に示すように、ダイパッドが一枚構成のものと、分割構成されたものとのモールドが行えず、金型の共通化はできないのである。

このように第１端面３１ａの切れ込みは、上型と下型とからレジン封止時の外形が隙間なく形成されるように、深く形成しておくことが必要である。

以上のように構成された本発明の半導体装置１０では、１つのパッケージに２つのチップが搭載されているので、個々のチップ毎にパッケージを形成する場合に比べて、小型化を図ることができ、例えば、実装時における実装面積を小さくすることができる。また、同一パッケージ内にチップが搭載されているので、パッケージ間配線での損失も減らすことができる。

（実施の形態２）
本実施の形態では、前記実施の形態１で述べたように、一枚構成のダイパッドでも第１端面３１ａの切れ込みを深く形成しておくことにより、ダイパッドを分割構成した場合に使用されるモールド金型で、モールドが行える場合について説明する。

ダイパッド３０の分割構成では、上記の如く、第１端面３１ａの切れ込みを深く形成することが重要であるが、かかる分割構成時に使用する金型を用いても、一枚構成のダイパッド３０に適用することで、十分に適切な封止体４０を形成することができる。

例えば、図１１に示す場合は、ダイパッド３０は分割構成されていないものの、第１端面３１ａは、封止体４０の内側に入るように深く形成されている。かかるダイパッド３０上にはチップ２１ａが搭載され、ソース電極は出力用ピン等に形成されたリード５０ａに対して板状電極６１で接続されている。また、ゲート電極も、ワイヤ接続ではなく板状電極６１でリード５０ｂに接続され、ワイヤレスの構造を有している。

かかる構成では、同一のリードフレーム５０で、リード５０ａ、５０ｂ、ダイパッド３０が形成され、板厚が同一に形成されている。かかる場合を、図１１（ｂ）、（ｄ）に示した。また、ダイパッド３０部分が厚い構成のリードフレーム５０を用いても形成することができ、図１１（ｃ）、（ｅ）にその例を示した。かかる半導体装置では、例えば、図１１（ｆ）に示すような回路構成が採用されている。

（実施の形態３）
本実施の形態では、前記実施の形態２と同様に、ダイパッド３０が分割構成されていない他の例について説明する。図１２（ａ）に示すように、ダイパッド３０上に、例えばＭＯＳＦＥＴであるチップ２１ａが搭載された場合を挙げることができる。かかる場合でも、前記金型封止で述べたように、ダイパッド３０の第１端面３１ａが深く形成されているため、モールド時にレジン漏れを防止して、十分な精度で封止体４０を形成することができる。

かかる構成では、チップ２１ａは、ソース電極がリード５０ａと板状電極６１により接続されている。ゲート電極は、ワイヤボンディングによりワイヤ７０で、リード５０ｂに接続されている。ワイヤ７０には、例えば、Ａｌ、あるいはＡｕ等が使用されている。かかる構成においては、リード５０ａ、５０ｂ、ダイパッド３０は、同一のリードフレーム５０を用いて、板厚が同一となるように形成されている。

板厚が同一のリードフレーム５０を用いた場合を、図１２（ｂ）、（ｄ）に示した。また、ダイパッド部分の板厚が厚く形成されたリードフレーム５０を用いても、図１２（ｃ）、（ｅ）に示すように形成することができる。図１２（ａ）に示す場合では、例えば、図１２（ｆ）に回路構成を示すように、温度検知センサ付きダイオードを内蔵したＭＯＳＦＥＴにチップ２１ａが形成されている例である。

（実施の形態４）
本実施の形態では、前記実施の形態２と同様に、ダイパッド３０に第１端面３１ａが形成されて、かかる第１端面３１ａが封止体４０の内部に内包されている半導体装置１０の他の例を挙げる。かかる場合には、図１３（ａ）に示すように、例えばダイパッド３０上に２個のＮチャンネルＭＯＳＦＥＴであるチップ２１ａと、ダイオードであるチップ２１ｂが搭載されている。

２個のチップ２１ａは、ソース電極が板状電極６１によりリード５０ａに接続されている。ゲート電極もワイヤ７０によりリード５０ｂに接続されている。また、チップ２１ｂも板状電極６１によりリード５０ｃに接続されている。かかる構成においては、リード５０ａ、５０ｂ、５０ｃ、ダイパッド３０は、同一のリードフレーム５０を用いて、板厚が同一に形成されている。

かかる場合を、図１３（ｂ）、（ｄ）に示した。また、ダイパッド部分の板厚をリード部分より厚く形成したリードフレーム５０を用いても、同様に、図１３（ｃ）、（ｅ）に示すように形成することができる。図１３（ａ）に示す場合には、例えば、図１３（ｆ）に回路構成を示すように、逆接防止ダイオードが用いられている。

（実施の形態５）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の実装形態について説明する。半導体装置１０は、図１４の回路ブロック図に示すように、コントローラＩＣ８０と電気的に接続されて使用される。

すなわち、コントローラＩＣ８０から出力される制御信号で、半導体装置１０が制御される。コントローラＩＣ８０からの制御信号を受けた駆動用回路２２ａは、駆動用信号を生成する。この駆動用信号がパワートランジスタ２１a（パワーＭＯＳＦＥＴ）の入力端子に入力され、パワートランジスタ２１ａがターンオン・ターンオフすることで、パワートランジスタ２１ａに接続された負荷Ｌを駆動する。

駆動用回路２２ａでは、第１チップ２１に内蔵された温度センサからの信号を受け、過温度を検知した場合、パワートランジスタ２１ａをＯＦＦにする。一方、駆動用回路２２ａは、第１チップ２１に内蔵されたパワートランジスタ２１ａに対して、ある比率でセルが少ないカレントミラーＭＯＳの電流を検知することで負荷Ｌの過電流を検知し、ＭＯＳＦＥＴのゲートをコントロールして一定値以上の電流が流れないように制御する。

かかる構成の駆動用回路２２ａは、上記過温度を検知してパワートランジスタ２１ａをＯＦＦにしたり、あるいはパワートランジスタ２１ａのゲート制御による一定値以上の電流が流れないようにする機能に異常が発生した場合には、診断信号を出してコントローラＩＣ８０へ異常発生を知らせることができるようになっている。

半導体装置１０は、その出力用ピン５１と制御用ピン５２とが相対して反対方向から出されている。そのために、半導体チップ１０の配置構成は、コントローラＩＣ８０に対して、それぞれの突出させるリード方向が揃うように、すなわち図１５に示すように、縦配列が可能となるのである。

かかる縦配列に構成することで、例えば、図１５に丸で囲んで示すように、半導体装置１０の駆動用回路２２ａを含む第２チップ２２とコントローラＩＣ８０との配線長を、最短の直線状配線とすることができる。実装に際して、このように最短の直線状の配線を行うことが可能となるため、配線長が長い従来の場合とは異なり、ノイズ等に強い回路構成が行えるのである。さらに、かかる配線は一層配線が可能で、これまでの複雑に配線がからみ合うような場合とは異なり、多層配線に構成する煩雑さを避けることができるのである。

従来の実装配線の回路構成では、半導体装置１０ａが、本実施の形態の半導体装置１０とは異なり、出力用ピンと制御用ピンとは並んで同一辺上に形成されていたため、図１６に示すように、実装に際しては、コントローラＩＣ８０と半導体装置１０ａとは、並行配置を行うしかなかった。そのため、両コントローラＩＣ８０と半導体装置１０ａとを結ぶ配線は、図１６の丸で囲んで示すように、横方向に長く配線せざるを得ず、配線長が長くなっていた。場合によっては、多層配線が必要となることもあった。

しかし、本発明の半導体装置１０では、図１に示すように、第１チップ２１と第２チップ２２とは、互いに分離された第１ダイパッド３１、第２ダイパッド３２に搭載され、且つ、出力用ピン５１と制御用ピン５２とが、相対した反対側から突出されている。そのため、図１６に示すような従来の配列を採用することなく、図１５に示すような縦配列による実装を行うことができるのである。かかる構成により、実装配線の効率化が図れるのである。

従来の半導体装置１０ａでは、図１６に示すように、配線長が長くなっていた。勿論、従来の半導体装置１０ａを用いて短い距離の配線を行うことも可能ではあるが、かかる場合には、配線を多層に形成する等が必要となり、配線レイアウトがさらに複雑化して、実際的ではなくなるのである。

（実施の形態６）
前記実施の形態で述べた構成の半導体装置１０においては、実装に際して、電源用の配線と、負荷用の配線とは、例えば、ＢＵＳ−ＢＡＲと呼ばれるような複数個の半導体装置１０を一括して処理できるような配線レイアウトが採用される場合がある。

かかるＢＵＳ−ＢＡＲを採用するレイアウト構成では、前記実施の形態で述べた半導体装置１０が、従来の半導体装置１０ａに比較して、また有利となるのである。

すなわち、図１７に示すように、電源用ＢＵＳ−ＢＡＲ１００を直線状にして、かかる電源用ＢＵＳ−ＢＡＲ１００上に、複数の個々の半導体装置１０を、出力用ピン５１の突出方向を揃えて横方向に並列配置することができる。個々の半導体装置１０は、電源用ＢＵＳ−ＢＡＲ１００のライン方向に対して、出力用ピンを交差方向に突出させて並列配置されるのである。

かかる並列配置された個々の半導体装置１０では、半導体装置１０毎に出力用ピン５１が、負荷用ＢＵＳ−ＢＡＲ２００に接続されることとなる。かかる負荷用ＢＵＳ−ＢＡＲ２００は、図１７に示すように、互いに交差させる必要がなく、負荷用ＢＵＳ−ＢＡＲ２００は一層の平面配線が可能となるのである。

しかし、従来の半導体装置１０ａでは、出力用ピンと制御用ピンとが、同一辺側から突出されているため、図１８に示すように、各出力用ピンの出ている側を揃えて、個々の半導体装置１０ａが、縦方向に並ぶように配列する必要がある。かかる配列に際して、電源用ＢＵＳ−ＢＡＲ１００は、出力用ピンに対して直線状に並行して設け、その上で個々の半導体装置１０ａ側に横方向に分岐させ、個々の半導体装置１０ａに電源供給ができるようになっている。

一方、負荷用ＢＵＳ−ＢＡＲ２００は、個々の半導体装置１０ａの複数の出力用ピンに対して直線状にされ、複数の出力用ピンが同じ負荷用ＢＵＳ−ＢＡＲ２００に接続できるようにされている。そのため、負荷用ＢＵＳ−ＢＡＲ２００は、どうしても電源用ＢＵＳ−ＢＡＲ１００と、図１８に示すように、配線上でクロスする箇所が発生し、かかる箇所では立体交差が必要となった。

このようにＢＵＳ−ＢＡＲ配線に際しても、前記実施の形態１で述べた半導体装置１０では、かかる配列構成を持たない従来の半導体装置１０ａに比べて、配線レイアウトが極めて簡単になるのである。

また、従来の半導体装置１０ａでは、出力用ピンは、制御用ピンとが同一辺に突出させられ、且つ、かかる出力用ピンは、制御用ピンとは反対方向に分けられていた。そのため、出力用ピンは、上記負荷用ＢＵＳ−ＢＡＲ２００では、片側のみが負荷用ＢＵＳ−ＢＡＲ２００に接続され、他方の出力用ピンは接続されないフリーな状態となるため、実装時には傾き等が起き易い不安定な状態が発生することともなるのである。

（実施の形態７）
前記実施の形態６では、前記実施の形態１で説明した半導体装置１０を用いた場合のＢＵＳ−ＢＡＲ配線における優位性を述べたが、ＢＵＳ−ＢＡＲ配線を利用して半導体装置１０の放熱性の向上を図ることもできる。

例えば、図１９（ａ）に示す場合には、半導体装置１０は、前記実施の形態１と同様に、第１ダイパッド３１上に第１チップ２１が搭載され、第２ダイパッド３２上に第２チップ２２が搭載されている。かかる第１ダイパッド３１、第２ダイパッド３２とは、封止体４０の第１辺４１、第２辺４２に平行な方向に分割され、独立して形成されている。

図１９（ａ）に示すように、第１チップ２１の出力用ピン５１は封止体４０の第１辺４１側から突出され、板状電極６１により第１チップ２１主面に形成された電極と接続されている。さらに、板状電極６１は、封止体４０の上面から露出されており、かかる板状電極６１の露出面が、負荷用ＢＵＳ−ＢＡＲ２００に接続されている。

また、第１ダイパッド３１、第２ダイパッド３２の裏面側も、封止体４０から露出され、電源用ＢＵＳ−ＢＡＲ１００に接続されている。

第１チップ２１と第２チップ２２、第２チップ２２と制御用ピン５２とは、共にワイヤボンディングによるワイヤ７０で接続されている。制御用ピン５２は、制御基板と接続されている。

かかる半導体装置１０では、負荷用ＢＵＳ−ＢＡＲ２００に半導体装置１０の板状電極６１が接続されているため、大電流処理等で発生した熱を、速やかに負荷用ＢＵＳ−ＢＡＲ２００を介して放熱させることができる。併せて、電源用ＢＵＳ−ＢＡＲ１００も第１ダイパッド３１、第２ダイパッド３２の裏面に接続されているため、放熱特性が改善されることとなる。

かかるタイプの半導体装置１０では、上記説明のように上下両面がそれぞれ負荷用ＢＵＳ−ＢＡＲ２００、電源用ＢＵＳ−ＢＡＲ１００に接続されるとともに、出力用ピン５１、制御用ピン５２も板状電極６１、ワイヤ７０等でチップ２０に接続されている。そのため、実装に際しては、平面実装でも、あるいは上下面での実装でも、両方の実装が可能なパッケージ構成になっているのである。

図１９（ｂ）に示す場合は、同一のリードフレーム５０で、出力用ピン５１、制御用ピン５２、第１ダイパッド３１、第２ダイパッド３２が形成され、板厚が同一に形成されている場合である。図１９（ｃ）に示す場合は、第１ダイパッド３１、第２ダイパッド３２部分が出力用ピン５１、制御用ピン５２より板厚が厚い形状のリードフレーム５０を用いた場合で、その他の構成は、図１９（ｂ）に示す場合と同様である。

図２０（ａ）に示す半導体装置１０でも、実施の形態１と同様に、第１ダイパッド３１上に第１チップ２１が搭載され、第２ダイパッド３２上に第２チップ２２が搭載されている。かかる第１ダイパッド３１、第２ダイパッド３２とは、封止体４０の第１辺４１、第２辺４２に平行な方向に分割され、独立して形成されている。

かかる場合には、図２０（ｂ）に示すように、第１チップ２１側の出力用ピン５１は、板状電極６２とは接続されておらず、出力用ピン５１は機能していな。しかし、板状電極６２は第１チップ２１主面に形成された電極と負荷用ＢＵＳ−ＢＡＲ２００とが接続されている。かかる板状電極６２は、封止体４０の上面から露出されており、かかる板状電極６２の露出面が、負荷用ＢＵＳ−ＢＡＲ２００に接続されているのである。

また、第１ダイパッド３１、第２ダイパッド３２の裏面側は、封止体４０から露出され、電源用ＢＵＳ−ＢＡＲ１００に接続されている。第１チップ２１と第２チップ２２、第２チップ２２と制御用ピン５２とは、共にワイヤボンディングによるワイヤ７０で接続され、さらに制御用ピン５２は制御基板に接続されている。

かかる半導体装置１０では、負荷用ＢＵＳ−ＢＡＲ２００に半導体装置１０の板状電極６２が接続されているため、大電流処理等で発生した熱を、速やかに負荷用ＢＵＳ−ＢＡＲ２００を介して放熱させることができる。併せて、電源用ＢＵＳ−ＢＡＲ１００も第１ダイパッド３１、第２ダイパッド３２の裏面に接続されているため、放熱特性が改善されることとなる。

かかるタイプの半導体装置１０では、上記説明のように上下両面がそれぞれ負荷用ＢＵＳ−ＢＡＲ２００、電源用ＢＵＳ−ＢＡＲ１００に接続されている反面、出力用ピン５１が電気的に第１チップ２１と接続されていないため、ＢＵＳ−ＢＡＲ上下面実装専用パッケージと言うことができる。

図２０（ｂ）に示す場合は、同一のリードフレーム５０で、出力用ピン５１、制御用ピン５２、第１ダイパッド３１、第２ダイパッド３２が形成され、板厚が同一に形成されている場合である。図２０（ｃ）に示す場合は、第１ダイパッド３１、第２ダイパッド３２部分が出力用ピン５１、制御用ピン５２より板厚が厚い形状のリードフレーム５０を用いた場合で、その他の構成は、図２０（ｂ）に示す場合と同様である。

上記説明のように、図１９、２０に示した半導体装置１０では、そのパッケージ構成上、封止体４０の上下両面からの放熱が行える。かかる放熱性は、前掲の図２に示すような構成の下面側からの放熱性とは異なり、より一層の放熱効果を向上させることができるのである。すなわち、熱抵抗低減が図れる。特に、短時間で大電流が流れる際の発熱である過度熱抵抗領域での低減効果を期待することができるのである。

結果的には、製品における低オン抵抗化が図れることとなるのである。図１９、２０では、特にＢＵＳ−ＢＡＲを封止体４０の上下両面に配置して、電気的接続を行うとともに、放熱特性の向上が特に図られ、システム特性上、負荷短絡耐量、すなわち破壊時間を特に過度熱領域において上昇させることができるのである。

本実施の形態で述べたように、すなわち、図１９、２０に示したように、封止体４０の上面から、板状電極６１、６２の一部を露出させることで、放熱特性を向上させている。

本実施の形態の半導体装置１０では、封止体４０の上下面に、板状電極６１、６２を露出させているが、かかる構成は、図２１に示すような工程で製造することができる。

すなわち、前掲の図８に示すフロー図で、ステップＳ２０１のモールド工程以降の幾つかの工程を、図２１（ａ）に示すような工程で行えば、かかる構成の半導体装置１０を製造することができるのである。尚、図２１（ｂ）は、図２１の各工程の内容を模式的に示す図である。

ステップＳ３０１で、供給されたレジンを用いてモールドを行い、封止体４０を形成する。かかるモールド形成に際しては、レジンの充填を板状電極６１の上面より数μｍ〜数十μｍ程度に押さえるように行う。かかるステップＳ３０１のモールド工程の様子を模式的に、図２１（ｂ）に示した。

その後はステップＳ３０２でキュアベークし、ステップＳ３０３でレジン研磨を行う。すなわち、液体ホーニング、研削作業を行って、封止体４０の上面に板状電極６１の上面が露出するまで研磨すればよい。かかる様子を、図２１（ｃ）に示した。

その後、ステップＳ３０４で端子メッキを行う。かかる工程の様子を、図２１（ｄ）に示した。さらに、ステップＳ３０５で切断して個片化し、リード部分のフォーミングを行い、併せてレーザマークを付けて完成となる。かかる工程の様子を、図２１（ｅ）に示した。

また、本実施の形態の半導体装置１０で、上下両面放熱特性の向上を図る対策として、図２０（ａ）、（ｂ）で、板状電極６２を間に介在させて、第１チップ２１側と負荷用ＢＵＳ−ＢＡＲ２００とを接続させる構成を示した。かかる放熱特性は、さらに板状電極６２のレジン接触面を長くなるように構成することで、よりその効果が大きくなるものと本発明者は考えた。例えば、図２２（ａ）に示すように、放熱性の良好なＣｕ等で形成した板状電極６２の側面に、凹部６２ａを設けた。

かかる凹部６２ａを設けることにより、熱伝達面が広く形成されるため、その分、放熱特性が向上するのである。

また、凹部６２ａを設けることは、封止体４０のレジンからの抜け等の防止にも効果がある。すなわち、板状電極６２が、図２０（ａ）、（ｂ）に示すように、側面が平坦に形成されている場合に比べて、格段にレジンとの絡みが良好となり、抜けの虞が皆無となる。さらには、耐湿性の向上も図れるのである。

図２２（ａ）に示す場合は、同一のリードフレーム５０で、出力用ピン５１、制御用ピン５２、第１ダイパッド３１、第２ダイパッド３２が形成され、板厚が同一に形成されている場合である。図２２（ｂ）に示す場合は、第１ダイパッド３１、第２ダイパッド３２部分が出力用ピン５１、制御用ピン５２より板厚が厚い形状のリードフレーム５０を用いた場合で、その他の構成は、図２２（ａ）に示す場合と同様である。

（実施の形態８）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の板状電極６１の変形例を示したものである。

本実施の形態では、板状電極６１は、図２３（ａ）に示すように、平面的に見た場合には、出力用ピン５１等のリードとのリード接続部側が櫛歯状に形成されている。かかる板状電極６１は、チップ側電極接続部６１ａ、出力用ピン等のリードと接続させるリード用電極接続部６１ｂからなり、両者が連結部６１ｃで連結されている。

チップ側電極接続部６１ａは、図２３（ａ）に示すように、幅広の大面積の平板状に形成されている。一方、リード用電極接続部６１ｂ、連結部６１ｃは、図２３（ａ）に示すように、幅広のチップ側電極接続部６１ａに対して、幅が狭い複数枚の突片状に形成されている。かかる複数枚の突片状に形成されたリード用電極接続部６１ｂ、連結部６１ｃは、平面的に見ると、あたかも櫛の歯のように見えるのである。

幅広のチップ側電極接続部６１ａは、リード用電極接続部６１ｂと同様に、その接続面が平面状に形成され、両チップ側電極接続部６１ａとリード用電極接続部６１ｂとは、図２３（ｂ）の側面図に示すように、連結部６１ｃで連結されて段違いに形成されている。このように櫛歯状に形成された板状電極６１の厚みは、その周縁がその内側より肉薄に形成されている。図２３（ｃ）には、（ａ）におけるＡ−Ａ線での断面の様子を示した。

かかる櫛歯状に形成することで、突片状部分で空気と熱交換を行い易く、放熱特性が向上させられる。また、一枚の板状に形成した場合に比べ、応力による変形等を受けにくく、接続信頼性を向上することができる。

図２４（ａ）に示す場合には、チップ側電極接続部６１ａも櫛歯状に形成したものである。かかる構成の板状電極６１では、チップ側電極接続部６１ａもリード用電極接続部６１ｂ、連結部６１ｃと同様に、突片状に形成され、互いに反対方向に突出形成されている。

かかるチップ側電極接続部６１ａの突片状部分と、リード用電極接続部６１ｂ、連結部６１ｃの突片状部分とは、互い違いに形成され、両者は基部６１ｄで接合された形状になっている。かかる構成を、図２４（ｂ）では側面からの様子を、（ｃ）では断面の様子を示した。

このようにチップ側電極接続部６１ａとリード用電極接続部６１ｂとの両方が櫛歯状に形成された板状電極６１は、図２３に示すリード用電極接続部６１ｂのみが櫛歯状に形成された場合とは異なり、熱ストレス等の応力作用による歪みを、より小さくすることができる。

図２３（ａ）に示すように、応力作用は、図２３に示す場合はチップ側電極接続部６１ａからリード用電極接続部６１ｂまで、真っ直ぐ伝わることとなる。しかし、両側交互櫛歯状に形成された図２４に示す構成では、図２４（ａ）に示すように、チップ側電極接続部６１ａで発生した応力は、一端基部６１ｄで伝達方向を変えて、その後にリード用電極接続部６１ｂに伝えられる。

このようにチップ側電極接続部６１ａの突片部分と、リード用電極接続部６１ｂの突片部分とが、基部６１ｄを介して、交互に接続された構成を有することで、応力破壊の作用が弱められるのである。

応力破壊作用が弱められることについては、例えば、２次元の歪み式からも説明できる。すなわち、τ＝Ｌ×α×Ｔなる式において、図２３における突片部分の長さである櫛歯長と、図２４における突片部分の長さである櫛歯長とが同じ長さａであったとすると、Ｌ２は、Ｌ１×１／２となり、単純に歪みは半減することとなるのである。尚、τは歪みの大きさを、Ｌは長さを、αは線膨張係数を、Ｔは温度を、それぞれ表すものとする。

（実施の形態９）
前記実施の形態１で説明した半導体装置１０の製造方法では、例えば、第１チップ２１、第２チップ２２を、第１ダイパッド３１、第２ダイパッド３２上にそれぞれダイボンディングする際に、半田ペーストを用いる場合について説明した。しかし、かかるダイボンド材には、半田ペーストの他に、Ａｇペースト等のように他のペーストを用いても製造することができる。

本実施の形態では、半導体装置１０の製造方法について、かかるダイボンド材にＡｇペーストを用いた場合について、図２５のフロー図に沿って説明する。

前記実施の形態１に示す半導体装置１０は、例えば、図２５に示すようなフロー図の各工程を経て製造することができる。すなわち、図２５のステップＳ４０１では、例えは、ダイシングにより個片化する前の段階まで作り込まれたウエハが供給される。かかる個片化直前のチップには、例えばアルミニウムのパッド電極が形成され、かかる電極パッド上に、アンダーバンプメタル（ＵＢＭ）が施される。かかるＵＢＭとしては、例えば、Ｎｉ、Ｔｉ等が適用される。

その後、供給されたダイシングテープを用いて、ステップＳ４０２でウエハ裏面にダイシングテープを貼る。ステップＳ４０３で、ウエハをダイシングして、チップを個片化する。本実施の形態で説明する半導体装置１０では、図１に示すように、第１チップ２１、第２チップ２２が設けられているため、上記ステップＳ４０１からステップＳ４０３までの工程は、第１チップ２１、第２チップ２２でそれぞれ行われることとなる。

このようにしてダイシングにより個片化されたチップを、供給されたＡｇペーストとリードフレームとを用いて、ステップＳ４０４により、リードフレームのダイパッド上にダイボンディングする。本実施の形態の半導体装置１０では、上記の如く、２個のチップが搭載されるため、ダイボンディングは２回行われることとなる。例えば、第２チップ２２をダイボンディングし、その後に第１チップ２１をダイボンディングすればよい。かかるダイボンディングにより、２つのチップは、裏面電極がダイパッドに接続されることとなる。

その後、ステップＳ４０５で、供給されたＡｇペーストと板状電極用のクリップフレームを用いて、クリップボンディングを行う。かかるクリップボンディングにより、第１チップ２１の主面に形成された電極と、出力用ピン５１とが接続されることとなる。その後、ステップＳ４０６で一括ベークして、前記Ａｇペーストによるボンディングを完成する。

ボンディングが完成した後で、ステップＳ４０７で、供給されたＡｕワイヤによりワイヤボンディングを行う。かかるワイヤボンディングにより、第１チップ２１と第２チップ２２、第２チップ２２と制御用ピン５２のそれぞれが電気的に接続される。

その後は、前記実施の形態１の図８に示すと同様に、ステップＳ２０１で、供給されたレジンを用いてモールドを行う。かかるモールドにより、封止体４０が形成され、上記構成の半導体装置１０が封止される。モールド後、ステップＳ２０２でキュアベークする。金型から取り出して、ステップＳ２０３でバリ取りを行い、且つ、リード部分の所要箇所にメッキ処理を行う。

メッキ処理後、ステップＳ２０４でレーザマークを付け、ステップＳ２０５で切断して半導体装置１０の個片化を行い、半導体装置１０の完成となる。このようにして、半導体装置１０をＡｇペーストを用いたダイボンディングすることで製造することができる。

（実施の形態１０）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。

前記実施の形態１で説明した半導体装置１０は、２つのダイパッド３０上に、それぞれ異なるチップ２０が搭載され、両チップ２０が搭載されたダイパッド３０は、封止体４０の第１辺４１、第２辺４２に平行に分割され、独立に形成されていた。

本実施の形態で説明する半導体装置１０では、ダイパッド３０上に搭載されるチップ２０の数が前記実施の形態１の場合とは異なるものである。

すなわち、図２６（ａ）に示すように、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＮチャンネルＭＯＳＦＥＴである２個のチップ２１ａが搭載されている。第２ダイパッド３２上には、パワートランジスタを駆動する駆動用回路２２ａを含む第２チップ２２が搭載されている。

かかる第１ダイパッド３１上に搭載された複数のチップ２１ａは、それぞれチップ２１ａの主面に形成された電極で、リード５０ａと板状電極６１により電気的に接続されている。また、複数のチップ２１ａと第２チップ２２とは、ワイヤボンディングによりワイヤ７０で接続されている。さらに、第２チップ２２とリード５０ｂもワイヤボンディングによるワイヤ７０で接続されている。

また、複数のチップ２１ａを搭載する第１ダイパッド３１と、第２チップ２２を搭載する第２ダイパッド３２とは、前記実施の形態１と同様に、封止体４０の第１辺４１、第２辺４２と平行な方向で、リード５０ａ、５０ｂとの間で分割されている。第１ダイパッド３１と、第２ダイパッド３２とは、同一のリードフレーム５０で形成され、板厚は図２６（ｂ）、（ｄ）に示すように同一に形成されている。

尚、リードフレーム５０に関しては、同一であっても、ダイパッド３０部分が他のリード部分とは異なり、厚く形成されている場合には、図２６（ｃ）、（ｅ）に示すようになる。尚、ダイパッド３０の端部３０ａは、第１ダイパッド３１、第２ダイパッド３２で、それぞれ搭載するチップ２１ａ、第２チップ２２の上面よりも高く設定されている。

図２６（ｆ）には、本半導体装置の等価回路ブロック図を示す。Nch1、Nch2MOSFETはそれぞれ素子保護のための温度情報を駆動用回路へ伝達する温度検知ダイオード及び電流情報を伝達するメイン電流を流すMOSFETに対し、ある比率（例えば2000:1）のセル数のサブMOSFETを内蔵している。駆動用回路は、各MOSFETを独立に制御する入出力と温度情報及び電流情報を受けて、FETをオフもしくは電流を抑制するようにMOSFETのゲートを制御する機能を有している。

（実施の形態１１）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。

図２７（ａ）に示す場合は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＮチャンネルＭＯＳＦＥＴであるチップ２１ａと、ダイオードであるチップ２１ｂが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上には、駆動用回路２２ａを含む第２チップ２２が搭載されている。

チップ２１ａとリード５０ａとは、板状電極６１により接続されている。チップ２１ｂとリード５０ｂも、板状電極６３により接続されている。かかるチップ２１ａは、第２チップ２２とワイヤ７０で接続されている。第２チップ２２とリード５０ｃも、ワイヤ７０で接続されている。

また、第１ダイパッド３１と、第２ダイパッド３２とは、図２７（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で、リード５０ａ、５０ｂと、リード５０ｃとの間で分割され、独立に形成されている。

かかるリード５０ａ、５０ｂ、５０ｃとは、同一のリードフレーム５０で互いに分割された形状に形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さの構成を使用した場合については、図２７（ｂ）、（ｄ）に示す。図２７（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。

図２７（ｆ）には、本半導体装置の等価回路ブロック図を示す。NchMOSFETは素子保護のための温度情報を駆動用回路へ伝達する温度検知ダイオード及び電流情報を伝達するメイン電流を流すMOSFETに対し、ある比率（例えば2000:1）のセル数のサブMOSFETを内蔵している。駆動用回路はMOSFETを制御する入出力と温度情報及び電流情報を受けて、FETをオフもしくは電流を抑制するようにMOSFETのゲートを制御する機能を有している。また、DiodeチップはVK端子、Drain端子をモータ両端に接続することにより、MOFSETがオフした時の回生素子として機能する。

（実施の形態１２）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。

図２８（ａ）に示す場合は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＮチャンネルＭＯＳＦＥＴであるチップ２１ａと、ＰチャンネルＭＯＳＦＥＴであるチップ２１ｂとが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上には、駆動用回路２２ａを含む第２チップ２２が搭載されている。

チップ２１ａとリード５０ａは、板状電極６１により接続されている。チップ２１ｂとリード５０ｂも、板状電極６４により接続されている。かかるチップ２１ａは、第２チップ２２とワイヤ７０で接続されている。チップ２１ｂと第２チップ２２ともワイヤ７０で接続されている。第２チップ２２とリード５０ｃも、ワイヤ７０で接続されている。

また、第１ダイパッド３１と、第２ダイパッド３２とは、図２８（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で、リード５０ａ、５０ｂと、リード５０ｃとの間で分割され、独立に形成されている。

かかるリード５０ａ、５０ｂ、５０ｃとは、同一のリードフレーム５０で互いに分割された形状に形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さのものを使用した場合については、図２８（ｂ）、（ｄ）に示す。図２８（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。

図２８（ｆ）には、本半導体装置の等価回路ブロック図を示す。NchMOSFETは素子保護のための温度情報を駆動用回路へ伝達する温度検知ダイオード及び電流情報を伝達するメイン電流を流すMOSFETに対し、ある比率（例えば2000:1）のセル数のサブMOSFETを内蔵している。駆動用回路は、MOSFETを制御する入出力と温度情報及び電流情報を受けて、FETをオフもしくは電流を抑制するようにMOSFETのゲートを制御する機能を有している。

PchMOSFETは、VK端子、Drain端子をモータ両端に接続することによりMOFSETがオフした時の回生素子として機能する。Diode素子を回生素子として用いる場合に比べ、回生時はPchMOSFETをオンさせることにより回生時のロスを低減することが可能となり効率が改善される。

（実施の形態１３）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。

図２９（ａ）に示す場合は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＰチャンネルＭＯＳＦＥＴである２個のチップ２１ａが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上には、ＮチャンネルＭＯＳＦＥＴである２個のチップ２２ｂが搭載されている。

第１ダイパッド３１上に搭載されたそれぞれのチップ２１ａは、ソース用の共通のリード５０ａが板状電極６１により接続され、別々に形成されたゲート用のリード５０ｂとはワイヤ７０で接続されている。一方、第２ダイパッド３２上に搭載されたそれぞれのチップ２２ｂは、共通のソース用のリード５０ｃと板状電極６１により接続され、別々に形成されたゲート用のリード５０ｄとはワイヤ７０で接続されている。

また、第１ダイパッド３１と、第２ダイパッド３２とは、図２９（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で、リード５０ａ、５０ｂと、リード５０ｃ、５０ｄとの間で分割され、独立に形成されている。

かかるリード５０ａ、５０ｂ、５０ｃ、５０ｄは、同一のリードフレーム５０で互いに分割されるように形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さの構成を使用した場合については、図２９（ｂ）、（ｄ）に示す。図２９（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。

図２９（ｆ）には、本半導体装置の等価回路ブロック図を示す。Pch、NchMOSFETを各2個づつ搭載し、Hブリッジ回路を構成する。各MOSFETのゲート端子は独立に外部出力端子にでており、外部にHブリッジコントローラを用意することで正逆転モータの制御に適用できる。

（実施の形態１４）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。

図３０（ａ）に示す構成は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＮチャンネルＭＯＳＦＥＴである２個のチップ２１ａが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上には、ＰチャンネルＭＯＳＦＥＴであるチップ２２ｂが搭載されている。

第１ダイパッド３１上に搭載されたチップ２１ａは、ソース電極がリード５０ａと板状電極６１により接続され、ゲート電極がリード５０ａと反対の方向のリード５０ｂとワイヤ７０で接続されている。一方、第２ダイパッド３２上に搭載されたチップ２２ｂは、第１ダイパッド３１側と、リード５０ｃとが、それぞれワイヤ７０で接続されている。

第１ダイパッド３１と、第２ダイパッド３２とは、図３０（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で、独立に分割されている。

リード５０ａ、５０ｂ、５０ｃとは同一のリードフレーム５０で互いに分割されるように形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さの構成を使用した場合については、図３０（ｂ）、（ｄ）に示す。図３０（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。

図３０（ｆ）には、本半導体装置の等価回路ブロック図を示す。各NchMOSFETは素子保護のための温度情報を駆動用回路へ伝達する温度検知ダイオード及び電流情報を伝達するメイン電流を流すMOSFETに対し、ある比率（例えば2000:1）のセル数のサブMOSFETを内蔵しており、それぞれのNchMOSFETはHブリッジ回路のハイサイド側を構成する。PchMOSFETはNchMOSFETの電源側上流に接続され、バッテリー逆接続時の逆電流通電を防止する。バッテリーが逆接続時はオフし、通常はオンするように外部から制御する。

（実施の形態１５）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の変形例について説明する。

図３１（ａ）に示す場合は、本実施の形態で説明する半導体装置１０において、第１ダイパッド３１上に、搭載チップ２０として、例えば、ＭＯＳＦＥＴであるチップ２１ａが搭載されている。第１ダイパッド３１と独立に分割された第２ダイパッド３２上にも、ＭＯＳＦＥＴであるチップ２２ｂが搭載されている。

チップ２１ａのソース電極はリード５０ａと板状電極６１により接続され、ゲート電極はリード５０ｂとワイヤ７０で接続されている。同様に、チップ２２ｂも、ソース電極はリード５０ｃと板状電極６１により接続され、ゲート電極がワイヤ７０でリード５０ｄと接続されている。

第１ダイパッド３１と、第２ダイパッド３２とは、図３１（ａ）に示すように、封止体４０の第１辺４１、第２辺４２と平行な方向で分割され、独立に形成されている。

リード５０ａ、５０ｂ、５０ｃ、５０ｄとは、同一のリードフレーム５０で形成されている。前記図２６（ｂ）〜（ｅ）と同様に、同一リードフレーム５０に同一厚さの構成を使用した場合については、図３１（ｂ）、（ｄ）に示す。図３１（ｃ）、（ｅ）には、ダイパッド３０の厚みがリード部分より厚い場合を示した。また、図３１（ｆ）には、図３１（ａ）により構成される回路構成を示した。

（実施の形態１６）
前記実施の形態では、いずれの場合にも、ダイパッドのチップ搭載面と、チップと電気的接続がなされるリードの接続面とが、異なる高さの状態でモールドされている場合を例に挙げて説明した。

例えば、図３２（ａ）に示すように、前記実施の形態１の場合には、出力用ピン５１、第１ダイパッド３１、第２ダイパッド３２、制御用ピン５２は、同一の一枚構成のリードフレーム５０を用いて形成されていた。

かかる第１ダイパッド３１のチップ２１の搭載面３１ｓと、第２ダイパッド３２のチップ２２の搭載面３２ｓとは、同一の高さｈ１で揃えられていた。一方、出力用ピン５１の接続面５１ｓと、制御用ピン５２の接続面５２ｓとは、高さｈ１とは異なる高さｈ２で揃えられていた。このようにチップ搭載面の高さｈ１と、リード接続面の高さｈ２とは、高さが異なる状態でモールドされ、封止体４０が形成されていたのである。

かかる封止体４０は、モールド金型の上型と下型とで、リードフレーム５０を挟んだ状態でモールドすることにより形成される。そのため、上記のように、チップ搭載面とリード接続面の高さが異なる状態でモールドを行うためには、モールド金型の上型、下型における対応段差部分が増え、金型の構造が複雑になってしまう。併せて、上記のように段差が多くなることは、曲げ用の金型も増えて、効率的ではなくなるのである。

そこで、本発明者は、図３２（ｂ）に示すように、第１ダイパッド３１のチップ２１の搭載面３１ｓと、第２ダイパッド３２のチップ２２の搭載面３２ｓと、出力用ピン５１の接続面５１ｓと、制御用ピン５２の接続面５２ｓとが、同一高さｈ３となるようにして、モールドを行うことを発想した。

このようにチップ搭載面とリード接続面とが同一高さに形成される場合には、図３２（ｃ）に示すように、第１チップ２１と出力用ピン５１とを接続する板状電極６５は、段違いで平行に形成されたチップ側電極接続部６５ａとリード用電極接続部６５ｂとが、第１ダイパッド３１の端部３０ａを跨ぐように形成した連結部６５ｃで連結されている。

このようにモールドに際して、チップ搭載面とリード接続面との高さを同一高さに揃えた状態にする方法は、例えば、図３３（ａ）、（ｂ）、（ｃ）に示す場合でも適用できるものである。図３３（ａ）、（ｂ）、（ｃ）に示す場合とは、前記実施の形態７で説明した図１９（ｃ）、２０（ｃ）、２２（ｂ）の場合である。

尚、図３２（ａ）、（ｂ）、図３３（ａ）、（ｂ）、（ｃ）に示した例では、第１ダイパッド３１、第２ダイパッド３２部分が、出力用ピン５１、制御用ピン５２よりも厚さが厚く形成された一枚構成のリードフレーム５０を用いた場合であるが、出力用ピン５１、第１ダイパッド３１、第２ダイパッド３２、制御用ピン５２は、同一厚さの一枚構成のリードフレーム５０を用いて形成されていても構わない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、パワートランジスタとしてＭＯＳＦＥＴを使用した例を挙げて説明したが、かかるパワートランジスタにはＭＩＳＦＥＴ、ＩＧＢＴ（Insulated gate bipolar transistor）等を用いても良い。

本発明は、半導体装置の分野で、特に、実装配線を簡単な配線レイアウトに構成する場合に有効に利用することができる。

本発明の一実施の形態である半導体装置の構成を模式的に示す平面図である。 （ａ）、（ｂ）は、図１に示す半導体装置を模式的に示す断面図であり、（ｃ）は板状電極を模式的に示す断面図である。 ダイパッド部の様子を模式的に示す部分断面図である。 ダイパッドの離間距離を示す説明図である。 （ａ）、（ｂ）は、半導体装置の構成を模式的に示す断面図である。 半導体装置のチップ構成の例を示す断面図である。 半導体装置内の回路構成を示す回路図である。 半導体装置の製造手順を示すフロー図である。 （ａ）、（ｂ）、（ｃ）は、本発明における半導体装置のモールド状況を説明する説明図である。 （ａ）、（ｂ）、（ｃ）は、本発明とは異なる構成の半導体装置のモールド状況を説明する説明図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。 本発明の半導体装置の実装時の回路構成の一例を示した回路図である。 本発明の半導体装置の実装時の配線構成の一例を示す説明図である。 従来の半導体装置の実装時の配線構成の一例を示す説明図である。 本発明の半導体装置の実装時のＢＵＳ−ＢＡＲ配線の様子を示す説明図である。 従来の半導体装置の実装時のＢＵＳ−ＢＡＲ配線の様子を示す説明図である。 （ａ）は本発明に係わる半導体装置の平面構成を示す平面図であり、（ｂ）、（ｃ）はその断面図である。 （ａ）は本発明に係わる半導体装置の平面構成を示す平面図であり、（ｂ）、（ｃ）はその断面図である。 （ａ）は上面放熱構成の半導体装置におけるモールド以降の工程を示すフロー図であり、（ｂ）〜（ｅ）はその工程内容を模式的に示す説明図である。 （ａ）、（ｂ）は、本発明に係わる半導体装置の断面構成を模式的に示す断面図である。 （ａ）は板状電極の平面構成を模式的に示す平面図であり、（ｂ）は側面図であり、（ｃ）は断面図である。 （ａ）は板状電極の平面構成を模式的に示す平面図であり、（ｂ）は側面図であり、（ｃ）は断面図である。 本発明の半導体装置の製造方法の変形例を示すフロー図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。 （ａ）〜（ｅ）は、本発明に関連した半導体装置の構成を示す説明図であり、（ｆ）はその回路構成を示すブロック図である。 （ａ）チップ搭載面とリード接続面とが異なる高さの場合のモールド状況を模式的に示す断面図であり、（ｂ）はチップ搭載面とリード接続面とが同一高さの場合のモールド状況を模式的に示す断面図であり、（ｃ）は（ｂ）に示す構成で使用する板状電極の構成を示す部分断面図である。 （ａ）〜（ｃ）は、チップ搭載面とリード接続面とが同一高さの場合のモールド状況の変形例の構成を模式的に示す断面図である。

符号の説明

１０ 半導体装置
１０ａ 半導体装置
２０ 半導体チップ（チップ）
２１ 第１チップ
２１ａ チップ（パワートランジスタ）
２１ｂ チップ
２１ｃ チップ
２２ 第２チップ
２２ａ 駆動用回路
２２ｂ チップ
２２ｃ チップ
３０ ダイパッド
３０ａ 端部
３１ 第１ダイパッド
３１ａ 第１端面
３１ｓ 搭載面
３２ 第２ダイパッド
３２ｓ 搭載面
３３ 露出部分
４０ 封止体
４１ 第１辺
４２ 第２辺
４３ 第３辺
５０ リードフレーム
５０ａ リード
５０ｂ リード
５０ｃ リード
５０ｄ リード
５１ 出力用ピン
５１ｓ 接続面
５２ 制御用ピン
５２ｓ 接続面
６１ 板状電極
６１ａ チップ側電極接続部
６１ｂ リード用電極接続部
６１ｃ 連結部
６１ｄ 基部
６２ 板状電極
６２ａ 凹部
６３ 板状電極
６４ 板状電極
６５ 板状電極
６５ａ チップ側電極接続部
６５ｂ リード用電極接続部
６５ｃ 連結部
７０ ワイヤ
７０ａ ワイヤ
７０ｂ ワイヤ
７０ｃ ワイヤ
７０ｄ ワイヤ
７０ｅ ワイヤ
７０Ａ ワイヤ
７０Ｂ ワイヤ
７０Ｃ ワイヤ
７０Ｄ ワイヤ
７０Ｅ ワイヤ
７０Ｆ ワイヤ
７０Ｇ ワイヤ
７０Ｈ ワイヤ
８０ コントローラＩＣ
１００ 電源用ＢＵＳ−ＢＡＲ
２００ 負荷用ＢＵＳ−ＢＡＲ
２０１ 基板（半導体基板）
２０１Ａ ｎ^＋型単結晶シリコン基板
２０１Ｂ ｎ⁻型単結晶シリコン層
２０１Ｃ 基板（半導体基板）
２０１Ｄ ｐ^＋＋型単結晶シリコン基板
２０１Ｅ ｎ^＋型単結晶シリコン層
２０３ 酸化シリコン膜
２０５ ｐ型ウエル
２０６ フィールド絶縁膜
２０７ ｐ⁻型半導体領域
２０８ ｎ^＋型半導体領域
２１０ 溝
２１１ 熱酸化膜
２１２ ゲート電極
２１３ 多結晶シリコンパターン
２１６ 絶縁膜
２１７ コンタクト溝
２１８ コンタクト溝
２１９ コンタクト溝
２２０ ｐ^＋型半導体領域
２２２ バリア導体膜
２２３ シード膜
２２５ 導電性膜
２２６ 配線
２２７ 配線
２２８ 配線
２３１ 窒化シリコン膜
２３２ ポリイミド樹脂膜
２３３ 開口部
２３６ バンプ下地膜
２３７ Ｔｉ膜
２３８ Ｎｉ膜
２３９ Ａｕ膜
２４０ 引き出し電極
２４１ バンプ電極
ａ Gate端子
ｂ Cathode端子
ｃ Anode端子
ｄ SenseSource端子
ｅ SenseGND端子
Ａ VB端子
Ｂ Vin端子
Ｃ Diag端子
Ｄ C1端子
Ｅ C2端子
Ｆ VCP端子
Ｇ VDDTEST端子
Ｈ GND端子
ｈ１ 高さ
ｈ２ 高さ
ｈ３ 高さ

Claims (15)

1. パワートランジスタを含む第１半導体チップと、
   前記パワートランジスタを駆動する駆動用回路を含み、前記第１半導体チップと電気的に接続された第２半導体チップと、
   前記第１半導体チップが搭載された第１ダイパッドと、
   前記第２半導体チップが搭載された第２ダイパッドと、
   前記第１半導体チップのパワートランジスタの出力用電極と電気的に接続された出力用ピンと、
   前記第２半導体チップの駆動用回路と電気的に接続された制御用ピンと、
   第１辺、および前記第１辺と対向する第２辺を有し、前記第１半導体チップ、前記第２半導体チップ、前記第１ダイパッドの一部、前記第２ダイパッドの一部、前記出力用ピンの一部、および前記制御用ピンの一部を覆う封止体と、を有し、
   前記出力用ピンは、前記封止体の前記第１辺側に配置され、
   前記制御用ピンは、前記封止体の前記第２辺側に配置され、
   前記第１および前記第２ダイパッドは、前記出力用ピンと前記制御用ピンとの間に位置し、
   前記第１ダイパッドの裏面および側面の第１部分は、前記封止体から露出しており、
   前記第２ダイパッドの裏面および側面の第１部分は、前記封止体から露出していることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記封止体は、前記第１辺および前記第２辺に交差する第３辺を有し、
   前記封止体から露出している前記第１ダイパッドの前記側面の前記第１部分は、前記封止体の前記第３辺から露出していることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１ダイパッドの前記側面は、前記第１部分とは異なる第２部分をさらに有し、
   前記第２部分は前記封止体で覆われていることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記封止体から露出している前記第１ダイパッドの前記裏面は、前記半導体装置が実装基板上に実装された際、前記実装基板上の配線と電気的に接続可能な面であることを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記封止体から露出している前記第１ダイパッドの前記裏面は、前記実装基板の前記配線から電源供給が可能な面であることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１半導体チップの裏面にはドレイン電極が形成され、前記第１半導体チップの前記裏面は、前記第１ダイパッドと導電性接着剤を介して電気的に接続されていることを特徴とする半導体装置。
7. 請求項１に記載の半導体装置において、
   前記封止体は、前記第１辺および前記第２辺に交差する第３辺を有し、
   前記封止体から露出している前記第２ダイパッドの前記側面の前記第１部分は、前記封止体の前記第３辺から露出していることを特徴とする半導体装置。
8. 請求項１に記載の半導体装置において、
   前記第２ダイパッドの前記側面は、前記第１部分とは異なる第２部分をさらに有し、
   前記第２部分は前記封止体で覆われていることを特徴とする半導体装置。
9. 請求項１に記載の半導体装置において、
   前記第１半導体チップの表面にはゲート電極が形成されており、
   前記ゲート電極は、ワイヤを介して前記第２半導体チップと電気的に接続されていることを特徴とする半導体装置。
10. 請求項１に記載の半導体装置において、
    前記第１半導体チップの表面にはソース電極が形成されており、
    前記ソース電極は、板状電極を介して前記出力用ピンと電気的に接続されていることを特徴とする半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第２半導体チップの表面には複数の電極が形成されており、
    前記複数の電極はそれぞれ複数のワイヤを介して前記制御用ピンと電気的に接続されていることを特徴とする半導体装置。
12. 請求項１に記載の半導体装置において、
    前記出力用ピンは、前記封止体の前記第１辺側から突出し、前記制御用ピンは、前記封止体の前記第２辺側から突出していることを特徴とする半導体装置。
13. 請求項１に記載の半導体装置において、
    前記出力用ピンは、前記封止体の前記第２辺側には配置されておらず、前記制御用ピンは、前記封止体の前記第１辺側には配置されていないことを特徴とする半導体装置。
14. 請求項１に記載の半導体装置において、
    前記第１および前記第２半導体チップは実質的に矩形形状であって、それぞれの長辺が前記封止体の前記第１および前記第２辺と互いに平行になるように前記第１および前記第２ダイパッド上に搭載されていることを特徴とする半導体装置。
15. 請求項１に記載の半導体装置において、
    前記第１および前記第２ダイパッドは、前記封止体の前記第１および前記第２辺と平行な方向に分割され、配置されていることを特徴とする半導体装置。