JP5402633B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特に、スプリットゲート型の書き換え可能な不揮発性半導体記憶装置に関する。

０．１３マイクロメートル世代までのフラッシュメモリは、フローティングゲート（ＦＧ）トランジスタを用いたＦＧ型のメモリセルが用いられていた。この形式のフラッシュメモリの微細化では、セル面積の縮小や、絶縁膜の薄膜化が主流であった。しかし、９０ナノメートル世代以降のフラッシュメモリでは、ＦＧトランジスタの保持特性確保の観点から、絶縁膜の薄膜化が困難になっている。このため、フラッシュメモリとして、絶縁膜中の電荷蓄積層のトラップを利用するスプリットゲート型の不揮発性メモリが注目されるようになった。

スプリットゲート型不揮発性半導体記憶装置の一つのタイプとして、ＴｗｉｎＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタを用いたＴｗｉｎＭＯＮＯＳ型の記憶装置が知られている。

図１０は、典型的なＴｗｉｎＭＯＮＯＳ型の記憶装置の平面図である。図１０において、ＴｗｉｎＭＯＮＯＳ型の記憶装置では、第１導電型の半導体基板１８の所定の表面領域に素子分離領域１７が配置され、半導体基板１８の表面領域を複数のストライプ状の活性領域２６に区画している。複数のワードゲート電極１１が活性領域２６を横切り、ワードゲート電極１１の両脇には、ワードゲート電極１１との間で絶縁膜１４を挟むコントロールゲート電極１２及び２０が形成されている。ワードゲート電極１１と半導体基板１８との間には、ワードゲート絶縁膜１３が形成されている。

図１１Ａ及び１１Ｂはそれぞれ、図１０のＩ−Ｉ’及びII−II’線に沿う断面で、ＴｗｉｎＭＯＮＯＳ型の記憶装置を示す。ワードゲート電極１２及びこれと隣接するコントロールゲート電極１２、２０を含むゲート電極グループと、この電極グループに対応するソース／ドレイン領域１５、１６とが、ＴｗｉｎＭＯＮＯＳトランジスタを構成する。コントロールゲート電極１２，２０と半導体基板１８との間、及び、コントロールゲート電極１２，２０と各ワードゲート電極１１との間には、電荷トラップ機能を有するゲート絶縁膜（トラップ絶縁膜）１４が形成される。ワードゲート電極１１と基板１８との間に形成されたワードート絶縁膜１３は、電荷トラップ機能を有しない通常の絶縁膜である。

ＴｗｉｎＭＯＮＯＳ型の記憶装置では、コントロールゲート電極１２の下のトラップ絶縁膜１４、及び／又は、コントロールゲート電極２０の下のトラップ絶縁膜１４に、チャネルホットエレクトロンを用いて電荷を注入し、蓄積させる。ＴｗｉｎＭＯＮＯＳ型記憶装置は、各トランジスタの双方のトラップ絶縁膜１４内の蓄積電荷（電子）の有無により、１セル当たり２ビットの不揮発メモリとして動作する。

図１２Ａは、図１１Ａの構造において、読取り動作中の引加電圧、電子流、及び、電子が感じるポテンシャルを例示するものである。この動作では、コントロールゲート電極２０の下のトラップ絶縁膜１４の電荷蓄積状態が読み取られる。図１２Ｂは、図１２Ａのワードゲート電極１１とコントロールゲート電極２０との境界付近を拡大して示す断面図である。

コントロールゲート電極２０の下のトラップ絶縁膜１４内の蓄積電荷の有無を読み出す場合には、ソース／ドレイン拡散領域１６をドレインとして用い、これに正の電圧（例えば、１Ｖ）を引加すると共に、コントロールゲート電極１２、２０、及びワードゲート電極１１の夫々に正電圧（例えば、２Ｖ）を引加する。これにより、各電極とチャネル領域との間には夫々電界Ｅ１，Ｅ２が引加される。

トラップ絶縁膜１４に電子が蓄積していなければ、ワードゲート電極１１及びコントロールゲート電極１２、２０に引加される正電圧により、矢印に示すように、ソース拡散層１５からドレイン拡散層に向かってチャネル領域を通って電子が流れる。コントロールゲート電極２０の下のトラップ絶縁膜１４に電子が蓄積している場合には、電子が感ずるポテンシャル障壁Ｐｅが、図示のように変動する。このため、コントロールゲート電極２０の下のチャネル領域を流れる電子電流２７が小さくなる。コントロール電極１２側のトラップ絶縁膜１４中の蓄積電荷の有無による電子電流２７への影響は小さい。従って、このときの読取り電流の大きさを計測することで、コントロール電極２０の下のトラップ絶縁膜１４中の蓄積電荷の有無が判定できる。逆に、コントロール電極１２側のトラップ絶縁膜１４中の蓄積電荷の有無は、ソース／ドレイン拡散層１５をドレインとして作動させることで判定できる。
上記した特許文献は、以下のとおりである。
特開２００４−２８２０２９号公報

ＴｗｉｎＭＯＮＯＳ型記憶装置などのスプリットゲート型の不揮発性半導体記憶装置で、メモリの動作速度を上げるためには、蓄積電荷消去時の読み取り電流が高いことが望まれる。しかし、現実には、スプリットゲート型の記憶装置では、一般にこの蓄積電荷消去時の読み取り電流がさほど大きくないという欠点がある。この理由を以下に説明する。

図１２Ｂに示すように、ワードゲート電極１１と例えばコントロールゲート電極２０との間には、トラップ絶縁膜の厚さｄに相当するギャップ２１が存在する。このため、ギャップ領域において、コントロールゲート電極２０の底部は、ワードゲート電極１１の下のチャネル領域のエッジから、√２×ｄの距離だけ離れている。

コントロールゲート電極２０の側面は、半導体基板に対して垂直であり、コントロールゲート電極２０は、その側面からはチャネル領域に電界を及ぼしにくい。このため、ワードゲート電極１１とコントロールゲート電極２０との間のギャップ付近には、電荷が蓄積されていない状態であっても、ポテンシャルのバリアができ、電子電流（負電流）２７が小さくなる。

特許文献１は、上記欠点を除いたＴｗｉｎＭＯＮＯＳ型のフラッシュメモリを記載している。図１３は、特許文献１に記載のフラッシュメモリの動作時の状態を示している。このフラッシュメモリでは、ワードゲート電極１１とコントロールゲート電極１２、２０との間の絶縁膜２２の膜厚が、コントロールゲート電極１２、２０と半導体基板１８との間のトラップ絶縁膜１４の膜厚よりも小さい。

図１３の構造では、ワードゲート電極１１とコントロールゲート電極１２、２０との間の絶縁膜２２の膜厚を小さくすることで、ポテンシャル障壁を低減し、蓄積電荷消去時のオン電流を増加させている。しかし、ワードゲート電極１１とコントロールゲート電極１２、２０との間の絶縁膜２２の膜厚が小さくなると、ワードゲート電極１１とコントロールゲート電極１２、２０との間の結合容量２３が大きくなり、コントロールゲート電極及びワードゲート電極のスイッチング速度を低下させる。このため、不揮発性半導体記憶装置の動作速度が低下する。

上記のように、特許文献１の技術は、スプリットゲート型の不揮発性半導体記憶装置の蓄積電荷消去時のオン電流を増加させるものの、ゲート電極のスイッチング速度が低下し、半導体記憶装置の動作速度が低下する欠点がある。

そこで、本発明の目的は、読み取り電流が大きく且つ高速動作が可能なスプリットゲート型の不揮発性半導体記憶装置を提供することにある。

本発明は、半導体基板上に形成され、チャネル領域及び該チャネル領域を挟んで形成された一対の不純物拡散領域と、前記チャネル領域の上部に形成され、相互に平行に延びる第１のゲート電極及び少なくとも１つの第２のゲート電極と、前記第１のゲート電極と前記半導体基板との間に形成され、電荷蓄積層を含まない第１のゲート絶縁膜と、前記第１のゲート電極と前記第２のゲート電極との間、及び、前記第２のゲート電極と前記半導体基板との間に形成され、電荷蓄積層を含む第２のゲート絶縁膜とを備え、前記第１のゲート電極の前記第２のゲート電極に隣接する側面が、半導体基板に隣接する底部に、前記第２のゲート電極に向かって突出する突出部を有し、前記突出部の傾斜面と前記半導体基板の表面との成す角度をθとし、前記突出部の傾斜面の縁部と前記半導体基板との距離をｈとし、前記第２のゲート絶縁膜の膜厚をｄとすると、下記関係：
ｈ＜（√２−１／cosθ）×ｄ
が成立する不揮発性半導体記憶装置を提供する。

本発明は、大きな読出し電流が得られ、且つ、高速作動が可能な不揮発性半導体記憶装置を提供できる。

本発明の上記、及び、他の目的、特徴及び利益は、図面を参照する以下の説明により明らかになる。

本発明の第１の実施形態に係る不揮発性半導体記憶装置の平面図である。 図２Ａ及び２Ｂはそれぞれ、図１の不揮発性半導体記憶装置の、図１のＩ−Ｉ’及びII−II’線に沿う断面図である。 図３Ａは、図１の不揮発性メモリの読み取り動作時の状態を示す断面図、図３Ｂは、図３Ａの一部拡大断面図である。 図４Ａ〜４Ｇは、図１の不揮発性半導体記憶装置の製造プロセスの工程段階を順次に示す断面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の平面図である。 図６Ａ及び６Ｂはそれぞれ、図５の半導体不揮発性記憶装置の、図５のＩ−Ｉ’及びII−II’線に沿う断面図である。 図７Ａ〜７Ｇは、図５の不揮発性半導体記憶装置の製造プロセスの工程段階を順次に示す断面図である。 第２の実施形態の変形例に係る不揮発性半導体記憶装置の平面図である。 図８のＩ−Ｉ’線に沿う図８の不揮発性半導体装置の断面図である。 典型的なＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置の平面図である。 図１１Ａ及び１１Ｂはそれぞれ、図１０の不揮発性半導体記憶装置の、図１０のＩ−Ｉ’及びII−II’線に沿う断面図である。 図１２Ａは、図１０の不揮発性半導体記憶装置の動作状態を示す断面図、図１２Ｂは、その一部拡大断面図である。 特許文献１に記載の不揮発性半導体記憶装置の動作状態を示す断面図である。

以下、図面を参照し、本発明の実施形態に係る不揮発性半導体記憶装置を説明する。理解を容易にするために、全図を通して同様な要素には同様な符号を付して示した。図１は、本発明の第１の実施形態に係るスプリットゲート型の不揮発性半導体記憶装置（以下、単に記憶装置とも呼ぶ）の平面図である。本実施形態の記憶装置は、ＴｗｉｎＭＯＮＯＳ型の不揮発性半導体記憶装置として構成される。図１に示すように、半導体基板の所定の領域に素子分離領域１７が配置されて、半導体基板の表面部分を、列方向に延びる複数のストライプ状の活性領域２６に区画する。

それぞれが、ワードゲート電極１１及びコントロールゲート電極１２，２０を含む複数のゲート電極群が、行方向に且つ相互に平行に延びている。各ゲート電極群は、ストライプ状の活性領域２６を横切り、ワードゲート電極１１と活性領域２６との間には、電荷蓄積層を含まないワードゲート絶縁膜１３が介在する。コントロールゲート電極１２、２０と活性領域１６との間、及び、ワードゲート電極１１とコントロールゲート電極１２、２０との間には、電荷蓄積層を含むトラップ絶縁膜１４が介在する。

図２Ａ及び２Ｂはそれぞれ、図１のＩ−Ｉ’及びII−II’線に沿う本実施形態の記憶装置の断面図である。これらの図に示すように、半導体基板１８の表面部分には、素子分離領域１７が形成され、複数の活性領域２６を区画している。活性領域２６は、ワードゲート電極１１及びコントロールゲート電極１２、２０直下のチャネル領域と、チャネル領域を長手方向に挟む一対のソース／ドレイン領域を構成する第二導電型の不純物散領域１５、１６とを含む。

チャネル領域上には、電荷蓄積層を含まないワードゲート絶縁膜１３を介してワードゲート電極１１が形成される。ワードゲート電極１１の一方の側面には電荷蓄積層を含むトラップ絶縁膜１４を介してコントロールゲート電極１２が形成され、ワードゲート電極１１の他方の側面には電荷蓄積層を含むトラップ絶縁膜１４を介してコントロールゲート電極２０が形成される。

ワードゲート電極１１の双方の側面は、半導体基板１８と隣接する底部近傍においてコントロールゲート電極１２、２０側に突出する突出部２８を有する。ワードゲート電極１１の突出部２８の上面は、突出方向に向かって下降するような傾斜面を形成している。

図３Ａは、本実施形態の記憶装置の動作時の状態を示す断面図である。図３Ａでは、コントロールゲート電極２０の下のトラップ絶縁膜１４の電荷蓄積状態を読み取る際の電子電流２７と、ワードゲート電極１１とコントロールゲート電極１２、２０との間のギャップ付近のポテンシャル障壁Ｐｅとを、図１１Ａと同様に示している。図３Ｂは、図３Ａの一部を図１１Ｂと同様に拡大して示す断面図である。図３Ｂに示すように、ワードゲート電極１１の突出部２８の傾斜面と、半導体基板１８の表面との成す角度をθとし、ワードゲート電極１１の突出部２８の傾斜面の側縁部と、半導体基板１８の表面との間の距離をｈとし、トラップ絶縁膜１４の膜厚をｄとすると、以下の関係：
ｈ＜（√２−１／cosθ）×ｄ
が成立する。

上記関係を採用することにより、不揮発性半導体憶装置の読み取り電流（電子電流）２７が効果的に増大する。以下、図３Ａを参照して、この動作を説明する。トラップ絶縁膜１４は、窒化シリコン膜、酸窒化シリコン膜、又は、高誘電率ゲート絶縁膜を少なくとも１層含む。ここでは、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層積層構造としてある。

本実施形態の半導体記憶装置では、ワードゲート電極１１の双方の側面が、その底部付近で側方に突出する突出部２８を有する。このため、チャネル領域における実効的なギャップ長ＧＬｅがトラップ絶縁膜１４の膜厚で規定される実際のギャップ長ＧＬよりも短くなる。これによって、電子電流に対するポテンシャル障壁Ｐｅを小さくする。特に、突出部２８の上面が半導体基板１８の表面に対して傾斜しているので、コントロールゲート電極１２、２０の側面の底部付近も、半導体基板１８の表面に対して傾斜し、コントロールゲート電極１２、２０の側面が垂直な従来構造に比べて、コントロールゲート電極１２、２０の側面部からギャップ領域へコントロールゲート電極の電界がかかりやすくなる。そのため、ポテンシャル障壁Ｐｅが低減し、読出し電流を増大させることができる。

図３Ｂにおいて、ワードゲート電極の突出部２８の上面と半導体基板１８の表面との角度をθとし、ワードゲート電極の突出部２８の傾斜面の端部と半導体基板１８の表面との距離をｈとし、トラップ絶縁膜の膜厚をｄとする。このとき、チャネル領域とコントロールゲート電極２０との最大距離は近似的に、
ｈ＋d／cosθ
となる。

図１２に示した不揮発性半導体記憶装置では、コントロールゲート電極１２、２０の底面とチャネル領域との距離は、√２×ｄである。従って、本実施形態で、下記の関係：
ｈ＜（√２−１／cosθ）×ｄ
を採用すると、ギャップ領域におけるコントロールゲート電極２０の底面とチャネル領域との距離を図１２の構造よりも短くすることができ、より効果的に読み取り電流を増大させることができる。本実施形態により、読出し電流が大きな半導体記憶装置が実現可能となる。また、本実施形態では、ワードゲート電極とコントロールゲート電極との間の絶縁膜の膜厚を薄くしないので、半導体記憶装置の動作速度が低下することはない。

以下、図４Ａ〜４Ｇを参照して、本実施形態に係る半導体記憶装置の製造方法を説明する。図４Ａ〜４Ｇは、図１のI―I’線に沿う図１の半導体記憶装置の断面図である。

図４Ａに示すように、シリコン基板１８上に、ワードゲート絶縁膜として酸化シリコン膜１３を形成し、次いで、ワードゲート電極材料として、リンドープポリシリコン１１ａを堆積する。

次いで、図４Ｂに示すように、パターニングされたレジストマスク２４を形成し、異方性のドライエッチングを行うことで、リンドープポリシリコン１１ａをパターニングしてワードゲート電極形状に形成する。レジストマスク２４はウェットエッチングで除去する。

次いで、図４Ｃに示すように、パターニングされたリンドープポリシリコン１１ａに対して、等方性のドライエッチングを行う。このエッチングにより、パターニングされたポリシリコン１１ａの頂面から側面に向かって下降する傾斜を有し、且つ、側面の底部から外側に突出する突出部２８を有するワードゲート電極１１が得られる。突出部２８の上面は、傾斜面に形成される。

次に、露出したワードゲート絶縁膜１３を除去することでシリコン基板１８の表面を露出させ、基板表面を酸化することで、トラップ絶縁膜の下地酸化膜を形成する。次いで、図４Ｄに示すように、その上にＣＶＤ（Chemical Vapor Deposition）法を用いて電荷蓄積層となる窒化シリコン膜を堆積し、堆積した窒化シリコン膜の表面を酸化することで、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層構造からなるトラップ絶縁膜１４を形成する。

上記酸化工程では、酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。本実施形態では、ＩＳＳＧ（In-situ Steam Generation）酸化を用いる。

次に、図４Ｅに示すように、リンドープポリシリコンを全面に堆積し、ドライプロセスでエッチバックを行うことで、コントロールゲート電極１２、２０を形成する。

続いて、図４Ｆに示すように、トラップ絶縁膜１４の露出部分を、ドライエッチングで除去する。その後、図４Ｇに示すように、半導体基板１８の露出表面から、イオン注入を行うことで、ソース・ドレイン領域１５、１６を形成する。その後は、従来プロセスと同様に、層間絶縁膜の堆積、コンタクト形成などを含む配線工程を行う。以上のようにして、読出し電流に優れた不揮発性半導体記憶装置を形成することができる。

図５は、本発明の第２の実施形態に係る半導体記憶装置の平面図を示す。本実施形態は、ＳｉｎｇｌｅＭＯＮＯＳ型のフラッシュメモリに本発明を適用した例である。本実施形態の半導体記憶装置は、半導体基板１８の所定の領域に、素子分離領域１７が配置されて、半導体基板１８の表面領域を、ソース・ドレイン領域及びチャネル領域を含む複数のストライプ状の活性領域２６に区画する。複数の活性領域２６は、列方向に且つ相互に平行に延びる。

それぞれが、ワードゲート電極１１及びコントロールゲート電極１２を含む複数のゲート電極群が、行方向に且つ相互に平行に延びている。各ゲート電極群は、ストライプ状の活性領域２６を横切り、ワードゲート電極１１と活性領域２６との間には、電荷蓄積層を含まないワードゲート絶縁膜１３が介在し、ワードゲート電極１１とコントロールゲート電極１２との間には、電荷蓄積層を含むトラップ絶縁膜１４が介在する。

図６Ａ及び６Ｂはそれぞれ、図５のＩ−Ｉ’及びII−II’線に沿う本実施形態の記憶装置の断面図である。これらの図に示すように、半導体基板１８の表面部分には、素子分離領域１７が形成され、半導体基板１８の表面部分が素子分離領域１７によって複数の活性領域２６に区画されている。活性領域２６は、ワードゲート電極１１及びコントロールゲート電極１２直下のチャネル領域と、チャネル領域を長手方向に挟む一対のソース／ドレイン領域を構成する第二導電型の不純物散領域１５、１６とを含む。チャネル領域上には、電荷蓄積層を含まないワードゲート絶縁膜１３を介してワードゲート電極１１が形成される。

ワードゲート電極１１の一方の側面には電荷蓄積層を含むトラップ絶縁膜１４を介してコントロールゲート電極１２が形成され、ワードゲート電極１１の他方の側面にはこのようなコントロールゲート電極が形成されていない。コントロールゲート電極１２は、トラップ絶縁膜１４を介して半導体基板１８上に形成され、チャネル領域とソース・ドレイン領域との境界部分の上方にその底部を有する。コントロールゲート電極１２の頂部は、ワードゲート電極の頂面の一方の片側半分にオーバーハングするように形成される。ワードゲート電極１１の他方の片側半分は、露出している。

ワードゲート電極１１の前記一方の側面は、半導体基板１８と隣接する底部の近傍において、コントロールゲート電極側１２に突出する突出部２８を有する。ワードゲート電極１１の突出部２８の上面は、突出方向に向かって下降するような傾斜面を形成している。この構造により、コントロールゲート電極１２の側壁部からの電界がチャネル領域にかかりやすくなる。

ワードゲート電極１１の突出部２８の上面と半導体基板１８の表面との角度をθとし、ワードゲート電極１１の突出部２８の傾斜面の端部と半導体基板１８の表面との距離をｈとし、トラップ絶縁膜１４の膜厚をｄとすると、下記関係：
ｈ＜（√２−１／cosθ）×ｄ
が成立する。このような構造を採用することで、第１の実施形態と同様に、コントロールゲート電極１２の底面とチャネル領域との距離を短くすることができ、より効果的に読み取り電流を増大させることができる。

トラップ絶縁膜１４は、好ましくは、窒化シリコン膜、酸窒化シリコン膜、及び、高誘電率ゲート絶縁膜からなる群から選択される、トラップ機能を有する少なくとも１層の絶縁層を含む多層絶縁膜である。本実施形態では、トラップ絶縁膜１４には、例えば、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層構造を採用する。

図８は、第２の実施形態の変形例の不揮発性半導体記憶装置の平面図、図９は、この変形例の記憶装置のＩ−Ｉ’線に沿う断面図である。本変形例では、図８に示すように、列方向に隣接する各２つのメモリ素子が、それらの間の中心に位置する垂直面Ｓに関して対称となるように配置される点で、第２の実施形態の記憶装置と異なる。本変形例では、この構成を採用することで、図９に示すように、列方向に隣接するメモリセル間でソース・ドレイン領域１５又は１６を共通にすることができる。このため、メモリ面積の縮小が可能になる。

第２の実施形態及びその変形例の半導体記憶装置では、上記構成を採用することにより、第１の実施形態と同様に、動作速度の低下を伴うことなく、読出し電流が大きな半導体記憶装置が実現できる。

以下、図７Ａ〜７Ｇを参照し、第２の実施形態に係る半導体記憶装置の製造方法を説明する。図７Ａ〜７Ｇは、図５のI―I’線に沿う断面図である。まず、図７Ａに示すように、シリコン基板１８上に、ワードゲート絶縁膜として酸化シリコン膜１３を形成し、次いで、ワードゲート電極材料としてリンドープポリシリコン１１ａを堆積する。

次いで、図７Ｂに示すように、パターニングされたレジストマスク２４を形成し、異方性のドライエッチングを行うことで、リンドープポリシリコン１１ａをパターニングして、ワードゲート電極形状に形成する。レジストマスク２４はウェットエッチングで除去する。

次に、図７Ｃに示すように、パターニングされたリンドープポリシリコン１１ａに対して、等方性のドライエッチングを行う。このエッチングにより、パターニングされたポリシリコン１１ａの頂面から側面に向かって下降する傾斜を有し、側面の底部から外側に突出する突出部２８を有するワードゲート電極１１が得られる。突出部２８の上面は、傾斜面に形成される。

次に、図７Ｄに示すように、露出したワードゲート絶縁膜１３を除去することで、シリコン基板１８を露出させる。次いで、露出した基板の表面を酸化することで、トラップ絶縁膜の下地酸化膜を形成し、その上にＣＶＤ法を用いて電荷蓄積層となる窒化シリコン膜を堆積する。さらに、窒化シリコン膜の表面を酸化することで、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層構造からなるトラップ絶縁膜１４を形成する。

上記酸化工程では、酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。本実施形態では、ＩＳＳＧ酸化法を用いる。

次に、図７Ｅに示すように、リンドープポリシリコンを全面に堆積する。引き続き、図７Ｆに示すように、パターニングされたレジストマスク１５を形成し、ドライプロセスでエッチバックを行うことで、コントロールゲート電極１２を形成する。次いで、トラップ絶縁膜１４の露出部分をドライエッチングで除去する。

次いで、異方性のドライエッチングを行い、ワードゲート電極１１のコントロールゲート電極から露出する露出部の頂部のコーナー部分を取り除く。その後、レジストマスク２４をウェットエッチングで除去する。次いで、図７Ｇに示すように、基板表面からイオン注入を行うことで、ソース／ドレイン拡散領域１５、１６を形成する。その後は、従来と同様な製造方法を用い、層間絶縁膜の堆積、コンタクト形成を含む配線工程を行う。以上のようにして、読出し電流に優れた不揮発性半導体記憶装置を形成することができる。

なお、上記第１導電型は、ｐ型及びｎ型のいずれでもよく、それに合わせて、第２導電型をｎ型又はｐ型とする。また、上記実施形態では、第１導電型の半導体基板上に形成された第２導電型のソース／ドレイン拡散領域の例を挙げたが、これは単に例示である。例えば、第２導電型の半導体基板を用い、その内部に第１導電型のウェル領域を形成し、その内部に第２導電型のソース／ドレイン拡散層を形成しても良い。

上記実施形態では、スプリット型不揮発性半導体記憶装置に例として、ＭＯＮＯＳ型の不揮発性半導体記憶装置を挙げたが、本発明は、少なくとも２つのゲート電極を有するスプリット型不揮発性半導体記憶装置であれば、いかなる型式のものでも適用可能である。

本発明の不揮発性半導体記憶装置の基本構成は、第一導電型の半導体基板と、前記半導体基板上に形成され、チャネル領域及び該チャネル領域を挟んで形成された一対の第二導電型の不純物拡散領域と、前記チャネル領域の上部に形成され、相互に平行に延びる第１のゲート電極及び少なくとも１つの第２のゲート電極と、前記第１のゲート電極と前記半導体基板との間に形成され、電荷蓄積層を含まない第１のゲート絶縁膜と、前記第１のゲート電極と前記第２のゲート電極との間、及び、前記第２のゲート電極と前記半導体基板との間に形成され、電荷蓄積層を含む第２のゲート絶縁膜とを備え、前記第１のゲート電極の前記第２のゲート電極に隣接する側面が、半導体基板に隣接する底部に、前記第２のゲート電極に向かって突出する突出部を有することにある。この構成により、不揮発性半導体記憶装置は、動作速度を低下させることなく、メモリセルの読取り電流の増大が可能になる。

本発明を特別に示し且つ例示的な実施形態を参照して説明したが、本発明は、その実施形態及びその変形に限定されるものではない。当業者に明らかなように、本発明は、添付のクレームに規定される本発明の精神及び範囲を逸脱することなく、種々の変更が可能である。

本出願は、２００７年８月９日出願に係る日本特許出願２００７−２０７３７７号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全てを本出願の明細書中に加入する。

Claims (9)

1. 半導体基板上に形成され、チャネル領域及び該チャネル領域を挟んで形成された一対の不純物拡散領域と、
   前記チャネル領域の上部に形成され、相互に平行に延びる第１のゲート電極及び少なくとも１つの第２のゲート電極と、
   前記第１のゲート電極と前記半導体基板との間に形成され、電荷蓄積層を含まない第１のゲート絶縁膜と、
   前記第１のゲート電極と前記第２のゲート電極との間、及び、前記第２のゲート電極と前記半導体基板との間に形成され、電荷蓄積層を含む第２のゲート絶縁膜とを備え、
   前記第１のゲート電極の前記第２のゲート電極に隣接する側面が、半導体基板に隣接する底部に、前記第２のゲート電極に向かって突出する突出部を有し、
   前記突出部の傾斜面と前記半導体基板の表面との成す角度をθとし、前記突出部の傾斜面の縁部と前記半導体基板との距離をｈとし、前記第２のゲート絶縁膜の膜厚をｄとすると、下記関係：
   ｈ＜（√２−１／cosθ）×ｄ
   が成立する不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、
   前記第１のゲート電極の頂面の縁部がチャンファーを形成する不揮発性半導体記憶装置。
3. 請求項１又は２に記載の不揮発性半導体記憶装置において、
   前記少なくとも１つの第２のゲート電極が、相互に平行に延びる一対の第２のゲート電極を含み、該一対の第２のゲート電極が、前記第１のゲート電極を挟んで配置される不揮発性半導体記憶装置。
4. 請求項３に記載の不揮発性半導体記憶装置において、
   それぞれが前記第１及び第２のゲート電極を含む複数のゲート電極グループが、複数配設され、該複数のゲート電極グループが相互に平行に延びる不揮発性半導体装置。
5. 請求項１又は２に記載の不揮発性半導体記憶装置において、
   前記少なくとも１つの第２のゲート電極が１つの第２のゲート電極を含み、該第２のゲート電極が、前記第１のゲート電極の側面及び頂面の部分と対向して配置される不揮発性半導体記憶装置。
6. 請求項５に記載の不揮発性半導体記憶装置において、
   前記第１のゲート電極の前記第２のゲート電極と対向していない頂面の部分が、前記第１のゲート電極の前記第２のゲート電極と対向している頂面の部分よりも低い位置にある不揮発性半導体記憶装置。
7. 請求項５又は６に記載の不揮発性半導体記憶装置において、
   それぞれが前記第１及び第２のゲート電極を含む複数のゲート電極グループが、複数配設され、該複数のゲート電極グループが相互に平行に延びる不揮発性半導体装置。
8. 請求項５乃至７の何れか一項に記載の不揮発性半導体記憶装置において、
   隣接する２つのゲート電極グループが、該２つのゲート電極グループの中心面に関して互いに対称に配置される不揮発性半導体記憶装置。
9. 請求項１乃至８の何れか一項に記載の不揮発性半導体記憶装置において、
   前記第２のゲート絶縁膜は、窒化シリコン膜、酸窒化シリコン膜、及び、高誘電率絶縁膜から成る群から選択される少なくとも１つの絶縁膜を含む不揮発性半導体記憶装置。

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