JP5423862B2 - 積層半導体素子製造方法および積層半導体素子製造装置 - Google Patents

Description

本発明は、積層半導体素子製造方法および積層半導体素子製造装置に関する。より詳細には、半導体素子を積層して形成されたより規模の大きな積層半導体素子を製造する積層半導体素子製造方法と、当該方法を実行する場合に用いる積層半導体素子製造装置とに関する。

半導体装置の実効的な実装密度を向上させる技術のひとつとして、パッケージング前の複数の半導体素子を積層させた構造がある。このような構造を有する積層半導体素子は、実装面積に対する実装量が増加されると共に、半導体素子相互の配線が短縮されるので、当該積層半導体素子における処理の速度も向上される場合がある。また、製造プロセスが互いに異なる半導体素子を積層することにより、単種のチップでは形成できない機能を実現することもできる。

下記の特許文献１は、複数の半導体素子が形成されたウエハとインターポーザを貼り合わせた後に半導体素子を切り離す半導体素子の製造方法が記載されている。特許文献２には、積層構造により大容量化したメモリ装置において、冗長メモリセルを有するメモリチップを更に積層することが記載される。
特開２００３−１００９４３号公報 特開２００６−０８５７７５号公報

しかしながら、半導体素子においては、それに含まれる全ての領域が所期の機能あるいは性能を有するとは限らない。このため、複数の半導体素子を貼り合わせた場合に、いずれか一方の半導体素子が不良であるが故に、それに貼り合わされた他方の半導体素子が使用できない場合がある。このため、ウエハプロセスの歩留りとは関係なく、積層構造故に生じる歩留りの低下があった。

そこで、上記課題を解決すべく、本発明の第１の形態として、半導体素子を積層して積層半導体素子を製造する積層半導体素子製造方法であって、下に配される複数の半導体素子の欠陥の内容を検出する第１の欠陥検出段階と、上に配される複数の半導体素子の欠陥の内容を検出する第２の欠陥検出段階と、下に配される複数の半導体素子および上に配される複数の半導体素子のうち、それぞれの欠陥の内容に基づいて、下の半導体素子と上の半導体素子とが積層された場合に正常に動作する、下に配される半導体素子と上に配される半導体素子との組を選択する素子選択段階と、選択した下に配される半導体素子と上に配される半導体素子とを積層する素子積層段階とを備える積層半導体素子製造方法が提供される。これにより、積層半導体素子の歩留りを向上させることができる。また、積層半導体素子の材料としての半導体素子の利用効率を向上させることもできる。

また、本発明の第２の形態として、半導体素子を積層して積層半導体素子を製造する積層半導体素子製造装置であって、下に配される複数の半導体素子の欠陥の内容、および、上に配される複数の半導体素子の欠陥の内容を検出する欠陥検出部と、下に配される複数の半導体素子および上に配される複数の半導体素子のうち、それぞれの欠陥の内容に基づいて下に配される半導体素子と上に配される半導体素子との組を選択する素子選択部と、選択した下に配される半導体素子と上に配される半導体素子とを積層する素子積層部とを備える積層半導体素子製造装置が提供される。これにより、上記積層半導体素子製造方法を実行できる。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決に必須であるとは限らない。

図１（Ａ）および（Ｂ）は、積層半導体素子１０を模式的に示す模式図である。この積層半導体素子１０は、各々が記憶回路を形成する複数の半導体素子１１、例えば個別に切り離されたダイを積層して形成される。このような構造により、積層半導体素子１０は高い実装密度を有する。例えば、図１（Ａ）に示す半導体素子１１は、面内で４つの領域を形成しており、複数の半導体素子１１が積層された場合に、上下の対応する領域が回路的に結合されて、それぞれの機能ブロックを形成する。

ここで、図中に「×」印で示すように、積層された半導体素子１１のうちのひとつにおいて、欠陥領域１２があった場合に、その半導体素子１１に積層された他の半導体素子１１において当該欠陥領域１２に積層される領域自体は正常に動作する領域であっても、積層後に当該欠陥領域１２を含む機能ブロックが有効に動作しなくなる。

そこで、本実施形態においては、特定の半導体素子１１に欠陥領域１２がある場合には、その半導体素子１１に積層する他の半導体素子１１についても、対応する位置に欠陥領域１２を有するものを選択することにより、積層によって動作不良となる機能ブロックを減らすことを目的とする。特に、積層半導体素子１０のいずかの機能ブロックが正常に動作すればその機能ブロックを用いた素子として使用できる場合には、個々の半導体素子１１に欠陥領域１２があっても、これを廃棄せずに積層することにより、正常な領域に対応する機能ブロックを有する積層半導体素子１０として用いることができる。以下、上下の二つの半導体素子１１を積層する場合について説明するが、積層の数はこれに限られず、三つ以上の半導体素子１１を積層する場合に適用してもよい。

図２は、積層半導体素子製造装置１００の全体的な構造を模式的に示す図である。積層半導体素子製造装置１００は、制御部１１０、試験部１２０、素子選択部１３０、素子積層部１４０およびハンドラ１５０を含む。

制御部１１０は、第１欠陥検出制御部１１２、第２欠陥検出制御部１１３、素子選択制御部１１４および素子積層制御部１１５を有し、試験部１２０、素子選択部１３０、素子積層部１４０およびハンドラ１５０を適宜動作させることにより後述する一連の積層半導体素子製造工程を実行させる。

また、制御部１１０は、制御部１１０全体の動作を包括的に制御する中央処理装置１１１と、第１欠陥検出制御部１１２および第２欠陥検出制御部１１３が検出した半導体素子の欠陥内容を、個々の半導体素子１１の識別情報に関連付けて格納する検出結果格納部１１６とを有する。なお、試験部１２０は、第１欠陥検出制御部１１２および第２欠陥検出制御部１１３で共用してもよいし、個別に設けられてもよい。

素子選択部１３０は、素子選択制御部１１４の制御の下に、後述する一定の処理に従って、積層する半導体素子１１の組み合わせを選択する。素子積層部１４０は、素子積層制御部１１５の制御の下に、素子選択部１３０で組み合わされた半導体素子１１を積層して積層半導体素子１０を形成する。

図３は、積層半導体素子１０の製造工程を示す流れ図である。同図に示すように、第１欠陥検出段階（Ｓ１０１）、第２欠陥検出段階（Ｓ１０２）、素子選択段階（Ｓ１０３）および素子積層段階（Ｓ１０４）が順次実行される。なお、設備の機能が許せば、第１欠陥検出段階（Ｓ１０１）および第２欠陥検出段階（Ｓ１０２）は、同時に並行して実行してもよい。

第１欠陥検出段階（Ｓ１０１）においては、例えば上側に積層される半導体素子１１に含まれる欠陥の内容を検出する。ここで、「欠陥の内容」とは、単なる欠陥の有無にとどまらず、欠陥の数、欠陥の発生位置、修復または救済ができるか否か、等の様々な情報を含む。検出された欠陥の内容は、当該欠陥を有する半導体素子１１の固体識別情報と共に、検出結果格納部１１６に蓄積される。

同様に、第２欠陥検出段階（Ｓ１０２）においては、例えば下側に積層される半導体素子１１に含まれる欠陥の内容を検出する。「欠陥の内容」は第１欠陥検出段階（Ｓ１０１）の場合と同様の意味を有する。検出された欠陥の内容は、当該欠陥を有する半導体素子１１の固体識別情報と共に、検出結果格納部１１６に蓄積される。

素子選択段階（Ｓ１０３）においては、相互に積層される半導体素子１１の組み合わせが選択される。選択方法の一例について、図１を参照して順次説明する。

図１（Ａ）に示すように、は、素子選択段階（Ｓ１０３）において、第１欠陥検出段階（Ｓ１０１）において欠陥の内容を検出された半導体素子１１が集まった第１半導体素子群２０と、第２欠陥検出段階（Ｓ１０２）において欠陥の内容を検出された半導体素子１１が集まった第２半導体素子群３０とから積層する半導体素子１１の組み合わせが選択されるものとする。なお、図１（Ａ）に示す半導体素子１１は全て欠陥領域１２を含むが、これは、欠陥領域１２の無い半導体素子１１どうしを組み合わせた後に残った半導体素子１１を用いたからである。

図１（Ａ）に示すように、第１半導体素子群２０は、「×」印で示す欠陥を様々な位置に有する複数の半導体素子１１を含む。同様に、第２半導体素子群３０も、様々な位置に欠陥を有する複数の半導体素子１１を含む。素子選択段階（Ｓ１０３）においては、積層された場合に互いに欠陥がない領域が重なる当該領域の数がより多くなるように、二つの半導体素子１１を組み合わせる。図１（Ｂ）に示す例においては、互いに同じ位置に欠陥を有する半導体素子１１を組み合わせる。これにより、積層した場合に、他の層の半導体素子１１に含まれる欠陥により不使用となる領域が発生せず、積層半導体素子１０の歩留りは、半導体素子１１の歩留りと一致する。

いうまでもなく、半導体素子１１の全数を、欠陥の配置が全く同じ半導体素子１１と組み合わせることができない場合もある。しかしながら、このような場合でも、積層構造としたが故に生じる歩留りの低下は最小限に止められる。

以上により、積層半導体素子１０の実効的な歩留りを向上させることができる。また、積層半導体素子１０の材料としての半導体素子１１の利用効率を向上させることもできる。

素子積層段階（Ｓ１０４）においては、上記のようにして組み合わせを選択された半導体素子１１が積層されて積層半導体素子１０となる。ここで、半導体素子１１を個別に積層して貼り合わせてもよいが、積層する半導体素子１１相互の位置合わせおよび接着材の硬化には多大な時間を要する。そこで、以下に説明する方法により、素子積層段階（Ｓ１０４）にかかる時間を短縮することができる。

図４は、本実施形態において積層半導体素子製造装置１００で取り扱われるワーク２００の態様を示す斜視図である。ワーク２００は、半導体素子ウエハ２１０、第１半導体素子群２０およびダミーウエハ２３０を含む。

半導体素子ウエハ２１０は、上面に造り込まれた複数の半導体素子１１を有する。これら造り込まれた半導体素子１１は、第２半導体素子群３０を形成する。

個別に切り分けられたダイ状の複数の半導体素子１１は、第１半導体素子群を形成する。ダミーウエハ２３０は、それ自体には素子も回路も形成されていない。

ただし、ダミーウエハ２３０は、半導体素子ウエハ２１０における半導体素子１１の配置に対応して、第１半導体素子群２０に含まれる半導体素子１１を保持する配置位置２３４を有する。この配置位置２３４において第１半導体素子群２０に含まれる半導体素子１１を保持することにより、ダイ状の複数の半導体素子１１を一括して取り扱うことができる。

なお、ダミーウエハ２３０に保持される半導体素子１１は、素子が形成されていない裏面を研磨する等して予め薄化されていてもよい。また、ダミーウエハ２３０による半導体素子１１の保持は、例えば粘着材による吸着等、後述する剥離ができる方法によることが望ましい。

なお、半導体素子ウエハ２１０に含まれる半導体素子１１に対して組み合わせるべき半導体素子１１が存在しない場合は、当該半導体素子１１に対応する配置位置２３４においてダミーウエハ２３０に何も保持させずにブランクとしてもよい。しかしながら、後述する素子積層段階（Ｓ１０４）においては、半導体素子ウエハ２１０、半導体素子１１およびダミーウエハ２３０が重なった状態の厚さが均一であることが好ましい。そこで、ブランクに、半導体素子１１と同じ寸法のスペーサを配してもよい。

このように、下に配される半導体素子１１および上に配される半導体素子１１の一方は個別に切り離された個別チップであり、他方は半導体素子ウエハ２１０上に形成され個別に切り離される前の半導体素子１１であってもよい。これにより、積層作業を実行する装置への半導体素子１１の装入作業を短縮でき、積層半導体素子１０を製造する場合のスループットを向上させることができる。

図５は、素子積層部１４０に設けられた接合装置３００の構造を模式的に示す断面図である。接合装置３００は、枠体３１０の内側に配置された、加圧部３２０、加圧ステージ３３０、受圧ステージ３４０、圧力検知部３５０を備える。

枠体３１０は、互いに平行で水平な天板３１２および底板３１６と、天板３１２および底板３１６を結合する複数の支柱３１４とを備える。天板３１２、支柱３１４および底板３１６は、それぞれ剛性が高い材料により形成されて、強固に連結される。これにより、応力が作用した場合も変形が生じない。

枠体３１０の内側において、底板３１６の上には、加圧部３２０が配置される。加圧部３２０は、底板３１６の上面に固定されたシリンダ３２２と、シリンダ３２２の内側に配置されたプランジャ３２４とを有する。プランジャ３２４は、流体回路、カム、輪列等により駆動されて、図中に矢印Ｚにより示す、底板３１６に対して直角な方向に昇降する。

プランジャ３２４の上端には、加圧ステージ３３０が搭載される。加圧ステージ３３０は、プランジャ３２４の上端に結合された水平な板状の支持部３３２と、支持部３３２に平行な板状の基板保持部３３４とを有する。支持部３３２は、上方に開口して形成された球面座３３１を上面中央に有する。一方、基板保持部３３４は、下方に向かって突出した球面部３３３を、下面中央に有する。

球面座３３１および球面部３３３は互いに相補的な形状および寸法を有して整合する。これにより、基板保持部３３４は、支持部３３２の上で傾斜角度を変えることができる。また、支持部３３２の上で基板保持部３３４の傾斜角度が変わった場合も、プランジャ３２４が支持部３３２を押上げ力が基板保持部３３４に伝達される。更に、支持部３３２は、基板保持部３３４の変位を下方から規制して、基板保持部３３４が過剰に傾斜することを防止する。

基板保持部３３４は、静電吸着、真空吸着等により上面に半導体素子ウエハ２１０を吸着して保持する。これにより基板保持部３３４に吸着された半導体素子ウエハ２１０は、基板保持部３３４と共に揺動する一方、基板保持部３３４からの移動あるいは脱落が抑制される。なお、基板保持部３３４に保持される半導体素子ウエハ２１０は、素子が形成されていない裏面を研磨する等して、予め薄化されていてもよい。

受圧ステージ３４０は、基板保持部３４２および複数の懸架部３４４を含む。懸架部３４４は、天板３１２の下面から垂下される。基板保持部３４２は、懸架部３４４の下端近傍において下方から支持され、加圧ステージ３３０に対向して配置される。

基板保持部３４２も、静電吸着、真空吸着等による吸着機構を有し、下面にダミーウエハ２３０を吸着して保持する。ダミーウエハ２３０が更に半導体素子１１を保持することは図５を参照して既に述べた。

基板保持部３４２は、下方から懸架部３４４により支持される一方、上方への移動は規制されない。ただし、天板３１２および基板保持部３４２の間には、複数のロードセル３５２、３５４、３５６が挟まれる。複数のロードセル３５２、３５４、３５６は、基板保持部３４２の上方移動を規制すると共に、基板保持部３４２に対して上方に印加された圧力を検出する。

なお、図示は省いたが、接合装置３００は、接合の対象となる半導体素子ウエハ２１０およびダミーウエハ２３０の傾斜、位置等を監視する監視装置を含む。当該監視装置は、拡大光学系を含む撮像装置の他、干渉計、リニアスケール等を用いて形成できる。

半導体素子１１を積層する場合には、上記のような監視装置を用いて、水平方向に係る半導体素子１１相互の位置決めを実行することが好ましい。より具体的には、積層段階（Ｓ１０４）は、半導体素子ウエハ２１０における半導体素子１１の配列、および、ダミーウエハ２３０における半導体素子１１の配列について、相互に積層される半導体素子１１の組み合わせ毎の位置ずれが最も小さくなる位置を決定するグローバルアラインメント法により、接合装置３００におけるダミーウエハ２３０の位置決めをしてもよい。これにより、積層する場合のウエハ相互の位置ずれに起因する歩留りの低下を抑制できる。

即ち、例えば、半導体素子ウエハ２１０上の数点の位置を測定して、半導体素子ウエハ２１０の縦方向（Ｙ）、横方向（Ｘ）および回転方向（θ）の位置ずれを求めることができる。ただし、この方法では、半導体素子ウエハ２１０、ダミーウエハ２３０の伸縮等の変形を考慮した重ね合わせは難しい。

そこで、半導体素子ウエハ２１０およびダミーウエハ２３０上の複数の半導体素子１１の位置をサンプリングして、サンプリングした位置に基づく配列を個別に生成して、更に、積層される半導体素子１１の組み合わせ毎に位置ずれを算出する。この位置ずれの配列が全体で最も小さくなる位置を、一定のアルゴリズムに基づいて算出する。

このような方法により、複数の半導体素子１１をダミーウエハ２３０に保持させて一括して取り扱うにもかかわらず、全体の位置ずれを最小限にとどめることができる。また、このような位置合わせの方法は、積層半導体素子製造装置１００を形成する要素の各々に固有な歪み傾向を補償する目的でも使用できる。

以上のような接合装置３００を用いて、半導体素子１１を含む半導体素子ウエハ２１０と、ダイ状の半導体素子１１とを接合することができる。接合された半導体素子１１は、接着材を硬化させて恒久的に接着することにより積層半導体素子１０となる。接着材を硬化させる処理は、接合装置３００において実行してもよいが、別途用意した加熱装置において実施してもよい。

なお、接合する半導体素子１１は、それ自体がすでに積層された積層半導体素子１０であってもよい。また、複数の半導体素子１１を接合する場合、素子が形成された面を対向させて接合してもよいし、裏面どうしを接合してもよい。更に、素子面と裏面を接合してもよい。

積層半導体素子１０において、ダミーウエハ２３０はもはや不要なので、半導体素子１１から剥離して除去することが好ましい。ダミーウエハ２３０の除去は、接合直後に実行してもよいし、接着材を硬化させた後に実行してもよい。

ただし、恒久的な接着の前にダミーウエハ２３０を剥離させることを求められた場合は、半導体素子１１をダミーウエハ２３０に保持させる場合に、接着材よりも接着力の弱い粘着材等を用いることが好ましい。これにより、接合直後の半導体素子１１が脱落することなく、ダミーウエハ２３０を剥離できる。

一方、半導体素子ウエハ２１０も、ダイシングにより切り分けられ、積層半導体素子１０が個別に分離される。こうして、複数の積層半導体素子１０を効率よく製造できる。

更に、ダミーウエハ２３０を剥離した後に、半導体素子１１の裏面を研磨して、積層半導体素子１０を薄化してもよい。これにより、積層半導体素子１０の実効的な実装密度を更に向上させることができる。

このような一連の段階（Ｓ１０１〜１０４）を含む積層半導体素子１０の製造方法により、積層半導体素子１０の歩留りを向上させることができる。特に、素子積層段階に先立って欠陥を検出して、積層する素子を選択することにより、積層半導体素子１０の材料としての半導体素子１１の利用効率を向上させることができる。また、欠陥領域１２を有する半導体素子１１であっても、複数の半導体素子１１を組み合わせることにより有効利用ができる場合がある。

ところで、半導体素子１１には、一部の欠陥を補償する目的で冗長的な回路が実装されている場合がある。このような場合、素子選択段階（Ｓ１０３）においては、欠陥の救済も配慮した半導体素子１１の選択をすることが望ましい。

図６は、救済回路１３を含む半導体素子１１に対して、素子選択段階（Ｓ１０３）において実行する処理の形態を説明する図である。図６（Ａ）に示すように、第１半導体素子群２０および第２半導体素子群に含まれる半導体素子１１は、それぞれ救済回路１３を有する。

救済回路１３は、半導体素子１１のいずれかの領域に欠陥（図中×で示す）が生じた場合に、当該領域の機能を代行する。どの領域の機能を代行するかは、各領域と救済回路１３とを結合するヒューズ１４により決定される。ここで、図中の▽が、救済回路とそれにより救済される領域との関係を示す。

ここで、第１半導体素子群２０を形成する半導体素子１１のうち、記号Ｍで示す欠陥のない半導体素子１１に対しては、第２半導体素子群３０に組み合わせるべき半導体素子１１がない。また、第２半導体素子群３０を形成する半導体素子１１のうち、記号Ｎで示す半導体素子１１も、組み合わせるべき半導体素子１１が第１半導体素子群２０のうちに見出すことができない。

しかしながら、図６（Ｂ）に示すように、不要なヒューズ１４を切断して、記号Ｎで示す半導体素子１１の欠陥領域１２を救済回路１３により代行させることにより、当該半導体素子１１は、欠陥領域１２の無い半導体素子１１と同等の機能をもつようになる。従って、図６（Ｃ）に示すように、記号Ｎで示す半導体素子１１を、第１半導体素子群２０において記号Ｍで示す半導体素子１１と組み合わせることができる。

このように、救済回路１３を用いることにより、第１半導体素子群２０および第２半導体素子群３０の全ての半導体素子１１に対して組み合わせを選択できる。なお、説明を簡潔にする目的で言及しなかったが、図中に小さな「△」印により示すように、既に組み合わせる対象が選択された半導体素子１１においても、救済回路１３を用いて積層半導体素子１０の容量を増加させることができる。

また、上記の例では第２半導体素子群３０に含まれる半導体素子１１において救済回路１３を使用したが、第１半導体素子群２０においても救済回路１３を使用し得ることはいうまでもない。更に、ヒューズ１４を切断する処理は、半導体素子１１を積層する前に実行することにより、容易に実行できる。

更に、図６では、第１半導体素子群２０および第２半導体素子群３０の双方に救済回路１３を有する半導体素子１１を配したが、救済回路１３の実装をいずれか一方にとどめてもよい。これにより、積層半導体素子１０の材料としての半導体素子１１の利用効率を更に向上させることができる。

このように、素子積層段階（Ｓ１０４）の前に、半導体素子１１内における積層後に用いないヒューズ１４を切断する配線切断段階をさらに備えてもよい。これにより、欠陥の少ない積層半導体素子１０を簡単な作業で製造できる。

図７は、素子選択段階（Ｓ１０３）における処理のまた他の形態を説明する図である。
図７の第１半導体素子群２０および第２半導体素子群３０を準備する段階において、第１半導体素子群２０および第２半導体素子群３０に含まれる半導体素子１１の各々は、救済回路１３と、救済回路１３に結合されたヒューズ１４を有する。

更に、半導体素子１１の各々は、自身を厚さ方向に貫通するビア１５に連結されたヒューズ１４と、積層された場合にビア１５に接するパッド１６を有する。これにより、半導体素子１１は、積層されて積層半導体素子１０となった状態で、各々の救済回路１３を、他方の半導体素子１１においても使用できる。

図７（Ａ）に示すように、第１半導体素子群２０および第２半導体素子群３０に含まれる半導体素子１１では、欠陥領域１２の数および配置が相互に異なっている。このため、素子選択段階（Ｓ１０３）において、そのままでは積層すべき半導体素子１１の組み合わせを見出すことができない。

しかしながら、図中に記号Ｏ〜Ｒで示す半導体素子１１の組み合わせにおいては、双方の欠陥領域１２の数の差は２個以内であり、また、一部の欠陥領域１２は同じ位置に存在する。このため、図７（Ｂ）に示すようにヒューズ１４を加工することにより、図７（Ｃ）に示すように、実質的に同じ欠陥領域１２の配置と数を有する半導体素子１１の組み合わせを形成できる。なお、同図において同じ向きの三角形が、救済回路とそれにより救済される領域との関係を示す。

このように、素子選択段階（Ｓ１０３）において、下に配される半導体素子１１の欠陥の数と上に配される半導体素子１１の欠陥の数との合計が、下に配される半導体素子１１において救済回路１３で救済できる欠陥の数と上に配される半導体素子１１において救済回路１３で救済できる欠陥の数との合計を超えない、下に配される半導体素子１１と上に配される半導体素子１１との組を選択してもよい。これにより、冗長回路の利用効率を向上させることができると共に、全体の歩留りを向上させることができる。

なお、上記のように、積層する半導体素子１１のうちの一方の半導体素子１１の救済回路１３を他方の半導体素子１１でも利用できる場合は、一方の半導体素子１１の救済回路１３で欠陥領域１２を十分に補償できるのであれば、いずれか一方の半導体素子１１に救済回路１３を設けて、他方の半導体素子１１の救済回路１３は省略してもよい。これにより、積層半導体素子１０の製造コストをより低減することができる。

図８は、接合装置３００において接合できるワーク２００の他の形態を示す斜視図である。このワーク２００は、加圧ステージ３３０および受圧ステージ３４０の双方に、いずれもが半導体素子１１を保持したダミーウエハ２３０を装填される。これにより、第１半導体素子群２０および第２半導体素子群３０の双方を、半導体素子ウエハ２１０ではなく、個別に切り分けられたダイ状の半導体素子１１とすることができる。

例えば、同じ種類の半導体素子１１を積層する場合は、第１半導体素子群２０および第２半導体素子群３０を区別する必要がなく、素子選択段階（Ｓ１０３）において、個別に切り分けられた一群の半導体素子１１から組み合わせを選択できる。従って、望ましい組み合わせをより容易に選択できる。これにより、素子選択段階（Ｓ１０３）の作業効率を向上させることができる。

図１から図８に示す例において、積層されるそれぞれの半導体素子１１は同一の構造を有しているが、積層される半導体素子１１は同一の構造のものに限られない。他の例として、積層半導体素子１０は、それぞれが複数のマルチコアプロセッサ素子を含むマルチコアプロセッサと、複数のキャッシュメモリ素子を含むキャッシュメモリとの２種類の素子を更に積層して形成される。

このように、異種の半導体素子１１が積層された積層半導体素子１０において、マルチコアプロセッサおよびキャッシュメモリは各々が積層構造を有している。従って、マルチコアプロセッサ相互の積層およびキャッシュメモリ相互の積層において、既に説明した方法が適用できることはもちろんである。

更に、マルチコアプロセッサおよびキャッシュメモリは、相互に異なる機能を有し、その製造プロセスも異なるが、積層半導体素子１０においては、相互に関連して動作する。即ち、キャッシュメモリは、マルチコアプロセッサを形成するプロセッサコアの各々に対して一定の容量が結合されている。なお、この場合にＤＲＡＭをキャッシュメモリとして用いる場合もある。

従って、例えば、第１欠陥検出段階（Ｓ１０１）または第２欠陥検出段階（Ｓ１０２）の一方において、マルチコアプロセッサのひとつが欠陥領域１２を含み、そのためにプロセッサコアのひとつが動作しないことが検出された場合には、第１欠陥検出段階（Ｓ１０１）または第２欠陥検出段階（Ｓ１０２）の他方において、相当の欠陥領域１２を含むことが検出したキャッシュメモリを組み合わせることにより、プロセッサコア数とキャッシュメモリ容量のつり合いがとれた積層半導体素子１０が製造される。

これにより、有効なプロセッサコアの数に応じたキャッシュメモリを有するマルチコアシステムを製造できる。また、マルチコアシステムの材料としてのマルチコアプロセッサチップおよびキャッシュメモリチップの利用効率を向上させることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。また、上記実施の形態に、多様な変更または改良を加え得ることが当業者に明らかである。更に、その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

（Ａ）および（Ｂ）は、積層半導体素子１０の構造を模式的に示す模式図である。 積層半導体素子製造装置１００を模式的に示す模式図である。 積層半導体素子製造方法の手順を示す流れ図である。 素子積層段階（Ｓ１０４）におけるワーク２００の形態を示す斜視図である。 接合装置３００の構造を模式的なに示す断面図である。 素子選択段階（Ｓ１０３）における処理の他の形態を説明する図である。 素子選択段階（Ｓ１０３）における処理のまた他の形態を説明する図である。 ワーク２００の他の形態を示す斜視図である。

１０ 積層半導体素子、１１ 半導体素子、１２ 欠陥領域、１３ 救済回路、１４ ヒューズ、１５ ビア、１６ パッド、２０ 第１半導体素子群、３０ 第２半導体素子群、１００ 積層半導体素子製造装置、１１０ 制御部、１１１ 中央処理装置、１１２ 第１欠陥検出制御部、１１３ 第２欠陥検出制御部、１１４ 素子選択制御部、１１５ 素子積層制御部、１１６ 検出結果格納部、１２０ 試験部、１３０ 素子選択部、１４０ 素子積層部、１５０ ハンドラ、２００ ワーク、２１０ 半導体素子ウエハ、２３０ ダミーウエハ、２３４ 配置位置、３００ 接合装置、３１０ 枠体、３１２ 天板、３１４ 支柱、３１６ 底板、３２０ 加圧部、３２２ シリンダ、３２４ プランジャ、３３０ 加圧ステージ、３３１ 球面座、３３２ 支持部、３３３ 球面部、３３４、３４２ 基板保持部、３４０ 受圧ステージ、３４４ 懸架部、３５０ 圧力検知部、３５２、３５４、３５６ ロードセル

Claims (24)

1. 各々が複数の領域を有し、積層された場合に上下の対応する領域が回路的に結合されて、対応する領域毎に機能ブロックを形成する複数の半導体素子のうち、正常に動作する正常領域と正常に動作しない欠陥領域とを有する第１半導体素子に対して、少なくともひとつの正常領域を有し、且つ、前記第１半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する第２半導体素子を選択する素子選択段階と、
   前記第２半導体素子を前記第１半導体素子に積層して、前記第２半導体素子の前記少なくともひとつの正常領域が前記第１半導体素子の前記正常領域に回路的に結合された機能ブロックを形成する素子積層段階と
   を含む積層半導体素子製造方法。
2. 前記第２半導体素子を選択する素子選択段階を含む請求項１に記載の積層半導体素子製造方法。
3. 前記複数の半導体素子は、それぞれ独立して機能する複数の領域を有し、
   前記素子選択段階において、積層されたときに互いに重なる前記正常領域の数がより多くなるように、前記第１半導体素子と前記第２半導体素子との組を選択する請求項１または２に記載の積層半導体素子製造方法。
4. 前記素子選択段階では、前記第１半導体素子及び前記第２半導体素子の少なくとも一方として、同一の半導体素子内の前記欠陥領域および積層された相手側の半導体素子の前記欠陥領域の少なくとも一方を救済する冗長回路を有する半導体素子を選択する請求項２または３に記載の積層半導体素子製造方法。
5. 前記冗長回路により前記欠陥領域を救済すべく、前記冗長回路に接続された配線であって積層状態で用いられない配線を切断する配線切断段階をさらに備える請求項４に記載の積層半導体素子製造方法。
6. 前記配線切断段階では、前記第１半導体素子の前記欠陥領域が前記第２半導体素子の前記正常領域に重なる場合、前記第１半導体素子に設けられた前記冗長回路と前記第１半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項５に記載の積層半導体素子製造方法。
7. 前記配線切断段階では、前記第１半導体素子の前記欠陥領域が前記第２半導体素子の前記正常領域に重なる場合、前記第２半導体素子に設けられた前記冗長回路と前記第１半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項６に記載の積層半導体素子製造方法。
8. 前記素子選択段階において、前記第１半導体素子において前記冗長回路で救済できる前記欠陥領域の数と前記第２半導体素子において前記冗長回路で救済できる前記欠陥領域の数との合計が、前記第１半導体素子の前記欠陥領域の数と前記第２半導体素子の前記欠陥領域の数との合計以上になるように、前記第１半導体素子と前記第２半導体素子との組を選択する請求項４から７のいずれか一項に記載の積層半導体素子製造方法。
9. 前記複数の半導体素子の欠陥の内容を検出する欠陥検出段階を備え、
   前記素子選択段階では、前記欠陥検出段階で検出された前記欠陥の内容に基づいて、前記半導体素子の組を選択する請求項２から７までのいずれか一項に記載の積層半導体素子製造方法。
10. 前記欠陥の内容は、欠陥の有無、欠陥の数、欠陥の発生位置、及び、修復又は救済の可否の少なくとも一つを含む請求項９に記載の積層半導体素子製造方法。
11. 前記複数の半導体素子は、第１半導体素子群と第２半導体素子群とを有し、
    前記欠陥検出段階は、前記第１半導体素子群の各半導体素子の欠陥の内容を検出する第１の欠陥検出段階と、前記第２半導体素子群の各半導体素子の欠陥の内容を検出する第２の欠陥検出段階とを有し、
    前記素子選択段階では、前記欠陥の内容に基づいて、前記第１半導体素子群から前記第１半導体素子となる前記半導体素子を選択し、前記第２半導体素子群から前記第２半導体素子となる前記半導体素子を選択する請求項９または１０に記載の積層半導体素子製造方法。
12. 前記第１半導体素子および前記第２半導体素子の一方は個別に切り離された個別チップであり、他方はウエハ上に形成され個別に切り離される前の半導体素子である請求項２から１１のいずれか一項に記載の積層半導体素子製造方法。
13. 各々が複数の領域を有し、積層された場合に上下の対応する領域が回路的に結合されて、対応する領域毎に機能ブロックを形成する複数の半導体素子のうち、正常に動作する正常領域と正常に動作しない欠陥領域とを有する第１半導体素子に対して、少なくともひとつの正常領域を有し、且つ、前記第１半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する第２半導体素子を選択する素子選択部と、
    前記第２半導体素子を前記第１半導体素子に積層して、前記第２半導体素子の前記少なくともひとつの正常領域が前記第１半導体素子の前記正常領域に回路的に結合された機能ブロックを形成する素子積層部と
    を備える積層半導体素子製造装置。
14. 前記第２半導体素子を選択する素子選択部を更に備える請求項１３に記載の積層半導体素子製造装置。
15. 前記素子選択部は、積層されたときに互いに重なる前記正常領域の数がより多くなるように、前記第１半導体素子と前記第２半導体素子との組を選択する請求項１３または１４に記載の積層半導体素子製造装置。
16. 前記素子選択部では、前記第１半導体素子及び前記第２半導体素子の少なくとも一方として、同一の半導体素子内の前記欠陥領域および積層された相手側の半導体素子の前記欠陥領域の少なくとも一方を救済する冗長回路を有する半導体素子を選択する請求項１４または１５に記載の積層半導体素子製造装置。
17. 前記冗長回路により前記欠陥領域を救済すべく、前記冗長回路に接続された配線であって積層状態で用いられない配線を切断する配線切断部をさらに備える請求項１６に記載の積層半導体素子製造装置。
18. 前記配線切断部は、前記第１半導体素子の前記欠陥領域が前記第２半導体素子の前記正常領域に重なる場合、前記第１半導体素子に設けられた前記冗長回路と前記第１半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項１７に記載の積層半導体素子製造装置。
19. 前記配線切断部は、前記第１半導体素子の前記欠陥領域が前記第２半導体素子の前記正常領域に重なる場合、前記第２半導体素子に設けられた前記冗長回路と前記第１半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項１７に記載の積層半導体素子製造装置。
20. 前記素子選択部は、前記第１半導体素子において前記冗長回路で救済できる前記欠陥領域の数と前記第２半導体素子において前記冗長回路で救済できる前記欠陥領域の数との合計が、前記第１半導体素子の前記欠陥領域の数と前記第２半導体素子の前記欠陥領域の数との合計以上になるように、前記第１半導体素子と前記第２半導体素子との組を選択する請求項１６から１９のいずれか一項に記載の積層半導体素子製造装置。
21. 前記複数の半導体素子の欠陥の内容を検出する欠陥検出部を備え、
    前記素子選択部は、前記欠陥検出部で検出された前記欠陥の内容に基づいて、前記半導体素子の組を選択する請求項１４から２０のいずれか一項に記載の積層半導体素子製造装置。
22. 前記欠陥の内容は、欠陥の有無、欠陥の数、欠陥の発生位置、及び、修復又は救済の可否の少なくとも一つを含む請求項２１に記載の積層半導体素子製造装置。
23. 前記欠陥検出部は、前記複数の半導体素子のうち第１半導体素子群の各半導体素子の欠陥の内容と、前記複数の半導体素子のうち第２半導体素子群の前記各半導体素子の欠陥の内容とを検出し、
    前記素子選択部は、前記欠陥の内容に基づいて、前記第１半導体素子群から前記第１半導体素子となる前記半導体素子を選択し、前記第２半導体素子群から前記第２半導体素子となる前記半導体素子を選択する請求項２１または２２に記載の積層半導体素子製造装置。
24. 個別に切り離された個別チップである前記第１半導体素子と、ウエハ上に形成され個別に切り離される前の半導体素子である前記第２半導体素子とを積層する請求項１４から２３のいずれか一項に記載の積層半導体素子製造装置。

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