JP5453066B2 - ワイヤソース及びドレインを備えたトランジスタ - Google Patents

Description

本発明は電界効果トランジスタの分野に関する。

より詳細には、本発明は少なくともゲート、絶縁体、ドレイン、ソース、ソースをドレインから分離する半導体材料を含む電界効果トランジスタに関し、ゲート及び絶縁体は、各々、ソース、ドレイン、及び半導体材料により構成されるアセンブリを囲み、絶縁体はゲートと前記アセンブリとの間に配置される。

トランジスタの設計では、特に小型化の追求において、異なる基準、特に要求される性能、及び使用される製造方法が考慮される。

トランジスタの製造方法は、正確かつ安価であることが好ましい。

電界効果平面トランジスタの性能は、トランジスタのドレインとソースとを接続する導電性チャネルの幾何学的形状に特に依存する。例えば、ドレイン電流（Ｉ_Ｄで示される）は、特にチャネル長さＬに対するチャネル幅Ｗの比（Ｗ／Ｌ）に依存する。良好なドレイン電流（Ｉ_Ｄ）を得るための一つの解決法として、例えば、ドレインとソースとの間に非常に大きな電位Ｖ_ＤＳ（Ｅ＝Ｖ_ＤＳ／Ｌ）を与えることなくドレインとソースとの間の電界Ｅを増大するため、チャネルの長さＬを低減することが挙げられる。

さらに、例えばエッジ効果等、トランジスタの幾何学的形状に関する望ましくない効果が表れ、トランジスタ性能が低下する場合がある。

これらの要求を満足するために、米国特許出願第２００５／０２５３１３４号明細書は良好なＷ／Ｌ比を与え、かつエッジ効果を低減する円筒形構造を有する「ローゲート（ｌｏｗ ｇａｔｅ）」トランジスタを提案する。より詳細には、代替的な従来技術の一つによれば、トランジスタは、その上に半導体の層が堆積されファイバコアは中空である繊維に基づく。ドレイン及びソース電極は、繊維軸に関して対称に、半導体層の内周に与えられる。そのように構成されたアセンブリは絶縁層によって囲まれ、ゲートを形成する層は、その後、前記絶縁層の全外周にわたって堆積される。

従来技術の解決方法は繊維に沿ったトランジスタの長さを用いて良好なＷ／Ｌ比を与えることができるが、この解決方法は複雑かつ高価な製造方法を必要とする。

このような状況において、本発明は従来技術において提案されたものとは異なる構造が可能な、かつ複雑ではなく安価な製造方法で実現され得る電界効果トランジスタを提案する。

米国特許出願第２００５／０２５３１３４号明細書

本発明の目的は、少なくともゲート、絶縁体層、ドレイン、ソース、ソースとドレインとを接続する半導体材料を含み、ゲート及び絶縁層が各々、ソース、ドレイン、及び半導体材料によって構成されるアセンブリを囲み、絶縁体層はゲートと前記アセンブリとの間に配置される、電界効果トランジスタである。

本発明によれば、ドレイン及びソースは各々第１及び第２の導電体によって構成され、平行に配置され、かつ互いに非接続であり、第１及び第２の導電体はそれらの外周全体にわたって、及び少なくともそれらの長さの一部にわたって半導体材料層によって囲まれる。

言い換えれば、半導体で覆われた二つの導電体は各々トランジスタのドレイン及びソースを構成する。二つの導電体は互いに平行に配置され、導電チャネルの長さによって分離される。アセンブリは、ゲートを構成する導電体によって囲まれる絶縁体に埋め込まれる。

この構成において、二つの導電体の間に配置される半導体の厚みによって規定されるトランジスタの長さはより一定であり、非常に細長くなり得る。

有利には、トランジスタの長さは半導体層の厚みに等しく、例えば長さは１０ナノメートルから１マイクロメートルの間である。

好ましくは、トランジスタの幅は第１又は第２の導電体の長さに等しい。

ある実施形態によれば、第１及び第２の導電体は形状が円筒形であり、ゲートも円筒形導電体であってよい。

ワイヤ又は円筒形構造は、大きな電荷を受ける表面を提供し、結果的により良好な電気的性能を提供する利点を有する。特に、ドレイン近傍の電荷の全てが収集され、それに対して平面構造では、ソース及びドレインに対向する表面の間の領域の電荷のみが収集される。

さらに、ソースがドレインと平行であること、及びドレイン及びソース内に突出部分がないことから、エッジ効果は制限され、チャネル内の障害は低減され、それによってチャネル内の連続性及び電気的均一性がもたらされる。

さらに、ゲート電圧Ｖ_Ｇによりチャネル電荷を良好に制御するために、絶縁体の容量Ｃ_ＯＸは出来る限り大きくする必要があり、絶縁体の厚みＥ_ＯＸは出来る限り薄くする必要があり、絶縁体を構成する材料の誘電率ε_ＯＸは出来る限り大きい必要がある。例えば、絶縁体の厚みは約１００ナノメートルであってよい。

本発明の他の特徴及び有利な点は、添付される図面に関連して、説明のための、かつ全く制限的なものではない、以降に示される記述からさらに明確になるだろう。

本発明の一つの実施形態によるトランジスタを構成する様々な層の透視図である。 図１におけるトランジスタの分解図である。 本発明の一つの実施形態によるトランジスタの横断面図である。 本発明のトランジスタの織物構造内部への組み込みを図で表示したものである。

図１から３に関連して、本発明の一つの実施形態による電界効果トランジスタは以下を含む：
・トランジスタのドレイン３を構成する第１の導電体、
・トランジスタのソース４を構成する第２の導電体。

ドレイン３及びソース４は金属又は導電性材料に基づくワイヤ、例えば直径５０マイクロメートルの銀ワイヤ、によって構成されてよい。

トランジスタは、１０ナノメートルから１マイクロメートルの間の平均厚みを有し、かつ第１及び第２の導電体をその全外周にわたって、及びそれらの長さの少なくとも一部にわたって囲む半導体５０の層も含み、第１及び第２の導電体は平行であり接続されていない。半導体層は、多結晶ポリマー等の有機タイプ、例えばトルエンで希釈された修飾ペンタセンである。

トランジスタは、１００ナノメートルを超える厚みを有し、かつソース４、ドレイン３、及び半導体５の層により構成されるアセンブリを囲む絶縁体２の層と、トランジスタのゲート１を構成し、かつ絶縁体層２の層を囲む金属層とをさらに含む。しかしながら、もしも絶縁体の耐電圧が特に高い場合、その厚みは少なくてよい。

絶縁体の層は、例えばポリイミド、ポリスチレン、フルオロポリマー、ＰＶＰ（ポリビニルフェノール）、ＰＭＭＡ（ポリメチルメタクリレート）等の有機材料で作られてよく、ゲート１は金属又は導電材料に基づく円筒であってよい。

したがって、この構成によれば、トランジスタが作動しているとき、トランジスタの導電性チャネル５が形成され第１及び第２の導電体の間に配置される半導体層によって構成され、その長さＬは二つの導電体の間に配置される半導体層の厚みによって規定され、その幅Ｗは主に第１又は第２の導電体の長さに等しい。結果的に、導電体の長さ、及び半導体層の厚みを用いて、良好なＷ／Ｌ比（大きな幅Ｗ及び短い長さＬ）を得ることが可能である。

ドレインの円筒形状は考慮されるべきである。実は、この特別な形状が理由で、チャネルの幅がＷよりも大きく、ソースに対向する部分においてのみではなく、ドレインの全周にわたって電荷が収集されるためである。

そのように備えられたトランジスタのワイヤ又は円筒形構造は、より大きな電荷を受け取るための表面を、及び結果的に良好な電気性能を提供するという有利な点を有する。さらに、ドレインとソースとは平行なので、チャンネルは電気的に限定され、例えばエッジ効果等の、寄生効果による撹乱を受けない。さらに、ドレイン及びソースは例えば角等の突出部分を持たないので、エッジ効果はさらに最小化される。

本発明により提案されるトランジスタは、例えばクリーンルームの使用及びリソグラフィー法等、面倒な、及び高価なマイクロエレクトロニクス製造法の使用を必要としない。実は、本発明のトランジスタは、例えば繊維分野からの製造技術を使用することによって低コストで作ることができる。これは、ポリマー等使用される有機材料を、例えばコンタクト又はインクジェット印刷等の印刷技術により、又はスピンコーティングにより堆積することができるためである。

さらに、その構成は、同じタイプの他のトランジスタとの相互接続を容易にする。この目的を達成するために、実行される必要があるのは、図４において説明されるように、導電体の一つを引き伸ばし、かつそれらを互いに接続することのみである。

これにおいて、ドレイン３ワイヤは、構造体の一側面で引き伸ばされ、単一の導電体ワイヤ１３により互いに接続される。当然の結果として、ソース４ワイヤは構造体の他の側面で引き伸ばされ、単一の導電体ワイヤ１４により互いに接続される。参照番号１５が、二つの連続するトランジスタの間に組み込まれる絶縁体ワイヤを示すために使用される。織物構造内部の本発明のトランジスタの集積が示され、「パッシブ」繊維及び「アクティブ」繊維を示す。

結果的に、本発明のトランジスタは非常に低コストの用途で、及び特に製品寿命が短い柔軟な基材の大きな表面領域において、例えば織物業において、使用されてよい。

１ ゲート
２ 絶縁体層
３ ドレイン
４ ソース
５ 半導体

Claims (6)

1. 少なくともゲート（１）と、絶縁体層（２）と、ドレイン（３）と、ソース（４）と、ソース（４）をドレイン（３）に接続する半導体材料（５０）とを含み、ゲート（１）及び絶縁体層（２）は各々ソース（４）、ドレイン（３）、及び半導体材料によって構成されるアセンブリを囲み、絶縁体層（２）がゲート（１）と前記アセンブリとの間に配置される電界効果トランジスタであって、
   ドレイン（３）及びソース（４）は各々第１及び第２の導電体によって構成され、平行に配置され、かつ互いに非接続であり、第１及び第２の導電体はそれらの外周全体にわたって、及び少なくともそれらの長さの一部にわたって半導体材料（５０）の層によって囲まれる、電界効果トランジスタ。
2. 半導体（５０）の層の厚みに等しい長さ（Ｌ）を有する、請求項１に記載の電界効果トランジスタ。
3. １０ナノメートルから１マイクロメートルの間の長さ（Ｌ）を有する、請求項１又は２に記載の電界効果トランジスタ。
4. 第１又は第２の導電体の長さと等しい幅（Ｗ）を有する、請求項１から３の何れか一項に記載の電界効果トランジスタ。
5. 第１及び第２の導電体の形状が円筒形である、請求項１から４の何れか一項に記載の電界効果トランジスタ。
6. 絶縁体（２）の層が１００ナノメートルを超える厚みを有する、請求項１から５の何れか一項に記載の電界効果トランジスタ。

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