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JP5453743B2 - Redundant control system - Google Patents
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Description

本発明は、PID演算を行う複数のモジュールを備え、モジュールを選択的に稼動させる二重化制御システムに関する。   The present invention relates to a duplex control system that includes a plurality of modules that perform PID calculation and selectively operates the modules.

制御の信頼性を向上させることを目的とし、同一の入出力モジュールを2つ設ける二重化制御システムがプロセス制御の分野において用いられている。このシステムでは、一方を稼動側のモジュールとして、他方を待機側のモジュールとして使用する。稼動側のモジュールに異常が発生した場合には、モジュールの切り替えを実行し、待機側のモジュールを稼動させることでプロセス制御を継続させることができる。
特開2006−209565号公報
For the purpose of improving control reliability, a duplex control system having two identical input / output modules is used in the field of process control. In this system, one is used as an active module and the other is used as a standby module. When an abnormality occurs in the active module, the process control can be continued by switching the module and operating the standby module.
JP 2006-209565 A

必要な制御速度の確保などの目的から、入出力モジュール内にPID演算のための演算ブロックを組み込む場合がある。しかし、演算ブロックを組み込んだ場合、待機側のモジュールにおけるPIDループは切断されるため、待機側のモジュールでは正しい演算を実行することができない。また、モジュールを構成するハードウェアのばらつきや入力値(PV値)の取得タイミングのずれなどに起因して、演算ブロックに与えられる入力値(PV値)が稼動側と制御側とで異なる場合がある。さらに、入力値(PV値)が電流入力値などの場合には、両者のモジュールに同時に入力値(PV値)を与えることができない。   For the purpose of ensuring a necessary control speed, a calculation block for PID calculation may be incorporated in the input / output module. However, when the calculation block is incorporated, the PID loop in the standby module is disconnected, and therefore the correct calculation cannot be executed in the standby module. Also, the input value (PV value) given to the calculation block may be different between the operation side and the control side due to variations in hardware constituting the module or a shift in the acquisition timing of the input value (PV value). is there. Further, when the input value (PV value) is a current input value or the like, the input value (PV value) cannot be given to both modules simultaneously.

これらの状況下でモジュールの切り替えが実行されると、切り替え時点で稼動側のモジュールからの出力値と異なる出力値(MV値)が待機側のモジュールから出力されているため、この状態でモジュールの切り替えを行うと出力値の連続性が失われる。   When the module is switched under these conditions, an output value (MV value) different from the output value from the active module is output from the standby module at the time of switching. When switching, the continuity of the output value is lost.

また、PID演算は過去の演算状態を用いて演算する。このため、モジュール間における演算状態の履歴の相違によって、切り替え時における待機側におけるPID演算の状態と、稼動側における演算の状態とに差異が生ずる。このため、切り替え後に連続したPID演算を継続できず、出力値(MV値)の連続性も得られない。   The PID calculation is performed using the past calculation state. For this reason, a difference in the calculation state history between the modules causes a difference between the PID calculation state on the standby side and the calculation state on the operating side at the time of switching. For this reason, continuous PID calculation cannot be continued after switching, and continuity of output values (MV values) cannot be obtained.

このように、出力値(MV値)の連続性が得られない場合にはプラント制御全体に影響が及ぶため、このような事態を回避する必要がある。   As described above, when the continuity of the output value (MV value) cannot be obtained, the entire plant control is affected. Therefore, it is necessary to avoid such a situation.

本発明の目的は、モジュールの切り替えに際して、制御の連続性を得ることができる二重化制御システムを提供することにある。   An object of the present invention is to provide a duplex control system capable of obtaining continuity of control when switching modules.

本発明の二重化制御システムは、PID演算を行う第1のモジュールと、PID演算を行う第2のモジュールと、を備え、前記第1のモジュールまたは前記第2のモジュールを選択的に稼動させる二重化制御システムであって、稼動させるモジュールを前記第1のモジュールから前記第2のモジュールに切り替える切替手段と、前記切替手段による切り替え前における前記第1のモジュールの演算状態を示すデータを前記第2のモジュールに転送する転送手段と、を備え、前記切替手段による切り替え後、前記第2のモジュールは前記転送手段により転送された前記データを用いてPID演算を実行し、前記データは前記第1のモジュールの出力値であり、前記第2のモジュールは、前記切替手段による切り替え時に、前記転送手段により転送された前記第1のモジュールの出力値を出力先に出力した状態で、比例成分と積分成分と微分成分とを加算して自らの出力値とする等値化処理を実行し、前記第1のモジュールは、入力値および設定値が入力される第1のPID演算ブロックを具備し、前記第2のモジュールは、前記入力値および前記設定値が入力される第2のPID演算ブロックを具備し、前記切替手段による切り替え時には、前記等値化処理が終了するまで、前記第2のモジュールは前記第2のPID演算ブロックの出力値を用いずに前記転送手段により転送された前記第1のモジュールの出力値を出力先に出力し、前記等値化処理の終了後に、前記第2のモジュールは前記第2のPID演算ブロックの出力値を前記出力先に出力することを特徴とする。
この二重化制御システムによれば、切替手段による切り替え前における第1のモジュールの演算状態を示すデータを第2のモジュールに転送し、第2のモジュールは転送された上記データを用いて演算を実行するので、モジュールの切り替えに際して、連続した演算状態を得ることができ、制御の連続性を得られる。
A duplex control system according to the present invention includes a first module that performs PID computation and a second module that performs PID computation, and selectively operates the first module or the second module. A switching unit that switches a module to be operated from the first module to the second module, and data indicating a calculation state of the first module before switching by the switching unit is the second module. After the switching by the switching means, the second module performs a PID operation using the data transferred by the transfer means, and the data is stored in the first module. An output value, and the second module is transferred by the transfer means when switched by the switching means. While output to the output destination output value of the first module, then executes the equalization processing to its output value by adding the proportional component and the integral component and differential component, the first The module includes a first PID calculation block to which an input value and a set value are input, and the second module includes a second PID calculation block to which the input value and the set value are input. At the time of switching by the switching means, the second module does not use the output value of the second PID calculation block until the equalization processing ends, and the first module transferred by the transfer means does not use it. An output value is output to an output destination, and after the equalization process ends, the second module outputs an output value of the second PID calculation block to the output destination .
According to this duplex control system, data indicating the calculation state of the first module before switching by the switching means is transferred to the second module, and the second module executes calculation using the transferred data. Therefore, when switching modules, a continuous calculation state can be obtained, and continuity of control can be obtained.

前記第1のモジュールおよび前記第2のモジュールは、互いに非同期で動作してもよい。   The first module and the second module may operate asynchronously with each other.

本発明の二重化制御システムによれば、切替手段による切り替え前における第1のモジュールの演算状態を示すデータを第2のモジュールに転送し、第2のモジュールは転送された上記データを用いて演算を実行するので、モジュールの切り替えに際して、連続した演算状態を得ることができ、制御の連続性を得られる。   According to the duplex control system of the present invention, data indicating the calculation state of the first module before switching by the switching means is transferred to the second module, and the second module performs calculation using the transferred data. Since this is executed, a continuous calculation state can be obtained when switching modules, and continuity of control can be obtained.

以下、図1〜図4を参照して、本発明による二重化制御システムの実施形態について説明する。   Hereinafter, an embodiment of a duplex control system according to the present invention will be described with reference to FIGS.

図1は、一実施形態の二重化制御システムの構成を示すブロック図である。   FIG. 1 is a block diagram illustrating a configuration of a duplex control system according to an embodiment.

図1に示すように、本実施形態の二重化制御システムは、PID演算ブロック11AおよびPID演算ブロック11Bをそれぞれ具備する第1のモジュール1Aおよび第2のモジュール1Bと、転送手段として機能するCPUモジュール2とを備える。   As shown in FIG. 1, the duplex control system of the present embodiment includes a first module 1A and a second module 1B each having a PID calculation block 11A and a PID calculation block 11B, and a CPU module 2 functioning as a transfer means. With.

図1において、第1のモジュール1Aには、出力値(MV値)の出力/非出力状態を切り替える機能としてスイッチ12Aが、出力値(MV値)の取得先を切り替える機能としてスイッチ13Aが、それぞれ表現されている。また、同様に、第2のモジュール1Bには、出力値(MV値)の出力/非出力状態を切り替える機能としてスイッチ12Bが、出力値(MV値)の取得先を切り替える機能としてスイッチ13Bが、それぞれ表現されている。   In FIG. 1, the first module 1A includes a switch 12A as a function for switching the output / non-output state of the output value (MV value), and a switch 13A as a function for switching the acquisition source of the output value (MV value). It is expressed. Similarly, the second module 1B includes a switch 12B as a function for switching the output / non-output state of the output value (MV value), and a switch 13B as a function for switching the acquisition source of the output value (MV value). Each is expressed.

スイッチ12Aは第1のモジュール1Aの切替手段21Aが制御し、スイッチ12Bは第2のモジュール1Bの切替手段21Bが制御する。スイッチ12Aとスイッチ12Bは連動しており、稼動側のモジュールではスイッチは閉じられ出力状態に、もう一方のモジュールではスイッチは開かれ非出力状態になるように制御される。   The switch 12A is controlled by the switching means 21A of the first module 1A, and the switch 12B is controlled by the switching means 21B of the second module 1B. The switch 12A and the switch 12B are linked to each other, and are controlled so that the switch is closed in the operating module and in the output state, and the switch is opened and in the non-output state in the other module.

スイッチ13Aは第1のモジュール1Aの更新制御手段22Aが制御し、スイッチ13Bは第2のモジュール1Bの更新制御手段22Aが制御する。稼動側のモジュールではスイッチは閉じられPID演算の結果で出力値(MV値)を更新し、もう一方のモジュールではスイッチは開かれ出力値(MV値)は更新されない。スイッチ13A,13Bは、切替手段21A,21Bによるスイッチ12A,12Bの切り替え後にシーケンス的に制御される。具体的には、第2のモジュールが稼動側となった場合、スイッチ12Bが閉じられた後、所定時間経過後にスイッチ13Bを閉じるように更新制御手段22Bにより制御される。   The switch 13A is controlled by the update control means 22A of the first module 1A, and the switch 13B is controlled by the update control means 22A of the second module 1B. In the operating module, the switch is closed and the output value (MV value) is updated by the result of the PID calculation. In the other module, the switch is opened and the output value (MV value) is not updated. The switches 13A and 13B are controlled in sequence after the switches 12A and 12B are switched by the switching means 21A and 21B. Specifically, when the second module is on the operating side, the update control unit 22B is controlled to close the switch 13B after a predetermined time has elapsed after the switch 12B is closed.

図1に示すように、設定値(SV値)はCPUモジュール2から第1のモジュール1Aおよび第2のモジュールの演算ブロック11Aおよび演算ブロック11Bに共通に与えられる。   As shown in FIG. 1, the set value (SV value) is given in common from the CPU module 2 to the arithmetic block 11A and the arithmetic block 11B of the first module 1A and the second module.

次に、本実施形態の二重化制御システムにおけるモジュール切り替えの動作について説明する。図2は、本実施形態の二重化制御システムの動作タイミングを示すタイミングチャートである。   Next, the module switching operation in the duplex control system of this embodiment will be described. FIG. 2 is a timing chart showing the operation timing of the redundant control system of this embodiment.

第1のモジュール1Aが正常に稼動している期間(図2における時刻T0までの期間)、スイッチ12Aおよびスイッチ13Bは閉じた状態にあり、第1のモジュール1AのPID演算ブロック11Aは、CPUモジュール2から与えられる設定値(SV値)、センサ機器4からの入力値(PV)を受け、PID演算を実行する。第1のモジュール1Aは、演算ブロック11Aでの演算結果を出力値(MV値)として出力し、制御機器3を制御する。制御機器3の制御は、センサ機器4からの入力値(PV値)に反映される。このように、第1のモジュールが稼動している間、制御機器3、センサ機器4および第1のモジュール1AによるPIDループが形成される。   During a period in which the first module 1A is operating normally (period until time T0 in FIG. 2), the switch 12A and the switch 13B are closed, and the PID calculation block 11A of the first module 1A is a CPU module. 2 receives the set value (SV value) given from 2 and the input value (PV) from the sensor device 4, and executes the PID calculation. The first module 1A outputs the calculation result in the calculation block 11A as an output value (MV value) and controls the control device 3. The control of the control device 3 is reflected in the input value (PV value) from the sensor device 4. In this way, while the first module is operating, a PID loop is formed by the control device 3, the sensor device 4, and the first module 1A.

一方、待機中の第2のモジュール1Bでは、スイッチ12Bが開いた状態にあり、第2のモジュール1Bと制御機器3との間は遮断されるため、PIDループが形成されない。したがって、第2のモジュール1Bの演算ブロック11Bでは正しいPID演算を実行することができず、演算を停止している。また、演算ブロック11Bの演算結果で出力値(MV値)が更新されないように、スイッチ13Bが開いた状態にある。図1に示すように、第1のモジュール1Aは演算ブロック11Aで更新している出力値(MV値)を、CPUモジュール2を介して待機中の第2のモジュール1Bに向けて順次、転送する。第2のモジュール1Bは、転送された出力値(MV値)を自身の出力値(MV値)に転写する。これにより、第1のモジュール1Aおよび第2のモジュール1B間での出力値(MV値)の等値化が行われる。なお、出力値(MV値)の等値化は、モジュールの切り替えが発生したときのみ実行してもよい。   On the other hand, in the waiting second module 1B, the switch 12B is in an open state, and the second module 1B and the control device 3 are disconnected, so that no PID loop is formed. Therefore, the correct PID calculation cannot be executed in the calculation block 11B of the second module 1B, and the calculation is stopped. Further, the switch 13B is in an open state so that the output value (MV value) is not updated with the calculation result of the calculation block 11B. As shown in FIG. 1, the first module 1A sequentially transfers the output value (MV value) updated in the calculation block 11A to the second module 1B that is on standby via the CPU module 2. . The second module 1B transfers the transferred output value (MV value) to its own output value (MV value). Thereby, equalization of the output value (MV value) between the first module 1A and the second module 1B is performed. Note that the equalization of the output value (MV value) may be executed only when the module is switched.

図2の時刻T0において第1のモジュール1Aの異常が検出され、切り替えが発生すると、第1のモジュール1Aのスイッチ13Aが開かれ、第2のモジュール1Bのスイッチ12Bが閉じられることで、制御機器3には第2のモジュール1Bが接続され、第2のモジュール1Bから制御機器3に出力値(MV値)が与えられる。また、第1のモジュール1Aは制御機器3から切り離される。   When an abnormality of the first module 1A is detected at time T0 in FIG. 2 and switching occurs, the switch 13A of the first module 1A is opened, and the switch 12B of the second module 1B is closed, so that the control device 3 is connected to the second module 1B, and an output value (MV value) is given to the control device 3 from the second module 1B. Further, the first module 1A is disconnected from the control device 3.

このとき、第2のモジュール1Bから制御機器3に与えられる出力値(MV値)は、切り替え前に演算ブロック11Aにより最後に更新された出力値(MV値)であり、演算ブロック11Bの演算結果による更新も行われない。このため、第2のモジュール1Bの出力値(MV値)がそのまま維持される。   At this time, the output value (MV value) given from the second module 1B to the control device 3 is the output value (MV value) last updated by the calculation block 11A before switching, and the calculation result of the calculation block 11B. Update by is also not performed. For this reason, the output value (MV value) of the second module 1B is maintained as it is.

次に、第2のモジュール1Bにセンサ機器4からの入力値(PV)が入力されるのを待って、図2の時刻T1において第2のモジュール1BにおいてMVトラッキングを実行する。MVトラッキングでは、第2のモジュール1Bから出力している出力値(MV値)を使用し、PID演算を補正する処理を実行する。MVトラッキングは、PID演算の結果としての出力値を一致させるために一般的に使用されている処理である。   Next, after waiting for the input value (PV) from the sensor device 4 to be input to the second module 1B, the MV tracking is executed in the second module 1B at time T1 in FIG. In MV tracking, an output value (MV value) output from the second module 1B is used to execute processing for correcting the PID calculation. The MV tracking is a process generally used for matching output values as a result of the PID calculation.

次に、MVトラッキングにおける処理手順について説明する。   Next, a processing procedure in MV tracking will be described.

PID演算は、比例成分(P成分)、積分成分(I成分)および微分成分(D成分)の加算で算出され、「入力値(PV値)と設定値(SV値)の差分」および「過去の演算結果」よりPID演算が行われる。   The PID calculation is calculated by adding a proportional component (P component), an integral component (I component), and a differential component (D component). The “difference between the input value (PV value) and the set value (SV value)” and “past PID calculation is performed from the "calculation result of".

一般的に比例成分と微分成分は「入力値(PV値)と設定値(SV値)の差分」のみから算出され、「過去の演算結果」は使用しない。   In general, the proportional component and the differential component are calculated only from “the difference between the input value (PV value) and the set value (SV value)”, and “the past calculation result” is not used.

積分成分は、「入力値(PV値)と設定値(SV値)の差分」と「過去の演算結果」から算出され、具体的には「過去の演算結果」に、「入力値(PV値)と設定値(SV値)の差分」が積分されていくことになる。   The integral component is calculated from “difference between input value (PV value) and set value (SV value)” and “past calculation result”. Specifically, “input value (PV value)” is added to “past calculation result”. ) And the setpoint (SV value) difference ”is integrated.

MVトラッキングは、別の手段で出力を行っている状態から、PID演算の結果を出力する状態への切り替え時に出力を継続させるために行われる一般的な方法である。具体的には、積分成分は、   The MV tracking is a general method that is performed in order to continue the output when switching from the state in which the output is performed by another means to the state in which the result of the PID calculation is output. Specifically, the integral component is

積分成分=現在出力している出力値(MV値)−比例成分−微分成分
から算出され、PID演算結果は、
Integral component = current output value (MV value) −proportional component−differential component is calculated, and the PID calculation result is

Figure 0005453743
となり、結果としてPID演算結果が「現在出力している出力値(MV値)」となって出力が継続される。MVトラッキングによるPID演算の補正処理は、自ら出力している出力値(MV値)を使用するので、CPUモジュール2によらず第2のモジュール1B単独で実行できる。このため、高速に処理を実行でき、敏捷性に優れる。
Figure 0005453743
As a result, the PID calculation result becomes “currently output value (MV value)” and the output is continued. Since the correction value of the PID calculation by MV tracking uses the output value (MV value) output by itself, it can be executed by the second module 1B alone without using the CPU module 2. For this reason, the processing can be executed at high speed and the agility is excellent.

MVトラッキングが終了すると、図2の時刻T2においてスイッチ13Aをオフ、スイッチ13Bをオンし、第2のモジュール1Bは稼動側モジュールとして、通常のPID演算による出力値(MV値)を制御装置3に出力する。制御機器3、センサ機器4および第2のモジュール1BによるPIDループが形成される。MVトラッキングを実行済みであるため、時刻T2における出力値(MV)の変動はなく、連続した出力値(MV値)が出力される。一方、第1のモジュール1Aは待機状態となる。また、第2のモジュール1Bにおける演算結果としての出力値(MV値)は、CPUモジュール2を介して第1のモジュール1Aに転送される。このように、モジュールの切り替えにより第1のモジュール1Aおよび第2のモジュール1Bの動作状態が互いに反転する。   When the MV tracking is completed, the switch 13A is turned off and the switch 13B is turned on at time T2 in FIG. 2, and the output value (MV value) obtained by normal PID calculation is sent to the control device 3 as the second module 1B. Output. A PID loop is formed by the control device 3, the sensor device 4, and the second module 1B. Since the MV tracking has been executed, the output value (MV) does not vary at time T2, and a continuous output value (MV value) is output. On the other hand, the first module 1A enters a standby state. Further, the output value (MV value) as the calculation result in the second module 1B is transferred to the first module 1A via the CPU module 2. In this way, the operation states of the first module 1A and the second module 1B are reversed by switching the modules.

このように、本実施形態の二重化制御システムでは、モジュールの切り替え時に、第2のモジュール1Bにおいて、MV値の等値化とPID演算の補正(MVトラッキング)をすることで、CPUモジュール2に頼ることなく、出力状態を維持したままで第2のモジュール1BでのPID演算による出力を開始できる。   As described above, in the duplex control system of the present embodiment, when the module is switched, the second module 1B relies on the CPU module 2 by equalizing the MV value and correcting the PID calculation (MV tracking). Without stopping, the output by the PID calculation in the second module 1B can be started while maintaining the output state.

ところで、一般的にプロセス制御では、制御が安定した状態にあることがほとんどであり、出力値はほぼ一定値を維持する。このとき、稼動側モジュールから待機側モジュールに転送するデータも、変わらないので、必ずしも同期をとる必要はない。   By the way, generally, in the process control, the control is mostly in a stable state, and the output value is maintained at a substantially constant value. At this time, since the data transferred from the active module to the standby module does not change, it is not always necessary to synchronize.

一方、制御が安定的でなく状態が変化している場合には、等値化のタイミングの遅れ分だけ出力値(MV値)が過去の状態に引き戻されるが、その後の制御には問題を生じない。状態が引き戻される時間幅が許容範囲になるように等値化間隔(周期)を短くすることで、必ずしもモジュール間の同期をとって動作させる必要はなくなる。   On the other hand, when the control is not stable and the state is changing, the output value (MV value) is pulled back to the past state by the delay of the equalization timing, but a problem occurs in the subsequent control. Absent. By shortening the equalization interval (cycle) so that the time width during which the state is pulled back falls within the allowable range, it is not always necessary to operate the modules in synchronization.

以上のように、本実施形態の二重化制御システムによれば、MV値の等値化とPID演算の補正(MVトラッキング)により、出力を変動させることなくモジュールの切り替えができる。また、切り替え時にCPUモジュールの動作が介在しないため、PID演算機能をモジュール間で即時に引き継ぐことが可能となる。また、本実施形態の二重化制御システムでは、転送手段として大量のデータを送信する手段を設ける必要はなく、転送手段は非同期でも実現できるため同期化のための仕組みを設ける必要もない。   As described above, according to the duplex control system of the present embodiment, the modules can be switched without changing the output by equalizing the MV values and correcting the PID calculation (MV tracking). Further, since the operation of the CPU module is not involved at the time of switching, the PID calculation function can be immediately taken over between the modules. In the duplex control system of this embodiment, it is not necessary to provide a means for transmitting a large amount of data as a transfer means, and since the transfer means can be realized asynchronously, it is not necessary to provide a mechanism for synchronization.

上記実施形態では、2つのモジュールを用いた二重化を例示したが、待機側のモジュールとして等値化機能をもたせた複数のモジュールを用意してもよい。   In the above embodiment, duplexing using two modules has been exemplified, but a plurality of modules having an equalization function may be prepared as standby modules.

また、本発明による二重化制御システムは、ハードウェアまたはソフトウェア単独で、あるいは両者を任意に組み合わせて構成することができる。   Further, the duplex control system according to the present invention can be configured by hardware or software alone, or by arbitrarily combining both.

上記実施形態では、転送手段としてCPUモジュールが介在する構成を示したが、等値化のためのデータとして正しいデータが転送できれば、その構成は任意である。例えば、モジュール間に専用線を設けデータを転送してもよい。また、例えば、転送対象となるデータが出力電圧の場合には、稼動側モジュールから出力される電圧値(アナログ値)は、その出力端子から容易に読み出すことができるため、この電圧値を等値化するデータとして使用することができる。   In the above-described embodiment, the configuration in which the CPU module is interposed as the transfer means is shown. However, the configuration is arbitrary as long as correct data can be transferred as the data for equalization. For example, a dedicated line may be provided between modules to transfer data. For example, when the data to be transferred is an output voltage, the voltage value (analog value) output from the operating module can be easily read from the output terminal. Can be used as data.

上記実施形態では、PID演算の結果(出力値)を等値化の対象となるデータ(等値化データ)としているが、モジュール切り替え前の出力値と、切り替え後のPID演算の結果とを最終的に等値化できれば、別のデータを等値化データとして取り扱ってもよい。   In the above embodiment, the result (output value) of the PID calculation is the data to be equalized (equivalent data), but the output value before switching the module and the result of the PID calculation after switching are final. As long as the equalization can be achieved, another data may be handled as the equalization data.

図3は、PID演算における積分成分を等値化データとした二重化制御システムの構成を示すブロック図である。   FIG. 3 is a block diagram showing a configuration of a duplex control system in which an integral component in PID calculation is used as equivalent data.

図3に示すように、稼動側のモジュールおよび待機側のモジュールに対して、CPUモジュール2から設定値(SV値)が与えられる。また、センサ機器4からの入力値(PV値)も両方のモジュールに与えられる。さらに、図3の構成では、稼動側のモジュールからPID演算の積分成分がCPUモジュール2を介して待機側のモジュールに転送され、待機側のモジュールにおいて積分成分の等値化が行われる。   As shown in FIG. 3, a setting value (SV value) is given from the CPU module 2 to the operation side module and the standby side module. An input value (PV value) from the sensor device 4 is also given to both modules. Further, in the configuration of FIG. 3, the integral component of the PID calculation is transferred from the active module to the standby module via the CPU module 2, and the equalization of the integral component is performed in the standby module.

演算ブロック11Aおよび演算ブロック11Bは、設定値(SV値)、入力値(PV値)および積分成分に基づくPID演算を実行し、演算結果をそれぞれのモジュールの出力値(MV値)として更新する。すなわち、図1におけるスイッチ13Aおよびスイッチ13Bは常時、閉じた状態にある。   The calculation block 11A and the calculation block 11B execute a PID calculation based on the set value (SV value), the input value (PV value), and the integral component, and update the calculation result as an output value (MV value) of each module. That is, the switch 13A and the switch 13B in FIG. 1 are always closed.

両方のモジュールに同一の設定値(SV値)、入力値(PV値)および積分成分が与えられていれば、演算ブロック11Aおよび演算ブロック11Bにおける演算の結果である出力値(MV値)は同一となる。このように、積分成分の転送により、PID演算に必要なデータが両方のモジュールで揃うため、稼動側および待機側で同一のPID演算を実行することができ、同一の出力値(MV値)を用意することができる。   If the same set value (SV value), input value (PV value), and integral component are given to both modules, the output value (MV value) that is the result of the calculation in the calculation block 11A and the calculation block 11B is the same. It becomes. In this way, since the data necessary for the PID calculation is prepared in both modules by transferring the integral component, the same PID calculation can be executed on the active side and the standby side, and the same output value (MV value) can be obtained. Can be prepared.

図4は、図3に示す二重化制御システムにおけるモジュールの切り替え動作を示すタイミングチャートである。   FIG. 4 is a timing chart showing the module switching operation in the duplex control system shown in FIG.

稼動側の第1のモジュール1Aにおける異常が検出されると、時刻T0において、モジュールの切り替えを実行し、スイッチ12Aおよびスイッチ12Bをそれぞれ反転する。これにより、制御機器3に与えられる出力値(MV値)の出力元が第1のモジュール1Aから第2のモジュール1Bに切り替わる。図3の構成によれば、PID演算の状態自体も等値化されているため、MVトラッキングなしにPID演算を継続でき、切り替え時に出力値(MV値)の不連続性が現れることもない。   When an abnormality is detected in the first module 1A on the operating side, the module is switched at time T0 and the switches 12A and 12B are inverted. Thereby, the output source of the output value (MV value) given to the control device 3 is switched from the first module 1A to the second module 1B. According to the configuration of FIG. 3, since the state of the PID calculation itself is also equalized, the PID calculation can be continued without MV tracking, and the discontinuity of the output value (MV value) does not appear at the time of switching.

なお、例えば、入力値(PV値)を両方のモジュールに同時に与えることができないなどの事情がある場合には、図2の例と同様、入力値(PV値)が第2のモジュール1Bに入力され、MVトラッキングが実行されるのを待って、PID演算の引継ぎ(第2のモジュール1Bにおける演算結果の採用)を行えばよい。   For example, when there is a situation where the input value (PV value) cannot be given to both modules at the same time, the input value (PV value) is input to the second module 1B as in the example of FIG. Then, after the MV tracking is executed, the PID calculation may be taken over (adopting the calculation result in the second module 1B).

以上説明したように、本発明の二重化制御システムによれば、切替手段による切り替え前における第1のモジュールの演算状態を示すデータを第2のモジュールに転送し、第2のモジュールは転送された上記データを用いて出力と演算を実行するので、モジュールの切り替えに際して、連続した演算状態を得ることができ、制御の連続性を得られる。   As described above, according to the duplex control system of the present invention, the data indicating the operation state of the first module before switching by the switching unit is transferred to the second module, and the second module is transferred Since output and calculation are executed using data, a continuous calculation state can be obtained when switching modules, and continuity of control can be obtained.

本発明の適用範囲は上記実施形態に限定されることはない。本発明は、PID演算を行う複数のモジュールを備え、モジュールを選択的に稼動させる冗長化制御システムに対し、広く適用することができる。   The scope of application of the present invention is not limited to the above embodiment. The present invention can be widely applied to a redundant control system that includes a plurality of modules that perform PID operations and selectively operates the modules.

一実施形態の二重化制御システムの構成を示すブロック図。The block diagram which shows the structure of the duplication control system of one Embodiment. 二重化制御システムの動作タイミングを示すタイミングチャート。The timing chart which shows the operation timing of a redundant control system. 積分成分を等値化データとした二重化制御システムの構成を示すブロック図。The block diagram which shows the structure of the duplication control system which used the integral component as equalization data. 図3に示す二重化制御システムにおけるモジュールの切り替え動作を示すタイミングチャート。The timing chart which shows the switching operation | movement of the module in the duplication control system shown in FIG.

符号の説明Explanation of symbols

1A 第1のモジュール
1B 第2のモジュール
2 CPUモジュール
1A 1st module 1B 2nd module 2 CPU module

Claims (2)

PID演算を行う第1のモジュールと、PID演算を行う第2のモジュールと、を備え、前記第1のモジュールまたは前記第2のモジュールを選択的に稼動させる二重化制御システムであって、
稼動させるモジュールを前記第1のモジュールから前記第2のモジュールに切り替える切替手段と、
前記切替手段による切り替え前における前記第1のモジュールの演算状態を示すデータを前記第2のモジュールに転送する転送手段と、
を備え、
前記切替手段による切り替え後、前記第2のモジュールは前記転送手段により転送された前記データを用いてPID演算を実行し、
前記データは前記第1のモジュールの出力値であり、
前記第2のモジュールは、前記切替手段による切り替え時に、前記転送手段により転送された前記第1のモジュールの出力値を出力先に出力した状態で、比例成分と積分成分と微分成分とを加算して自らの出力値とする等値化処理を実行し、
前記第1のモジュールは、入力値および設定値が入力される第1のPID演算ブロックを具備し、
前記第2のモジュールは、前記入力値および前記設定値が入力される第2のPID演算ブロックを具備し、
前記切替手段による切り替え時には、前記等値化処理が終了するまで、前記第2のモジュールは前記第2のPID演算ブロックの出力値を用いずに前記転送手段により転送された前記第1のモジュールの出力値を出力先に出力し、
前記等値化処理の終了後に、前記第2のモジュールは前記第2のPID演算ブロックの出力値を前記出力先に出力することを特徴とする二重化制御システム。
A duplex control system comprising: a first module that performs PID computation; and a second module that performs PID computation, wherein the first module or the second module is selectively operated.
Switching means for switching a module to be operated from the first module to the second module;
Transfer means for transferring data indicating the calculation state of the first module before switching by the switching means to the second module;
With
After the switching by the switching unit, the second module performs a PID operation using the data transferred by the transfer unit,
The data is an output value of the first module;
The second module adds the proportional component, the integral component, and the differential component in a state in which the output value of the first module transferred by the transfer unit is output to the output destination at the time of switching by the switching unit. Execute the equalization process to make its own output value ,
The first module includes a first PID calculation block to which an input value and a set value are input,
The second module includes a second PID calculation block to which the input value and the set value are input,
At the time of switching by the switching means, the second module does not use the output value of the second PID calculation block until the equalization processing ends, and the first module transferred by the transfer means does not use it. Output the output value to the output destination,
The duplex control system , wherein the second module outputs an output value of the second PID calculation block to the output destination after the equalization process is completed .
前記第1のモジュールおよび前記第2のモジュールは、互いに非同期で動作することを特徴とする請求項1に記載の二重化制御システム。 The duplex control system according to claim 1 , wherein the first module and the second module operate asynchronously with each other .
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5682392B2 (en) * 2011-03-22 2015-03-11 富士通株式会社 Information processing apparatus, control apparatus, and abnormal unit determination method
KR101792874B1 (en) * 2015-12-30 2017-11-01 주식회사 효성 Dual control apparatus and method for HVDC system
JP7253594B2 (en) * 2021-08-27 2023-04-06 ウィンボンド エレクトロニクス コーポレーション semiconductor storage device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56166501A (en) * 1980-05-27 1981-12-21 Yokogawa Hokushin Electric Corp Dual system of adjusting device
JPS60221862A (en) * 1984-04-18 1985-11-06 Mitsubishi Electric Corp Data tracking system of dual type system
JPH01282601A (en) * 1988-05-10 1989-11-14 Mitsubishi Electric Corp Dual system data tracking method
JPH07219800A (en) * 1994-02-02 1995-08-18 Fuji Electric Co Ltd Data equalization method for control arithmetic unit and control arithmetic unit therefor
JP2000181501A (en) * 1998-12-14 2000-06-30 Hitachi Ltd Redundant controller

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