JP5459650B2

JP5459650B2 - 不揮発性半導体記憶装置のメモリセル

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Inventors: 直樹安田
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Description

本発明は、不揮発性半導体記憶装置のメモリセルに関し、特に、ＭＯＮＯＳ型メモリセルを有するＮＡＮＤフラッシュメモリに使用される。

ＭＯＮＯＳ型メモリセルは、電荷蓄積層が電荷トラップ機能を有する絶縁物から構成されるメモリセルとして定義される。

ここで、微細化されたＮＡＮＤフラッシュメモリで使われるＭＯＮＯＳ型メモリセルは、Ｓｉ基板上に形成される第１絶縁膜、その上に形成される電荷蓄積層、さらに、その上に形成される第２絶縁膜、およびその上の制御ゲート電極から構成される。

第１絶縁膜は「トンネル絶縁膜」と呼ばれており、この絶縁膜に高電界を印加することでＳｉ基板から電荷蓄積層へ電荷の注入を行う。また、特性向上のために膜の一部に窒素を導入したシリコン酸窒化膜が第１絶縁膜として用いられる場合が多い。ここで、第１絶縁膜をトンネル絶縁膜と呼んでいるのは、書き込み／消去時に、電荷蓄積層とＳｉ基板との間の電荷移動をこの絶縁膜に流れるＦＮ(Fowler-Nordheim)トンネル電流により行っているためである。

また、電荷蓄積層には、電子および正孔を捕獲・放出しやすい絶縁膜として、シリコン窒化膜が用いられている。なお、シリコン窒化膜はある程度の量の酸素を含んでいても構わない。

一方、第２絶縁膜は、「ブロック絶縁膜」と呼ばれ、第１絶縁膜と比べて絶縁性が高い材料が用いられる。すなわち、第２絶縁膜として通常は金属酸化物などで形成される高誘電率(Ｈｉｇｈ−ｋ)絶縁膜が使われている。ここで、第２絶縁膜をブロック絶縁膜と呼んでいるのは、書き込み／消去時に、電荷蓄積層と制御ゲート電極との間の電荷移動をこの絶縁膜によりブロックしているためである。

また、制御ゲート電極には多結晶シリコンが用いられるが、それ以外に最近では、金属、もしくは金属窒化物、金属炭化物のゲート電極も用いられている。

これらの技術を使って微細なゲート長（概ね３０ｎｍ以下)のＭＯＮＯＳ型メモリセルを形成する場合、電荷蓄積層に関係した課題として、以下の２つの問題点が顕在化する。

第1の問題点は、電荷蓄積層としてのシリコン窒化膜における電荷捕獲効率の問題である。

図１は、ＭＯＮＯＳ(electrode(ex. metal)-oxide-nitride-oxide-silicon)構造において、書き込み/消去特性から得られた捕獲電流、およびトンネル絶縁膜を流れる電流の理論値(Fowler-Nordheimトンネル電流)をトンネル絶縁膜の実効電界の関数としてプロットした例である。シンボルはデータ点、太い実線は電子電流と正孔電流の理論式を示す。

この図から分かるように、シリコン窒化膜は、高電界領域においてトンネル絶縁膜を流れる電流の理論値(Fowler-Nordheimトンネル電流)を大幅に下回る電荷量しか捕獲していない。すなわち、高電界領域ではシリコン窒化膜の電荷捕獲効率が劣化する。

この傾向は、正孔捕獲の場合はさほど深刻ではないが、電子捕獲の場合は高電界領域で捕獲電流が注入電流(Fowler-Nordheimトンネル電流)と比べて１桁以上も小さくなり、電荷捕獲率が１０％以下という低い値になる。このような状態になると、メモリセルの制御ゲートに対して高い電圧をかけなければ所望の閾値電圧シフトが得られないという不具合が生じる。さらに、書き込み／消去時の通過電荷量が多いため、メモリセルの信頼性が劣化するという不具合も生じる。

第２の問題点は、メモリセルの微細化に伴って捕獲電子数(書き込みの場合)もしくは捕獲正孔数(消去の場合)が少なくなることである。

典型的には、10nm台のゲート長を有するメモリセルの捕獲キャリア数は数十個のオーダーになる。このようにメモリセルのキャリア数が少なくなったときに本質的に発生する現象として、リテンション特性のバラつきが拡大するという問題がある。

すなわち、非特許文献１で議論されているように、捕獲された電荷の放出のランダム性によってメモリセルのリテンション時間がバラついてしまう。そのため、多数のメモリセルの集合を考えると、リテンション時間が短い「裾ビット(tail bits)」が必然的に発生してしまうという不具合が生じる。
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本発明は、高電界領域における電荷捕獲効率が向上し、しかもリテンション時間が劣化しない高性能・高信頼性の微細化ＭＯＮＯＳ型メモリセルを実現することを課題とする。

本発明の例に係る不揮発性記憶装置のメモリセルは、半導体基板の表面部に離間して配置されるソース・ドレイン層と、前記ソース・ドレイン層の間のチャネル上に配置される第１絶縁膜と、前記第１絶縁膜上に配置され、複数の絶縁物層を含む電荷蓄積層と、前記電荷蓄積層上に配置され、前記第１絶縁膜よりも誘電率の高い第２絶縁膜と、前記第２絶縁膜上に配置される制御ゲート電極とを備える。前記電荷蓄積層に含まれる複数の絶縁物層を前記第１絶縁膜側から前記第２絶縁膜側に向かってi=1,2,..nと表し、それら各層の伝導帯端のエネルギーをφ_c,i (i=1,2,..n)と表し、価電子帯端のエネルギーをφ_v,i (i=1,2,..n)と表したときに、隣り合う層の伝導帯端エネルギーおよび価電子帯端エネルギーは、φ _c,i+1 < φ _c,i かつ φ _v,i+1 < φ _v,i 、i=1,2,..n-1を満たす。さらに、前記第２絶縁膜の比誘電率をε_rと表したときに、前記電荷蓄積層における最小の伝導帯端エネルギー・レベルと前記第２絶縁膜の伝導帯端のエネルギー・レベルとの差として定義される電子に対する電位障壁は、4.5ε_r ^-2/3(eV)以上、3.8(eV)以下であり、かつ、前記電荷蓄積層における最大の価電子帯端エネルギー・レベルと前記第２絶縁膜の価電子帯端エネルギー・レベルとの差として定義される正孔に対する電位障壁は、4.0ε_r ^-2/3(eV)以上、3.8(eV)以下である。

なお、前記エネルギーφ_c,Iおよびφ_v,I(i=1,2,..n)は、外部電界が印加されない状態(フラットバンド状態)において前記電荷蓄積層中に存在する電子に対するエネルギーとして定義される。また、前記第２絶縁膜の比誘電率とは、当該絶縁膜の誘電率と真空の誘電率の比率として定義される。

本発明によれば、微細化が進行した場合でも、電荷捕獲効率が高く、電荷放出率が抑制された電荷蓄積層を実現し、書き込み(programming)、消去(erasing)、データ保持(retention)特性、および繰り返し特性(endurance)のすべての側面において優れた性能を示すＭＯＮＯＳ型メモリセルを提供できる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．本発明の原理
最初に、本発明の概念について述べる。本発明は、高い電荷捕獲効率と良好なリテンション時間を有するＭＯＮＯＳ型メモリセルの構造を提案するものである。

すなわち、本発明の第１の特徴は、電荷蓄積層とブロック絶縁膜との間の電位障壁(バンドオフセット)を高くした電荷蓄積層とブロック絶縁膜の組み合わせを用いてメモリセルを構成することにある。そのことによって、書き込み／消去時における電荷蓄積層からブロック絶縁膜への電荷抜けを抑制し、電荷捕獲効率を増加させる。

また、本発明の第２の特徴は、電荷蓄積層の絶縁膜を複数層で構成し、その複数層がポテンシャルの高い領域と低い領域との接合として構成されていることにある。すなわち、言わば、絶縁膜で形成された”ｐｎ接合”のようなポテンシャル・プロファイルを電荷蓄積層の中に作り込む。このことによって電荷蓄積層に蓄積される電子と正孔の位置を分離する。後述するように、電子と正孔の分離は、リテンションの平均時間を向上させ、また、リテンション時間のバラつきを低減させる。

以下では、上記の２つの内容に対応する具体的な膜構造について、定量的で物理的な説明を行う。

最初に、本発明の第１の特徴である電荷蓄積層とブロック絶縁膜の間の電位障壁高さに関する定量的説明を述べる。ＭＯＮＯＳ型メモリセルの書き込み特性のモデル(非特許文献２を参照)によれば、ＭＯＮＯＳ型メモリセルに短時間のパルス電圧を印加した場合の電荷捕獲効率を決めているのは、電荷蓄積層からブロック絶縁膜への電荷抜けの特性である。

上記の非特許文献２に記載されたモデルによれば、Ｓｉ基板からトンネル絶縁膜を介して電荷蓄積層に注入された電子は、電荷蓄積層(シリコン窒化膜)とブロック絶縁膜(アルミナ)の界面の伝導帯に２次元サブバンドを形成する。注入された電子は、この２次元サブバンドに到達してから平均自由時間（Mean Free Time: MFT）までの間、ある試行頻度(attempt frequency)のトンネリング確率過程で電荷蓄積層／ブロック絶縁膜の界面エネルギー障壁を越え、ブロック絶縁膜側に抜けることが可能である。

しかし、平均自由時間(MFT)以上の時間にわたって電子が界面２次元サブバンドに滞在すると電子・格子相互作用を受ける。その結果、注入された電子は、電荷蓄積層(シリコン窒化膜)に蓄積されてしまう。

なお、上記の非特許文献２には上記のモデルに関する式が具体的に提示されていない。そこで、本特許の発明者は以下のような定式化を試みた。電荷蓄積層とブロック絶縁膜の界面の２次元サブバンドに存在する電子がブロック絶縁膜側に抜ける単位時間あたりのレートＲは、試行頻度とトンネル確率の積として、

と表される（図２を参照）。

(1)式において、試行頻度とは、界面の２次元サブバンドからブロック絶縁膜側へ電子が出ようと試みる1秒間あたりの回数のことである。ここで、サブバンドの幅(膜厚方向の幅)をλと表すことにする。電子が幅２λを往復すれば外部に出るトンネリング過程を経験する機会が１回与えられることを考慮し、試行頻度は、電子の速度ｖを用いて、

と表される。

電子が最低サブバンドに存在するものとすれば、電子の速度は、

と表される。

ここで、pは電子の運動量、mは電子の質量である。なお、(3)式では、最低サブバンドに存在する電子に対して成り立つ関係(不確定性原理):

を用いた。(2),(3)式から、試行頻度ｆは、

と表される。

さて、ここで用いた最低サブバンドの幅λの定式化について詳細を説明する。(4)式の関係(不確定性原理)を用い、全エネルギー、即ち、運動エネルギーとポテンシャルエネルギーとの和を最小にする条件を導入することによって、次の計算結果が得られる。

ここで、Ｅは、電荷蓄積層における電界(実電界)である。ＭＯＮＯＳ型メモリセルの実際の動作を考えると、実効電界(SiO₂換算電界) Eeff = 20 MV/cm 程度の領域で書き込み/消去動作が行われる。通常、電荷蓄積層の絶縁膜材料としてはシリコン窒化膜が使われる。この場合の実電界Ｅは、シリコン窒化膜の比誘電率を考慮すれば、概ね、10MV/cmとなる。このとき、(6)式から

が得られる。

以下では、サブバンド幅は(7)式で近似する。なお、電荷蓄積層を構成する材料の誘電率によってEeff = 20 MV/cmに対応する実電界Eは若干変化する。その結果、(6)式のサブバンド幅も若干変化する。しかし、(1)式において、ブロック絶縁膜への電荷抜けのレートＲを決める最も支配的な因子は、電界の指数関数として表される電子のトンネル確率である。したがって、サブバンド幅を(7)式で表す近似を行い、試行頻度に若干の変化があっても、電荷抜けのレートＲの計算結果はほとんど変わらない。また、同様の理由で、(6)式で電子の有効質量mが多少変わっても、電荷抜けのレートＲは大きく変化しない。

以上の考察に基づいて、(5),(7)式より試行頻度を決定することができ、f=3x10¹⁴ (Hz)が得られた。

一方、(1)式におけるトンネル確率はWKB (Wentzel-Kramers-Brillouin) 近似で計算する。その際に、ブロック絶縁膜の膜厚も考慮し、膜厚に応じて直接トンネリング、もしくはFN(Fowler-Nordheim)トンネリングのうちのいずれかが計算されるように配慮した。なお、通常はブロック絶縁膜が厚めであり、FNトンネリングが実現される。

このようにして計算されたWKBトンネル確率をP_WKBと表記すれば、図３を参照して、電荷蓄積層に電子が蓄積される確率P_trapは、

と表される。

ここで、MONOS型メモリセルの書き込み特性の実測結果とモデル式との対比に基づき、平均自由時間は、

と定めた。

なお、以上のモデル式において、ＭＯＮＯＳ実動作における電荷捕獲効率は、電荷蓄積層／ブロック絶縁膜の間の電位障壁(barrier height)とブロック絶縁膜の比誘電率との関数として決まることに注意したい。なお、電荷捕獲効率の支配因子であるP_WKBは、電位障壁と、ブロック絶縁膜の電界(実電界)で決まる。書き込み/消去で用いられる一定の実効電界のもとでは、実電界はブロック絶縁膜の比誘電率に反比例して変化する。したがって、P_WKBは、ブロック絶縁膜の比誘電率の関数であると言ってよい。

以上のモデルに基づき、一例として、ブロック絶縁膜がアルミナ（比誘電率１１）で構成されるＭＯＮＯＳ型メモリセルの電子捕獲効率の実効電界依存性を計算した。

その結果を図４に示す。この図から明らかなように、電界が高くなるほど電子捕獲効率は減少するが、その減少の度合いは、電荷蓄積層とブロック絶縁膜の間の電位障壁に大きく依存することが分かる。

ＭＯＮＯＳ型メモリセルの書き込みの典型的な動作電界であるEeff=20MV/cmに注目すると、電位障壁が0.4eVの場合は電子捕獲効率がゼロに近くなってしまう。電荷蓄積層にシリコン窒化膜(Ｓｉに対する伝導帯オフセット: 2.1eV)、ブロック絶縁膜にアルミナ(Ｓｉに対する伝導帯オフセット: 2.4eV)を用いる典型的なＭＯＮＯＳ型メモリセルの構成例では電位障壁が0.3eV程度となり、その場合は、図４の計算例と比べて電子捕獲効率がさらに劣化しているはずである。

すなわち、ブロック絶縁膜がアルミナである通常のＭＯＮＯＳ構造(ゲート電極/Al₂O₃/Si₃N₄/SiON/Si基板)のメモリセルでは、電荷蓄積層とブロック絶縁膜の間の電位障壁が十分とは言えない。したがって、高性能のメモリセルを実現するためには、この電位障壁をもっと大きくした材料系でＭＯＮＯＳ構造を構成することが必須となる。

ここで、電荷蓄積層とブロック絶縁膜の間の電位障壁を十分に大きくした材料系を選択する指針を得るために、望ましいキャリア捕獲率の基準を設定する。ここでは、電子捕獲率(書き込み時)および正孔捕獲率(消去時)が９０％以上になることを、キャリア捕獲率の良し悪しに関する判別基準とした。

この判別基準は、半導体素子では通常、素子劣化量の判別基準として約１０％の劣化量を用いる場合が多いことに習ったものである。なお、一例として、ＭＯＳトランジスタのホットキャリアによる劣化は、相互コンダクタンスの１０％劣化を判別基準とすることがよく行われる。

次に、任意の電荷蓄積層とブロック絶縁膜の系に対して、上記のキャリア捕獲率の判別基準と、(1),(5),(7),(8),(9)式によるキャリア捕獲率の解析方法を適用する。そのことによって、電荷蓄積層とブロック絶縁膜の間の電位障壁はどのようにするのが望ましいかを一般的に示す。

図５は、ＭＯＮＯＳメモリセルの典型的な動作電界として実効電界Eeff=20MV/cmを用いるときの電子捕獲効率を、電荷蓄積層／ブロック絶縁膜界面の電子電位障壁、およびブロック絶縁膜の比誘電率の関数として計算した結果を示す。この図から分かるように、ブロック絶縁膜の比誘電率が大きくなればブロック絶縁膜の実電界は小さくなるので、電子のトンネル確率が減少する。その結果として、等しい電位障壁に対する電子捕獲効率が増加する。

図５から、電子捕獲効率が９０％となる界面電位障壁の高さを求めることができる。その結果を図６に示す。図６から、電荷蓄積層／ブロック絶縁膜の間の電位障壁(電子に対する電位障壁)Δφ_ｅに要求される最小条件は、ブロック絶縁膜の比誘電率ε_rの関数として、次の式で表される。

次に、同様の解析を価電子帯側に対しても行った。その結果を図７に示す。

図７から、電荷蓄積層／ブロック絶縁膜の間の電位障壁(正孔に対する電位障壁)Δφ_ｈに要求される最小条件は、ブロック絶縁膜の比誘電率の関数として、次の式で表される。

以上の計算で得られた電位障壁の要件が電子と正孔で異なる値になるのは、主として、WKBトンネル確率の計算において現れる「トンネル有効質量」の違いによる。(電子のトンネル有効質量は0.42ｍ_ｅ、正孔のトンネル有効質量は0.6ｍ_ｅとした。ここでｍ_ｅは、自由電子質量である。)。

また、これらの計算結果にはブロック絶縁膜の膜厚が現れていない。これは、通常はブロック絶縁膜が比較的厚く、ＦＮトンネリングが生じる状況の下で書き込み/消去が行われることに対応している。

(10)式と(11)式はそれぞれ、電子および正孔に対する電位障壁が満たすべき最小値を示している。一方、電位障壁が満たすべき最大値は規定されていないが、最大値は電子に対して３．２ｅＶ、正孔に対して３．８ｅＶとするのが妥当であろう。なぜならば、第２絶縁膜(ブロック絶縁膜)に用いる可能性のある絶縁膜の中で最も誘電率が低く、電位障壁が高いのはシリコン酸化膜と考えてよいからである。

この場合、仮に電荷蓄積層に伝導帯端エネルギー位置が低いＳｉを使ったとしても、電荷蓄積層とブロック絶縁膜と間のバンドオフセットが電子に対して３．２ｅＶ、正孔に対して３．８ｅＶとなる。これを超えるバンドオフセットが実現されることは通常は起こらないからである。ただし、例外的に、電荷蓄積層の一部にＧａＮを用いる場合は伝導帯のバンドオフセットがシリコンよりも０．６ｅＶ低い。したがって、この場合は電子に対するエネルギー障壁の最大値として３．８ｅＶ(=3.2+0.6)までを見込むべきであろう。

以上の内容をまとめると、本発明の第１の特徴である電荷蓄積層とブロック絶縁膜の間の電位障壁高さに関しては、第２絶縁膜(ブロック絶縁膜)の比誘電率をε_rと表して、電子に対する電位障壁が4.5ε_r ^-2/3(eV)以上、3.8(eV)以下、かつ、正孔に対する電位障壁が4.0ε_r ^-2/3(eV)以上、3.8(eV)以下であるようにＭＯＮＯＳ型メモリセルを構成する。

なお、本発明では、電荷蓄積層が複数層から構成されている。この場合には、複数層のうちで伝導帯のエネルギーが最も低いものとブロック絶縁膜の伝導帯端エネルギーとの間の差が4.5ε_r ^-2/3(eV)以上、3.8(eV)以下であり、また、複数層のうちで価電子帯のエネルギーが最も高い(正孔に対して最も低い)ものとブロック絶縁膜の価電子帯端エネルギーとの間の差が4.0ε_r ^-2/3(eV)以上、3.8(eV)以下になるようにすべきである。

上記の説明はブロック絶縁膜が単層の場合であるが、ブロック絶縁膜が積層膜からなる場合には、ブロック絶縁膜の伝導帯端エネルギーと価電子帯端エネルギーは、電荷蓄積層との界面近傍における値を採用するのが妥当である。

次に、本発明の第２の特徴としての、電荷蓄積層をポテンシャルの高い層と低い層の接合から成り立つように構成することが、ＭＯＮＯＳ型メモリセルのリテンション時間の向上と結びつくかについて物理的説明を行う。なお、「リテンション時間」とは、ＭＯＮＯＳ型メモリセルの電荷蓄積層の電荷があらかじめ定められた基準値まで減少するのにかかる時間として定義される。この基準値として、例えば、初期電荷量の９５％などを用いることができる。

メモリセルを微細化すると、セル中の電荷数が減少する。その結果として、電荷放出時間のランダム性が露わに見えるようになり、リテンション時間がばらつく。そのため、非特許文献１のFig.15に端的に示されているように、多数のメモリセルの集合においては、極めてリテンション時間が短い「裾ビット」が発生してしまう。これは電荷蓄積層中の電荷数が少ない場合に本質的に発生する現象であり、避けがたいものである。したがって、単一種類のキャリアを用いる限り、キャリア総数を増やす以外に解決策はあり得ないと考えられる。

そこで、本発明では以下の点に着目した。電荷蓄積層が導体もしくは半導体で構成される従来の浮遊ゲート型不揮発性メモリセルとは異なり、ＭＯＮＯＳ型メモリセルは、電荷蓄積層が絶縁物で構成される。絶縁物への電荷蓄積は、局所的な電荷捕獲によって起こるので、電荷蓄積層に注入された電子と正孔がすべて再結合を起こしてしまうわけではなく、再結合をせずに電子と正孔が共存することが可能である。この電子・正孔の共存を用いれば電荷蓄積層中のキャリアの絶対数が増えるので、メモリセルの特性バラつきを抑制することができる。さらに、電子と正孔の放出は電荷量の符号が逆なので、総電荷量の増減という観点では互いに打ち消し合う。すなわち、たとえキャリア放出が起こっても、総電荷量の変化が抑制されるために、リテンションの平均時間が長くなると期待される。

具体例を用いてこのことをさらに詳しく説明しよう。

一例として、図８は電荷蓄積層に電子のみが存在する場合と、電荷蓄積層に電子と正孔が共存する場合を示している。「リテンション時間」を、捕獲電荷量のある割合(この例では２５％)が失われた時点と定義するならば、電子だけが存在する場合には４個の電子のうち１個が失われただけでリテンション時間に達する。それに対して、電子と正孔が共存する場合には、電子が放出されるとともに正孔も放出される。これらの放出電荷は符号が逆なので、電荷蓄積層からの実効的な放出電荷量としては互いに打ち消し合う。例えば、図８では、２個の正孔が抜けたのに対して３個の電子が放出されて初めてリテンション時間に達する。この例からわかるように、電子・正孔の共存を用いれば、リテンションの平均時間が大きくなり、リテンション特性が改善される。また、発明者らの詳細な計算では、単一種類のキャリアの場合と比べて多くのキャリア放出が起こる結果として、リテンション時間のバラつきも抑制可能なことがわかっている。

以上の内容を、状態図を用いて図９で確認する。

単一種類のキャリア捕獲の場合は、データ保持(retention)の過程において、キャリアが抜けていくばかりである。したがって、必ずリテンション時間に達し、またキャリア数が少ないためにリテンション時間のバラつきも大きい。それに対して、電子と正孔が共存する場合は、電子の抜けと正孔の抜けが互いに補償し合うので、そのバランスが取れている間はリテンション時間に達しない。つまり、リテンション特性が良好に保たれる。さらに、電子・正孔のいずれも、単一種類のキャリアの場合よりも多くの放出を必要とし、多数のキャリアが関与するために特性バラつきも抑制される。

なお、以上のような２種類のキャリア捕獲では、初期の実効捕獲キャリア数も正孔・電子で部分的に打ち消し合う。したがって、２種類のキャリア捕獲のメリットを生かすためには、書き込み／消去動作の過程で共に捕獲効率が高く、多数のキャリアを捕獲できることが前提条件となる。このことは、本発明では、電荷蓄積層／ブロック絶縁膜の間の電位障壁を伝導帯側(電子側)と価電子帯側(正孔側)でいずれも高くし、キャリア捕獲効率を向上させたことによって担保されている。

以上のようにして、２種類のキャリア(電子と正孔)を電荷蓄積層にそれぞれ捕獲して共存させることでリテンションの平均時間およびバラつきを改善できることが分かった。

そこで、次に、どのようにすれば電子と正孔の共存を効果的に作り出せるかについて説明する。本発明で採用したのは、電荷蓄積層を言わば「絶縁膜のｐｎ接合」にするという方法である。その一例を図１０に示した。

すなわち、電荷蓄積層の絶縁膜を複数層から構成し、各層の界面において、伝導帯のバンドオフセット差が負であるとともに価電子帯のバンドオフセット差も負であるか、もしくは、伝導帯のバンドオフセット差が正であるとともに価電子帯のバンドオフセット差も正であるようにする。

隣接する絶縁膜各層のバンドオフセットの関係をこのように構成すれば、書き込み／消去時に、電子は主として伝導帯端エネルギーの最も低い層に捕獲され、正孔は主として価電子帯端エネルギーの最も高い層(正孔に対しては最もエネルギーの低い層)に捕獲される。したがって、電子と正孔の捕獲位置を物理的に分離することができる。

また、このようにすれば、電子と正孔の捕獲領域の間にエネルギーバリアが存在するので、容易に再結合することができない。したがって、この構造を電荷蓄積層に用いることによって電子と正孔の共存を効果的に実現することができる。

なお、電荷蓄積層の絶縁膜の一部としてシリコン窒化膜を用いる場合には、シリコン窒化膜をトンネル絶縁膜側に用い、シリコン窒化膜よりも誘電率の高いhigh-k絶縁膜をブロック絶縁膜側に用いる構成(図１０と同様)が望ましい。この場合、電子が主として捕獲されるhigh-k絶縁膜がトンネル絶縁膜から離れた場所にあるので、書き込み後のリテンション特性の向上が見込め、メモリセルの多値動作に向いているからである。

また、同様の理由で、一般に、窒素を多く含む絶縁膜ほどトンネル絶縁膜側に配置するのが望ましい。すなわち、窒素濃度が低い絶縁膜ほど電子捕獲領域として機能する傾向が強い。したがって、電荷蓄積層の絶縁物層で窒素を多く含むものをトンネル絶縁膜側に置き、窒素を少なく含むものをブロック絶縁膜側に置けば、書き込み後のリテンション特性の向上が見込める。また、窒素を多く含む絶縁膜は価電子帯バンドオフセットが高いエネルギー位置にあるので、主として正孔捕獲領域として機能する。正孔捕獲領域がトンネル絶縁膜の近くにあることは、消去効率を上げる観点からも望ましい。

なお、書き込み/消去時動作後の電子・正孔共存を実現するためには、書き込み/消去方法に若干の工夫が必要である。すなわち、書き込み時には、やや多めの書き込みを行った後に、短時間の消去パルスを加えて正孔注入を行い、両キャリアを共存させる。また、同様にして、消去時には、やや多めの消去を行った後に、短時間の書き込みパルスを加えて電子注入を行い、両キャリアを共存させる。

２．参考例
実施例を説明する前に、本発明の参考例について説明する。

図１１は、本発明の参考例に係わるメモリセルを示している。

このメモリセルは、電荷蓄積層が単層の絶縁膜から構成される通常のＭＯＮＯＳ型メモリセルである。同図（ａ）は、チャネル長方向に沿う断面図、同図（ｂ）は、チャネル幅方向に沿う断面図である。これらの図において、チャネル長方向とは、ビット線が延びるカラム方向のことであり、チャネル幅方向とは、ワード線（コントロールゲート電極）が延びるロウ方向のことである。

まず、同図（ａ）に示すように、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１１の表面部に、２つのソース・ドレイン拡散層２１が互いに離間して配置される。ソース・ドレイン拡散層２１の間はチャネル領域であり、メモリセルがオン状態になると、チャネル領域には、２つのソース・ドレイン拡散層２１を電気的に導通させるチャネルが形成される。

チャネル領域上には、厚さ約３〜４ｎｍのトンネルＳｉＯ_２膜（第１絶縁膜）１２が配置される。第１絶縁膜１２上には、厚さ約５〜１０ｎｍのシリコン窒化膜１３(電荷蓄積層)、厚さ１０〜２０ｎｍのアルミナ（第２絶縁膜）１４及び厚さ１００ｎｍのリン・ドープ多結晶シリコン膜（制御ゲート電極）１５がスタックされる。リン・ドープ多結晶シリコン膜１５上には、バリアメタル１６、およびワード線２３が配置される。ワード線２３は、例えば、タングステンからなる厚さ約１００ｎｍの導電膜から構成される。

ソース・ドレイン拡散層２１は、これらスタックされたゲート部をマスクにして、シリコン基板１１内にセルフアラインで不純物をイオン注入することにより形成される。

また、同図（ｂ）に示すように、トンネル酸化膜１２、シリコン窒化膜１３、アルミナ１４及びリン・ドープ多結晶シリコン膜１５からなるスタック構造（ゲート部）はロウ方向に複数形成され、これらはＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層２２により互いに分離される。素子分離絶縁層２２は、リン・ドープ多結晶シリコン膜１５の下面からシリコン基板１１までの深さを有するスリット状のトレンチを満たしている。

この構造では、電荷蓄積層がシリコン窒化膜で構成されており、ブロック絶縁膜（アルミナ）との界面における電子に対する電位障壁が低い。そのため、この参考例のメモリセル構造では電子捕獲効率が低い。

また、電荷蓄積層がシリコン窒化膜の単層で構成されているため、電子と正孔の捕獲位置を物理的に分離するのは難しい。そのため、この参考例のメモリセルでは、微細化した場合に書き込み/消去効率が劣化する。また、リテンション時間およびそのバラつきも劣化した特性になってしまう。

３．実施例
以下では、本発明の実施例について図面を用いて詳細に説明する。

(1) 実施例１
図１２は、実施例１のメモリセルを示している。同図（ａ）は、チャネル長方向に沿う断面図、同図（ｂ）は、チャネル幅方向に沿う断面図である。また、図１３は、図１２（ａ）の構造を詳細に示している。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１２０が互いに離間して配置される。ソース・ドレイン拡散層１２０の間はチャネル領域であり、メモリセルがオン状態になると、チャネル領域には、２つのソース・ドレイン拡散層１２０を電気的に導通させるチャネルが形成される。

チャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０２が配置される。このシリコン酸窒化膜の平均組成は、例えば、（ＳｉＯ_２）_０．８（Ｓｉ_３Ｎ_４）_０．２である。第１絶縁膜１０２上には、電荷蓄積層として、厚さ３ｎｍのシリコン窒化膜（Ｓｉ_３Ｎ_４）１０３と、厚さ３ｎｍの酸化タンタル膜（Ｔａ_２Ｏ_５）１０４がこの順に配置される。

酸化タンタル電荷蓄積層１０４上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ８ｎｍのアルミナ膜１０５が配置される。

この第２絶縁膜１０５上には、例えば、窒化タンタル膜（ＴａＮ）から構成される制御ゲート電極１０６が配置される。制御ゲート電極１０６上には、例えば、バリアメタルとしての窒化タングステン（ＷＮ）１０７が配置される。また、窒化タングステン膜１０７の上には、タングステン（Ｗ）から構成される低抵抗金属膜１０８が配置される。

また、第１絶縁膜（トンネル絶縁膜）１０２、電荷蓄積層１０３と１０４は、ロウ方向に複数形成され、これらはＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層１２１により互いに分離される。また、電荷蓄積層１０３と１０４の上に配置された各層(１０５、１０６、１０７、１０８)はロウ方向に延びている。すなわち、ロウ方向に延びる導電性の各層(１０６、１０７、１０８)は、一体としてワード線を構成する。

ここで、本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２の膜厚は、２〜８ｎｍ程度が望ましい。また、本実施例では第１絶縁膜(トンネル絶縁膜)１０２としてシリコン酸窒化膜を用いたが、膜中欠陥を低減する観点からシリコン酸窒化膜の平均組成は、（ＳｉＯ_２）_ｘ（Ｓｉ_３Ｎ_４）_１−ｘという組成式において０．７５＜ｘ＜１とするのが望ましい。

また、もちろん、ｘ＝１の極限の組成に相当するシリコン酸化膜（ＳｉＯ_２）を第１絶縁膜に用いても構わない。なお、第１絶縁膜(トンネル絶縁膜)にシリコン酸窒化膜を用いれば、正孔に対する電位障壁が小さくなるので、メモリセルの消去動作が速くなるという効果が得られる。

同様に、第１絶縁膜として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯトンネル絶縁膜）などの積層トンネル絶縁膜を用いても消去動作が速くなる効果が得られる。例えば、ＯＮＯトンネル絶縁膜の各層の膜厚として、Ｓｉ基板側からそれぞれ１．５ｎｍ、２．０ｎｍ、２．５ｎｍとし、これを第１絶縁膜(トンネル絶縁膜)に用いてもよい。

本実施例で用いる電荷蓄積層の下部１０３としてのシリコン窒化膜の膜厚は、１〜５ｎｍ程度が望ましい。また、このシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ_３Ｎ_４である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成にしてもよいし、あるいはトラップ準位を深くするために窒素リッチの組成にしてもよい。

また、電荷蓄積層の下部１０３としてのシリコン窒化膜は、ある程度の量の酸素を含有してもかまわない。さらに、このシリコン窒化膜は必ずしも均一な組成の膜である必要はなく、その組成が膜厚方向で変化してもかまわない。

本実施例で用いる電荷蓄積層の上部１０４としての酸化タンタルの膜厚は１〜５ｎｍ程度が望ましい。また、この酸化タンタル膜は、必ずしも化学量論的組成を持つＴａ_２Ｏ_５である必要はなく、膜中トラップ密度を増大させるためにＴａリッチの組成にしてもよい。また、電荷蓄積層の上部１０４としての酸化タンタル膜は、必ずしも均一な組成の膜である必要はなく、その組成が膜厚方向で変化してもかまわない。

また、本実施例で用いる第２絶縁膜（ブロック絶縁膜）１０５としてのアルミナの膜厚は、５〜２０ｎｍ程度が望ましい。また、第２絶縁膜としてのアルミナは、膜中欠陥の低減のために、若干の窒素を膜中に含んでいても構わない。さらに、第２絶縁膜（ブロック絶縁膜）１０５は必ずしも単層のアルミナ膜で構成される必要はなく、例えば、アルミナ膜／シリコン酸化膜／アルミナ膜（ＡＯＡ膜）などの積層ブロック絶縁膜を用いてもよい。ＡＯＡ膜を用いる場合には、ブロック絶縁膜の高電界と低電界のリーク電流が同時に低減するという効果が得られる。

本実施例で用いる制御ゲート電極１０６は窒化タンタル膜で構成しているが、それ以外にＴｉＮ、ＴａＣなどの金属窒化物もしくは金属炭化物、あるいはＭｏ、Ｐｔなどの単体金属材料を用いてもよい。また、制御ゲート電極１０６として、ｎ^＋型多結晶シリコンもしくはｐ^＋型多結晶シリコンなどの半導体電極を用いてもよいし、ニッケル・シリサイド、コバルト・シリサイド、タンタル・シリサイドなどのシリサイド材料を用いても構わない。ただし、このような半導体系の材料(シリサイドを含む)を制御ゲート電極として用いる場合には、第２絶縁膜との反応性に注意する必要があり、第２絶縁膜と半導体系の制御ゲート電極との間に反応防止層として極薄のシリコン窒化膜を挿入してもよい。

次に、図１２及び図１３のメモリセルの製造方法について説明する。

図１４〜図１８において、（ａ）はチャネル長方向に沿う断面図、（ｂ）は、チャネル幅方向に沿う断面図である。

まず、図１４に示すように、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１０１の表面を洗浄した後に、８００℃から１０００℃の温度範囲の熱酸化法で、厚さ約５ｎｍのシリコン酸化膜を形成する。続いてプラズマ窒化法を用いてシリコン酸化膜を窒化し、第1絶縁膜としてのシリコン酸窒化膜１０２を形成する。

続いて、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）を原料ガスとするＬＰＣＶＤ（low pressure chemical vapor deposition）法で、第１絶縁膜１０２上に電荷蓄積層の下部としての厚さ３ｎｍのシリコン窒化膜１０３を形成する。

続いて、例えば、４００℃から５００℃の温度範囲において、(Ｔａ(ＯＣ_２Ｈ_５)_５)とＯ_２を原料とするＭＯＣＶＤ(metal organic chemical vapor deposition)法によって、電荷蓄積層の上部としての厚さ約３ｎｍの酸化タンタル（Ｔａ_２Ｏ_５）膜１０４を形成する。

そして、この酸化タンタル膜１０４上に、素子分離領域を加工するためのマスク材１３１を形成する。このマスク材１３１上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ（reactive ion etching）法により、フォトレジストのパターンをマスク材１３１に転写する。この後、フォトレジストを除去する。

この状態で、マスク材１３１をマスクにして、ＲＩＥ法により、電荷蓄積層の上部１０４、電荷蓄積層の下部１０３、及び第１絶縁膜(トンネル絶縁膜)１０２を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離するスリット１４１ａを形成する。

さらに、ＲＩＥ法により、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１５０ｎｍの素子分離トレンチ１４１ｂを形成する。

次に、図１５に示すように、ＣＶＤ法により、図１４のスリット１４１ａ及び素子分離トレンチ１４１ｂを完全に満たすシリコン酸化膜（埋込酸化膜）１２１を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、マスク材１３１が露出するまでシリコン酸化膜１２１を研磨し、シリコン酸化膜１２１の表面を平坦化する。

次に、ウェットエッチング法によって、埋め込み酸化膜１２１のエッチバックを行う。このエッチバックによって、マスク材１３１と電荷蓄積層上部１０４の境界面の高さと、埋め込み酸化膜１２１の表面の高さが一致するようにする。続いて、マスク材を選択的に除去する。

図１６に示すように、続いて、２００℃から４００℃の温度範囲において、ＴＭＡ (Ａｌ(ＣＨ_３)_３)とＨ_２Ｏ(もしくはＯ_３)を原料とするＡＬＤ(atomic layer deposition)法で約８ｎｍの厚さのアルミナ（Ａｌ_２Ｏ_３）膜１０５を形成する。続いて、アルミナ膜１０５上に、例えば、３５０℃から５００℃の温度範囲で、Ｔａ(Ｎ(ＣＨ_３)_２)_５を原料ガスとするＣＶＤ法を用いて、制御ゲート電極１０６としての厚さ約１０ｎｍの窒化タンタルを堆積する。引き続いて、例えば、４００℃から５００℃の温度範囲で、ＮＨ_３とＷ(ＣＯ)_６を原料ガスとするＣＶＤ法を用いて、バリアメタルとしての厚さ約５ｎｍの窒化タングステン膜１０７を堆積する。このバリアメタル１０７上に、タングステンから成る厚さ約５０ｎｍの低抵抗金属膜（ワード線）１０８を、例えば、４００℃から５００℃の温度範囲で、Ｗ(ＣＯ)_６を原料ガスとするＣＶＤ法で形成する。

次に、図１７に示すように、低抵抗金属膜１０８上にマスク材１３２を形成する。このマスク材１３２上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１３２に転写する。その後、フォトレジストを除去する。

次に、図１８に示すように、マスク材１３２をマスクにして、ＲＩＥ法により、低抵抗金属膜１０８、バリアメタル１０７、制御ゲート電極１０６、第２絶縁膜(ブロック絶縁膜)１０５、電荷蓄積層の上部１０４、電荷蓄積層の下部１０３、及び第１絶縁膜(トンネル酸化膜)１０２を順次エッチングし、ＭＯＮＯＳ構造を形成する。

これ以降は、ＣＶＤ法により、ＭＯＮＯＳ構造の側面にシリコン酸化膜を形成する処理を行った後、イオン注入法によりセルフアラインで、シリコン基板１０１の表面領域にｎ^＋型ソース・ドレイン拡散層１２０を形成し、メモリセルを完成する。そして、最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜（図示せず）を形成する。

なお、上述の製造法は、一例に過ぎない。これ以外の製造方法により、図１２及び図１３のメモリセルを形成しても構わない。

例えば、第１絶縁膜（トンネル絶縁膜）形成工程のうち、熱酸化の方法は、ドライＯ_２酸化のほかにウェット酸化(水素燃焼酸化)、Ｏ_２もしくはＨ_２Ｏを原料ガスとするプラズマ酸化など様々な方法を用いることができる。また、窒化を行ってシリコン酸窒化膜を形成する工程は、窒素プラズマの代わりに、ＮＯガス、もしくはＮＨ_３ガス雰囲気下の熱処理の工程に置き換えてもよい。

また、電荷蓄積層の下部として用いるシリコン窒化膜の組成は、ＬＰＣＶＤの原料ガスであるジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）の流量比を調整することにより変化させることができる。また、電荷蓄積層の上部として用いる酸化タンタルの組成は、原料ガスである(Ｔａ(ＯＣ_２Ｈ_５)_５)とＯ_２の比率を調整することにより変化させてもよい。

また、第２絶縁膜(ブロック絶縁膜)のＡｌ_２Ｏ_３は、ＡＬＤ法で形成する以外に、５００℃から８００℃の温度範囲において、ＴＭＡ (Ａｌ(ＣＨ_３)_３)とＨ_２Ｏを原料ガスとして用いるＭＯＣＶＤ(metal organic chemical vapor deposition)法で形成しても構わない。

また、制御ゲート電極として用いる窒化タンタルは、ＭＯＣＶＤ法で形成する以外に、２００℃から４００℃の温度範囲において、Ｔａ(Ｎ(ＣＨ_３)_２)_５とＮＨ_３を原料ガスとして用いるＡＬＤ法で形成しても構わない。

さらに、上述のＭＯＮＯＳ構造を構成する各膜の形成では、ＣＶＤ法(もしくはＡＬＤ法)に使用する原料ガスを、他のガスで代替してもよい。また、ＣＶＤ法は、スパッタ法で代用することもできる。また、上記の各層の成膜は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、もしくは、これらの方法を組み合わせた方法などにより形成することも可能である。

次に、本実施例におけるＭＯＮＯＳ構造のエネルギーバンド・ダイアグラムを図１９に示す。この図から分かるように、電荷蓄積層上部の酸化タンタル膜は、電荷蓄積層下部のシリコン窒化膜と比較して、伝導帯バンドオフセットと価電子帯バンドオフセットのいずれも低くなっており、“ｐｎ接合型”に相当する積層絶縁膜を構成することが分かる。

また、電荷蓄積層（上部、下部）のうち伝導帯端の最も低いエネルギー位置と、ブロック絶縁膜の伝導帯端のエネルギー位置との差は、２．１ｅＶである。一方、ブロック絶縁膜としてのアルミナ膜の比誘電率は約１１なので、(10)式に示した電子に対する電位障壁の要件は０．９ｅＶとなる。

したがって、本実施例では、(10)式よりも大きい電子の電位障壁が得られているので、ＭＯＮＯＳ構造の動作電界において９０％を超える優良な電子捕獲効率が得られる。

また、電荷蓄積層（上部、下部）のうち、価電子帯端の最も高いエネルギー位置(正孔にとって最も低いエネルギー位置)と、ブロック絶縁膜の価電子帯端のエネルギー位置との差は１．１ｅＶとなっている。一方、(11)式から導出される正孔に対する電位障壁の要件は、アルミナ膜の比誘電率を約１１として、０．８ｅＶである。

したがって、本実施例では、(11)式よりも大きい正孔の電位障壁が得られているので、ＭＯＮＯＳ構造の動作電界において９０％を超える優良な正孔捕獲効率が得られる。

以上のことから、本実施例のＭＯＮＯＳ構造は本発明の要件を満たしていることがわかる。また、本発明の原理の項で議論したように、微細化を行っても、書き込み/消去特性、繰り返し(endurance)特性、およびリテンション特性が優れたＭＯＮＯＳ型メモリセルを実現できる。

なお、本実施例で用いた言葉の定義、および各材料のバンドプロファイルの出典について、ここで明記しておく。まず、「伝導帯バンドオフセット」とは、Ｓｉ基板の伝導帯端エネルギー位置を基準とし、対象とする絶縁膜の伝導帯端までのエネルギーのことを言うものとする。また、「価電子帯バンドオフセット」とは、Ｓｉ基板の価電子端エネルギーを基準とし、対象とする絶縁膜の価電子帯端までのエネルギー(の絶対値)のことを言うものとする。なお、いずれの場合も、外部から電界を印加しない「フラットバンド状態」を前提として議論される。

次に、各材料のバンドプロファイルの出典について述べる。

シリコン窒化膜の伝導帯バンドオフセット２．１ｅＶ、価電子帯バンドオフセット１．９ｅＶは、非特許文献３に記載されている。

また、酸化タンタルの伝導帯バンドオフセット０．３ｅＶ、価電子帯バンドオフセット３．２ｅＶは、非特許文献４に記載されている。

また、アルミナの伝導帯バンドオフセット２．４ｅＶ、価電子帯バンドオフセット３．０ｅＶについては、以下のように考えた。アルミナのバンドプロファイルにはいくつかの報告例があるが、本特許の発明者がアルミナ膜(単層)のキャパシタの電流−電圧特性から伝導帯バリアハイトを求めたところ、２．４ｅＶとなった。

これに最も近い伝導帯バンドオフセットを与えている例として、非特許文献５で報告されるアルミナの伝導帯バンドオフセットと価電子帯バンドオフセットの値を用いた。

(2) 実施例２
図２０は、実施例２のメモリセルのチャネル長方向の断面図を示している。なお、図２０において、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層の上下層の酸化タンタル膜とシリコン窒化膜の順序を入れ替えた点にある。本実施例の構成では、書き込み時の主要な電荷捕獲サイトを提供する酸化タンタル膜がトンネル絶縁膜に隣接して位置することによって、速い書き込みレートを得ることができる。したがって、本実施例では、書き込み時に十分な閾値電圧シフトを確保しやすいという利点がある。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１２０が互いに離間して配置される。ソース・ドレイン拡散層１２０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層の下部として、例えば、厚さ３ｎｍの酸化タンタル膜（Ｔａ_２Ｏ_５）１１４が配置される。また、この酸化タンタル膜１１４上には、電荷蓄積層の上部として、例えば、厚さ３ｎｍのシリコン窒化膜（Ｓｉ_３Ｎ_４）１１５が配置される。

そして、電荷蓄積層の上部１１５の上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さが８ｎｍのアルミナ膜（Ａｌ_２Ｏ_３）１０５が配置される。この第２絶縁膜１０５上には、例えば、窒化タンタルから構成される制御ゲート電極１０６が配置される。また、制御ゲート電極１０６上には、例えば、窒化タングステン（ＷＮ）で構成されるバリアメタル１０７と、その上に、タングステン（Ｗ）で構成される低抵抗金属膜１０８が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１１４、１１５、および制御ゲート電極１０６に関しては、実施例１と同様の変形が可能である。

また、図２０のメモリセルの製造方法は、実施例１において電荷蓄積層の下部と上部を形成する工程を入れ替えただけなので、詳細な説明は省略する。

本実施例におけるＭＯＮＯＳ構造のエネルギーバンド・ダイアグラムを図２１に示す。この図から分かるように、電荷蓄積層下部の酸化タンタル膜は、電荷蓄積層上部のシリコン窒化膜と比較して、伝導帯バンドオフセットと価電子帯バンドオフセットがともに低いエネルギー位置にあり、“ｐｎ接合型”の積層絶縁膜を構成していることが分かる。

また、電荷蓄積層（上部、下部）の伝導帯端の最も低いエネルギー位置と、ブロック絶縁膜の伝導帯端のエネルギー位置との差は２．１ｅＶとなっており、(10)式に示した電子に対する電位障壁の要件よりも大きくなっている。

また、電荷蓄積層（上部、下部）の価電子帯端の最も高いエネルギー位置(正孔にとって最も低いエネルギー位置)と、ブロック絶縁膜の価電子帯端のエネルギー位置との差は、１．１ｅＶとなっており、(11)式に示した正孔に対する電位障壁の要件よりも大きくなっている。

以上のことから、このＭＯＮＯＳ構造における電荷蓄積層のエネルギー帯構造は、本発明の要件を満たしていることがわかる。したがって、本発明の原理の項で議論したように、微細化を行っても書き込み/消去およびリテンション特性のいずれにおいても優れた性能を示す信頼性の高いＭＯＮＯＳ型メモリセルが実現できる。

(3) 実施例３
図２２は、実施例３のメモリセルのチャネル長方向の断面図を示している。なお、図２２において、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層の上部にＴａＨｆＯ膜を用いたことにある。非特許文献６に示されているように、ＴａＨｆＯ系の絶縁膜は結晶化温度が高く、また、トランジスタの移動度が高いという特徴を持っている。これらの性質は、製造プロセス上の耐熱性を持ち、かつ、性能の高いＭＯＮＯＳ型メモリセルを実現する上で有用である。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１２０が互いに離間して配置される。ソース・ドレイン拡散層１２０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層の下部として、例えば、厚さ３ｎｍのシリコン窒化膜（Ｓｉ_３Ｎ_４）１０３が配置される。また、電荷蓄積層の下部１０３の上には、電荷蓄積層の上部１０９として、例えば、厚さ約３ｎｍのＴａＨｆＯ膜が配置される。このＴａＨｆＯ膜の組成は、結晶化温度が最も高くなる［Ｈｆ］／［Ｔａ］＝０．６／０．４、すなわち(ＴａＯ_５/２)_０．４(ＨｆＯ_２)_０．６、およびその近傍の組成を用いることが望ましい。

電荷蓄積層の上部１０９上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ約８ｎｍのアルミナ膜１０５が配置される。

この第２絶縁膜１０５上には、例えば、窒化タンタル膜で構成される制御ゲート電極１０６が配置される。制御ゲート電極１０６上には、例えば、窒化タングステン（ＷＮ）で構成されるバリアメタル１０７、およびタングステン（Ｗ）で構成される低抵抗金属膜１０８が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、１０９、および制御ゲート電極１０６の構成に関しては、実施例１と同様の変形が可能である。

また、図２２のメモリセルの製造方法は、実施例１の製造方法とほぼ同様であるが、電荷蓄積層の上部のＴａＨｆＯ膜を形成する工程のみが実施例１とは異なる。この工程は、例えば、２００℃から４００℃の温度範囲において、ＨｆＣｌ_４とＴａＣｌ_５とＨ_２Ｏを原料ガスとするＡＬＤ法を用いて行うことができる。ＴａＨｆＯの組成比は、ＡＬＤ法において、ＨｆＣｌ_４とＴａＣｌ_５のサイクル比を変えることによって調整できる。なお、この製造法は一例に過ぎず、他の製造方法を用いても構わない。

次に、本実施例のＭＯＮＯＳ型メモリセルのエネルギーバンド・ダイアグラムについて検討する。最初に、ＸＰＳ(x-ray photoelectron spectroscopy)を用いたバンド・ダイアグラムの評価に関して述べる。

非特許文献７に示されているように、ＨｆＯ_２の伝導帯バンドオフセットは１．７ｅＶ、価電子帯バンドオフセットは３．１ｅＶである。なお、ＨｆＯ_２の価電子帯バンドオフセットはアニール条件に依存するので、上記文献(非特許文献７)のように、堆積後アニール(post deposition annealing)を行った後で評価した値を採用すべきである。

また、前述の非特許文献４を参照すると、Ｔａ_２Ｏ_５の伝導帯バンドオフセットは０．３ｅＶ、価電子帯バンドオフセットは３．２ｅＶである。

さらに、非特許文献８によれば、ＴａＨｆＯ絶縁膜のバンドオフセットは膜組成に対して連続的に変化することが報告されている。

以上のことから、ＴａＨｆＯ絶縁膜における伝導帯オフセット、および価電子帯オフセットは、ＴａＨｆＯ絶縁膜の組成を(ＴａＯ_５/２)_ｙ(ＨｆＯ_２)_１−ｙと表した場合、次のように定式化できる。

ここで、ブロック絶縁膜に比誘電率１１のアルミナ膜(伝導帯バンドオフセット２．４ｅＶ)を用いた場合を考える。(10)式を参照すれば、この場合は電荷蓄積層とブロック絶縁膜との間に０．９ｅＶ以上の電位障壁を形成する必要がある。そのためには、(12)式のΔE_Cを１．５ｅＶ以下にしなければならない。

この条件を満たすＴａＨｆＯ絶縁膜の組成範囲は、

である。

つまり、ブロック絶縁膜がアルミナの場合、本発明で用いるＴａＨｆＯ絶縁膜の組成は(14)式の範囲に限る。本実施例ではy=0.4なので、本実施例のＴａＨｆＯ絶縁膜の組成は、(14)式の範囲に含まれている。

なお、エネルギーバンド構造は、金属元素のモル分率で決まるので上記のように記載したが、これを各要素材料のモル分率で記載すると以下のようになる。ＴａＨｆＯ絶縁膜のモル分率表示を(ＨｆＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表すと、分率 xとｙの間の関係は、

となる。

したがって、本発明の要件である0.14<y<1という条件は、
０＜ｘ＜０．９２
に対応する。

すなわち、ＴａＨｆＯ絶縁膜の組成を(ＨｆＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表した場合には、組成範囲０＜ｘ＜０．９２で用いるべきである。

次に、本実施例におけるＭＯＮＯＳ構造のエネルギーバンド・ダイアグラムを図２３に示す。

本実施例のＴａＨｆＯ絶縁膜(y=0.4)に対する伝導帯バンドオフセットは１．１ｅＶ、価電子帯バンドオフセットは３．１ｅＶである。図２３から分かるように、電荷蓄積層上部のＴａＨｆＯ絶縁膜は、電荷蓄積層下部のシリコン窒化膜と比較して、伝導帯バンドオフセットと価電子帯バンドオフセットのいずれも低くなっており、“ｐｎ接合型”の積層絶縁膜を構成している。

また、電荷蓄積層（上部、下部）の伝導帯端の最も低いエネルギー位置と、ブロック絶縁膜の伝導帯端のエネルギー位置との差は１．３ｅＶとなっており、(10)式で示した電位障壁差以上になっている。

さらに、電荷蓄積層（上部、下部）の価電子帯端の最も高いエネルギー位置(正孔にとって最も低いエネルギー位置)と、ブロック絶縁膜の価電子帯端のエネルギー位置との差は、１．１ｅＶとなっており、(11)式で示した電位障壁差以上になっている。

以上のことから、このＭＯＮＯＳ構造の電荷蓄積層のエネルギー帯構造は、本発明の要件を満たしていることがわかる。したがって、本発明の原理の項で議論したように、微細化を行っても書き込み/消去およびリテンション特性に優れ、信頼性の高いＭＯＮＯＳ型メモリセルが実現できる。

(4) 実施例４
図２４は、実施例４のメモリセルのチャネル長方向の断面図を示している。なお、図２４において、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層の上部にＴａＴｉＯ膜を用いたことにある。

非特許文献９で報告されているように、Ｔａ_２Ｏ_５に微量のＴｉＯ_２を添加することで誘電率が急増することが知られている。この効果は、ＴｉＯ_２のモル分率が８％程度の場合に最も顕著に現れる。本発明の要件を満たすＭＯＮＯＳ型メモリセル電荷蓄積層の一部としてこのようなＴａＴｉＯ膜を用いると、メモリセルのＥＯＴ(equivalent oxide thickness)を低減することができる。

したがって、本発明の例としてＴａＴｉＯ膜を用いることは、メモリセルの電源電圧の低減、低消費電力化、および信頼性の向上に寄与する。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１２０が互いに離間して配置される。ソース・ドレイン拡散層１２０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層の下部として、例えば、厚さ３ｎｍのシリコン窒化膜（Ｓｉ_３Ｎ_４）１０３が配置される。

また、電荷蓄積層の下部１０３の上には、電荷蓄積層の上部１１０として、例えば、厚さ約３ｎｍのＴａＴｉＯ膜が配置される。本実施例では、(ＴｉＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘにおいてＴｉＯ_２モル分率が８％になるようにした。なお、このＴａＴｉＯ膜の組成は、前掲の非特許文献９および非特許文献１０を参照して、誘電率が最も高くなる組成近傍を用いるのが望ましい。そのような組成領域は、(ＴｉＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘにおいてｘ＝０．０４から０．１２程度の範囲に相当する。

電荷蓄積層の上部１１０の上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ約８ｎｍのアルミナ膜１０５が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、１１０、および制御ゲート電極１０６の構成に関しては、実施例１と同様の変形が可能である。

また、図２４のメモリセルの製造方法は、実施例１の製造方法とほぼ同様であるが、電荷蓄積層の上部のＴａＴｉＯ膜を形成する工程が実施例１とは異なる。この工程は、例えば、２００℃から４００℃の温度範囲において、ＴｉＣｌ_４とＴａＣｌ_５とＨ_２Ｏを原料ガスとするＡＬＤ法を用いて行うことができる。また、ＴａＴｉＯの組成比は、ＡＬＤ法において、ＴｉＣｌ_４とＴａＣｌ_５のサイクル比を変えることによって調整できる。なお、この製造法は一例に過ぎず、他の製造方法を用いても構わない。

次に、本実施例のＭＯＮＯＳ型メモリセルのエネルギーバンド・ダイアグラムについて検討する。

まず、前掲の非特許文献７に示されているように、ＴｉＯ_２の伝導帯バンドオフセットは０．９ｅＶ、価電子帯バンドオフセットは１．５ｅＶである。

ＴａＴｉＯ絶縁膜の場合にも、伝導帯バンドオフセットと価電子帯バンドオフセットが膜組成に対して連続的に変化すると仮定することができる。このとき、各バンドオフセットは次のように定式化できる。

ここで、変数yは、ＴａＴｉＯ絶縁膜の組成を(ＴａＯ_５/２)_ｙ(ＴｉＯ_２)_１−ｙと表した場合の組成比率を表している。組成変数xとyの関係については後述する。

本実施例では、ブロック絶縁膜としてアルミナを用いている。この場合、(16)式と(17)式を参照すると、電荷蓄積層とブロック絶縁膜間の電位障壁に対する本発明の要件は、ＴａＴｉＯ膜の組成に関わらず、常に満たされていることが分かる。なお、電位障壁に対する条件は、伝導帯側はＴａＴｉＯ膜とアルミナ膜との間で満たされ、価電子帯側はシリコン窒化膜とアルミナとの間で満たされている。

一方、本発明のもう１つの要件である“ｐｎ接合”型の積層絶縁膜が実現されているかどうかは、ＴａＴｉＯ絶縁膜の膜組成に依存する。まず、(16)式から分かるように、ＴａＴｉＯ絶縁膜の伝導帯バンドオフセットは、シリコン窒化膜の伝導帯バンドオフセットよりも常に小さい。したがって、“ｐｎ接合”型の積層絶縁膜を実現するためには、ＴａＴｉＯの価電子帯バンドオフセットがシリコン窒化膜の価電子帯バンドオフセットよりも大きくなっている必要がある。その条件は、(17)式で ΔＥ_ｖ > 1.9eVとして、

となる。

すなわち、本発明の要件を満たすためには、ＴａＴｉＯ絶縁膜中のＴａ原子の比率を(18)式で表される範囲内に保つ必要がある。

なお、エネルギーバンド構造は、金属元素のモル分率で決まるので上記のように記載したが、これを各要素材料のモル分率で記載すると次のようになる。ＴａＴｉＯ絶縁膜中のＴｉＯ_２のモル分率をｘとして、ＴａＴｉＯ絶縁膜の組成を(ＴｉＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表すと、分率 xとｙの間の関係は、

となる。したがって、0.24<y<1という条件は、

に対応する。

以上のことから、ＴａＴｉＯ絶縁膜の組成を(ＴｉＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表した場合には(20)式で表される組成範囲を用いるべきである。なお、本実施例のＴａＴｉＯ絶縁膜は、(ＴｉＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘにおいてＴｉＯ_２のモル分率が８％なので、x=0.08であり、(20)式の範囲内にある。

次に本実施例におけるＭＯＮＯＳ構造のエネルギーバンド・ダイアグラムを図２５に示す。

本実施例ではＴｉＯ_２のモル分率x=0.08であるが、(19)式を用いれば、これはＴａ原子の比率 y=0.96に相当する。このときのＴａＴｉＯ絶縁膜の伝導帯バンドオフセットと価電子帯バンドオフセットは、(16)式と(17)式からそれぞれ約0.3eVおよび3.1eVとなる。この結果を基にしたエネルギーバンド・ダイアグラムを図２５に示した。

この図から分かるように、電荷蓄積層上部のＴａＴｉＯ絶縁膜は、電荷蓄積層下部のシリコン窒化膜と比較して、伝導帯バンドオフセットと価電子帯バンドオフセットのいずれも低くなっており、“ｐｎ接合型”の積層絶縁膜を構成していることが分かる。

また、電荷蓄積層（上部、下部）の伝導帯端の最も低いエネルギー位置と、ブロック絶縁膜の伝導帯端のエネルギー位置との差は２．１ｅＶである。すなわち、伝導帯側では、(10)式から得られる０．９ｅＶよりも大きい電位障壁を実現している。

また、電荷蓄積層（上部、下部）の価電子帯端の最も高いエネルギー位置(正孔にとって最も低いエネルギー位置)と、ブロック絶縁膜の価電子帯端のエネルギー位置との差は、１．１ｅＶとなっている。すなわち、価電子帯側でも(11)式から得られる０．８ｅＶよりも大きい電位障壁を実現している。

以上のことから、本実施例のＭＯＮＯＳのエネルギー帯構造は本発明の要件を満たしている。したがって、本発明の原理の項で議論したように、微細化を行っても書き込み/消去およびリテンション特性に優れ、信頼性の高いＭＯＮＯＳ型メモリセルが実現できる。

(5) 実施例５
図２６は、実施例５のメモリセルのチャネル長方向の断面図を示している。なお、図２６において、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層の上部にＴａＡｌＯ膜を用いたことにある。非特許文献１１に示されているように、Ｔａ_２Ｏ_５に微量のＡｌ_２Ｏ_３を添加することで誘電率が増加するとともに、誘電率の温度に対する変化率が低減する。この効果は、Ａｌ_２Ｏ_３のモル分率が１０％程度の場合に最も顕著に現れる。

本発明の要件を満たすＭＯＮＯＳ型メモリセルの電荷蓄積層の一部としてこのようなＴａＡｌＯ膜を用いれば、メモリセルのＥＯＴ(equivalent oxide thickness)が低減するとともに、素子特性の温度依存性が小さくなる。したがって、電荷蓄積層の一部にＴａＡｌＯ膜を適用することで、メモリセルの電源電圧の低減、低消費電力化、および信頼性の向上を実現できる。とりわけ、ＴａＡｌＯ膜の適用は、温度依存性の少ないＭＯＮＯＳ型メモリセル特性を実現することに寄与する。

また、この電荷蓄積層の下部１０３の上には、電荷蓄積層の上部１１１として、例えば、厚さ約３ｎｍのＴａＡｌＯ膜が配置される。本実施例では、(Ａｌ_２Ｏ_３)_ｘ(Ｔａ_２Ｏ_５)_１−ｘにおいてＡｌ_２Ｏ_３モル分率が１０％になるようにした。なお、非特許文献１１を参照すれば、このＴａＡｌＯ膜の組成は、誘電率が高くなり、誘電率の温度依存性が小さくなる組成範囲、すなわち、(Ａｌ_２Ｏ_３)_ｘ(Ｔａ_２Ｏ_５)_１−ｘにおいてｘ＝０．０５から０．２の範囲を用いるのが望ましい。

電荷蓄積層の上部１１１上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ約８ｎｍのアルミナ膜１０５が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、１１１、および制御ゲート電極１０６の構成に関しては、実施例１と同様の変形が可能である。

また、図２６のメモリセルの製造方法は、実施例１の製造方法とほぼ同様であるが、電荷蓄積層の上部のＴａＡｌＯ膜を形成する工程が実施例１とは異なる。この工程は、例えば、２００℃から４００℃の温度範囲において、Ａｌ(ＣＨ_３)_３とＴａＣｌ_５とＨ_２Ｏを原料ガスとするＡＬＤ法を用いて行うことができる。ＴａＡｌＯ膜の組成比は、ＡＬＤ法において、Ａｌ(ＣＨ_３)_３とＴａＣｌ_５のサイクル比を変えることによって調整できる。なお、この製造法は一例に過ぎず、他の製造方法を用いても構わない。

次に、本実施例のＭＯＮＯＳ型メモリセルのエネルギーバンド・ダイアグラムについて検討する。まず、前掲の非特許文献５に示されているように、Ａｌ_２Ｏ_３の伝導帯バンドオフセットは２．４ｅＶ、価電子帯バンドオフセットは３．０ｅＶである。また、前掲の非特許文献４に示されているように、Ｔａ_２Ｏ_５の伝導帯バンドオフセットは０．３ｅＶ、価電子帯バンドオフセットは３．２ｅＶである。

ＴａＡｌＯ絶縁膜の場合にも、伝導帯バンドオフセットと価電子帯バンドオフセットが膜組成に対して連続的に変化すると仮定すれば、各バンドオフセットは次のように定式化できる。

ここで、変数ｙは、ＴａＡｌＯ絶縁膜の組成を(ＴａＯ_５/２)_ｙ(ＡｌＯ_３/２)_１−ｙと表した場合の組成比率を表している。

本実施例では、ブロック絶縁膜としてアルミナを用いている。この場合、電荷蓄積層にシリコン窒化膜とＴａＡｌＯの積層絶縁膜を用いると、本発明の要件のひとつである電位障壁の条件は、価電子帯側については満たされている。なぜならば、シリコン窒化膜とアルミナの価電子帯バンドオフセットの差は１．１ｅＶ(＞０．８ｅＶ)となっているからである。

一方、伝導帯バンドオフセットについては、(21)式で表されるＴａＡｌＯ絶縁膜の伝導帯オフセットが ΔE_C < (2.4-0.9)eVを満たす組成範囲を選ぶ必要がある。

この条件は、

である。

すなわち、本発明の要件を満たすためには、ＴａＡｌＯ絶縁膜中のＴａ原子の比率を(23)式で表される範囲内に保つ必要がある。そして、(23)式の組成範囲内の場合には、(21)式と(22)式から、本発明のもう１つの要件である“ｐｎ接合”型の積層絶縁膜の要件は常に満たされていることが分かる。

なお、エネルギーバンド構造は、金属元素のモル分率で決まるので上記のように記載したが、これを各要素材料のモル分率で記載すると以下のようになる。ＴａＡｌＯ絶縁膜におけるＡｌ_２Ｏ_３のモル分率をｘとし、この絶縁膜の組成を(Ａｌ_２Ｏ_３)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表す。分率 xとｙの間の関係は、

となる。したがって、本発明の要件である0.43<y<1という条件は、

に対応する。

すなわち、ＴａＡｌＯ絶縁膜の組成をアルミナのモル分率ｘを用いて(Ａｌ_２Ｏ_３)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表した場合は、(25)式で表される組成範囲を用いるべきである。本実施例ではx=0.1なので、本実施例のＴａＡｌＯ絶縁膜は、(25)式の組成範囲内に含まれている。

以上の考察を踏まえて、本実施例におけるＭＯＮＯＳ構造のエネルギーバンド・ダイアグラムを図２７に示す。

本実施例ではＡｌ_２Ｏ_３のモル分率がx=0.1であるが、(24)式を用いれば、これはＴａ原子の比率 y=0.9に相当する。このときのＴａＡｌＯ絶縁膜の伝導帯バンドオフセットと価電子帯バンドオフセットは、(21)式と(22)式からそれぞれ0.5eVおよび3.2eVとなる。この結果を基にしてエネルギーバンド・ダイアグラムを図２７に示した。

この図から分かるように、電荷蓄積層上部のＴａＡｌＯ絶縁膜は、電荷蓄積層下部のシリコン窒化膜と比較して、伝導帯バンドオフセットと価電子帯バンドオフセットのいずれも低くなっており、“ｐｎ接合型”の積層絶縁膜を構成している。また、電荷蓄積層（上部、下部）の伝導帯端の最も低いエネルギー位置と、ブロック絶縁膜の伝導帯端のエネルギー位置との差は１．９ｅＶとなっており、(10)式の電位障壁０．９ｅＶよりも大きい。また、電荷蓄積層（上部、下部）の価電子帯端の最も高いエネルギー位置(正孔にとって最も低いエネルギー位置)と、ブロック絶縁膜の価電子帯端のエネルギー位置との差は、１．１ｅＶとなっており、(11)式の電位障壁０．８ｅＶよりも大きい。

以上のことから、本実施例のＭＯＮＯＳのエネルギー帯構造は本発明の要件を満たしていることがわかる。したがって、本発明の原理の項で議論したように、微細化を行っても書き込み/消去およびリテンション特性に優れ、信頼性の高いＭＯＮＯＳ型メモリセルが実現できる。

(6) 実施例６
図２８は、実施例６のメモリセルのチャネル長方向の断面図を示している。なお、図２８において、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層の上部にＡｌＮ−ＧａＮ系の絶縁膜を用いたことにある。非特許文献１２に示されるように、ＡｌＮ−ＧａＮ系の絶縁膜を用いることで、伝導帯エネルギーが深い位置にある電荷蓄積層を構成できる。

本発明の例では、このようなＡｌＮ−ＧａＮ系の絶縁膜を、ＭＯＮＯＳ型メモリセルの電荷蓄積層の一部として用いることにより、良好な電荷捕獲効率と電子・正孔の捕獲位置の分離を同時に実現する。したがって、電荷蓄積層の一部にＡｌＮ−ＧａＮ系の絶縁膜を導入した本発明の例は、メモリセルの電源電圧の低減、およびリテンション時間の向上という効果をもたらす。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１２０が互いに離間して配置される。ソース・ドレイン拡散層１２０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層の下部として、例えば、厚さ３ｎｍのシリコン窒化膜（Ｓｉ_３Ｎ_４）１０３が配置される。また、この電荷蓄積層の下部１０３の上には、電荷蓄積層の上部１１２として、例えば、厚さ約３ｎｍのＡｌＮ膜が配置される。すなわち、本実施例は (ＡｌＮ)_ｘ(ＧａＮ)_１−ｘにおいてＡｌＮのモル分率が１００％ (x=1) となる場合に相当する。なお、後述するように、ブロック絶縁膜にアルミナを用いた場合、電荷蓄積層のＡｌＮ−ＧａＮ系の絶縁膜はその組成比に関わらずに本発明の要件を満たすことができる。したがって、電荷蓄積層の上部を構成する絶縁膜材料は必ずしもＡｌＮ膜に限ることはなく、(ＡｌＮ)_ｘ(ＧａＮ)_１−ｘにおいて組成比xが０から１までの範囲の任意の値をとることができる。

電荷蓄積層の上部１１２の上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ約８ｎｍのアルミナ膜１０５が配置される。この第２絶縁膜１０５上には、例えば、窒化タンタル膜で構成される制御ゲート電極１０６が配置される。制御ゲート電極１０６上には、例えば、窒化タングステン（ＷＮ）で構成されるバリアメタル１０７、およびタングステン（Ｗ）で構成される低抵抗金属膜１０８が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１０３、１１２、および制御ゲート電極１０６の構成に関しては、実施例１と同様の変形が可能である。

また、図２８のメモリセルの製造方法は、実施例１の製造方法とほぼ同様であるが、電荷蓄積層の上部のＡｌＮ膜を形成する工程が実施例１とは異なる。この工程は、例えば、２００℃から４００℃の温度範囲において、Ａｌ(ＣＨ_３)_３とＮＨ_３を原料ガスとするＡＬＤ法を用いて行うことができる。なお、この製造法は一例に過ぎず、他の製造方法を用いても構わない。

次に、本実施例のＭＯＮＯＳ型メモリセルのエネルギーバンド・ダイアグラムについて検討する。本実施例では電荷蓄積層の上部がＡｌＮ膜であるが、一般にはＧａＮ−ＡｌＮ系の絶縁膜であればよい。したがって、ここではそのような一般的な場合について考察する。前掲の非特許文献１２を参考にすると、ＡｌＮの伝導帯バンドオフセットは１．０ｅＶ、価電子帯バンドオフセットは３．７ｅＶである。また、ＧａＮの伝導帯バンドオフセットは−０．６ｅＶ、価電子帯バンドオフセットは２．９ｅＶである。

(ＡｌＮ)_ｘ(ＧａＮ)_１−ｘと表されるＡｌＧａＮ絶縁膜では、伝導帯バンドオフセットΔE_Cと価電子帯バンドオフセットΔE_Vは膜組成xに対して連続的に変化する。したがって、各バンドオフセットは次のように定式化される。

本実施例では、ブロック絶縁膜としてアルミナを用いている。電荷蓄積層にシリコン窒化膜と(ＡｌＮ)_ｘ(ＧａＮ)_１−ｘの積層絶縁膜を用いた場合、(26), (27)式を参照すれば、電荷蓄積層とブロック絶縁膜間のエネルギー障壁の要件は常に満たされていることが分かる。

すなわち、(26)式から、ＡｌＧａＮ絶縁膜とアルミナ・ブロック絶縁膜間の伝導帯バンドオフセットの差は、常に０．９ｅＶ((10)式)よりも大きくなっている。また、価電子帯側は、シリコン窒化膜とアルミナの価電子帯バンドオフセットの差が１．１ｅＶであり、常に０．８ｅＶ ((11)式)よりも大きい。また、本発明のもう１つの要件である“ｐｎ接合”型の積層絶縁膜の条件も、ＡｌＧａＮ膜の組成によらずに常に満たされていることは、(26), (27)式から明らかである。

以上の考察に基づいて、本実施例におけるＭＯＮＯＳ構造のエネルギーバンド・ダイアグラムを図２９に示す。

本実施例では(ＡｌＮ)_ｘ(ＧａＮ)_１−ｘでＡｌＮのモル分率ｘがx=1である。したがって、伝導帯バンドオフセットと価電子帯バンドオフセットは、ＡｌＮに対するものであり、それぞれ1.0eVおよび3.7eVとなる。図２９は、この結果を基にしてエネルギーバンド・ダイアグラムを示した結果である。

この図から分かるように、電荷蓄積層上部のＡｌＮは、電荷蓄積層下部のシリコン窒化膜と比較して、伝導帯バンドオフセットと価電子帯バンドオフセットの両者が低くなっており、“ｐｎ接合型”の積層絶縁膜を構成している。また、電荷蓄積層（上部、下部）の伝導帯端の最も低いエネルギー位置と、ブロック絶縁膜の伝導帯端のエネルギー位置との差は１．４ｅＶであり、アルミナ・ブロック膜の場合における電子に対する電位障壁の要件０．９ｅＶ ((10)式)よりも大きい。また、電荷蓄積層（上部、下部）の価電子帯端の最も高いエネルギー位置(正孔にとって最も低いエネルギー位置)と、ブロック絶縁膜の価電子帯端のエネルギー位置との差は、１．１ｅＶであり、アルミナ・ブロック膜の場合における正孔に対する電位障壁の要件０．８ｅＶ ((11)式)よりも大きい。

以上のことから、本実施例のＭＯＮＯＳのエネルギー帯構造は本発明の要件を完全に満たしていることがわかる。したがって、本発明の原理の項で議論したように、微細化を行っても書き込み/消去およびリテンション特性に優れ、信頼性の高いＭＯＮＯＳ型メモリセルが実現できる。

(7) 実施例７
図３０は、実施例７のメモリセルのチャネル長方向の断面図を示している。なお、図３０において、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、電荷蓄積層の下部がシリコン窒化膜からＨｆＯＮ膜に置き換わったことである。非特許文献１３に示されるように、ＨｆＯＮ絶縁膜は電荷蓄積層としての機能を持つ。ＨｆＯＮ膜は窒素を含有した膜なので価電子帯バンドオフセットが小さく、正孔捕獲において優れた性質を発揮する。

本実施例のように、電子捕獲に適したポテンシャル位置を持つＴａ_２Ｏ_５などと組み合わせた積層絶縁膜の電荷蓄積層を構成することによって、電子と正孔の捕獲位置を容易に分離できる。また、ＨｆＯＮ膜は誘電率が高いので、これを電荷蓄積層の一部として用いればＭＯＮＯＳ型メモリセルのＥＯＴを低減できる。

したがって、本実施例は、電荷蓄積層の一部にＨｆＯＮ系の絶縁膜を適用することによって、メモリセルの電源電圧の低減、および素子バラつきの低減を実現する。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１２０が互いに離間して配置される。ソース・ドレイン拡散層１２０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層の下部として、例えば、厚さ３ｎｍの窒化ハフニウム（ＨｆＯＮ）１１３が配置される。また、この電荷蓄積層の下部領域１１３の上には、電荷蓄積層の上部領域として、例えば、厚さ約３ｎｍのＴａ_２Ｏ_５膜１０４が配置される。

電荷蓄積層の上部１０４の上には、第２絶縁膜（ブロック絶縁膜）として、例えば、厚さ約８ｎｍのアルミナ膜１０５が配置される。この第２絶縁膜１０５上には、例えば、窒化タンタル膜で構成される制御ゲート電極１０６が配置される。制御ゲート電極１０６上には、例えば、窒化タングステン（ＷＮ）で構成されるバリアメタル１０７、およびタングステン（Ｗ）で構成される低抵抗金属膜１０８が配置される。

本実施例で用いる第１絶縁膜(トンネル絶縁膜)１０２、電荷蓄積層１１３、１０４、および制御ゲート電極１０６の構成に関しては、実施例１と同様の変形が可能である。

また、図３０のメモリセルの製造方法は、実施例１の製造方法とほぼ同様であるが、電荷蓄積層の下部のＨｆＯＮ膜を形成する工程が実施例１とは異なる。この工程は、例えば、２００℃から４００℃の温度範囲において、ＨｆＣｌ_４とＨ_２Ｏを原料ガスとするＡＬＤ法を用いてＨｆＯ_２を形成した後にプラズマ窒化を行うことで実現できる。なお、この製造法は一例に過ぎず、他の製造方法を用いても構わない。

次に、本実施例のＭＯＮＯＳ型メモリセルのエネルギーバンド・ダイアグラムについて検討する。前掲の非特許文献７を参考にすると、ＨｆＯ_２の伝導帯バンドオフセットは１．７ｅＶ、価電子帯バンドオフセットは３．１ｅＶである。また、窒素を多く入れたＨｆＯＮの伝導帯バンドオフセットは１．５ｅＶ、価電子帯バンドオフセットは２．１５ｅＶである。

この場合の価電子帯バンドオフセットに関しては、非特許文献１４に記載されている。また、ここで得られた価電子帯バンドオフセットは理論計算ともよく一致している。

一方、伝導帯オフセットはＨｆの５ｄ軌道の電子によるので、基本的には窒素導入によって大きくは変化しないと考えられる。しかし、非特許文献１５によれば、伝導帯バンドオフセットは窒素導入に伴ってわずかに低下し、１．５ｅＶ程度となる。

以上の考察を踏まえ、本実施例におけるＭＯＮＯＳ構造のエネルギーバンド・ダイアグラムを図３１に示した。電荷蓄積層下部のＨｆＯＮは、電荷蓄積層上部のＴａ_２Ｏ_５と比較して、伝導帯バンドオフセットと価電子帯バンドオフセットのいずれもが高くなっている。したがって、本実施例は“ｐｎ接合型”の積層絶縁膜の構成を実現している。

また、電荷蓄積層（上部、下部）の伝導帯端の最も低いエネルギー位置と、ブロック絶縁膜(アルミナ)の伝導帯端のエネルギー位置との差は２．１ｅＶである。これは、(10)式による電子に対する電位障壁:０．９ｅＶよりも大きい。一方、電荷蓄積層（上部、下部）の価電子帯端の最も高いエネルギー位置(正孔にとって最も低いエネルギー位置)と、ブロック絶縁膜の価電子帯端のエネルギー位置との差は、０．８５ｅＶである。これは、(11)式による正孔に対する電位障壁: ０．８ｅＶよりも大きい。

(8) 実施例８
図３２は、実施例８のメモリセルのチャネル長方向の断面図を示している。なお、図３２において、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施例が先に説明した実施例１と異なる点は、ブロック絶縁膜をアルミナ単層ではなく、アルミナ/シリコン酸化膜/アルミナの積層膜とした点にある。このようなブロック絶縁膜の構成をとると、ブロック絶縁膜のリーク電流を低電界から高電界にわたる広い範囲で低減できるという利点がある。

ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１２０が互いに離間して配置される。ソース・ドレイン拡散層１２０の間のチャネル領域上には、第１絶縁膜（トンネル絶縁膜）として、例えば、厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）１０２が配置される。第１絶縁膜１０２上には、電荷蓄積層の下部として、例えば、厚さ３ｎｍのシリコン窒化膜（Ｓｉ_３Ｎ_４）１０３が配置される。また、このシリコン窒化膜１０３上には、電荷蓄積層の上部として、例えば、厚さ３ｎｍの酸化タンタル膜（Ｔａ_２Ｏ_５）１０４が配置される。

そして、電荷蓄積層の上部１０４の上には、第２絶縁膜（ブロック絶縁膜）１０５として、例えば、厚さが３ｎｍのアルミナ膜２０１、厚さが３ｎｍのシリコン酸化膜２０２、厚さが３ｎｍのアルミナ膜２０３から構成される積層膜が配置される。この第２絶縁膜１０５上には、例えば、窒化タンタルから構成される制御ゲート電極１０６が配置される。また、制御ゲート電極１０６上には、例えば、窒化タングステン（ＷＮ）で構成されるバリアメタル１０７と、その上に、タングステン（Ｗ）で構成される低抵抗金属膜１０８が配置される。

また、図３２のメモリセルの製造方法は、実施例１においてブロック絶縁膜の堆積方法を変えただけであり、詳細な説明は省略する。

ブロック絶縁膜中間層としてのシリコン酸化膜は、例えば、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）と亜酸化窒素（Ｎ_２Ｏ）を原料ガスとするＬＰＣＶＤ法で堆積することができる。

また、本実施例ではブロック絶縁膜がアルミナ／シリコン酸化膜／アルミナの積層膜であるが、電荷蓄積層に接している領域のブロック絶縁膜はアルミナなので、ＭＯＮＯＳのエネルギーバンド・ダイアグラムに関する考え方は、基本的に実施例1（図１９）の場合と同様である。

すなわち、電荷蓄積層上部の酸化タンタル膜は、電荷蓄積層下部のシリコン窒化膜と比較して、伝導帯バンドオフセットと価電子帯バンドオフセットがともに低いエネルギー位置にあり、“ｐｎ接合型”の積層絶縁膜を構成する。

また、電荷蓄積層（上部、下部）の伝導帯端の最も低いエネルギー位置と、ブロック絶縁膜のうち電荷蓄積層と接する領域の伝導帯端のエネルギー位置との差は２．１ｅＶとなっており、(10)式に示した電子に対する電位障壁の要件よりも大きくなっている。

さらに、電荷蓄積層（上部、下部）の価電子帯端の最も高いエネルギー位置(正孔にとって最も低いエネルギー位置)と、ブロック絶縁膜のうち電荷蓄積層に接する領域の価電子帯端エネルギー位置との差は、１．１ｅＶとなっており、(11)式に示した正孔に対する電位障壁の要件よりも大きくなっている。

(9) その他
実施例１〜８に関し、以下に補足説明を加える。

A. ３層以上の電荷蓄積層：
本発明の趣旨は、電荷蓄積層の各電荷捕獲領域とブロック絶縁膜とのエネルギー障壁を十分に大きく保ち、かつ、電子と正孔の捕獲位置を物理的に分離することができる電荷蓄積層の構造を提供することにある。本発明の実施の形態では電荷蓄積層が２層である例を示したが、これは必ずしも電荷蓄積層を２層で形成しなければならないことを意味するものではない。例えば、電荷蓄積層をＴａ_２Ｏ_５／Ｓｉ_３Ｎ_４／Ｔａ_２Ｏ_５、もしくはＳｉ_３Ｎ_４／Ｔａ_２Ｏ_５／Ｓｉ_３Ｎ_４というような構造にしても構わない。これらの構造の電荷蓄積層を用いると、膜厚方向の構造の対称性により、捕獲電子の荷電中心位置と捕獲正孔の荷電中心位置がほぼ一致する。したがって、ＭＯＮＯＳ型メモリセルの書き込み動作と消去動作で閾値電圧が対称になるという利点があり、ＮＡＮＤ型フラッシュメモリの回路構成に向いたメモリセルを提供することができる。

B. 電荷蓄積層のhigh-k絶縁膜領域への窒素添加：
本発明の実施の形態では、電荷蓄積層の高誘電率(high-k)絶縁膜から構成される層として、Ｔａ_２Ｏ_５、ＴａＨｆＯ、ＴａＴｉＯ、ＴａＡｌＯという金属酸化物の例を示した。しかし、これは必ずしも電荷蓄積層を金属酸化物で構成しなければならないことを意味するものではない。例えば、上記の各金属酸化物に微量の窒素を添加した膜を用いてもよいし、隣接するシリコン窒化膜から意図せずに各金属酸化物に微量の窒素が拡散しても構わない。金属酸化物に微量の窒素が導入されれば、絶縁膜の信頼性が向上する効果が得られる。したがって、ＭＯＮＯＳ型メモリセルの繰り返し(endurance)特性が向上することになる。

なお、電荷蓄積層の高誘電率(high-k)絶縁膜の部分に窒素が導入されるとエネルギーバンド・プロファイルが変化することには注意が必要である。本発明はＭＯＮＯＳ型メモリセルのエネルギーバンド・プロファイルの構成に特徴があるので、本発明の要件となるエネルギーバンド・プロファイルが満たされる範囲内で、電荷蓄積層の高誘電率(high-k)絶縁膜の部分に窒素、もしくは他の不純物が添加されていても構わない。

C. 電荷蓄積層のhigh-k絶縁膜領域の組成：
本発明の実施の形態では、電荷蓄積層のうち、高誘電率(high-k)絶縁膜から構成される層として、Ｔａ_２Ｏ_５をベースにして、Ｈｆ、Ｔｉ、Ａｌをそれぞれ加えた金属酸化物の例を示した。しかし、これは必ずしも電荷蓄積層をそれらの各材料で構成しなければならないことを示すものではない。例えば、本発明の要件を満たす範囲で、Ｈｆ、Ｔｉ、Ａｌから２つ以上の元素を選んでＴａ_２Ｏ_５に添加してもよいし、また、それら以外の金属元素を添加しても構わない。なお、Ｔａ、Ｈｆ、Ｔｉ、Ａｌのすべてが存在する絶縁膜(単層膜)を形成した例としては、非特許文献１６がある。

D. 電荷蓄積層のうちシリコン窒化膜部分の置き換え：
本発明の実施の形態では、シリコン窒化膜の領域をＨｆＯＮで置き換える例を示したが、この置き換えはＨｆＯＮに限るものではない。一般に、高誘電率(ｈｉｇｈ−ｋ)絶縁膜のバンドプロファイルは伝導帯バンドオフセットが小さく、価電子帯バンドオフセットが大きいものが多い。すなわち、High-k絶縁膜は、言わば”ｎ型”の絶縁膜として機能するものが多い。High-k絶縁膜がシリコン窒化膜の代わりとして機能することを念頭に置いて、正孔捕獲も十分に起こるようにするためには、価電子帯のバンドオフセットを小さくし、“ｐ型”の絶縁膜に近づける工夫が必要になる。そのひとつの方法は、ｈｉｇｈ−ｋ絶縁膜に対して多量の窒素ドープを行うことである。窒素ドープを行った金属酸窒化物としては、ＨｆＯＮ以外に、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＺｒＡｌＯＮ、ＺｒＳｉＯＮなど様々な実施形態があり得る。また、価電子帯のバンドオフセットを小さくするためのもう1つの方法は、High-k絶縁膜に対して、Ｌａ、Ｃｅ、Ｙなどの希土類元素を添加し、バンドギャップは変えずに伝導帯オフセットを増加させることである。

E. 電荷蓄積層の積層順序：
本発明の実施例の多くは、シリコン窒化膜をトンネル絶縁膜側に配置し、Ｔａを含んだhigh-k絶縁膜をブロック絶縁膜側に配置している。その理由は次の通りである。本発明の例で、シリコン窒化膜とhigh-k絶縁膜を積層する場合は、high-k絶縁膜が主として電子を捕獲することになる。このhigh-k絶縁物層がトンネル絶縁膜から遠い位置にあるほど、良好なリテンション特性が得られるからである。通常の多値化動作では電子の書き込み側に多くの閾値電圧レベルを作るので、そのリテンション特性が良好であることが望ましい。

このことをもっと一般的に考察すると次のようになる。電子に対する良好なリテンション特性を重視するならば、窒素を少なく含む層(もしくは窒素を含まない層)をできるだけブロック絶縁膜側に近づけた配置をとるのが好ましい。このことを言い換えれば、窒素をより多く含む層をできるだけトンネル絶縁膜側に近づけた配置をとるのが好ましい、ということにもなる。窒素を多く含む絶縁物層は価電子帯バンドオフセットが小さくなり、正孔捕獲を効率良く行うことができる。したがって、窒素を多く含む層をトンネル絶縁膜に近い領域に配置することは、消去動作の効率を上げるという観点でも有利である。

なお、上記とは別に、リテンション特性よりも書き込み効率、および書き込み閾値電圧ウィンドウを重視する応用例も皆無とは言えない。この場合は、high-k絶縁物層をトンネル絶縁膜側に配置すればよい。あるいは、一般的には、窒素をより少なく含む層をできるだけトンネル絶縁膜側に近づけた配置をとるのが好ましい。

F. トンネル絶縁膜：
本発明の実施例では、第１絶縁膜(トンネル絶縁膜)としてシリコン酸窒化膜を用いる例を示した。しかし、トンネル絶縁膜として用いることのできるのは、シリコン酸窒化膜に限らない。例えば、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜のような３層構造のトンネル絶縁膜を用いても構わない。この形態のトンネル絶縁膜は、非特許文献１７に示すように、消去特性が向上することが報告されている。また、ＳｉＯ_２の中央部にＳｉドットを含んだ二重障壁トンネル膜を用いてもよい。

G. トンネル絶縁膜と電荷蓄積層との関係：
トンネル絶縁膜と電荷蓄積層とは、互いに異なる構造又は材料から構成されていてもよいし、互いに同じ構造又は材料から構成されていてもよい。例えば、トンネル絶縁膜および電荷蓄積層共に、窒化物（例えば、Si₃N₄）から構成してもよい。

H. ブロック絶縁膜：
本発明の実施例では、ブロック絶縁膜にアルミナを用いた。しかし、ブロック絶縁膜はアルミナに限ることはない。ブロック絶縁膜は、アルミナを主成分とする金属酸化物であってもよい。ここで、アルミナを主成分とする金属酸化物とは、金属酸化物内に含まれる金属元素のうち、Alの組成比率、原子数又は原子密度が、他の全ての金属元素のそれよりも多い金属酸化物のことをいう。

また、ブロック絶縁膜は、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちから選択される少なくとも１つの元素を含む材料の酸化物、窒化物、又は、酸窒化物で構成するのがよい。例えば、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＬａＡｌＯ、ＬａＡｌＯＮ、ＬａＡｌＳｉＯ、ＬａＡｌＳｉＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮなどをブロック絶縁膜に用いることができる。

また、ブロック絶縁膜は、単層膜に限ることはない。例えば、アルミナ/シリコン酸化膜/アルミナ、もしくは前述の各種high-k絶縁膜材料を用いて、high-k/シリコン酸(窒)化膜/high-k膜、もしくはhigh-k/シリコン酸(窒)化膜のような積層膜を構成しても構わない。

なお、積層ブロック絶縁膜の場合、伝導帯バンドオフセットは、最も高いエネルギー位置の伝導帯を持つ層で代表させることができる。また、価電子帯バンドオフセットは、最も低いエネルギー位置を持つ層(正孔に対してエネルギーが最も高い層)で代表させることができる。

I. ゲート電極
本発明の実施例では、制御ゲート電極としてＴａＮを用いた。しかし、制御ゲート電極はＴａＮに限ることはない。多結晶シリコンを用いてもよいし、他の金属材料もしくはシリサイド材料を用いても構わない。それらの材料の例としては、Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む金属材料、Pt, W, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料の珪化物、W, Ti, Taのうちから選択される１種類以上の元素を含む材料の炭化物、W, Mo, Ti, Taのうちから選択される１種類以上の元素を含む材料の窒化物、Tiを含む材料の珪窒化物、又は、それらの化合物若しくは混合物が挙げられる。

例えば、制御ゲート電極は、Pt, W, Ir, IrO₂, Ru, RuO₂, Re, TaC, TaN, Mo, MoNx, MoSix, TiN, TiC, TiSiN, TiCN, Ni, NixSi, PtSix, WC, WN, WSixなどから構成される。

J. 界面層について
トンネル絶縁膜と電荷蓄積層との間、電荷蓄積層とブロック絶縁膜との間、さらには、ブロック絶縁膜と制御ゲート電極との間には、それぞれ、非常に薄い界面層が存在していてもよい。すなわち、本発明は、これらの間の領域に界面層が存在する場合を含む。ここで、界面層とは、独自のプロセスにより積極的に作る層ではなく、プロセスの途中で付加的に形成される層、例えば、膜表面が酸化されることにより形成される極薄酸化層など、のことをいうものとする。

４．適用例
本発明の例は、主として、絶縁膜から構成される電荷蓄積層を有するメモリセル、およびそのようなメモリセルを含む不揮発性半導体記憶装置、その中でも特に、ＮＡＮＤ型の素子構成をしたフラッシュメモリに適用することができる。

本発明の実施例では、電荷蓄積層として積層膜の例を示した。しかし、電荷蓄積層が完全な積層膜ではなく、連続膜に近い場合にも、本発明の概念は同様に適用可能である。

さらに、本発明は基本的には電荷蓄積層およびブロック絶縁膜の構成に特徴があることに注意されたい。したがって、本発明が適用される対象は必ずしもＭＯＮＯＳ型、ＳＯＮＯＳ型のメモリセルに限らない。本発明は、トンネル絶縁膜が電荷蓄積層の最下層と同一材料で構成されるＭＯＮＳ型のメモリセル、もしくはブロック絶縁膜が電荷蓄積層の最上層と同一材料で構成されるＭＮＯＳ型のメモリセルにも適用可能である。また、同様の理由で、基板側のドーパント不純物分布に関わらずに本発明の概念を用いることができる。したがって、例えば、メモリセルがソース・ドレイン拡散層を有しないＤ(depression)−ｔｙｐｅのＮＡＮＤセルにも有効である。

さらにまた、同様の理由から、本発明の例に係わるスタックゲート構造は、必ずしもシリコン(Si)基板上に形成する必要はない。例えば、シリコン基板上に形成されるウェル領域上に本発明のスタックゲート構造を形成してもよい。また、シリコン基板の代わりに、SiGe基板、Ge基板、SiGeC基板などを用いてもよいし、これらの基板内のウェル領域上に本発明のメモリセル構造を形成してもよい。

さらに、本発明の例では、絶縁膜上に薄膜半導体が形成されるSOI(silicon on insulator)基板、SGOI(silicon-germanium on insulator)基板、GOI(germanium on insulator)基板などを使用することもできるし、これらの基板内のウェル領域上に本発明のスタックゲート構造を形成してもよい。

また、本発明の例では、ｐ型シリコン基板（ウェル領域を含む）上のｎチャネルトランジスタのメモリセル構造について述べたが、これを、ｎ型シリコン基板（ウェル領域を含む）上のｐチャネルトランジスタのメモリセル構造に置き換えることも可能である。この場合、ソース又はドレイン拡散層の導電型は、ｐ型になる。

また、本発明は、３次元構造のメモリセルにも適用することができる。例えば、ＭＯＮＯＳトランジスタ構造としてＦＩＮ型(Fin-FET)、Gate-all-around構造などにも適用できる。さらには、縦型ＭＯＮＯＳ(BiCS: bit cost scalability)、積層ＭＯＮＯＳにも適用可能である。

また、本発明は、ＭＯＮＯＳ構造の動作方式に関わらずに適用することができる。例えば、ＭＯＮＯＳトランジスタのソース端とドレイン端の電荷蓄積層にそれぞれ電荷を蓄積し、多値化動作を行うデバイス動作方式にも適用可能である。

また、本発明の例は、メモリセル内の要素技術に関わる発明であり、メモリセルの回路レベルでの接続の仕方には依存しないため、ＮＡＮＤ型の不揮発性半導体メモリ以外に、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型の不揮発性半導体メモリ、ＮＯＲ型とＮＡＮＤ型の良い点を融合した２トラ型フラッシュメモリ、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３トラＮＡＮＤ型などにも適用可能である。また、本発明は、ＮＡＮＤ型のインタフェースとＮＯＲ型の高信頼性・高速読み出し機能を兼ね備えたアーキテクチャーを持つフラッシュメモリにも適用することができる。

その他、本発明の例は、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。さらに、上述の実施例に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成できる。例えば、上述の実施例に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施例の構成要素を適宜組み合わせてもよい。

トンネル絶縁膜の実効電界、捕獲電流密度および通過電流密度の関係を示す特性図。電子が電荷蓄積層からブロック絶縁膜に抜ける様子を示す概念図。電子が電荷蓄積層内に残留する確率の時間変化を示す説明図。ブロック絶縁膜がアルミナの場合の実効電界と電子捕獲効率の関係を示す特性図。電荷蓄積層とブロック絶縁膜の間の電位障壁と、電子捕獲効率との関係を示す特性図。電子に関し、ブロック絶縁膜の比誘電率と必要最小限の電位障壁の関係を示す特性図。正孔に関し、ブロック絶縁膜の比誘電率と必要最小限の電位障壁の関係を示す特性図。電子・正孔の捕獲位置の分離によるリテンション時間の向上に関する説明図。電子・正孔が共存する電荷蓄積層の状態図。本発明によるメモリセルのエネルギーバンド構造の概念図。参考例のメモリセル構造を示す断面図。実施例１のメモリセルの構造を示す断面図。実施例１のメモリセルの構造を示す断面図。実施例１のメモリセル構造の製造方法を示す断面図。実施例１のメモリセル構造の製造方法を示す断面図。実施例１のメモリセル構造の製造方法を示す断面図。実施例１のメモリセル構造の製造方法を示す断面図。実施例１のメモリセル構造の製造方法を示す断面図。実施例１のメモリセルのエネルギーバンド構造を示す説明図。実施例２のメモリセルの構造を示す断面図。実施例２のメモリセルのエネルギーバンド構造を示す説明図。実施例３のメモリセルの構造を示す断面図。実施例３のメモリセルのエネルギーバンド構造を示す説明図。実施例４のメモリセルの構造を示す断面図。実施例４のメモリセルのエネルギーバンド構造を示す説明図。実施例５のメモリセルの構造を示す断面図。実施例５のメモリセルのエネルギーバンド構造を示す説明図。実施例６のメモリセルの構造を示す断面図。実施例６のメモリセルのエネルギーバンド構造を示す説明図。実施例７のメモリセルの構造を示す断面図。実施例７のメモリセルのエネルギーバンド構造を示す説明図。実施例８のメモリセルの構造を示す断面図。

符号の説明

１１：シリコン基板（ウェルを含む）、１２：トンネルＳｉＯ2膜（第１絶縁膜）、１３：シリコン窒化膜(電荷蓄積層)、１４：アルミナ（第２絶縁膜）、１５：リン・ドープ多結晶シリコン膜（制御ゲート電極）、１６：バリアメタル、２１：ソース・ドレイン拡散層、２２：素子分離絶縁層、２３：ワード線(低抵抗金属膜 (タングステン))、１０１: ｐ型シリコン基板（ウェルを含む）、１０２：第１絶縁膜（トンネル絶縁膜: シリコン酸窒化膜）、１０３：電荷蓄積層の下部 (シリコン窒化膜)、１０４: 電荷蓄積層の上部 (酸化タンタル膜)、１０５：第２絶縁膜（ブロック絶縁膜: アルミナ）、１０６：制御ゲート電極 (窒化タンタル)、１０７：バリアメタル（窒化タングステン）、１０８: 低抵抗金属膜（タングステン）、１０９：電荷蓄積層の上部（ＴａＨｆＯ膜）、
１１０：電荷蓄積層の上部（ＴａＴｉＯ膜）、１１１：電荷蓄積層の上部（ＴａＡｌＯ膜）、１１２：電荷蓄積層の上部（ＡｌＮ膜）、１１３：電荷蓄積層の下部（ＨｆＯＮ膜）、１１４：電荷蓄積層の下部（酸化タンタル膜）、１１５：電荷蓄積層の上部（シリコン窒化膜）、１２０：ソース・ドレイン拡散層、１２１：素子分離絶縁層（埋め込みシリコン酸化膜）、１３１：マスク材、１３２：マスク材、１４１ａ：スリット、１４１ｂ：素子分離トレンチ、２０１: アルミナ、２０２: シリコン酸化膜、２０３：アルミナ

Claims

半導体基板の表面部に離間して配置されるソース・ドレイン層と、
前記ソース・ドレイン層の間のチャネル上に配置される第１絶縁膜と、
前記第１絶縁膜上に配置され、複数の絶縁物層を含む電荷蓄積層と、
前記電荷蓄積層上に配置され、前記第１絶縁膜よりも誘電率の高い第２絶縁膜と、
前記第２絶縁膜上に配置される制御ゲート電極とを具備し、
前記電荷蓄積層に含まれる複数の絶縁物層を前記第１絶縁膜側から前記第２絶縁膜側に向かってi=1,2,..nと表し、それら各層の伝導帯端のエネルギーをφ_c,i (i=1,2,..n)と表し、価電子帯端のエネルギーをφ_v,i (i=1,2,..n)と表したときに、隣り合う層の伝導帯端エネルギーおよび価電子帯端エネルギーは、
φ _c,i+1 < φ _c,i かつ φ _v,i+1 < φ _v,i 、i=1,2,..n-1
を満たし、
さらに、前記第２絶縁膜の比誘電率をε_rと表したときに、前記電荷蓄積層における最小の伝導帯端エネルギー・レベルと前記第２絶縁膜の伝導帯端のエネルギー・レベルとの差として定義される電子に対する電位障壁は、4.5ε_r ^-2/3(eV)以上、3.8(eV)以下であり、かつ、前記電荷蓄積層における最大の価電子帯端エネルギー・レベルと前記第２絶縁膜の価電子帯端エネルギー・レベルとの差として定義される正孔に対する電位障壁は、4.0ε_r ^-2/3(eV)以上、3.8(eV)以下であることを特徴とする不揮発性半導体記憶装置のメモリセル。
前記電荷蓄積層は、窒素を含む絶縁物層および金属元素を含む酸化物層の積層を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置のメモリセル。
前記窒素を含む絶縁物層は、前記第１絶縁膜側に配置され、前記金属元素を含む酸化物層は、前記第２絶縁膜側に配置されることを特徴とする請求項２に記載の不揮発性半導体記憶装置のメモリセル。
前記窒素を含む絶縁物層は、窒化シリコンを含むことを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置のメモリセル。
前記窒素を含む絶縁物層は、酸窒化ハフニウムを含むことを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置のメモリセル。
前記金属元素を含む酸化物層は、タンタルを含むことを特徴とする請求項２乃至５のいずれか１項に記載の不揮発性半導体記憶装置のメモリセル。
前記金属元素を含む酸化物層は、さらに、ハフニウム、チタン、アルミニウムのうちの１つを含むことを特徴とする請求項６に記載の不揮発性半導体記憶装置のメモリセル。
前記第２絶縁膜のうち前記電荷蓄積層に接する領域は、アルミナを含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置のメモリセル。
前記金属元素を含む酸化物層は、タンタルとハフニウムを含み、その組成を(ＨｆＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表したときに、組成範囲は、０＜ｘ＜０．９２であることを特徴とする請求項８に記載の不揮発性半導体記憶装置のメモリセル。
前記金属元素を含む酸化物層は、タンタルとチタンを含み、その組成を(ＴｉＯ_２)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表したときに、組成範囲は、０＜ｘ＜０．８７であることを特徴とする請求項８に記載の不揮発性半導体記憶装置のメモリセル。
前記金属元素を含む酸化物層は、タンタルとアルミニウムを含み、その組成を(Ａｌ_２Ｏ_３)_ｘ(Ｔａ_２Ｏ_５)_１−ｘと表したときに、組成範囲は、０＜ｘ＜０．５７であることを特徴とする請求項８に記載の不揮発性半導体記憶装置のメモリセル。
前記第１絶縁膜は、酸化膜、窒化膜および酸窒化膜のうちの１つであるか、それらの積層膜であることを特徴とする請求項１乃至１１のいずれか１項に記載の不揮発性半導体記憶装置のメモリセル。
前記第２絶縁膜は、アルミナを含むことを特徴とする請求項１乃至７、１２のいずれか１項に記載の不揮発性半導体記憶装置のメモリセル。
請求項１乃至１３のいずれか１項に記載のメモリセルをデータ記憶用のメモリセルとして備えたＮＡＮＤ型フラッシュメモリ。