Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5459909B2 - 半導体装置 - Google Patents
[go: Go Back, main page]

JP5459909B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5459909B2
JP5459909B2 JP2010148185A JP2010148185A JP5459909B2 JP 5459909 B2 JP5459909 B2 JP 5459909B2 JP 2010148185 A JP2010148185 A JP 2010148185A JP 2010148185 A JP2010148185 A JP 2010148185A JP 5459909 B2 JP5459909 B2 JP 5459909B2
Authority
JP
Japan
Prior art keywords
layer
thin film
oxide semiconductor
film transistor
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010148185A
Other languages
English (en)
Other versions
JP2011029630A (ja
JP2011029630A5 (ja
Inventor
俊成 佐々木
淳一郎 坂田
宏樹 大原
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010148185A priority Critical patent/JP5459909B2/ja
Publication of JP2011029630A publication Critical patent/JP2011029630A/ja
Publication of JP2011029630A5 publication Critical patent/JP2011029630A5/ja
Application granted granted Critical
Publication of JP5459909B2 publication Critical patent/JP5459909B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Dram (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１乃至４、非特許文献１）。
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを有する多元系酸化物半導体として知られている（非特許文献２乃至４）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体を薄膜トランジスタのチャネル層として適用可能であることが確認されている（特許文献５、非特許文献５及び６）。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
安定した電気特性を有する薄膜トランジスタを有する、信頼性のよい半導体装置を作製し、提供することを課題の一とする。
チャネル形成領域を含む半導体層を酸化物半導体膜とする薄膜トランジスタを有する半導体装置の作製方法において、酸化物半導体膜の純度を高め、不純物である水分などを低減する加熱処理（脱水化または脱水素化のための加熱処理）を行う。また、酸化物半導体膜中だけでなく、ゲート絶縁層内に存在する水分などの不純物を低減し、上下に接して設けられる膜と酸化物半導体膜の界面に存在する水分などの不純物を低減する。
水分などの不純物を低減するため、酸化物半導体膜を形成後、酸化物半導体膜が露出した状態で窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下での２００℃以上、好ましくは４００℃以上６００℃以下の加熱処理を行い、酸化物半導体膜の含有水分を低減する。加熱後は不活性気体雰囲気下で室温以上１００℃未満の範囲まで徐冷する。
窒素、またはアルゴンなどの不活性気体雰囲気下、或いは減圧下での加熱処理によって膜中の含有水分を低減させた酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
加熱温度の条件を振り、窒素雰囲気下で加熱処理を行った複数の試料を昇温脱離分析ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定で測定した結果を図２、図３、及び図４に示す。
昇温脱離分析装置は、試料を高真空中で加熱・昇温中に試料から脱離、発生するガス成分を四重極質 量分析計で検出、同定する装置であり、試料表面、内部から脱離するガス及び分子が観察できる。電子科学株式会社製の昇温脱離分析装置（製品名：ＥＭＤ−ＷＡ１０００Ｓ）を用い、測定条件は、昇温約１０℃／分とし、測定中は約１×１０−７（Ｐａ）の真空度である。また、ＳＥＭ電圧は１５００Ｖとし、Ｄｗｅｌｌ Ｔｉｍｅは、０．２［ｓｅｃ］とし、使用チャネル数は２３個とする。なお、Ｈ２Ｏのイオン化係数を１．０、Ｈ２Ｏのフラグメンテーション係数を０．８０５、Ｈ２Ｏのスルーパス係数を１．５６、Ｈ２Ｏのポンピングレートを１．０とする。
図２は、ガラス基板のみの試料（比較試料）と、ガラス基板上に設定膜厚５０ｎｍ（実際にはエッチング後の膜厚約３０ｎｍ）のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜した試料（サンプル１）とを比較したＴＤＳの結果を示すグラフである。図２はＨ２Ｏについて測定した結果を示し、３００℃付近にピークが見られることからＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜から水分（Ｈ２Ｏ）などの不純物が脱離されていることが確認できる。
また、図３は、ガラス基板上に設定膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜した試料（サンプル１）と、ガラス基板上に設定膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜した後、大気雰囲気下で加熱温度３５０℃とし１時間の加熱処理を行った試料（サンプル２）と、窒素雰囲気で加熱温度３５０℃とし１時間の加熱処理を行った試料（サンプル３）とを比較したものであり、Ｈ２ＯについてのＴＤＳ測定結果を示すグラフである。図３の結果から、サンプル３において、３００℃付近のピークがサンプル２よりも低減されていることから窒素雰囲気での加熱処理により水分（Ｈ２Ｏ）などの不純物が脱離されていることが確認できる。従って、大気雰囲気よりも窒素雰囲気での加熱のほうが膜中の水分（Ｈ２Ｏ）などの不純物が低減されていることがわかる。
また、図４は、ガラス基板上に設定膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜した試料（サンプル１）と、窒素雰囲気下での加熱温度を２５０℃とし１時間の加熱処理を行った試料（サンプル４）と、窒素雰囲気下での加熱温度を３５０℃とし１時間の加熱処理を行った試料（サンプル３）と、窒素雰囲気下での加熱温度を４５０℃とし１時間の加熱処理を行った試料（サンプル５）と、窒素雰囲気下での加熱温度を３５０℃とし１０時間の加熱処理を行った試料（サンプル６）を比較したものであり、Ｈ２ＯについてのＴＤＳ測定結果を示すグラフである。図４の結果から、窒素雰囲気での加熱温度が高ければ高いほど、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜中から脱離する水分（Ｈ２Ｏ）などの不純物が低減されていることがわかる。
また、図３及び図４のグラフから、２００℃〜２５０℃付近で確認できる水分（Ｈ２Ｏ）などの不純物が脱離したことを示す第１のピークと、３００℃以上で水分（Ｈ２Ｏ）などの不純物が脱離したことを示す第２のピークとが確認できる。
なお、窒素雰囲気中で４５０℃の加熱処理を行った試料は、その後、室温で大気中に１週間程度放置しても２００℃以上で脱離する水分は観測されず、加熱処理によって、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜が安定化することが判明している。
また、窒素雰囲気下での加熱温度条件を１５０℃、１７５℃、２００℃、２２５℃、２５０℃、２７５℃、３００℃、３２５℃、３５０℃、３７５℃、４００℃、４２５℃、４５０℃と振り、それぞれキャリア濃度を測定した結果を図１に示す。
図５（Ａ）に酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）の物性（キャリア濃度とＨａｌｌ移動度）を評価するための物性評価用試料５１０の立体視図を示す。物性評価用試料５１０を作製して室温にてＨａｌｌ効果測定を行い、酸化物半導体膜のキャリア濃度とＨａｌｌ移動度（ホール移動度）を評価した。物性評価用試料５１０は、基板５００上に酸窒化珪素からなる絶縁膜５０１を形成し、その上に評価対象となる１０ｍｍ×１０ｍｍの酸化物半導体膜５０２を形成し、その上にそれぞれ直径１ｍｍの電極５０３乃至５０６を形成して作製した。Ｈａｌｌ効果測定から求めた酸化物半導体膜のキャリア濃度は図１に示し、Ｈａｌｌ移動度は図５（Ｂ）に示し、導電率を図５（Ｃ）に示す。
図１、図２、図３、図４の結果から、ＴＤＳ測定の２５０℃以上において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜中から水分（Ｈ２Ｏ）などの不純物が脱離することと、キャリア濃度の変動との間に関係があることがわかる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜中から水分（Ｈ２Ｏ）などの不純物が脱離することによってキャリア濃度が増加する。
また、ＴＤＳ測定により、Ｈ２Ｏの他にＨ、Ｏ、ＯＨ、Ｈ２、Ｏ２、Ｎ、Ｎ２、及びＡｒのそれぞれについて測定を行ったところ、Ｈ２Ｏ、Ｈ、Ｏ、及びＯＨは、はっきりとピークが観測できたが、Ｈ２、Ｏ２、Ｎ、Ｎ２、及びＡｒはピークが観測できなかった。試料は、ガラス基板に設定膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜したものを用いており、加熱条件は、窒素雰囲気下２５０℃１時間、窒素雰囲気下３５０℃１時間、窒素雰囲気下３５０℃１０時間、４５０℃１時間とし、比較例として加熱処理なしのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜と、ガラス基板のみとをそれぞれ測定した。図３７にＨのＴＤＳ結果を示し、図３８はＯのＴＤＳ結果を示し、図３９はＯＨのＴＤＳ結果を示し、図４０はＨ２のＴＤＳ結果を示す。なお、上記加熱条件での窒素雰囲気の酸素濃度は、２０ｐｐｍ以下である。
以上の結果より、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の加熱処理を行うことにより、主として水分（Ｈ２Ｏ）が放出されることがわかる。すなわち、加熱処理によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜から水分（Ｈ２Ｏ）の脱離が主として起こり、図３７で示すＨ、図３８で示すＯ及び図３９で示すＯＨのＴＤＳの測定値は、水分子が分解して生成されたものが影響している。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜には水素、ＯＨも含まれると考えられることから、これらも熱処理により付随して放出されている。
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下での加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。
不活性気体下で加熱処理を行うことによって酸化物半導体層に含まれる不純物（Ｈ２Ｏ）を低減してキャリア濃度を増加させた後、徐冷を行う。徐冷させた後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減することが、信頼性の向上に繋がる。
酸化物半導体層は窒素雰囲気下における加熱処理によって、低抵抗化（キャリア濃度が高まる、好ましくは１×１０１８／ｃｍ３以上）し、低抵抗化した酸化物半導体層とすることができる。その後、低抵抗化した酸化物半導体層に接して酸化物絶縁膜を形成すると、低抵抗化した酸化物半導体層において少なくとも酸化物絶縁膜と接する領域を高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満、さらに好ましくは１×１０１４／ｃｍ３以下）し、高抵抗化酸化物半導体領域とすることができる。半導体装置のプロセス中、不活性気体雰囲気下（或いは減圧下）での加熱、徐冷及び酸化物絶縁膜の形成などによって酸化物半導体層のキャリア濃度を増減させることが重要である。また、酸化物半導体層に脱水化または脱水素化の加熱処理を行うことにより酸化物半導体層は酸素欠乏型となってＮ型化（Ｎ−、Ｎ＋など）させ、その後、酸化物絶縁膜の形成を行うことにより酸化物半導体層を酸素過剰な状態とすることでＩ型化させているとも言える。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜上に酸化物絶縁膜を形成すると、図１中点線１０に示すキャリア濃度（１×１０１４／ｃｍ３以下）以下となる。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
なお、低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ−などの不純物をブロックする無機絶縁膜を用い、具体的には酸化珪素膜、または窒化酸化珪素膜を用いる。
さらに、低抵抗化した酸化物半導体層上に接して保護膜となる酸化物絶縁膜を形成した後に、２回目の加熱を行ってもよい。酸化物半導体層上に接して保護膜となる酸化物絶縁膜を形成した後、２回目の加熱を行うと、薄膜トランジスタの電気的特性のばらつきを軽減することができる。
本明細書で開示する本発明の一態様は、ゲート電極層と、該ゲート電極層上にゲート絶縁層と、該ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上に絶縁層とを有し、前記ゲート絶縁層、前記酸化物半導体層、及び前記絶縁層の層内、前記ゲート絶縁層と前記酸化物半導体層の界面、及び前記酸化物半導体層と前記絶縁層の界面における水素濃度は、３×１０２０ｃｍ−３以下である半導体装置である。
酸化物半導体層は、層内に含まれる水素だけでなく、水（Ｈ２Ｏ）、Ｍ−ＯＨ、Ｍ−Ｈなど色々な形態を含み得るが、絶対量である水素濃度の平均値またはピーク値は、３×１０２０ｃｍ−３以下、好ましくは、１×１０２０ｃｍ−３以下である。
これらの濃度範囲は、２次イオン質量分析法（ＳＩＭＳ）で得られたもの、またはそのデータに基づいて得られる。
上記構成は、上記課題の少なくとも一つを解決する。
また、上記構造を実現するための本発明の一態様は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層を脱水化または脱水素化し、脱水化または脱水素化させた酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ゲート絶縁層、酸化物半導体層、ソース電極層、及びドレイン電極層上に酸化物半導体層の一部と接する酸化物絶縁膜を形成することを特徴とする半導体装置の作製方法である。なお、脱水化または脱水素化は窒素雰囲気、または希ガス雰囲気、或いは減圧下の加熱である。
また、上記構造を実現するための本発明の他の一態様は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層を不活性雰囲気下で加熱してキャリア濃度を増加させた後、キャリア濃度を増加した酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ゲート絶縁層、加熱した酸化物半導体層、ソース電極層、及びドレイン電極層上に前記加熱した酸化物半導体層の一部と接する酸化物絶縁膜を形成してキャリア濃度を低減することを特徴とする半導体装置の作製方法である。なお、酸化物半導体層を不活性雰囲気下、かつ温度４００℃以上で加熱した後、室温以上１００℃未満まで徐冷を行うことを特徴とする。
また、上記構造を実現するための本発明の他の一態様は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層を減圧下で加熱してキャリア濃度を増加させた後、キャリア濃度を増加した酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ゲート絶縁層、加熱した酸化物半導体層、ソース電極層、及びドレイン電極層上に加熱した酸化物半導体層の一部と接する酸化物絶縁膜を形成してキャリア濃度を低減することを特徴とする半導体装置の作製方法である。
上記各作製方法の構成において、キャリア濃度を増加した酸化物半導体層のキャリア濃度は、１×１０１８／ｃｍ３以上である。また、酸化物絶縁膜を形成してキャリア濃度を低減した酸化物半導体層のキャリア濃度は、１×１０１８／ｃｍ３未満、好ましくは１×１０１４／ｃｍ３以下である。
本明細書中で用いる酸化物半導体は、例えば、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる。また上記酸化物半導体層に酸化珪素を含ませてもよい。酸化物半導体層に結晶化を阻害する酸化珪素（ＳｉＯｘ（Ｘ＞０））を含ませることで、製造プロセス中において酸化物半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。なお、酸化物半導体層は非晶質な状態であることが好ましく、一部結晶化していてもよい。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ，及びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、脱水化または脱水素化の工程を経ることは有効である。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
また、ゲート絶縁層、及び酸化物半導体膜を大気に触れさせることなく連続的に処理（連続処理、インサイチュ（ｉｎｓｉｔｕ）工程、連続成膜とも呼ぶ）してもよい。大気に触れさせることなく連続処理することで、ゲート絶縁層と酸化物半導体膜の界面が、水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
本明細書中で連続処理とは、ＰＣＶＤ法またはスパッタ法で行う第１の処理工程からＰＣＶＤ法またはスパッタ法で行う第２の処理工程までの一連のプロセス中、被処理基板の置かれている雰囲気が大気等の汚染雰囲気に触れることなく、常に真空中または不活性ガス雰囲気（窒素雰囲気または希ガス雰囲気）で制御されていることを言う。連続処理を行うことにより、清浄化された被処理基板の水分等の再付着を回避して成膜などの処理を行うことができる。
同一チャンバー内で第１の処理工程から第２の処理工程までの一連のプロセスを行うことは本明細書における連続処理の範囲にあるとする。また、異なるチャンバーで第１の処理工程から第２の処理工程までの一連のプロセスを行う場合、第１の処理工程を終えた後、大気にふれることなくチャンバー間を基板搬送して第２の処理を施すことも本明細書における連続処理の範囲にあるとする。
なお、第１の処理工程と第２の処理工程の間に、基板搬送工程、アライメント工程、徐冷工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有しても、本明細書における連続処理の範囲にあるとする。
ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第１の処理工程と第２の処理工程の間にある場合、本明細書でいう連続処理の範囲には当てはまらないとする。
安定した電気特性を有する薄膜トランジスタを作製し、提供することができる。また、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。
加熱温度に対する酸化物半導体層のキャリア濃度を示すグラフである。 ＴＤＳ測定結果を示すグラフである。 ＴＤＳ測定結果を示すグラフである。 ＴＤＳ測定結果を示すグラフである。 （Ａ）は物性評価用試料の立体視図であり、（Ｂ）は酸化物半導体層のＨａｌｌ効果測定結果を示し、（Ｃ）は導電率を示すグラフである。 本発明の一態様を示す作製工程の断面図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す作製工程の断面図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す作製工程の断面図である。 本発明の一態様を示す作製工程の断面図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す半導体装置を説明する図である。 電気炉の断面図 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図２４に示すフリップフロップの接続構成を説明する図。 半導体装置を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータおよび携帯電話機の一例を示す外観図。 半導体装置の作製方法を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 本発明の一態様を示す半導体装置を説明する図。 ＨのＴＤＳ結果を示すグラフである。 ＯのＴＤＳ結果を示すグラフである。 ＯＨのＴＤＳ結果を示すグラフである。 Ｈ２のＴＤＳ結果を示すグラフである。 ＢＴ試験前後における薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフである。 計算で用いた酸化物半導体層の構造を説明する図である。 酸化物半導体層の酸素密度の計算結果を説明する図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
半導体装置及び半導体装置の作製方法を図６及び図７を用いて説明する。
図７（Ａ）は半導体装置の有する薄膜トランジスタ４７０の平面図であり、図７（Ｂ）は図７（Ａ）の線Ｃ１−Ｃ２における断面図である。薄膜トランジスタ４７０はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、半導体層４０３、ソース電極層又はドレイン電極層４０５ａ、４０５ｂを含む。また、薄膜トランジスタ４７０を覆い、半導体層４０３に接する酸化物絶縁膜４０７が設けられている。
酸化物半導体からなる半導体層４０３は、少なくとも酸化物半導体膜の成膜後に不純物である水分などを低減する加熱処理（脱水化または脱水素化のための加熱処理）が行われ、低抵抗化（キャリア濃度が高まる、好ましくは１×１０１８／ｃｍ３以上）させた後、酸化物絶縁膜４０７を接して形成することにより、高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満、さらに好ましくは１×１０１４／ｃｍ３以下）させて酸化物半導体膜をチャネル形成領域として用いることができる。
さらに、脱水化または脱水素化のための加熱処理によって水分（Ｈ２Ｏ）などの不純物を脱離させる過程を経た後、不活性雰囲気下で徐冷を行うことが好ましい。脱水化または脱水素化のための加熱処理及び徐冷させた後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減することが、薄膜トランジスタ４７０の信頼性の向上に繋がる。
また、半導体層４０３内だけでなく、ゲート絶縁層４０２内、及び上下に接して設けられる膜と酸化物半導体である半導体層４０３の界面、具体的にはゲート絶縁層４０２と半導体層４０３の界面、及び酸化物絶縁膜４０７と半導体層４０３の界面に存在する水分などの不純物を低減する。
ここで薄膜トランジスタ４７０の信頼性試験の結果を示す一例を図４１を用いて説明する。
薄膜トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験（以下、ＢＴ試験という）がある。ＢＴ試験は加速試験の一種であり、長期間の使用によって起こる薄膜トランジスタの特性変化を、短時間で評価することができる。特に、ＢＴ試験前後における薄膜トランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標となる。ＢＴ試験前後において、しきい値電圧の変化量が少ないほど信頼性が高い。
具体的には、薄膜トランジスタが形成されている基板の温度（基板温度）を一定に維持し、薄膜トランジスタのソースおよびドレインを同電位とし、ゲートにソースおよびドレインとは異なる電位を一定時間印加する。基板温度は、試験目的に応じて適宜設定すればよい。また、ゲートに印加する電位がソースおよびドレインの同電位よりも高い場合を＋ＢＴ試験といい、ゲートに印加する電位がソースおよびドレインの同電位よりも低い場合を−ＢＴ試験という。
ＢＴ試験の試験強度は、基板温度、ゲート絶縁膜に加えられる電界強度、電界印加時間により決定することができる。ゲート絶縁膜に加えられる電界強度は、ゲート、ソースおよびドレイン間の電位差をゲート絶縁膜の膜厚で除して決定される。例えば、膜厚が１００ｎｍのゲート絶縁膜に印加する電界強度を２ＭＶ／ｃｍとしたい場合は、電位差を２０Ｖとすればよい。
本実施の形態では、薄膜トランジスタ作製時におけるソースおよびドレイン形成前に行う熱処理を、窒素雰囲気中で２５０℃、３５０℃、４５０℃とした３種類の試料それぞれについてＢＴ試験を行った結果を説明する。
なお、一般的に電圧とは、２点間における電位差のことをいい、電位とは、ある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいうが、電子回路において、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを該ある一点における電位として示すことが多いため、本明細書では、ある一点における電位と基準となる電位（例えば接地電位）との差を該ある一点における電位として示した場合において、特に指定する場合を除き、該ある一点における電位を電圧ともいう。
ＢＴ試験は、基板温度を１５０℃、ゲート絶縁膜に印加する電界強度を２ＭＶ／ｃｍ、印加時間を１時間とし、＋ＢＴ試験および−ＢＴ試験それぞれについて行った。
まず、＋ＢＴ試験について説明する。ＢＴ試験対象となる薄膜トランジスタの初期特性を測定するため、基板温度を４０℃とし、ソース−ドレイン間電圧（以下、ドレイン電圧という）を１０Ｖとし、ソース−ゲート間電圧（以下、ゲート電圧という）を−２０Ｖ〜＋２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流という）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。ここでは基板温度を試料表面への吸湿対策として４０℃としているが、特に問題がなければ、室温（２５℃）下で測定してもかまわない。
次に、基板温度を１５０℃まで上昇させた後、薄膜トランジスタのソースおよびドレインの電位を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が２ＭＶ／ｃｍとなるように、ゲートに電圧を印加した。ここでは、薄膜トランジスタのゲート絶縁膜の厚さが１００ｎｍであったため、ゲートに＋２０Ｖを印加し、そのまま１時間保持した。ここでは印加時間を１時間としたが、目的に応じて適宜時間を変更してもよい。
次に、ソース、ドレインおよびゲートへ電圧を印加したまま、基板温度を４０℃まで下げた。この時、基板温度が下がりきる前に電圧の印加をやめてしまうと、余熱の影響によりＢＴ試験で薄膜トランジスタに与えられたダメージが回復されてしまうため、電圧は印加したままで基板温度を下げる必要がある。基板温度が４０℃になった後、電圧の印加を終了させた。
次に、初期特性の測定と同じ条件でＶｇ−Ｉｄ特性を測定し、＋ＢＴ試験後のＶｇ−Ｉｄ特性を得た。
続いて、―ＢＴ試験について説明する。―ＢＴ試験も＋ＢＴ試験と同様の手順で行うが、基板温度を１５０℃まで上昇させた後にゲートに印加する電圧を−２０Ｖとする点が異なる。
なお、ＢＴ試験に際しては、まだ一度もＢＴ試験を行っていない薄膜トランジスタを用いて試験を行うことが重要である。例えば、一度＋ＢＴ試験を行った薄膜トランジスタを用いて―ＢＴ試験を行うと、先に行った＋ＢＴ試験の影響により、―ＢＴ試験結果を正しく評価することができない。一度＋ＢＴ試験を行った薄膜トランジスタを用いて、再度＋ＢＴ試験を行った場合等も同様である。ただし、これらの影響を踏まえて、あえてＢＴ試験を繰り返す場合はこの限りではない。
図４１（Ａ）乃至図４１（Ｃ）に、ＢＴ試験前後における薄膜トランジスタのＶｇ−Ｉｄ特性を示す。図４１（Ａ）は、ソースおよびドレイン形成前に行う熱処理を、窒素雰囲気中で２５０℃として作製した薄膜トランジスタのＢＴ試験結果である。図４１（Ｂ）はソースおよびドレイン形成前に行う熱処理を、窒素雰囲気中で３５０℃として作製した薄膜トランジスタのＢＴ試験結果であり、図４１（Ｃ）はソースおよびドレイン形成前に行う熱処理を、窒素雰囲気中で４５０℃として作製した薄膜トランジスタのＢＴ試験結果である。
各図とも、横軸はゲート電圧（Ｖｇ）で、縦軸はゲート電圧に対するドレイン電流（Ｉｄ）を対数目盛で示している。また、初期特性７１１、７２１、７３１は＋ＢＴ試験前の薄膜トランジスタのＶｇ−Ｉｄ特性を、＋ＢＴ７１２、７２２、７３２は＋ＢＴ試験後の薄膜トランジスタのＶｇ−Ｉｄ特性を、−ＢＴ７１３、７２３、７３３は−ＢＴ試験後の薄膜トランジスタのＶｇ−Ｉｄ特性を示している。なお、−ＢＴ試験前の薄膜トランジスタのＶｇ−Ｉｄ特性は、＋ＢＴ試験前のＶｇ−Ｉｄ特性とほぼ同じであったため、図中には記載していない。
図４１（Ａ）乃至図４１（Ｃ）によると、初期特性７１１、７２１、７３１に比べて、＋ＢＴ７１２、７２２、７３２はしきい値電圧がプラス方向へ、−ＢＴ７１３、７２３、７３３はしきい値電圧がマイナス方向へ変化していることがわかる。また、図４１（Ａ）より図４１（Ｂ）、図４１（Ｂ）より図４１（Ｃ）という様に、ソースおよびドレイン形成前に行う熱処理の温度を２５０℃、３５０℃、４５０℃と上昇させるに伴い、＋ＢＴ試験後のしきい値電圧の変化量が小さくなっていることがわかる。
熱処理の温度を４５０℃以上とすることで、少なくとも＋ＢＴ試験での信頼性を向上させることができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜中から水分（Ｈ２Ｏ）などの不純物が脱離することと、ＢＴストレス試験の結果との間に関係があることがわかる。
また、酸化物半導体層である半導体層４０３と接するソース電極層又はドレイン電極層４０５ａ、４０５ｂとして、チタン、アルミニウム、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された材料とする。また、上述した元素を組み合わせた合金膜などを積層してもよい。
チャネル形成領域を含む半導体層４０３としては、半導体特性を有する酸化物材料を用いればよく、代表的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を用いる。
図６（Ａ）乃至（Ｄ）に薄膜トランジスタ４７０の作製工程の断面図を示す。
図６（Ａ）において、絶縁表面を有する基板である基板４００上にゲート電極層４０１を設ける。下地膜となる絶縁膜を基板４００とゲート電極層４０１の間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層４０１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステンと、アルミニウムと珪素の合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層した積層とすることが好ましい。
次いで、ゲート電極層４０１上にゲート絶縁層４０２を形成する。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。
次いで、ゲート絶縁層４０２上に、酸化物半導体膜を形成する。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素の混合雰囲気下においてスパッタ法により形成することができる。
ゲート絶縁層４０２、及び酸化物半導体膜を大気に触れさせることなく連続的に形成してもよい。大気に触れさせることなく連続成膜することで、界面が、水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層である酸化物半導体層４３０（第１の酸化物半導体層）に加工する（図６（Ａ）参照。）。
酸化物半導体層に不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下或いは減圧下において加熱処理を行った後、不活性雰囲気下で徐冷を行う（図６（Ｂ）参照。）。酸化物半導体層４３０を上記雰囲気下で加熱処理することで、酸化物半導体層４３０に含まれる水素及び水などの不純物を除去することができる。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、加熱処理は、電気炉を用いた加熱方法、加熱した気体を用いるＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法またはランプ光を用いるＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法などの瞬間加熱方法などを用いることができる。
ここで、酸化物半導体層４３０の加熱処理の一形態として、電気炉６０１を用いた加熱方法について、図１４を用いて説明する。
図１４は、電気炉６０１の概略図である。チャンバー６０２の外側にはヒーター６０３が設けられており、チャンバー６０２を加熱する。また、チャンバー６０２内には、基板６０４を搭載するサセプター６０５が設けられており、チャンバー６０２内に基板６０４を搬入または搬出する。また、チャンバー６０２にはガス供給手段６０６及び排気手段６０７が設けられている。ガス供給手段６０６により、チャンバー６０２にガスを導入する。また、排気手段６０７により、チャンバー６０２内を排気する、またはチャンバー６０２内を減圧にする。なお、電気炉６０１の昇温特性を０．１℃／ｍｉｎ以上２０℃／ｍｉｎ以下とすることが好ましい。また、電気炉６０１の降温特性を０．１℃／ｍｉｎ以上１５℃／ｍｉｎ以下とすることが好ましい。
ガス供給手段６０６は、ガス供給源６１１、圧力調整弁６１２、精製器６１３、マスフローコントローラ６１４、ストップバルブ６１５を有する。本実施の形態では、ガス供給源６１１とチャンバー６０２の間に精製器６１３を設けることが好ましい。精製器６１３を設けることで、ガス供給源６１１からチャンバー６０２内に導入されるガスの、水、水素などの不純物を、当該精製器６１３によって除去することが可能であり、チャンバー６０２内への水、水素などの侵入を低減することができる。
本実施の形態では、ガス供給源６１１から、窒素または希ガスをチャンバー６０２に導入し、チャンバー内を窒素または希ガス雰囲気とし、２００℃以上６００℃以下、好ましくは４００℃以上４５０℃以下に加熱されたチャンバー６０２において、基板６０４上に形成された酸化物半導体層４３０を加熱することで、酸化物半導体層４３０の脱水化または脱水素化を行うことができる。
または、排気手段によって減圧下で、２００℃以上６００℃以下、好ましくは４００℃以上４５０℃以下に加熱されたチャンバー６０２において、基板６０４上に形成された酸化物半導体層４３０を加熱することで、酸化物半導体層４３０の脱水化または脱水素化を行うことができる。
次に、ヒーターをオフ状態にし、加熱装置のチャンバー６０２を徐々に冷却する。酸化物半導体層は不活性ガス雰囲気下或いは減圧下における加熱処理及び徐冷によって、低抵抗化（キャリア濃度が高まる、好ましくは１×１０１８／ｃｍ３以上）し、低抵抗化した酸化物半導体層４３１（第２の酸化物半導体層）とすることができる。
この結果、後に形成される薄膜トランジスタの信頼性を高めることができる。
なお、減圧下で加熱処理を行った場合は、加熱後に不活性ガスを流して大気圧に戻して冷却すればよい。
また、加熱装置のチャンバー６０２内の基板６０４を３００℃まで冷却した後、基板６０４を室温の雰囲気に移動してもよい。この結果、基板６０４の冷却時間を短縮することができる。
また、加熱装置がマルチチャンバーの場合、加熱処理と冷却処理を異なるチャンバーで行うことができる。代表的には、窒素または希ガスが充填され、且つ２００℃以上６００℃以下、好ましくは４００℃以上４５０℃以下に加熱された第１のチャンバーにおいて、基板上の酸化物半導体層を加熱する。次に、窒素または希ガスが導入された搬送室を経て、窒素または希ガスが充填され、且つ１００℃以下、好ましくは室温である第２のチャンバーに、上記加熱処理された基板を移動し、冷却処理を行う。以上の工程により、スループットを向上させることができる
また、不活性ガス雰囲気下或いは減圧下における酸化物半導体層の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、不活性ガス雰囲気下或いは減圧下における酸化物半導体膜の加熱処理後に室温以上１００℃未満まで徐冷を行い、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
また、不活性ガス雰囲気下或いは減圧下の加熱処理後の酸化物半導体膜の状態は、非晶質な状態であることが好ましいが、一部結晶化してもよい。
次いで、ゲート絶縁層４０２、及び酸化物半導体層４３１上に導電膜を形成する。
導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。
また、導電膜の形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
酸化物半導体層４３１、導電膜をエッチング工程によりエッチングし、酸化物半導体層４３２、及びソース電極層又はドレイン電極層４０５ａ、４０５ｂを形成する（図６（Ｃ）参照。）。なお、酸化物半導体層４３２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層４３２となる。
酸化物半導体層４３２に接してスパッタ法による酸化物絶縁膜４０７を形成する。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜４０７は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、具体的には酸化珪素膜、または窒化酸化珪素膜を用いる。
本実施の形態では、酸化物絶縁膜４０７として膜厚３００ｎｍの酸化珪素膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットを用いても珪素ターゲットを用いてもよい。例えば珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。
低抵抗化した酸化物半導体層４３２に接してスパッタ法またはＰＣＶＤ法などにより酸化物絶縁膜４０７を形成すると、低抵抗化した酸化物半導体層４３２において少なくとも酸化物絶縁膜４０７と接する領域を高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満）し、高抵抗化酸化物半導体領域とすることができる。半導体装置の作製プロセス中、不活性気体雰囲気下（或いは減圧下）での加熱、徐冷及び酸化物絶縁膜の形成などによって酸化物半導体層のキャリア濃度を増減させることが重要である。酸化物半導体層４３２は、高抵抗化酸化物半導体領域を有する半導体層４０３（第３の酸化物半導体層）となり、薄膜トランジスタ４７０を作製することができる（図６（Ｄ）参照。）。
上記脱水処理または脱水素処理のための加熱処理を行うことによって酸化物半導体層に含まれる不純物（Ｈ２Ｏ、Ｈ、ＯＨなど）を低減してキャリア濃度を増加させた後、徐冷を行う。徐冷させた後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減し、薄膜トランジスタ４７０の信頼性を向上することができる。
また、酸化物絶縁膜４０７を形成後、窒素雰囲気下、又は大気雰囲気下（大気中）において薄膜トランジスタ４７０に加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。該加熱処理を行うと、酸化物半導体層４３２が酸化物絶縁膜４０７と接した状態で加熱されることになり、薄膜トランジスタ４７０の電気的特性のばらつきを軽減することができる。この加熱処理（好ましくは１５０℃以上３５０℃未満）は、酸化物絶縁膜４０７の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく行うことができる。
（実施の形態２）
半導体装置及び半導体装置の作製方法を図８及び図９を用いて説明する。実施の形態１と同一部分又は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ、繰り返しの説明は省略する。
図９（Ａ）は半導体装置の有する薄膜トランジスタ４６０の平面図であり、図９（Ｂ）は図９（Ａ）の線Ｄ１−Ｄ２における断面図である。薄膜トランジスタ４６０はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板４５０上に、ゲート電極層４５１、ゲート絶縁層４５２、ソース電極層又はドレイン電極層４５５ａ、４５５ｂ、及び半導体層４５３を含む。また、薄膜トランジスタ４６０を覆い、半導体層４５３に接する酸化物絶縁膜４５７が設けられている。半導体層４５３は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を用いる。
薄膜トランジスタ４６０は、薄膜トランジスタ４６０を含む領域全てにおいてゲート絶縁層４５２が存在し、ゲート絶縁層４５２と絶縁表面を有する基板である基板４５０の間にゲート電極層４５１が設けられている。ゲート絶縁層４５２上にはソース電極層又はドレイン電極層４５５ａ、４５５ｂが設けられている。そして、ゲート絶縁層４５２、及びソース電極層又はドレイン電極層４５５ａ、４５５ｂ上に半導体層４５３が設けられている。また、図示しないが、ゲート絶縁層４５２上にはソース電極層又はドレイン電極層４５５ａ、４５５ｂに加えて配線層を有し、該配線層は半導体層４５３の外周部より外側に延在している。
酸化物半導体からなる半導体層４５３は、少なくとも酸化物半導体膜の成膜後に不純物である水分などを低減する加熱処理（脱水化または脱水素化のための加熱処理）が行われ、低抵抗化（キャリア濃度が高まる、好ましくは１×１０１８／ｃｍ３以上）させた後、酸化物絶縁膜４５７を接して形成することにより、高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満）させて酸化物半導体膜をチャネル形成領域として用いることができる。
さらに、脱水化または脱水素化のための加熱処理によって水分（Ｈ２Ｏ）などの不純物を脱離させる過程を経た後、不活性雰囲気下で徐冷を行うことが好ましい。脱水化または脱水素化のための加熱処理及び徐冷させた後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減することが、薄膜トランジスタ４６０の信頼性の向上に繋がる。
また、酸化物半導体層である半導体層４５３と接するソース電極層又はドレイン電極層４５５ａ、４５５ｂとして、チタン、アルミニウム、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された材料とする。
図８（Ａ）乃至（Ｄ）に薄膜トランジスタ４６０の作製工程の断面図を示す。
絶縁表面を有する基板である基板４５０上にゲート電極層４５１を設ける。下地膜となる絶縁膜を基板４５０とゲート電極層４５１の間に設けてもよい。下地膜は、基板４５０からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート電極層４５１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
ゲート電極層４５１上にゲート絶縁層４５２を形成する。
ゲート絶縁層４５２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することができる。
ゲート絶縁層４５２上に、導電膜を形成し、フォトリソグラフィ工程により島状のソース電極層又はドレイン電極層４５５ａ、４５５ｂに加工する（図８（Ａ）参照。）。
ソース電極層又はドレイン電極層４５５ａ、４５５ｂの材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、上述した元素を組み合わせた合金膜などを積層してもよい。
また、ソース電極層又はドレイン電極層４５５ａ、４５５ｂの材料としては、後に行われる脱水化または脱水素化のための加熱処理に耐えることのできる耐熱性の高いモリブデン膜を用いると好ましい。また、モリブデン膜上に上記Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜などを積層してもよい。
次に、ゲート絶縁層４５２、及びソース電極層又はドレイン電極層４５５ａ、４５５ｂ上に酸化物半導体膜を形成し、フォトリソグラフィ工程により島状の酸化物半導体層４８３（第１の酸化物半導体層）に加工する（図８（Ｂ）参照。）。
酸化物半導体層４８３は、チャネル形成領域となるため、実施の形態１の酸化物半導体膜と同様に形成する。
なお、酸化物半導体層４８３をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４５２の表面に付着しているゴミを除去することが好ましい。
酸化物半導体層４８３に脱水化または脱水素化のための加熱処理を行った後、不活性雰囲気下で徐冷を行う。脱水化または脱水素化のための加熱処理としては、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下或いは減圧下において、２００℃以上６００℃以下、好ましくは４００℃以上４５０℃以下の加熱処理を行う。酸化物半導体層４８３は上記雰囲気下における加熱処理によって、低抵抗化（キャリア濃度が高まる、好ましくは１×１０１８／ｃｍ３以上）し、低抵抗化した酸化物半導体層４８４（第２の酸化物半導体層）とすることができる（図８（Ｃ）参照。）。
脱水化または脱水素化のための加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、不活性ガス雰囲気下或いは減圧下における酸化物半導体層の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、不活性ガス雰囲気下或いは減圧下における酸化物半導体膜の加熱処理後に室温以上１００℃未満まで徐冷を行い、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
次いで、酸化物半導体層４８４に接してスパッタ法またはＰＣＶＤ法による酸化物絶縁膜４５７として形成する。本実施の形態では、酸化物絶縁膜４５７として膜厚３００ｎｍの酸化珪素膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。低抵抗化した酸化物半導体層４８４に接してスパッタ法により酸化珪素膜である酸化物絶縁膜４５７を形成すると、低抵抗化した酸化物半導体層４８４において少なくとも酸化珪素膜である酸化物絶縁膜４５７と接する領域を高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満）し、高抵抗化酸化物半導体領域とすることができる。半導体装置の作製プロセス中、不活性気体雰囲気下（或いは減圧下）での加熱、徐冷及び酸化物絶縁膜の形成などによって酸化物半導体層のキャリア濃度を増減させることが重要である。酸化物半導体層４８４は、高抵抗化酸化物半導体領域を有する半導体層４５３（第３の酸化物半導体層）となり、薄膜トランジスタ４６０を作製することができる（図８（Ｄ）参照。）。
脱水処理または脱水素処理のための加熱処理を行うことによって酸化物半導体層に含まれる不純物（Ｈ２Ｏ、Ｈ、ＯＨなど）を低減してキャリア濃度を増加させた後、徐冷を行う。徐冷させた後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減し、薄膜トランジスタ４６０の信頼性を向上することができる。
また、酸化物絶縁膜４５７となる酸化珪素膜を形成後、窒素雰囲気下、又は大気雰囲気下（大気中）において薄膜トランジスタ４６０に加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。半導体層４５３が酸化物絶縁膜４５７と接した状態で加熱されることになり、該加熱処理を行うと薄膜トランジスタ４６０の電気的特性のばらつきを軽減することができる。この加熱処理（好ましくは１５０℃以上３５０℃未満）は、酸化物絶縁膜４５７の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく行うことができる。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
薄膜トランジスタを含む半導体装置の作製工程について、図１０乃至図１３を用いて説明する。
図１０（Ａ）において、透光性を有する基板１００にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
次いで、導電層を基板１００全面に形成した後、第１のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート電極層１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する。このとき少なくともゲート電極層１０１の端部にテーパー形状が形成されるようにエッチングする。
ゲート電極層１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
次いで、ゲート電極層１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１０２はスパッタ法、ＰＣＶＤ法などを用い、膜厚を５０〜２５０ｎｍとする。
例えば、ゲート絶縁層１０２としてスパッタ法により酸化珪素膜を用い、１００ｎｍの厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化珪素膜に限定されるものでなく、酸化窒化珪素膜、窒化珪素膜、酸化アルミニウム、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
次に、ゲート絶縁層１０２上に、酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）を成膜する。プラズマ処理後、大気に曝すことなくＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜することは、ゲート絶縁層と半導体膜の界面にゴミや水分を付着させない点で有用である。ここでは、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１））を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２００ｎｍとする。酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
次に、第２のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物半導体膜をエッチングする。例えば燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングにより、不要な部分を除去して酸化物半導体層１３３を形成する（図１０（Ａ）参照）。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウエットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウエットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
次に、酸化物半導体層１３３に脱水化または脱水素化のための加熱処理を行う。酸化物半導体層１３３に不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下或いは減圧下において加熱処理を行った後、不活性雰囲気下で徐冷を行う。
加熱処理は、２００℃以上で行うと良い。例えば、窒素雰囲気下で４５０℃、１時間の加熱処理を行う。この窒素雰囲気下の加熱処理により、酸化物半導体層１３３は、低抵抗化（キャリア濃度が高まる、好ましくは１×１０１８／ｃｍ３以上）し、導電率が高まる。よって低抵抗化した酸化物半導体層１３４が形成される（図１０（Ｂ）参照。）。酸化物半導体層１３４の電気伝導率は１×１０−１Ｓ／ｃｍ以上１×１０２Ｓ／ｃｍ以下が好ましい。
次に、酸化物半導体層１３４上に金属材料からなる導電膜１３２をスパッタ法や真空蒸着法で形成する（図１０（Ｃ）参照。）。
導電膜１３２の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。
導電膜１３２の形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
次に、第３のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去してソース電極層又はドレイン電極層１０５ａ、１０５ｂ、及び第２の端子１２２を形成する（図１０（Ｄ）参照。）。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば導電膜１３２としてアルミニウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングを行うことができる。また、アンモニア過水（過酸化水素：アンモニア：水＝５：２：２）を用いたウェットエッチングにより、導電膜１３２をエッチングしてソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成してもよい。このエッチング工程において、酸化物半導体層１３４の露出領域も一部エッチングされ、半導体層１３５となる。よってソース電極層又はドレイン電極層１０５ａ、１０５ｂの間の半導体層１３５は膜厚の薄い領域となる。図１０（Ｄ）においては、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ、半導体層１３５のエッチングをドライエッチングによって一度に行うため、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ及び半導体層１３５の端部は一致し、連続的な構造となっている。
また、この第３のフォトリソグラフィ工程において、ソース電極層又はドレイン電極層１０５ａ、１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端子１２２はソース配線（ソース電極層又はドレイン電極層１０５ａ、１０５ｂを含むソース配線）と電気的に接続されている。
また、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が図れる。
次に、レジストマスクを除去し、ゲート絶縁層１０２、酸化物半導体層１３５、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを覆う保護絶縁層１０７を形成する。保護絶縁層１０７はＰＣＶＤ法により形成する酸化窒化珪素膜を用いる。ソース電極層又はドレイン電極層１０５ａ、１０５ｂの間に設けられた酸化物半導体層１３５の露出領域と保護絶縁層１０７である酸化窒化珪素膜が接して設けられることによって、保護絶縁層１０７と接する酸化物半導体層１３５の領域が高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満）し、高抵抗化したチャネル形成領域を有する半導体層１０３を形成することができる（図１１（Ａ）参照。）。
次いで、保護絶縁層１０７を形成する前に、酸素雰囲気下での加熱処理を行ってもよい。加熱処理は酸素を含む雰囲気下において、１５０℃以上３５０℃未満で行えばよい。
次いで、保護絶縁層１０７を形成した後、加熱処理を行ってもよい。加熱処理は大気雰囲気下、又は窒素雰囲気下において、１５０℃以上３５０℃未満で行えばよい。該加熱処理を行うと、半導体層１０３が保護絶縁層１０７と接した状態で加熱されることになり、さらに半導体層１０３を高抵抗化させてトランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。この加熱処理（好ましくは１５０℃以上３５０℃未満）は、保護絶縁層１０７の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく行うことができる。
以上の工程で薄膜トランジスタ１７０が作製できる。
次に、第４のフォトリソグラフィ工程を行い、レジストマスクを形成し、保護絶縁層１０７及びゲート絶縁層１０２のエッチングによりドレイン電極層１０５ｂに達するコンタクトホール１２５を形成する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、第１の端子１２１に達するコンタクトホール１２６も形成する。この段階での断面図を図１１（Ｂ）に示す。
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。また、透明導電膜を低抵抗化させるための加熱処理を行う場合、半導体層１０３を高抵抗化させてトランジスタの電気特性の向上および、電気特性のばらつきを軽減する熱処理と兼ねることができる。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層１１０を形成する。
また、この第５のフォトリソグラフィ工程において、容量部におけるゲート絶縁層１０２及び保護絶縁層１０７を誘電体として、容量配線１０８と画素電極層１１０とで保持容量が形成される。
また、この第５のフォトリソグラフィ工程において、第１の端子１２１及び第２の端子１２２をレジストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１２８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１２１上に形成された透明導電膜１２８は、ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１２９は、ソース配線の入力端子として機能する接続用の端子電極である。
次いで、レジストマスクを除去し、この段階での断面図を図１１（Ｃ）に示す。なお、この段階での平面図が図１２に相当する。
また、図１３（Ａ１）、図１３（Ａ２）は、この段階でのゲート配線端子部の平面図及び断面図をそれぞれ図示している。図１３（Ａ１）は図１３（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図１３（Ａ１）において、保護絶縁層１５４上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１３（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース配線と同じ材料で形成される接続電極層１５３とがゲート絶縁層１５２を介して重なり、透明導電膜１５５で導通させている。なお、図１１（Ｃ）に図示した透明導電膜１２８と第１の端子１２１とが接触している部分が、図１３（Ａ１）の透明導電膜１５５と第１の端子１５１が接触している部分に対応している。
また、図１３（Ｂ１）、及び図１３（Ｂ２）は、図１１（Ｃ）に示すソース配線端子部とは異なるソース配線端子部の平面図及び断面図をそれぞれ図示している。また、図１３（Ｂ１）は図１３（Ｂ２）中のＦ１−Ｆ２線に沿った断面図に相当する。図１３（Ｂ１）において、保護絶縁層１５４上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１３（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極層１５６が、ソース配線と電気的に接続される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極層１５６は第２の端子１５０とは電気的に接続しておらず、電極層１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子１５０は、保護絶縁層１５４を介して透明導電膜１５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして５回のフォトリソグラフィ工程により、５枚のフォトマスクを使用して、ボトムゲート型のスタガ構造の薄膜トランジスタである薄膜トランジスタ１７０を有する画素薄膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。
また、容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁層及びゲート絶縁層を介して重ねて保持容量を形成してもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、通常の垂直同期周波数を１．５倍好ましくは２倍以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術を用いてもよい。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
本明細書に開示するｎチャネル型のトランジスタは、酸化物半導体膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を組み合わせることができる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
また、発光表示装置を作製する際、各有機発光素子の間に有機樹脂層を用いた隔壁を設ける場合がある。その場合には、有機樹脂層を加熱処理するため、半導体層１０３を高抵抗化させてトランジスタの電気特性の向上および、電気特性のばらつきを軽減する熱処理と兼ねることができる。
酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減することができる。特に、脱水化または脱水素化のための加熱処理によって、不純物である水分などを低減して酸化物半導体膜の純度を高めるため、成膜チャンバー内の露点を下げた特殊なスパッタ装置や超高純度の酸化物半導体ターゲットを用いなくとも、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製することができる。
チャネル形成領域の半導体層は高抵抗化領域であるので、薄膜トランジスタの電気特性は安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置とすることが可能となる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至３に従って形成する。また、実施の形態１乃至３に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図２０（Ａ）に示す。図２０（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応してマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうちいずれか一）と接続される。
また、実施の形態１乃至３に示す薄膜トランジスタは、ｎチャネル型ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図２１を用いて説明する。
図２１に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信号が入力される。
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿ＭとはＦＰＣなどを介して接続するとよい。
次に、図２１に示した信号線駆動回路の動作について、図２２のタイミングチャートを参照して説明する。なお、図２２のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割されている。さらに、図２１の信号線駆動回路は、他の行の走査線が選択されている場合でも図２２と同様の動作をする。
なお、図２２のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について示している。
なお、図２２のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋１とする。
図２２に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図２１の信号線駆動回路は、１ゲート選択期間を３つに分割することで、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力することができる。したがって、図２１の信号線駆動回路は、ドライバＩＣ５６０１が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすることができる。接続数が約１／３になることによって、図２１の信号線駆動回路は、信頼性、歩留まりなどを向上できる。
なお、図２１のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は３つのサブ選択期間に分割されることが望ましい。
別の例として、図２３のタイミングチャートに示すように、１つの選択期間をプリチャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３のサブ選択期間Ｔ３に分割してもよい。さらに、図２３のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図２３に示すように、プリチャージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図２３のタイミングチャートを適用した図２１の信号線駆動回路は、サブ選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図２３において、図２２と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタを有している。必要に応じて走査線駆動回路にレベルシフタ、バッファ、スイッチ等を有しても良いし、シフトレジスタのみの構成としても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図２４及び図２５を用いて説明する。
図２４にシフトレジスタの回路構成を示す。図２４に示すシフトレジスタは、フリップフロップ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
図２４のシフトレジスタの接続関係について説明する。図２４のシフトレジスタは、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）は、図２５に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に接続され、図２５に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され、図２５に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図２５に示した第６の配線５５０６が第５の配線５７１５に接続される。
また、図２５に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、図２５に示した第５の配線５５０５が第４の配線５７１４に接続される。
ただし、１段目のフリップフロップ５７０１＿１の図２５に示す第１の配線５５０１は第１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図２５に示す第２の配線５５０２は第６の配線５７１６に接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。
次に、図２４に示すフリップフロップの詳細について、図２５に示す。図２５に示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。
次に、図２４に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線と呼んでもよい。
また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至３に示すｎチャネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至３に示すｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、実施の形態１乃至３に示すｎチャネル型ＴＦＴは寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例えば、実施の形態１乃至３に示すｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることができるため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することができる。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができる。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することができる。また、複数の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利である。
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図２０（Ｂ）に示す。
図２０（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０３とを有する。
図２０（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
なお、図２０（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力される信号を第１の走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至３に示すｎチャネル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板は必要なく、重さが低減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至３の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１６を用いて説明する。図１６（Ａ１）（Ａ２）は、第１の基板４００１上に形成された実施の形態３で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図１６（Ｂ）は、図１６（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１６（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１６（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態３で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。また実施の形態１又は実施の形態２に示す薄膜トランジスタを適用してもよい。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。
また、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、上記実施の形態で得られた薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。保護膜をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、ここでは、絶縁層４０２０の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。
また、保護膜を形成した後に、窒素雰囲気下、又は大気雰囲気下で加熱処理（３００℃以下）を行ってもよい。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図１６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
図２６は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
図２６は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
半導体装置として電子ペーパーの例を示す。
スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至３の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
図１５は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態２又は実施の形態３で示す薄膜トランジスタも本実施の薄膜トランジスタ５８１として適用することもできる。
図１５の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、半導体層と接する絶縁膜５８３に覆われている。薄膜トランジスタ５８１のソース電極層又はドレイン電極層は、第１の電極層５８７と、絶縁膜５８３及び絶縁層５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１５参照。）。第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一の基板５８０上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、基板５８０と基板５９６の間に配置される導電性粒子を介して第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図１８は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図１８と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１８に示す画素構成は、これに限定されない。例えば、図１８に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１９を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図１９（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実施の形態１で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態２又は実施の形態３で示す薄膜トランジスタをＴＦＴ７００１、７０１１、７０２１として適用することもできる。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図１９（Ａ）を用いて説明する。
図１９（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１９（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図１９（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１９（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１９（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図１９（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図１９（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図１９（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図１９（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１９（Ｃ）を用いて説明する。図１９（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図１９（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図１９（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図１９（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図１９（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
なお半導体装置は、図１９に示した構成に限定されるものではなく、本明細書に開示する技術的思想に基づく各種の変形が可能である。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図１７（Ａ）を用いて説明する。図１７は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、図１７（Ｂ）は、図１７（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図１７（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態３で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。また実施の形態１又は実施の形態２に示す薄膜トランジスタを適用してもよい。薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、図１７の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２７に示す。
図２７は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２７では表示部２７０５）に文章を表示し、左側の表示部（図２７では表示部２７０７）に画像を表示することができる。
また、図２７では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態９）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２８（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２８（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２９（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２９（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図２９（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２９（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図２９（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
図３０（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図３０（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図３０（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部または表示部に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
また、図３０（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本体を腕に装着するためのバンド部、腕に対するバンド部の固定状態を調節する調節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されている。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッチや、撮像開始指示スイッチの他、例えば押すとインタネット用のプログラムが起動されるスイッチなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図３０（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指などで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図３０（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テレビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリーなどの記憶装置などを備えた構成として、テレビ放送をメモリーに録画できる。また、図３０（Ｂ）に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。図３０（Ｂ）に示す携帯電話は、小型、且つ、軽量であるため、バッテリー容量の限られており、表示部９２０１に用いる表示装置は低消費電力で駆動できるパネルを用いることが好ましい。
なお、図３０（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定されず、携行できる形状を有しているものであればよい。
（実施の形態１０）
本実施の形態では、実施の形態１と一部工程が異なる一例を示す。本実施の形態は、ソース電極層又はドレイン電極層４０５ａ、４０５ｂの形成後に脱水化または脱水素化の加熱処理を行う例を図３１に示す。なお、図６と同一の部分には同じ符号を用いて説明する。
実施の形態１と同様に、絶縁表面を有する基板４００上にゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４３０を形成する（図３１（Ａ）参照。）。
酸化物半導体層４３０上にソース電極層又はドレイン電極層４０５ａ、４０５ｂを形成し、酸化物半導体層４３０の一部エッチングして酸化物半導体層４４１を形成する（図３１（Ｂ）参照。）。
次に酸化物半導体層４４１、及びソース電極層又はドレイン電極層４０５ａ、４０５ｂに対して不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下或いは減圧下において加熱処理及び徐冷を行う。この加熱処理によって酸化物半導体層４４１は脱水処理または脱水素処理が行われて低抵抗化され、低抵抗化した酸化物半導体層４３２とすることができる（図３１（Ｃ）参照。）。なお、ソース電極層又はドレイン電極層４０５ａ、４０５ｂの材料は、ここでの加熱処理に耐える材料、例えばタングステン、モリブデンなどを用いることが好ましい。
次いで、上記加熱処理及び徐冷後に大気に触れることなく、酸化物半導体層４３２に接してスパッタ法またはＰＣＶＤ法による酸化物絶縁膜４０７として形成する。低抵抗化した酸化物半導体層４３２に接してスパッタ法またはＰＣＶＤ法により酸化物絶縁膜４０７を形成すると、低抵抗化した酸化物半導体層４３２において少なくとも酸化物絶縁膜４０７と接する領域を高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満、さらに好ましくは１×１０１４／ｃｍ３以下）し、高抵抗化酸化物半導体領域とすることができる。よって酸化物半導体層４３２は、高抵抗化酸化物半導体領域を有する半導体層４０３（第３の酸化物半導体層）となり、薄膜トランジスタ４７０を作製することができる（図３１（Ｄ）参照。）。
上記脱水処理または脱水素処理のための加熱処理を行うことによって酸化物半導体層に含まれる不純物（Ｈ２Ｏ、Ｈ、ＯＨなど）を低減してキャリア濃度を増加させた後、徐冷を行う。徐冷させた後、酸化物半導体層に接して酸化物絶縁膜の形成などを行って酸化物半導体層のキャリア濃度を低減し、薄膜トランジスタ４７０の信頼性を向上することができる。
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態１１）
半導体装置及び半導体装置の作製方法を、図３２を用いて説明する。実施の形態１と同一部分又は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ、繰り返しの説明は省略する。
図３２に示す薄膜トランジスタ４７１はゲート電極層４０１及び半導体層４０３のチャネル領域に重なるように絶縁膜を介して導電層４０９を設ける例である。
図３２は半導体装置の有する薄膜トランジスタ４７１の断面図である。薄膜トランジスタ４７１はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、半導体層４０３、及びソース電極層又はドレイン電極層４０５ａ、４０５ｂ、導電層４０９を含む。導電層４０９は、ゲート電極層４０１と重なるように、酸化物絶縁膜４０７上に設けられている。
導電層４０９は、ゲート電極層４０１、ソース電極層又はドレイン電極層４０５ａ、４０５ｂと同様な材料、方法を用いて形成することができる。画素電極層を設ける場合は、画素電極層と同様な材料、方法を用いて形成してもよい。本実施の形態では、導電層４０９としてチタン膜、アルミニウム膜、及びチタン膜の積層を用いる。
導電層４０９は、電位がゲート電極層４０１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４０９がフローティング状態であってもよい。
導電層４０９を半導体層４０３と重なる位置に設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４７１のしきい値電圧の変化量を低減することができる。特に、基板温度を１５０℃まで上昇させた後にゲートに印加する電圧を−２０Ｖとする−ＢＴ試験においてしきい値電圧の変動を抑えることができる。
本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態１２）
半導体装置及び半導体装置の作製方法を、図３３を用いて説明する。実施の形態１と同一部分又は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ、繰り返しの説明は省略する。
図３３に示す薄膜トランジスタ４７２はゲート電極層４０１及び半導体層４０３のチャネル領域に重なるように酸化物絶縁膜４０７及び絶縁層４１０を介して導電層４１９を設ける例である。
図３３は半導体装置の有する薄膜トランジスタ４７２の断面図である。薄膜トランジスタ４７２はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、半導体層４０３、ソース領域またはドレイン領域４０４ａ、４０４ｂ、及びソース電極層又はドレイン電極層４０５ａ、４０５ｂ、導電層４１９を含む。導電層４１９は、ゲート電極層４０１と重なるように、酸化物絶縁膜４０７及び絶縁層４１０上に設けられている。
本実施の形態では、酸化物絶縁膜４０７上に平坦化膜として機能する絶縁層４１０を積層し、酸化物絶縁膜４０７及び絶縁層４１０にソース電極層又はドレイン電極層４０５ｂに達する開口を形成する。絶縁層４１０、酸化物絶縁膜４０７及び絶縁層４１０に形成された開口に導電膜を形成し、所望の形状にエッチングして導電層４１９及び画素電極層４１１を形成する。このように画素電極層４１１を形成する工程で、同様の材料及び方法を用いて導電層４１９を形成することができる。本実施の形態では、画素電極層４１１、導電層４１９として酸化珪素を含む酸化インジウム酸化スズ合金（酸化珪素を含むＩｎ−Ｓｎ−Ｏ系酸化物）を用いる。
また、導電層４１９は、ゲート電極層４０１、ソース電極層又はドレイン電極層４０５ａ、４０５ｂと同様な材料、方法を用いて形成してもよい。
導電層４１９は、電位がゲート電極層４０１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４１９がフローティング状態であってもよい。
導電層４１９を半導体層４０３と重なる位置に設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４７２のしきい値電圧の変化量を低減することができる。
本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態１３）
本実施の形態では、チャネルストップ型の薄膜トランジスタ１４３０の一例について図３４（Ａ）、図３４（Ｂ）及び図３４（Ｃ）に説明する。また、図３４（Ｃ）は薄膜トランジスタの上面図の一例であり、図中Ｚ１―Ｚ２の鎖線で切断した断面図が図３４（Ｂ）に相当する。また、薄膜トランジスタ１４３０の酸化物半導体層にガリウムを含まない酸化物半導体材料を用いる例を示す。
図３４（Ａ）において、基板１４００上にゲート電極層１４０１を設ける。次いで、ゲート電極層１４０１を覆うゲート絶縁層１４０２上には、酸化物半導体層を形成する。
本実施の形態では、酸化物半導体層としてスパッタ法を用いたＳｎ−Ｚｎ−Ｏ系の酸化物半導体を用いる。酸化物半導体層にガリウムを用いないことによって、価格の高いターゲットを用いずに済むためコストを低減できる。
酸化物半導体膜の成膜直後、または酸化物半導体層のパターニング後に脱水化または脱水素化を行う。
脱水化または脱水素化するため、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下、或いは減圧下において加熱処理を行った後、不活性雰囲気下で徐冷を行う。加熱処理は、２００℃以上６００℃以下、好ましくは４００℃以上４５０℃以下とする。酸化物半導体層は不活性ガス雰囲気下或いは減圧下における加熱処理及び徐冷によって、低抵抗化（キャリア濃度が高まる、好ましくは１×１０１８／ｃｍ３以上）し、低抵抗化した酸化物半導体層１４０３とすることができる（図３４（Ａ）参照）。
次いで、酸化物半導体層１４０３上にはチャネル保護層１４１８を接して設ける。チャネル保護層１４１８を設けることによって、酸化物半導体層１４０３のチャネル形成領域に対する工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことができる。従って薄膜トランジスタ１４３０の信頼性を向上させることができる。
また、脱水化または脱水素化の後、大気に触れることなく連続的にチャネル保護層１４１８を形成することもできる。大気に触れさせることなく連続的に処理することで、界面が、水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
また、低抵抗化した酸化物半導体層１４０３に接してスパッタ法またはＰＣＶＤ法などにより酸化物絶縁膜であるチャネル保護層１４１８を形成すると、低抵抗化した酸化物半導体層１４０３において少なくともチャネル保護層１４１８と接する領域を高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満、さらに好ましくは１×１０１４／ｃｍ３以下）し、高抵抗化酸化物半導体領域とすることができる。半導体装置の作製プロセス中、不活性気体雰囲気下（或いは減圧下）での加熱、徐冷及び酸化物絶縁膜の形成などによって酸化物半導体層のキャリア濃度を増減させることが重要である。
チャネル保護層１４１８としては、酸素を含む無機材料（酸化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることができる。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる。チャネル保護層１４１８は成膜後にエッチングにより形状を加工してする。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィーによるマスクを用いてエッチング加工することでチャネル保護層１４１８を形成する。
次いで、チャネル保護層１４１８及び酸化物半導体層１４０３上にｎ＋層１４０６ａ、１４０６ｂを形成する。本実施の形態では、ソース領域又はドレイン領域として機能するｎ＋層１４０６ａ、１４０６ｂは、Ａｌ−Ｚｎ−Ｏ系非単結晶膜であり、酸化物半導体層１４０３の成膜条件とは異なる成膜条件で形成され、より低抵抗な酸化物半導体層である。また、ｎ＋層１４０６ａ、１４０６ｂは、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜（ＡＺＯＮ膜とも呼ぶ）を用いてもよい。
次いで、ｎ＋層１４０６ａ上にソース電極層１４０５ａ、ｎ＋層１４０６ｂ上にドレイン電極層１４０５ｂをそれぞれ形成して薄膜トランジスタ１４３０を作製する（図３４（Ｂ）参照）。ソース電極層１４０５ａ及びドレイン電極層１４０５ｂは、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。また、ソース電極層１４０５ａ及びドレイン電極層１４０５ｂは、これらの積層を用いてもよい。
ｎ＋層１４０６ａ、１４０６ｂを設けることにより、金属層であるソース電極層１４０５ａ、ドレイン電極層１４０５ｂと、酸化物半導体層１４０３との間を良好な接合としてショットキー接合に比べて熱的にも安定動作を有せしめる。また、チャネルのキャリアを供給する（ソース側）、またはチャネルのキャリアを安定して吸収する（ドレイン側）、または抵抗成分を配線との界面に作らないためにも積極的にｎ＋層を設けると効果的である。また低抵抗化により、高いドレイン電圧でも良好な移動度を保持することができる。
また、上述したｎ＋層１４０６ａ、１４０６ｂを有する構造に限定されず、例えば、ｎ＋層を設けない構造としてもよい。
また、チャネル保護層１４１８を形成後、窒素雰囲気下、又は大気雰囲気下（大気中）において薄膜トランジスタ１４３０に加熱処理（好ましくは１５０℃以上３５０℃未満）を行う。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。該加熱処理を行うと、酸化物半導体層１４０３がチャネル保護層１４１８と接した状態で加熱されることになり、薄膜トランジスタ１４７０の電気的特性のばらつきを軽減することができる。この加熱処理（好ましくは１５０℃以上３５０℃未満）は、チャネル保護層１４１８の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく行うことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１４）
半導体装置及び半導体装置の作製方法を、図３５（Ａ）及び図３５（Ｂ）を用いて説明する。実施の形態１３と同一部分又は同様な機能を有する部分、及び工程は、実施の形態１３と同様に行うことができ、繰り返しの説明は省略する。
図３５（Ａ）に示す薄膜トランジスタ１４３１はゲート電極層１４０１及び酸化物半導体層１４０３のチャネル領域に重なるようにチャネル保護層１４１８及び絶縁層１４０７を介して導電層１４０９を設ける例である。
図３５（Ａ）は半導体装置の有する薄膜トランジスタ１４３１の断面図である。薄膜トランジスタ１４３１はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板１４００上に、ゲート電極層１４０１、ゲート絶縁層１４０２、酸化物半導体層１４０３、ソース領域又はドレイン領域１４０４ａ、１４０４ｂ、及びソース電極層又はドレイン電極層１４０５ａ、１４０５ｂ、導電層１４０９を含む。導電層１４０９は、ゲート電極層１４０１と重なるように、絶縁層１４０７上に設けられている。
導電層１４０９は、ゲート電極層１４０１、ソース電極層又はドレイン電極層１４０５ａ、１４０５ｂと同様な材料、方法を用いて形成することができる。画素電極層を設ける場合は、画素電極層と同様な材料、方法を用いて形成してもよい。本実施の形態では、導電層１４０９としてチタン膜、アルミニウム膜、及びチタン膜の積層を用いる。
導電層１４０９は、電位がゲート電極層１４０１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層１４０９がフローティング状態であってもよい。
導電層１４０９を酸化物半導体層１４０３と重なる位置に設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ１４３１のしきい値電圧の変化量を低減することができる。
また、図３５（Ｂ）に図３５（Ａ）と一部異なる例を示す。図３５（Ａ）と同一部分又は同様な機能を有する部分、及び工程は、図３５（Ａ）と同様に行うことができ、繰り返しの説明は省略する。
図３５（Ｂ）に示す薄膜トランジスタ１４３２はゲート電極層１４０１及び酸化物半導体層１４０３のチャネル領域に重なるようにチャネル保護層１４１８、絶縁層１４０７及び絶縁層１４０８を介して導電層１４０９を設ける例である。
図３５（Ｂ）では、絶縁層１４０７上に平坦化膜として機能する絶縁層１４０８を積層する。
また、図３５（Ｂ）では、ソース領域またはドレイン領域を設けず、酸化物半導体層１４０３とソース電極層又はドレイン電極層１４０５ａ、１４０５ｂが直接接する構造となっている。
図３５（Ｂ）の構造においても、導電層１４０９を酸化物半導体層１４０３と重なる位置に設けることによって、薄膜トランジスタの信頼性を調べるためのＢＴ試験において、ＢＴ試験前後における薄膜トランジスタ１４３２のしきい値電圧の変化量を低減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１５）
本実施の形態では、実施の形態１と構造が一部異なる例を図３６に示す。実施の形態１と同一部分又は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ、繰り返しの説明は省略する。
本実施の形態では、第１の酸化物半導体層のパターニングの後に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下或いは減圧下において加熱処理を行った後、不活性雰囲気下で徐冷を行う。第１の酸化物半導体層を上記雰囲気下で加熱処理することで、酸化物半導体層４０３に含まれる水素及び水などの不純物を除去することができる。
次いで、第１の酸化物半導体層上に、薄膜トランジスタのソース領域及びドレイン領域（ｎ＋層、バッファ層ともいう）として用いる第２の酸化物半導体膜を形成した後、導電膜を形成する。
次いで、第１の酸化物半導体層、及び第２の酸化物半導体膜、導電膜をエッチング工程により選択的にエッチングし、酸化物半導体層４０３、及びソース領域又はドレイン領域（ｎ＋層、バッファ層ともいう）４０４ａ、４０４ｂ、及びソース電極層又はドレイン電極層４０５ａ、４０５ｂを形成する。なお、酸化物半導体層４０３は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となる。
次いで、酸化物半導体層４０３に接してスパッタ法またはＰＣＶＤ法による酸化珪素膜を酸化物絶縁膜４０７として形成する。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜４０７は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、具体的には酸化珪素膜、または窒化酸化珪素膜を用いる。
低抵抗化した酸化物半導体層４０３に接してスパッタ法またはＰＣＶＤ法などにより酸化物絶縁膜４０７を形成すると、低抵抗化した酸化物半導体層４０３において少なくとも酸化物絶縁膜４０７と接する領域を高抵抗化（キャリア濃度が低まる、好ましくは１×１０１８／ｃｍ３未満、より好ましくは１×１０１４／ｃｍ３以下）し、高抵抗化酸化物半導体領域とすることができる。酸化物絶縁膜４０７を接して形成することによって高抵抗化酸化物半導体領域を有する半導体層４０３となり、薄膜トランジスタ４７３を作製することができる（図３６参照。）。
図３６における構造において、ソース領域又はドレイン領域（ｎ＋層、バッファ層ともいう）４０４ａ、４０４ｂとしてＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を用いる。
また、半導体層４０３とソース電極層の間にソース領域を、半導体層とドレイン電極層との間にドレイン領域を有する。ソース領域及びドレイン領域に、ｎ型の導電型を示す酸化物半導体層を用いる。
また、薄膜トランジスタ４７３のソース領域又はドレイン領域４０４ａ、４０４ｂとして用いる第２の酸化物半導体膜は、チャネル形成領域として用いる第１の酸化物半導体層の膜厚よりも薄く、且つ、より高い導電率（電気伝導度）を有するのが好ましい。
またチャネル形成領域として用いる第１の酸化物半導層は非晶質構造を有し、ソース領域及びドレイン領域として用いる第２の酸化物半導体膜は非晶質構造の中に結晶粒（ナノクリスタル）を含む場合がある。このソース領域及びドレイン領域として用いる第２の酸化物半導体膜中の結晶粒（ナノクリスタル）は直径１ｎｍ〜１０ｎｍ、代表的には２ｎｍ〜４ｎｍ程度である。
また、酸化物絶縁膜４０７を形成後、窒素雰囲気下、又は大気雰囲気下（大気中）において薄膜トランジスタ４７３に加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。該加熱処理を行うと、酸化物半導体層４０３が酸化物絶縁膜４０７と接した状態で加熱されることになり、薄膜トランジスタ４７３の電気的特性のばらつきを軽減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
ここで、酸素密度の高い領域及び酸素密度の低い領域を有する酸化物半導体層において、加熱処理前後における酸素密度の変化について計算した結果を、図４２及び図４３を用いて説明する。ここでは、計算用のソフトウェアとしては、富士通株式会社製のＭａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５．０を用いた。
図４２に、計算に用いた酸化物半導体層のモデルを示す。ここでは、酸化物半導体層１２０１を、酸素密度の低い層１２０３及び酸素密度の高い層１２０５が積層される構造とした。
ここでは、酸素密度の低い層１２０３として、１５個のＩｎ原子、１５個のＧａ原子、１５個のＺｎ原子、及び５４個のＯ原子からなるアモルファス構造とした。
また、酸素密度の高い層１２０５として、１５個のＩｎ原子、１５個のＧａ原子、１５個のＺｎ原子、及び６６個のＯ原子からなるアモルファス構造とした。
また、酸化物半導体層１２０１の密度を５．９ｇ／ｃｍ３とした。
次に、酸化物半導体層１２０１に対して、ＮＶＴアンサンブル、温度２５０℃の条件で、古典ＭＤ（分子動力学）計算を行った。時間刻み幅を０．２ｆｓとし、総計算時間を２００ｐｓと設定した。また。ポテンシャルは、金属−酸素結合、及び酸素−酸素結合にＢｏｒｎ−Ｍａｙｅｒ−Ｈｕｇｇｉｎｓ型を適用した。また、酸化物半導体層１２０１の上端及び下端の原子の動きを固定した。
次に、計算結果を図４３に示す。ｚ軸座標の０ｎｍから１．１５ｎｍが酸素密素の低い層１２０３であり、ｚ軸座標の１．１５ｎｍから２．３ｎｍが酸素密度の高い層１２０５である。ＭＤ計算前の酸素の密度分布を実線１２０７で示し、ＭＤ計算後の酸素密度の分布を破線１２０９で示す。
実線１２０７においては、酸素密素の低い層１２０３と酸素密度の高い層１２０５との界面より、酸素密度の高い層１２０５において、酸素の密度が高い。一方、破線１２０９においては、酸素密素の低い層１２０３及び酸素密度の高い層１２０５において、酸素密度が均質であることが分かる。
以上のことから、酸素密素の低い層１２０３と酸素密度の高い層１２０５の積層状態のように、酸素密度の分布に偏りが有る場合、加熱処理により酸素密度が高い方から低い方へ拡散し、酸素密度が均質になることが分かる。
即ち、実施の形態１に示すように、酸化物半導体層４３２上に酸化物絶縁膜４０７を形成することで、酸化物半導体層４０３及び酸化物絶縁膜４０７の界面において酸素密度が高まるため、当該酸素が酸化物半導体層４０３の酸素密度の低い方へ拡散し、酸化物半導体層４０３が高抵抗化する。以上のことから、薄膜トランジスタの信頼性を向上させることができる。
１０ 点線
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 半導体層
１０５ａ ソース電極層
１０５ｂ ドレイン電極層
１０７ 保護絶縁層
１０８ 容量配線
１０９ 酸化物半導体膜
１１０ 画素電極層
１２１ 端子
１２２ 端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 透明導電膜
１２９ 透明導電膜
１３２ 導電膜
１３３ 酸化物半導体層
１３４ 酸化物半導体層
１３５ 半導体層
１５０ 端子
１５１ 端子
１５２ ゲート絶縁層
１５３ 接続電極層
１５４ 保護絶縁層
１５５ 透明導電膜
１５６ 電極層
１７０ 薄膜トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 半導体層
４０４ａ、４０４ｂ ソース電極層またはドレイン電極層
４０５ａ、４０５ｂ ソース電極層またはドレイン電極層
４０７ 酸化物絶縁膜
４０９ 導電層
４１０ 絶縁層
４１１ 画素電極層
４１９ 導電層
４３０ 酸化物半導体層
４３１ 酸化物半導体層
４３２ 酸化物半導体層
４４１ 酸化物半導体層
４５０ 基板
４５１ ゲート電極層
４５２ ゲート絶縁層
４５３ 半導体層
４５５ａ ドレイン電極層
４５７ 酸化物絶縁膜
４６０ 薄膜トランジスタ
４７０ 薄膜トランジスタ
４７１ 薄膜トランジスタ
４７２ 薄膜トランジスタ
４７３ 薄膜トランジスタ
４８３ 酸化物半導体層
４８４ 酸化物半導体層
５００ 基板
５０１ 絶縁膜
５０２ 酸化物半導体膜
５０３ 電極
５１０ 物性評価用試料
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁膜
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
６０１ 電気炉
６０２ チャンバー
６０３ ヒーター
６０４ 基板
６０５ サセプター
６０６ ガス供給手段
６０７ 排気手段
６１１ ガス供給源
６１２ 圧力調整弁
６１３ 精製器
６１４ マスフローコントローラ
６１５ ストップバルブ
７０１ 酸化物半導体層
７１１ 初期特性
７１２ ＋ＢＴ
７１３ −ＢＴ
７２１ 初期特性
７２２ ＋ＢＴ
７２３ −ＢＴ
７３１ 初期特性
７３２ ＋ＢＴ
７３３ −ＢＴ
１２０１ 酸化物半導体層
１２０３ 酸素密度の低い層
１２０５ 酸素密度の高い層
１２０７ 実線
１２０９ 破線
１４００ 基板
１４０１ ゲート電極層
１４０２ ゲート絶縁層
１４０３ 酸化物半導体層
１４０４ａ、１４０４ｂ ソース領域またはドレイン領域
１４０５ａ、１４０５ｂ ソース電極層またはドレイン電極層
１４０６ａ、１４０６ｂ ｎ＋層
１４０７ 絶縁層
１４０８ 絶縁層
１４０９ 導電層
１４１８ チャネル保護層
１４３０ 薄膜トランジスタ
１４３１ 薄膜トランジスタ
１４３２ 薄膜トランジスタ
１４７０ 薄膜トランジスタ
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ、４５０３ｂ 信号線駆動回路
４５０４ａ、４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ、４５１８ｂ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 薄膜トランジスタ
５５７２ 薄膜トランジスタ
５５７３ 薄膜トランジスタ
５５７４ 薄膜トランジスタ
５５７５ 薄膜トランジスタ
５５７６ 薄膜トランジスタ
５５７７ 薄膜トランジスタ
５５７８ 薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 薄膜トランジスタ
５６０３ｂ 薄膜トランジスタ
５６０３ｃ 薄膜トランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８２１ 信号
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (1)

  1. 第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第５の導電層と、第６の導電層と、第７の導電層と、第１の絶縁層と、第２の絶縁層と、酸化物半導体層と、を有し、
    前記第１の導電層と、前記第２の導電層とは、第１の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第１の導電層は、トランジスタのゲート電極となることができる機能を有し、
    前記第１の絶縁層は、前記第１の導電層上方、及び前記第２の導電層上方に設けられ、
    前記酸化物半導体層は、前記第１の絶縁層上方に設けられ、
    前記酸化物半導体層は、前記第１の絶縁層を介して、前記第１の導電層と重なる領域を有し、
    前記酸化物半導体層は、脱水化または脱水素化する工程を経て形成されたものであり、
    前記酸化物半導体層は、前記トランジスタのチャネル形成領域を有し、
    前記第３の導電層と、前記第４の導電層とは、前記酸化物半導体層上方に設けられ、
    前記第３の導電層と、前記第４の導電層と、前記第５の導電層とは、第２の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第３の導電層又は前記第４の導電層の一方は、前記トランジスタのソース電極又はドレイン電極の一方となることができる機能を有し、
    前記第３の導電層又は前記第４の導電層の他方は、前記トランジスタのソース電極又はドレイン電極の他方となることができる機能を有し、
    前記第２の絶縁層は、前記第３の導電層上方、前記第４の導電層上方、及び前記第５の導電層上方に設けられ、
    前記第６の導電層と、前記第７の導電層とは、前記第２の絶縁層上方に設けられ、
    前記第６の導電層と、前記第７の導電層とは、第３の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第３の導電膜は、光を透過することができる機能を有し、
    前記第６の導電層は、前記第４の導電層と電気的に接続され、
    前記第７の導電層は、前記第５の導電層と電気的に接続され、
    前記第６の導電層は、画素電極となることができる機能を有し、
    前記第７の導電層は、フレキシブルプリントサーキットと電気的に接続され、
    前記第２の導電層は、前記第１の絶縁層を介して、前記第５の導電層と重なる領域を有し、
    前記第２の導電層の電位は、フローティング状態であることを特徴とする半導体装置。
JP2010148185A 2009-06-30 2010-06-29 半導体装置 Expired - Fee Related JP5459909B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010148185A JP5459909B2 (ja) 2009-06-30 2010-06-29 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009156410 2009-06-30
JP2009156410 2009-06-30
JP2010148185A JP5459909B2 (ja) 2009-06-30 2010-06-29 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013011965A Division JP5377779B2 (ja) 2009-06-30 2013-01-25 液晶表示装置の作製方法

Publications (3)

Publication Number Publication Date
JP2011029630A JP2011029630A (ja) 2011-02-10
JP2011029630A5 JP2011029630A5 (ja) 2013-02-28
JP5459909B2 true JP5459909B2 (ja) 2014-04-02

Family

ID=43410954

Family Applications (12)

Application Number Title Priority Date Filing Date
JP2010148185A Expired - Fee Related JP5459909B2 (ja) 2009-06-30 2010-06-29 半導体装置
JP2013011965A Active JP5377779B2 (ja) 2009-06-30 2013-01-25 液晶表示装置の作製方法
JP2013196494A Active JP5622909B2 (ja) 2009-06-30 2013-09-24 半導体装置の作製方法
JP2014189902A Active JP5898741B2 (ja) 2009-06-30 2014-09-18 半導体装置の作製方法
JP2016039616A Active JP6087456B2 (ja) 2009-06-30 2016-03-02 半導体装置の作製方法
JP2017016924A Withdrawn JP2017076823A (ja) 2009-06-30 2017-02-01 半導体装置の作製方法
JP2018128687A Withdrawn JP2018166216A (ja) 2009-06-30 2018-07-06 半導体装置
JP2019128380A Withdrawn JP2019195095A (ja) 2009-06-30 2019-07-10 半導体装置
JP2020065757A Withdrawn JP2020115565A (ja) 2009-06-30 2020-04-01 半導体装置の作製方法
JP2022006195A Active JP7329632B2 (ja) 2009-06-30 2022-01-19 液晶表示装置
JP2023128508A Active JP7645944B2 (ja) 2009-06-30 2023-08-07 発光表示装置
JP2025033526A Pending JP2025087791A (ja) 2009-06-30 2025-03-04 半導体装置の作製方法

Family Applications After (11)

Application Number Title Priority Date Filing Date
JP2013011965A Active JP5377779B2 (ja) 2009-06-30 2013-01-25 液晶表示装置の作製方法
JP2013196494A Active JP5622909B2 (ja) 2009-06-30 2013-09-24 半導体装置の作製方法
JP2014189902A Active JP5898741B2 (ja) 2009-06-30 2014-09-18 半導体装置の作製方法
JP2016039616A Active JP6087456B2 (ja) 2009-06-30 2016-03-02 半導体装置の作製方法
JP2017016924A Withdrawn JP2017076823A (ja) 2009-06-30 2017-02-01 半導体装置の作製方法
JP2018128687A Withdrawn JP2018166216A (ja) 2009-06-30 2018-07-06 半導体装置
JP2019128380A Withdrawn JP2019195095A (ja) 2009-06-30 2019-07-10 半導体装置
JP2020065757A Withdrawn JP2020115565A (ja) 2009-06-30 2020-04-01 半導体装置の作製方法
JP2022006195A Active JP7329632B2 (ja) 2009-06-30 2022-01-19 液晶表示装置
JP2023128508A Active JP7645944B2 (ja) 2009-06-30 2023-08-07 発光表示装置
JP2025033526A Pending JP2025087791A (ja) 2009-06-30 2025-03-04 半導体装置の作製方法

Country Status (7)

Country Link
US (7) US8557641B2 (ja)
EP (2) EP3573108A1 (ja)
JP (12) JP5459909B2 (ja)
KR (8) KR101915421B1 (ja)
CN (3) CN111081550A (ja)
TW (6) TWI623046B (ja)
WO (1) WO2011001879A1 (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011001880A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20120031026A (ko) 2009-06-30 2012-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
CN111081550A (zh) 2009-06-30 2020-04-28 株式会社半导体能源研究所 用于制造半导体器件的方法及半导体器件
KR101457837B1 (ko) 2009-06-30 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
EP2449593B1 (en) * 2009-07-03 2019-08-28 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
SG10201403913PA (en) 2009-07-10 2014-10-30 Semiconductor Energy Lab Method for manufacturing semiconductor device
TWI634642B (zh) 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101791812B1 (ko) 2009-09-04 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN107195328B (zh) 2009-10-09 2020-11-10 株式会社半导体能源研究所 移位寄存器和显示装置以及其驱动方法
WO2011062043A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
DE112011101069B4 (de) 2010-03-26 2018-05-03 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
CN105957802A (zh) 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101808198B1 (ko) 2010-05-21 2017-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8441010B2 (en) 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5836680B2 (ja) 2010-07-27 2015-12-24 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP5189674B2 (ja) * 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
US8957442B2 (en) * 2011-02-11 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
JP5766467B2 (ja) * 2011-03-02 2015-08-19 株式会社東芝 薄膜トランジスタ及びその製造方法、表示装置
JP5657434B2 (ja) * 2011-03-14 2015-01-21 富士フイルム株式会社 酸化物半導体薄膜の製造方法、電界効果型トランジスタ、表示装置及びセンサ
US9219159B2 (en) 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8743590B2 (en) * 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same
JP2013087962A (ja) * 2011-10-13 2013-05-13 Panasonic Corp 加熱調理装置
TWI605597B (zh) * 2012-01-26 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9048265B2 (en) 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
WO2014073585A1 (en) 2012-11-08 2014-05-15 Semiconductor Energy Laboratory Co., Ltd. Metal oxide film and method for forming metal oxide film
KR102495290B1 (ko) * 2012-12-28 2023-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6401483B2 (ja) 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW202431651A (zh) 2013-10-10 2024-08-01 日商半導體能源研究所股份有限公司 液晶顯示裝置
KR102169628B1 (ko) * 2013-11-26 2020-10-23 한국전자통신연구원 산화물 반도체 형성방법
CA2932446A1 (en) * 2013-12-04 2015-06-11 The Governors Of The University Of Alberta Buried source schottky barrier thin film transistor and method of manufacture
CN104810263B (zh) * 2014-01-24 2018-11-20 北大方正集团有限公司 栅氧化层的制造方法
CN106415801B (zh) 2014-06-03 2019-12-13 夏普株式会社 半导体装置及其制造方法
US20160163869A1 (en) * 2014-12-08 2016-06-09 Semiconductor Energy Laboratory Co., Ltd. Transistor
CN104576656A (zh) * 2014-12-23 2015-04-29 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
JP6097808B2 (ja) * 2015-10-15 2017-03-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
CN107039298B (zh) * 2016-11-04 2019-12-24 厦门市三安光电科技有限公司 微元件的转移装置、转移方法、制造方法、装置和电子设备
KR102343573B1 (ko) * 2017-05-26 2021-12-28 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
CN107369716B (zh) * 2017-07-17 2021-02-12 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示装置
KR102579972B1 (ko) 2017-09-05 2023-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102840468B1 (ko) 2019-07-16 2025-07-29 삼성전자주식회사 반도체 장치
CN111952317B (zh) * 2020-08-04 2024-04-09 长江存储科技有限责任公司 三维存储器及其制备方法
KR102410310B1 (ko) * 2021-05-03 2022-06-22 (주) 엔지온 검출 유니트 및 이를 구비하는 반도체 필름층 검사 장치 및 이를 이용한 검사 방법
CN114975079A (zh) * 2022-03-31 2022-08-30 湖北大学 一种超临界流体处理氧化铌选通管的方法
JP2024074104A (ja) * 2022-11-18 2024-05-30 株式会社ジャパンディスプレイ 表示装置
WO2025069400A1 (ja) * 2023-09-29 2025-04-03 株式会社日立ハイテク 電気特性評価方法、電気特性評価装置、電気特性評価システム

Family Cites Families (189)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0051940B1 (en) 1980-11-06 1985-05-02 National Research Development Corporation Annealing process for a thin-film semiconductor device and obtained devices
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2652267B2 (ja) * 1990-10-29 1997-09-10 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3394433B2 (ja) * 1997-10-16 2003-04-07 株式会社日立製作所 アクティブマトリクス液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
TW449949B (en) 1998-09-10 2001-08-11 Rohm Co Ltd Light emitting semiconductor element and method for manufacturing the same
CA2343105C (en) 1998-09-10 2004-09-28 Rohm Co., Ltd. Semiconductor light-emitting device and method for manufacturing the same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6573195B1 (en) * 1999-01-26 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003037268A (ja) * 2001-07-24 2003-02-07 Minolta Co Ltd 半導体素子及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
KR100470155B1 (ko) * 2003-03-07 2005-02-04 광주과학기술원 아연산화물 반도체 제조방법
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4360826B2 (ja) * 2003-04-24 2009-11-11 シャープ株式会社 半導体膜およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR101142996B1 (ko) 2004-12-31 2012-05-08 재단법인서울대학교산학협력재단 표시 장치 및 그 구동 방법
JP5094019B2 (ja) 2005-01-21 2012-12-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
JP5171003B2 (ja) 2005-01-28 2013-03-27 株式会社半導体エネルギー研究所 半導体装置
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4873528B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7485928B2 (en) 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP4930704B2 (ja) * 2006-03-14 2012-05-16 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置及び電子機器
US7435633B2 (en) 2006-03-14 2008-10-14 Seiko Epson Corporation Electroluminescence device, manufacturing method thereof, and electronic apparatus
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JPWO2007148601A1 (ja) * 2006-06-19 2009-11-19 パナソニック株式会社 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP4321557B2 (ja) 2006-07-06 2009-08-26 エプソンイメージングデバイス株式会社 電気光学装置、電気光学装置の製造方法及び電子機器
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008117863A (ja) * 2006-11-01 2008-05-22 Sharp Corp 半導体素子及び表示装置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100862593B1 (ko) 2007-02-01 2008-10-09 한양대학교 산학협력단 투명 전도성 박막 및 이의 제조방법
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
US8436349B2 (en) * 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5286826B2 (ja) 2007-03-28 2013-09-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR100982395B1 (ko) 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
JP2008284136A (ja) 2007-05-17 2008-11-27 Shimadzu Corp 超音波プローブ用アタッチメント及び超音波プローブ
JP5294651B2 (ja) * 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR100873081B1 (ko) * 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
US8193045B2 (en) 2007-05-31 2012-06-05 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
JP5242083B2 (ja) * 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
US7682882B2 (en) * 2007-06-20 2010-03-23 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based thin film transistor
US20090001881A1 (en) * 2007-06-28 2009-01-01 Masaya Nakayama Organic el display and manufacturing method thereof
JP2009031750A (ja) * 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8686412B2 (en) * 2007-07-31 2014-04-01 Hewlett-Packard Development Company, L.P. Microelectronic device
WO2009018509A1 (en) 2007-08-02 2009-02-05 Applied Materials, Inc. Thin film transistors using thin film semiconductor materials
KR100882677B1 (ko) 2007-08-20 2009-02-06 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100907400B1 (ko) * 2007-08-28 2009-07-10 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 이용한 발광표시장치
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5489445B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR100947748B1 (ko) * 2007-11-16 2010-03-17 광주과학기술원 Ｐ형의 전기적 특성을 갖는 아연산화물 반도체 제조방법
JP2009128761A (ja) * 2007-11-27 2009-06-11 Sharp Corp 基板装置及びその製造方法並びに表示装置
JP5183173B2 (ja) * 2007-11-29 2013-04-17 株式会社ジャパンディスプレイウェスト 光センサーおよび表示装置
KR101413655B1 (ko) * 2007-11-30 2014-08-07 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조 방법
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
KR101518091B1 (ko) 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009156410A (ja) 2007-12-27 2009-07-16 Toyota Motor Corp 流量調整器、および、高圧ガス容器
WO2009139009A1 (en) * 2008-05-14 2009-11-19 Valigeria Roncato S. P. A. Luggage article having a handle
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US7812346B2 (en) * 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
TWI491048B (zh) * 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
TWI770659B (zh) 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI500160B (zh) 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR101472771B1 (ko) 2008-12-01 2014-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101642384B1 (ko) 2008-12-19 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
KR101608887B1 (ko) * 2009-04-17 2016-04-05 삼성전자주식회사 인버터와 그 제조방법 및 인버터를 포함하는 논리회로
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
EP2256795B1 (en) 2009-05-29 2014-11-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for oxide semiconductor device
CN111081550A (zh) * 2009-06-30 2020-04-28 株式会社半导体能源研究所 用于制造半导体器件的方法及半导体器件

Also Published As

Publication number Publication date
TW201604969A (zh) 2016-02-01
KR20200031709A (ko) 2020-03-24
JP5377779B2 (ja) 2013-12-25
KR101915421B1 (ko) 2018-11-05
TWI623046B (zh) 2018-05-01
JP6087456B2 (ja) 2017-03-01
KR101420025B1 (ko) 2014-07-15
TWI517257B (zh) 2016-01-11
KR101645146B1 (ko) 2016-08-02
TW201943085A (zh) 2019-11-01
JP2019195095A (ja) 2019-11-07
EP2449594B1 (en) 2019-08-21
CN102460713A (zh) 2012-05-16
KR20120102036A (ko) 2012-09-17
KR20140054445A (ko) 2014-05-08
US10062570B2 (en) 2018-08-28
KR20160093736A (ko) 2016-08-08
KR102458127B1 (ko) 2022-10-24
JP2015035611A (ja) 2015-02-19
JP5622909B2 (ja) 2014-11-12
CN106409684A (zh) 2017-02-15
US20180366326A1 (en) 2018-12-20
JP2011029630A (ja) 2011-02-10
TW201721766A (zh) 2017-06-16
EP2449594A4 (en) 2015-06-03
US20140377907A1 (en) 2014-12-25
US20110053322A1 (en) 2011-03-03
JP2017076823A (ja) 2017-04-20
JP2018166216A (ja) 2018-10-25
US8846460B2 (en) 2014-09-30
KR101644249B1 (ko) 2016-07-29
US20250062121A1 (en) 2025-02-20
KR20180120804A (ko) 2018-11-06
CN111081550A (zh) 2020-04-28
EP3573108A1 (en) 2019-11-27
TW201820641A (zh) 2018-06-01
TWI664737B (zh) 2019-07-01
EP2449594A1 (en) 2012-05-09
JP2020115565A (ja) 2020-07-30
TW201926724A (zh) 2019-07-01
JP5898741B2 (ja) 2016-04-06
US8557641B2 (en) 2013-10-15
KR20210090296A (ko) 2021-07-19
JP7645944B2 (ja) 2025-03-14
JP7329632B2 (ja) 2023-08-18
JP2016146493A (ja) 2016-08-12
US20210366709A1 (en) 2021-11-25
JP2014042038A (ja) 2014-03-06
JP2022048215A (ja) 2022-03-25
JP2013102208A (ja) 2013-05-23
US10796908B2 (en) 2020-10-06
TW201118954A (en) 2011-06-01
KR101732859B1 (ko) 2017-05-04
KR20170049621A (ko) 2017-05-10
JP2023155269A (ja) 2023-10-20
JP2025087791A (ja) 2025-06-10
TWI699001B (zh) 2020-07-11
TWI582855B (zh) 2017-05-11
WO2011001879A1 (en) 2011-01-06
CN102460713B (zh) 2016-12-07
US20190348285A1 (en) 2019-11-14
US20140011320A1 (en) 2014-01-09
KR20150073226A (ko) 2015-06-30
CN106409684B (zh) 2020-01-21

Similar Documents

Publication Publication Date Title
JP7329632B2 (ja) 液晶表示装置
JP6437079B2 (ja) 半導体装置の作製方法
JP5389750B2 (ja) 半導体装置の作製方法
JP6298511B2 (ja) 液晶表示装置の作製方法
JP5654277B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130110

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130506

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140113

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5459909

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees