JP5471914B2 - Pulse generation circuit and mute device - Google Patents
Pulse generation circuit and mute device Download PDFInfo
- Publication number
- JP5471914B2 JP5471914B2 JP2010156515A JP2010156515A JP5471914B2 JP 5471914 B2 JP5471914 B2 JP 5471914B2 JP 2010156515 A JP2010156515 A JP 2010156515A JP 2010156515 A JP2010156515 A JP 2010156515A JP 5471914 B2 JP5471914 B2 JP 5471914B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- point
- rectangular wave
- wave signal
- rising edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
Description
本発明は、矩形波信号の立ち上がりエッジおよび立ち下がりエッジを検出し、各エッジに応じて一方のレベルのパルス信号を生成するパルス生成回路に関する。 The present invention relates to a pulse generation circuit that detects a rising edge and a falling edge of a rectangular wave signal and generates a pulse signal of one level according to each edge.
下記特許文献１には、矩形波信号の立ち上がりエッジおよび立ち下がりエッジを検出し、各エッジに応じてハイレベル（又はローレベル）のパルス信号を生成するパルス生成回路が記載されている。特許文献１の図５に記載の回路は、矩形波信号の立ち上がりエッジおよび立ち下がりエッジを検出し、各エッジに応じてローレベルのパルス信号を生成する。また、特許文献１の図７に記載の回路は、矩形波信号の立ち上がりエッジおよび立ち下がりエッジを検出し、各エッジに応じてハイレベルのパルス信号を生成する。これらのパルス生成回路によると、３つのトランジスタが必要となり、コストが高くなるという問題がある。 Patent Document 1 below describes a pulse generation circuit that detects a rising edge and a falling edge of a rectangular wave signal and generates a high-level (or low-level) pulse signal in accordance with each edge. The circuit described in FIG. 5 of Patent Document 1 detects a rising edge and a falling edge of a rectangular wave signal, and generates a low-level pulse signal according to each edge. The circuit described in FIG. 7 of Patent Document 1 detects a rising edge and a falling edge of a rectangular wave signal, and generates a high-level pulse signal according to each edge. According to these pulse generation circuits, there are problems that three transistors are required and the cost is increased.
本発明は上記従来の課題を解決するためになされたものであり、その目的は、矩形波信号の立ち上がりエッジおよび立ち下がりエッジを検出し、一方のレベルのパルス信号を生成するパルス生成回路であって、トランジスタの数を削減することができるパルス生成回路を提供することである。 The present invention has been made to solve the above-described conventional problems, and an object thereof is a pulse generation circuit that detects a rising edge and a falling edge of a rectangular wave signal and generates a pulse signal of one level. An object of the present invention is to provide a pulse generation circuit capable of reducing the number of transistors.
本発明の好ましい実施形態によるパルス生成回路は、矩形波信号のハイレベルからローレベルへの立ち下がりエッジを検出し、立ち下がりエッジを検出したとき時から所定時間だけ、第１トランジスタをオン状態に制御する立ち下がりエッジ検出部と、矩形波信号のローレベルからハイレベルへの立ち上がりエッジを検出し、立ち上がりエッジを検出したとき時から所定時間だけ、第２トランジスタをオン状態に制御する立ち上がりエッジ検出部と、前記立ち上がりエッジ検出部が矩形波信号のローレベルからハイレベルへの立ち上がりエッジを検出した時から所定時間だけオン状態になる前記第２トランジスタと、前記立ち下がりエッジ検出部が矩形波信号のハイレベルからローレベルへの立ち下がりエッジを検出した時から所定時間、および、前記第２トランジスタがオン状態である期間に、オン状態になり、オン状態になることによって、ハイレベルおよびローレベルのうちの一方のレベルのパルスを出力する前記第１トランジスタとを備える。 A pulse generation circuit according to a preferred embodiment of the present invention detects a falling edge of a rectangular wave signal from a high level to a low level, and turns on the first transistor for a predetermined time from when the falling edge is detected. A falling edge detection unit for controlling, and a rising edge detection for detecting a rising edge from a low level to a high level of a rectangular wave signal and controlling the second transistor to be in an on state only for a predetermined time from when the rising edge is detected. And the second transistor that is turned on for a predetermined time from when the rising edge detection unit detects the rising edge of the rectangular wave signal from low level to high level, and the falling edge detection unit includes the rectangular wave signal For a predetermined time from when the falling edge from high level to low level is detected. Beauty, provided in the second period transistor is on, it turned on, by being turned on, and said first transistor for outputting one of the level of the pulse of the high level and low level.
本発明の好ましい実施形態によるミュート装置は、パルス生成回路と、前記一方のレベルのパルスに応じて音声信号をミュート状態に制御するミュート回路とを備える。 A mute apparatus according to a preferred embodiment of the present invention includes a pulse generation circuit and a mute circuit that controls an audio signal in a mute state in accordance with the one level pulse.
矩形波信号の立ち上がりエッジおよび立ち下がりエッジを検出し、各エッジに応じて一方のレベルとなるパルス信号を生成するパルス生成回路であって、トランジスタの数を削減することができるパルス生成回路を提供することができる。 Provided is a pulse generation circuit that detects a rising edge and a falling edge of a rectangular wave signal and generates a pulse signal having one level according to each edge, and can reduce the number of transistors. can do.
以下、本発明の好ましい実施形態によるパルス生成回路１について説明するが、本発明はこれらの実施形態には限定されない。図１は、パルス生成回路１を示す回路図である。パルス生成回路１は、矩形波信号の立ち上がりエッジおよび立ち下がりエッジを検出し、各エッジに応じて、ハイレベルおよびローレベルのうちの一方のレベルのパルス信号を生成する。一方のレベルは本実施形態ではハイレベルである。矩形波信号の立ち上がりエッジおよび立ち下がりエッジに応じたハイレベルのパルス信号は、例えば、オーディオアンプにおけるミュート回路４をミュート状態にするためのミュート制御信号として使用される。
Hereinafter, although the pulse generation circuit 1 by preferable embodiment of this invention is demonstrated, this invention is not limited to these embodiment. FIG. 1 is a circuit diagram showing the pulse generation circuit 1. The pulse generation circuit 1 detects a rising edge and a falling edge of a rectangular wave signal, and generates a pulse signal having one of a high level and a low level according to each edge. One level is a high level in this embodiment. The high-level pulse signal corresponding to the rising edge and falling edge of the rectangular wave signal is used as, for example, a mute control signal for setting the
パルス生成回路１は、立ち下がりエッジ検出部２と、立ち上がりエッジ検出部３と、トランジスタＱ１、Ｑ２とを主に備える。
The pulse generation circuit 1 mainly includes a falling edge detector 2, a rising
また、パルス生成回路１は、矩形波信号を生成する信号源ＶＡと、信号源ＶＡからの矩形波信号をバッファするバッファ回路Ｑ０と、抵抗Ｒ１、Ｒ２、Ｒ５等をさらに備える。信号源ＶＡの負側は接地電位に接続され、正側はバッファ回路Ｑ０の入力端子に接続されている。バッファ回路Ｑ０の出力端子は抵抗Ｒ１を介してＡ点に接続されている。抵抗Ｒ２はＡ点と接地電位との間に接続されている。 The pulse generation circuit 1 further includes a signal source VA that generates a rectangular wave signal, a buffer circuit Q0 that buffers the rectangular wave signal from the signal source VA, resistors R1, R2, and R5. The negative side of the signal source VA is connected to the ground potential, and the positive side is connected to the input terminal of the buffer circuit Q0. The output terminal of the buffer circuit Q0 is connected to the point A via the resistor R1. The resistor R2 is connected between the point A and the ground potential.
信号源ＶＡからの矩形波信号は、バッファ回路Ｑ０でバッファされた後、Ａ点に供給される。 The rectangular wave signal from the signal source VA is buffered by the buffer circuit Q0 and then supplied to the point A.
立ち下がりエッジ検出部２は、Ａ点に入力される矩形波信号のハイレベルからローレベルへの立ち下がりエッジ（すなわち、立ち下がりタイミング）を検出する。立ち下がりエッジ検出部２は、コンデンサＣ１、抵抗Ｒ３、ダイオードＤ１を含み、コンデンサＣ１、抵抗Ｒ３によって微分回路を構成している。立ち下がりエッジ検出部２は、Ａ点に入力される矩形波信号のハイレベルからローレベルへの立ち下がりエッジに応じて、瞬間的にローレベルに変化した後、所定時間かけて元の電圧値に戻る微分波形を生成し、トランジスタＱ１のベースに供給し、トランジスタＱ１をオン状態に制御する。コンデンサＣ１の一端はＡ点に接続され、他端はＢ点に接続されている。抵抗Ｒ３は、一端がトランジスタＱ１のエミッタに接続され、他端がＢ点に接続されている。ダイオードＤ１はアノードがＢ点に接続され、カソードがトランジスタＱ１のエミッタに接続されている。 The falling edge detector 2 detects a falling edge (that is, a falling timing) from the high level to the low level of the rectangular wave signal input to the point A. The falling edge detector 2 includes a capacitor C1, a resistor R3, and a diode D1, and the capacitor C1 and the resistor R3 constitute a differentiation circuit. The falling edge detection unit 2 instantaneously changes to a low level in response to a falling edge from a high level to a low level of the rectangular wave signal input to the point A, and then the original voltage value over a predetermined time. A differential waveform returning to is generated and supplied to the base of the transistor Q1, and the transistor Q1 is controlled to be turned on. One end of the capacitor C1 is connected to the point A, and the other end is connected to the point B. The resistor R3 has one end connected to the emitter of the transistor Q1 and the other end connected to the point B. The diode D1 has an anode connected to the point B and a cathode connected to the emitter of the transistor Q1.
立ち上がりエッジ検出部３は、Ａ点に入力される矩形波信号のローレベルからハイレベルへの立ち上がりエッジ（すなわち、立ち上がりタイミング）を検出する。立ち上がりエッジ検出部３は、コンデンサＣ２、抵抗Ｒ４、ダイオードＤ２を含み、コンデンサＣ２、抵抗Ｒ４によって微分回路を構成している。立ち上がりエッジ検出部３は、Ａ点に入力される矩形波信号のローレベルからハイレベルへの立ち上がりエッジに応じて、瞬間的にハイレベルに変化した後、所定時間かけて元の電圧値に戻る微分波形を生成し、トランジスタＱ２のベースに供給し、トランジスタＱ２をオン状態に制御する。コンデンサＣ２の一端はＡ点に接続され、他端はＣ点に接続されている。抵抗Ｒ４は、一端が接地電位に接続され、他端がＣ点に接続されている。ダイオードＤ２はアノードが接地電位に接続され、カソードがＣ点に接続されている。
The rising
トランジスタＱ２は、立ち上がりエッジ検出部３からの信号によってオン状態およびオフ状態が制御される。つまり、トランジスタＱ２は、通常はオフ状態であるが、立ち上がりエッジ検出部３が矩形波信号の立ち上がりエッジを検出した時から所定時間だけベースにハイレベルの信号（導通開始電圧以上の電圧）が供給されるので、オン状態になる。トランジスタＱ２は、オン状態になることによってトランジスタＱ１のベースを接地電位と接続させ、トランジスタＱ１をオン状態に制御する。トランジスタＱ２は、ベースがＣ点に接続され、エミッタが接地電位に接続され、コレクタが抵抗Ｒ５を介してＢ点に接続されている。
The transistor Q2 is controlled to be turned on and off by a signal from the rising
トランジスタＱ１は、立ち下がりエッジ検出部２からの信号によってオン状態およびオフ状態が制御される。つまり、トランジスタＱ１は、通常はオフ状態であるが、立ち下がりエッジ検出部２が矩形波信号の立ち下がりエッジを検出した時から所定時間ベースにローレベルの信号（導通開始電圧以下の電圧）が供給されるので、オン状態になる。 The transistor Q1 is controlled to be turned on and off by a signal from the falling edge detector 2. In other words, the transistor Q1 is normally in an off state, but a low level signal (a voltage equal to or lower than the conduction start voltage) is generated based on a predetermined time from when the falling edge detector 2 detects the falling edge of the rectangular wave signal. Since it is supplied, it is turned on.
また、トランジスタＱ１は、トランジスタＱ２がオン状態の期間にベースが接地電位に接続されることによって、オン状態に制御される。すなわち、立ち上がりエッジ検出部３が矩形波信号の立ち上がりエッジを検出した時から所定時間トランジスタＱ２がオン状態になるので、その期間、トランジスタＱ１がオン状態になる。
The transistor Q1 is controlled to be turned on by connecting the base to the ground potential while the transistor Q2 is turned on. That is, since the rising
トランジスタＱ１は、ベースがＢ点に接続され、エミッタが正の電源電圧ラインＶＢに接続され、コレクタがパルス生成回路１の出力端子であるＤ点に接続されている。トランジスタＱ１は、オン状態になることによって、Ｄ点を正の電源電圧ラインＶＢに接続させ、Ｄ点の電圧をハイレベルに制御する。Ｄ点の電圧はミュート制御信号として、ミュート回路４に供給される。
The transistor Q1 has a base connected to the point B, an emitter connected to the positive power supply voltage line VB, and a collector connected to the point D that is the output terminal of the pulse generation circuit 1. When the transistor Q1 is turned on, the point D is connected to the positive power supply voltage line VB, and the voltage at the point D is controlled to a high level. The voltage at point D is supplied to the
ミュート回路４は、トランジスタＱ３、Ｑ４、抵抗Ｒ６を含む。トランジスタＱ３は、エミッタがＤ点に接続され、ベースが接地電位に接続され、コレクタが−１５Ｖ電源電圧ラインに接続され、かつ、抵抗Ｒ６を介してトランジスタＱ４のベースに接続されている。トランジスタＱ４は、エミッタが接地電位に接続され、コレクタが音声信号ラインに接続されている。Ｄ点電圧（ミュート制御信号）がハイレベルになると、トランジスタＱ３がオン状態になり、トランジスタＱ４がオン状態になり、音声信号ラインが接地電位に接続された状態になり、ミュート状態になる。一方、Ｄ点電圧（ミュート制御信号）がローレベルである場合、トランジスタＱ３がオフ状態になり、トランジスタＱ４がオフ状態になり、音声信号ラインが接地電位から開放された状態になり、ミュート解除状態になる。
以上の構成を有するパルス生成回路１についてその動作を説明する。図２は、パルス生成回路１の動作を示すタイミングチャートであり、Ａ〜Ｄは図１のＡ点〜Ｄ点の各波形を示している。時刻ｔ０においてはＡ点の矩形波信号はハイレベルである。このとき、立ち下がりエッジ検出部２は矩形波信号の立ち下がりエッジを検出せず、ローレベルの信号をトランジスタＱ１のベースに供給しない。トランジスタＱ１のベースは、抵抗Ｒ３介して正の電源電圧ラインＶＢに接続された状態であり、オフ状態である。立ち上がりエッジ検出部３は、矩形波信号の立ち上がりエッジを検出せず、ハイレベルの信号をトランジスタＱ２のベースに供給しない。トランジスタＱ２は、オフ状態である。従って、トランジスタＱ１はオフ状態であるので、Ｄ点は正の電源電圧ラインＶＢに接続されず、Ｄ点電圧はローレベルになっている。
The operation of the pulse generation circuit 1 having the above configuration will be described. FIG. 2 is a timing chart showing the operation of the pulse generation circuit 1, and A to D show waveforms at points A to D in FIG. At time t0, the rectangular wave signal at point A is at a high level. At this time, the falling edge detection unit 2 does not detect the falling edge of the rectangular wave signal, and does not supply a low level signal to the base of the transistor Q1. The base of the transistor Q1 is connected to the positive power supply voltage line VB through the resistor R3, and is in the off state. The rising
時刻ｔ１において、Ａ点の矩形波信号がハイレベルからローレベルに立ち下がる。立ち上がりエッジ検出部３は、矩形波信号の立ち下がりエッジには応答しないので、Ｃ点電圧はハイレベルに変化せず、トランジスタＱ２はオフ状態のままである。一方、立ち下がりエッジ検出部２は矩形波信号の立ち下がりを検出し、立ち下がりエッジ検出部２の出力であるＢ点電圧は、時刻ｔ１にローレベルになり、その後所定時間かけて元の電圧値へと戻る。トランジスタＱ１は、時刻ｔ１にローレベルの信号（導通開始電圧以下の電圧）がベースに供給され、オン状態になる。従って、Ｄ点はトランジスタＱ１を介して正の電源電圧ラインＶＢに接続され、Ｄ点電圧はローレベルからハイレベルに反転する。
At time t1, the rectangular wave signal at point A falls from the high level to the low level. Since the rising
時刻ｔ２において、立ち下がりエッジ検出部２の出力であるＢ点電圧がトランジスタＱ１の導通開始電圧を上回ると、トランジスタＱ１が再びオフ状態になる。従って、Ｄ点はトランジスタＱ１を介して正の電源電圧ラインＶＢに接続されなくなり、Ｄ点電圧はハイレベルからローレベルに反転する。従って、パルス生成回路１は、Ａ点の矩形波信号の立ち下がりエッジに応じて、時刻ｔ１〜ｔ２にハイレベルのパルスを出力することになる。 When the point B voltage, which is the output of the falling edge detection unit 2, exceeds the conduction start voltage of the transistor Q1 at time t2, the transistor Q1 is turned off again. Accordingly, the point D is not connected to the positive power supply voltage line VB via the transistor Q1, and the point D voltage is inverted from the high level to the low level. Therefore, the pulse generation circuit 1 outputs a high-level pulse at times t1 to t2 in accordance with the falling edge of the rectangular wave signal at point A.
時刻ｔ２〜ｔ３においてはＡ点の矩形波信号はローレベルである。このとき、立ち下がりエッジ検出部２は矩形波信号の立ち下がりエッジを検出せず、ローレベルの信号をトランジスタＱ１のベースに供給しない。トランジスタＱ１のベースは、抵抗Ｒ３介して正の電源電圧ラインＶＢに接続された状態であり、オフ状態である。立ち上がりエッジ検出部３は、矩形波信号の立ち上がりエッジを検出せず、ハイレベルの信号をトランジスタＱ２のベースに供給しない。トランジスタＱ２は、オフ状態である。従って、トランジスタＱ１はオフ状態であるので、Ｄ点は正の電源電圧ラインＶＢに接続されず、Ｄ点電圧はローレベルになっている。
From time t2 to t3, the rectangular wave signal at point A is at a low level. At this time, the falling edge detection unit 2 does not detect the falling edge of the rectangular wave signal, and does not supply a low level signal to the base of the transistor Q1. The base of the transistor Q1 is connected to the positive power supply voltage line VB through the resistor R3, and is in the off state. The rising
時刻ｔ３において、Ａ点の矩形波信号がローレベルからハイレベルに立ち上がる。立ち下がりエッジ検出部２は、矩形波信号の立ち上がりエッジには応答しないので、Ｂ点電圧はローレベルに変化しない。一方、立ち上がりエッジ検出部３は矩形波信号の立ち上がりエッジを検出し、立ち上がりエッジ検出部３の出力であるＣ点電圧は、時刻ｔ３にハイレベルに変化し、その後所定時間かけて元の電圧値へと戻る。トランジスタＱ２は、時刻ｔ３にハイレベルの信号がベースに供給され、オン状態になる。従って、トランジスタＱ１は、時刻ｔ３にベースが抵抗Ｒ５、トランジスタＱ２を介して接地電位に接続され、オン状態になる。従って、Ｄ点はトランジスタＱ１を介して正の電源電圧ラインＶＢに接続され、Ｄ点電圧はローレベルからハイレベルに反転する。
At time t3, the rectangular wave signal at point A rises from low level to high level. Since the falling edge detector 2 does not respond to the rising edge of the rectangular wave signal, the point B voltage does not change to a low level. On the other hand, the rising
時刻ｔ４において、立ち上がりエッジ検出部３の出力であるＣ点電圧がトランジスタＱ２の導通開始電圧を下回ると、トランジスタＱ２が再びオフ状態になる。従って、トランジスタＱ１は、ベースが接地電位に接続されなくなり、正の電源電圧ラインＶＢからのハイレベルの信号がベースに供給されて、オフ状態になる。従って、Ｄ点はトランジスタＱ１を介して正の電源電圧ラインＶＢに接続されなくなり、Ｄ点電圧はハイレベルからローレベルに反転する。従って、パルス生成回路１は、Ａ点の矩形波信号の立ち上がりエッジに応じて、時刻ｔ３〜ｔ４にハイレベルのパルスを出力することになる。
At time t4, when the point C voltage that is the output of the rising
以上のように、本実施形態によると、２つのトランジスタＱ１、Ｑ２を備えるだけで、矩形波信号の立ち上がりエッジおよび立ち下がりエッジに応じて、ハイレベルのパルス信号を生成し、出力することができる。 As described above, according to the present embodiment, it is possible to generate and output a high-level pulse signal according to the rising edge and the falling edge of the rectangular wave signal only by including the two transistors Q1 and Q2. .
以上、本発明の好ましい実施形態を説明したが、本発明はこれらの実施形態には限定されない。例えば、パルス生成回路１は、矩形波信号の立ち上がりエッジおよび立ち下がりエッジに応じて、ローレベルのパルス信号を生成するように構成されてもよい。 As mentioned above, although preferable embodiment of this invention was described, this invention is not limited to these embodiment. For example, the pulse generation circuit 1 may be configured to generate a low-level pulse signal in accordance with the rising edge and the falling edge of the rectangular wave signal.
本発明は、オーディオ用のアンプに好適に採用され得る。 The present invention can be suitably employed in an audio amplifier.
１ パルス生成回路
２ 立ち下がりエッジ検出部
３ 立ち上がりエッジ検出部
４ ミュート回路
1 Pulse generation circuit 2 Falling
Claims (2)
矩形波信号のローレベルからハイレベルへの立ち上がりエッジを検出し、立ち上がりエッジを検出したとき時から所定時間だけ、第２トランジスタをオン状態に制御する立ち上がりエッジ検出部と、
前記立ち上がりエッジ検出部が矩形波信号のローレベルからハイレベルへの立ち上がりエッジを検出した時から所定時間だけオン状態になる前記第２トランジスタと、
前記立ち下がりエッジ検出部が矩形波信号のハイレベルからローレベルへの立ち下がりエッジを検出した時から所定時間、および、前記第２トランジスタがオン状態である期間に、オン状態になり、オン状態になることによって、ハイレベルおよびローレベルのうちの一方のレベルのパルスを出力する前記第１トランジスタとを備える、パルス生成回路。 A falling edge detection unit that detects a falling edge from a high level to a low level of a rectangular wave signal, and controls the first transistor to be in an on state for a predetermined time from when the falling edge is detected;
A rising edge detection unit that detects a rising edge from a low level to a high level of a rectangular wave signal, and controls the second transistor to be in an on state only for a predetermined time from when the rising edge is detected;
The second transistor that is turned on for a predetermined time from when the rising edge detection unit detects a rising edge from a low level to a high level of a rectangular wave signal;
The falling edge detection unit is turned on for a predetermined time from the time when the falling edge of the rectangular wave signal is detected from the high level to the low level, and during the period when the second transistor is in the on state. And the first transistor that outputs a pulse of one of a high level and a low level.
前記一方のレベルのパルスに応じて音声信号をミュート状態に制御するミュート回路とを備える、ミュート装置。 A pulse generation circuit according to claim 1;
A mute device comprising: a mute circuit that controls an audio signal in a mute state according to the one level pulse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010156515A JP5471914B2 (en) | 2010-07-09 | 2010-07-09 | Pulse generation circuit and mute device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010156515A JP5471914B2 (en) | 2010-07-09 | 2010-07-09 | Pulse generation circuit and mute device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012019435A JP2012019435A (en) | 2012-01-26 |
| JP5471914B2 true JP5471914B2 (en) | 2014-04-16 |
Family
ID=45604322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010156515A Expired - Fee Related JP5471914B2 (en) | 2010-07-09 | 2010-07-09 | Pulse generation circuit and mute device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5471914B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156315U (en) * | 1985-03-19 | 1986-09-27 | ||
| JPS6418306A (en) * | 1987-07-14 | 1989-01-23 | Toshiba Corp | Edge detection pulse generating circuit |
-
2010
- 2010-07-09 JP JP2010156515A patent/JP5471914B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012019435A (en) | 2012-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5157959B2 (en) | Class D amplifier | |
| CN110741542B (en) | Driver circuit for semiconductor element | |
| JP5376559B2 (en) | Power supply circuit and power supply control method | |
| JP6500588B2 (en) | Semiconductor integrated circuit for regulators | |
| JP2008118381A (en) | Reset device | |
| EP2408105A1 (en) | Mute control circuit and electronic device using the same | |
| JP4650688B2 (en) | Insulated gate transistor drive circuit device | |
| JP5471914B2 (en) | Pulse generation circuit and mute device | |
| JPH0370015A (en) | Power-on reset circuit | |
| JP2021022917A (en) | Semiconductor device | |
| JP2012248991A5 (en) | ||
| TWI722766B (en) | Frequency detection circuit | |
| JP3195921U (en) | Dimming device protection mechanism offset voltage cancel circuit configuration | |
| JP2011171854A (en) | Buffering circuit and amplifier circuit | |
| JP2999268B2 (en) | Pulse variable delay circuit | |
| JP3185229B2 (en) | Pulse signal processing circuit | |
| CN104282779B (en) | Light projecting device drive circuit and photoelectric sensor | |
| US9431984B2 (en) | Acoustic apparatus | |
| TWI514765B (en) | Method for generating touch signal and touch display | |
| JP2016140183A5 (en) | ||
| JP4522125B2 (en) | Reference voltage generation circuit | |
| JPH0894680A (en) | Timing-detecting circuit | |
| JP2009152690A (en) | Mute circuit | |
| JP2011211389A (en) | Amplifier circuit and clip detection method of amplifier circuit | |
| JP2006352269A (en) | Pulse width modulation circuit and switching amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130401 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140120 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5471914 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |