JP5475597B2 - 定電力密度スケーリングの方法 - Google Patents

Description

本発明は、集積回路に関するものであって、特に、ＭＯＳＦＥＴに関するものである。

シリコンＣＭＯＳ技術は、素子寸法を一桁以上縮小し、今後１０年間に、サブ５ｎｍ範囲まで継続して縮小することが期待されている。製造工程の連続的進歩が、素子寸法をますます縮小しているが、デバイススケーリングは、回路とシステムレベルで、重大な課題をもたらす。この課題は、電源電圧（power supply voltage）の低下、リーク電流の増加、信頼性の低下、及び、集積システムの電力密度の大幅な増加を含む。

図１は、電源電圧レベル対素子寸法(トレース１０５で示される)と電力密度対素子寸法(トレース１１０で示される)のデータプロットである。素子寸法が約０．５ｕｍから約０．１３ｕｍに縮小する(範囲１１５で示される)時、定電界スケーリング（constant field scaling）として知られる技術が用いられて、素子寸法の縮小と共に、電源電圧レベルを低下させる。定電界スケーリングにおいて、電源電圧レベルは素子寸法の縮小に比例して低下する。定電界スケーリングの長所は、素子寸法が０．５ｕｍから０．１３ｕｍに縮小する時、電力密度が、実質上、一定に維持されることである。

その後、素子寸法が約１３０ｎｍから約３２ｎｍに縮小する時(範囲１２０で示される)、電源電圧レベルの急速な低下は、集積回路へのノイズの影響を大きくし、信頼性の問題を生じさせるので、定電界スケーリングはもう適用できない。代わりに、電源電圧レベルがほぼ一定に維持しながら、素子幅当たりの駆動電流が増加する。素子幅当たりの駆動電流の増加に対応するために、例えば、歪み基板技術（strained substrate technology）等が用いられる。電源電圧をほぼ一定に維持しながら素子幅当たりの駆動電流が増加することに伴い、電力密度の劇的な増加を招き、集積回路の放熱問題を生じさせ、過熱により装置寿命を減少させる。

素子寸法が３２ｎｍ以下に縮小する（範囲１２５で示される）時、過熱問題により、明らかに、電力密度を劇的に増加させるべきではない。理想的な状態下で、電力密度は、一定で維持されるか、或いは、素子寸法の縮小に伴い低下させるべきである(トレース１３０で示される)。一定の電力密度を達成するため、電源電圧レベルを低下させることが必要である(トレース１３５で示される)。

本発明は、定電力密度スケーリングの方法を提供することを目的とする。

具体例によると、集積回路の製造方法が提供される。本方法は、第二製造プロセスに基づいて、第一製造プロセスに適用する固定スケーリング係数を計算するステップと、第一製造プロセスを用いて集積回路を製造するため、任意設定スケーリング係数を計算するステップと、任意設定スケーリング係数に基づいて、集積回路のパラメータを決定するステップと、決定されたパラメータを用いて、集積回路を製造するステップと、からなる。第一製造プロセスは、第二製造プロセスより小さい素子寸法を有する装置を形成し、任意設定スケーリング係数は固定スケーリング係数に基づいて設定される。

別の具体例によると、集積回路の製造方法が提供される。本方法は、集積回路に設計を提供するステップと、第二製造プロセスに対し、設計を調整するステップと、第一製造プロセスと第二製造プロセスに基づいて、任意設定スケーリング係数を計算するステップと、任意設定スケーリング係数に基づいて、集積回路パラメータを設定するステップと、集積回路パラメータを用いて、集積回路を製造するステップと、からなる。この設計は、第一製造プロセスに基づく。

別の具体例によると、集積回路の製造方法が提供される 本方法は、第一製造プロセスに基づいて、集積回路の設計を受信するステップと、第一製造プロセスと第二製造プロセスに基づいたパラメータに基づいて、製造プロセスを受信するステップと 、第二製造プロセスに基づいて、設計のレイアウトを生成するステップと、第二製造プロセスの設計ルールを用いて、レイアウト上で、設計ルール確認を実施するステップと、第二製造プロセスを用いて、集積回路を製造するステップと、からなる。

本発明の定電力密度スケーリング方法により、公知技術の欠点が改善される。

電源電圧レベルと電力密度対素子寸法のデータプロットを示す図である。 素子幅当たりの駆動電流スケーリング係数対電源電圧レベルスケーリング係数のプロットを示す図である。 任意設定スケーリング係数の計算における操作のフローチャートである。 固定スケーリング係数の計算における操作のフローチャートである。 集積回路設計のスケーリングにおける操作のフローチャートである。 集積回路の製造における操作のフローチャートである。

本具体例は、２２ｎｍの素子寸法を有する製造プロセスにより、集積回路を製造する。しかし、例えば、１５ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ等の他の素子寸法の製造プロセスを用いてもよい。更に、具体例は、２２ｎｍより大きい素子寸法の製造プロセスに用いることができる。

製造プロセスの進歩と素子寸法の微細化に伴う製造プロセスの変化は、複数のスケーリング係数に現れる。一部のスケーリング係数は、製造プロセスに基づき、且つ、固定である。第一の固定スケーリング係数は、エリアスケーリング係数ｋ_Ａで、異なる製造プロセスを用いて製造される類似の回路ブロック間のスケーリング関係により定義され、比較される特定回路ブロックはＩＰブロックである。第二の固定スケーリング係数は、遅延スケーリング係数ｋ_ｔで、異なる製造プロセスの遅延量の比率として定義される。例えば、遅延スケーリング係数ｋ_ｔは、異なる製造プロセスを用いて製造される装置の固有の遅延の比率として定義される。或いは、遅延スケーリング係数ｋ_ｔは、異なる製造プロセスを用いて製造される回路の遅延量の比例として定義される。

他のスケーリング係数は回路設計者により設定され、固定スケーリング係数に基づく。第一の任意設定スケーリング係数は、電源電圧レベルスケーリング係数ｋ_Ｖで、異なる製造プロセス間の電源電圧レベルの比率として定義される。第二の任意設定スケーリング係数は、素子幅当たりの駆動電流スケーリング係数ｋ_Ｉで、異なる製造プロセス間の素子幅当たりの駆動電流の比率として定義される。任意設定スケーリング係数の決定に用いられる値は、実際の回路、及び/又は、シミュレーションから計算される経験値である。

スケーリング係数（固定スケーリング係数と任意設定スケーリング係数）は、製造プロセスを用いて製造される回路の全体的性能、電力消費、電力密度等に影響を及ぼす。固定スケーリング係数は製造プロセスに基づき、通常、製造プロセスが一旦設定されると変更できないので、回路設計者は、任意設定スケーリング係数を調整して、所望の回路特性を達成する。

図２は、素子寸法の微細化に伴う、素子幅当たりの駆動電流スケーリング係数ｋ_Ｉ対電源電圧レベルスケーリング係数ｋ_Ｖのプロットを示す。対角直線２０５は、素子幅当たりの駆動電流と電源電圧レベルが同じ量のスケーリングが達成される一定の性能を示す線である。曲線２１０は一定の電力密度を示す。素子幅当たりの駆動電流と電源電圧レベルがスケーリングされ、曲線２１０上に位置する場合、電力密度は一定の値を維持する。

座標（１，１）の第一ポイント２１５は、素子幅当たりの駆動電流、或いは、電源電圧レベルが、どちらもスケーリングされないことを示す。素子幅当たりの駆動電流スケーリング係数が１の時、素子幅当たりの駆動電流は、素子寸法の微細化に伴ってスケーリングされない。同様に、電源電圧レベルスケーリング係数が１の時、電源電圧レベルは、素子寸法の微細化に伴ってスケーリングされない。素子幅当たりの駆動電流、或いは、電源電圧レベルのスケーリングがどちらも発生しない状況下で、図２で示されるように、全体的性能は変化がないが、電力密度は、素子寸法の微細化に伴い増加する。これは、単位面積当たりの素子密度の増加が、素子寸法の微細化に起因するからである。例えば、更に多くの素子が、単位面積中に形成される。

座標(０．９、１．２)の第二ポイント２２０は、素子幅当たりの駆動電流と電源電圧レベル両方がスケーリングされる状態を示し、電源電圧レベルが僅かに低下し、且つ、素子幅当たりの駆動電流は増加する。第二ポイント２２０は、素子幅当たりの駆動電流と電源電圧レベルがスケーリングされる状態を示し、現在のスケーリングプロセスでよく見られる状況である。この設計は、全体的性能を顕著に改善すると同時に、電力密度を劇的に増加させ、前述した電源関連の問題を発生させる。

座標(０．８４、０．８４)の第三ポイント２２５は、素子幅当たりの駆動電流と電源電圧レベル両方がスケーリングされる状態を示し、電源電圧レベルと素子幅当たりの駆動電流は、等しく低下する。素子幅当たりの駆動電流と電源電圧レベルとが等しく減少（或いは、増加）した場合は、素子寸法を微細化しても、全体的性能が維持される。図２で示されるように、素子幅当たりの駆動電流及び電源電圧レベルを０．８４にスケーリングした場合、素子寸法を微細化しても電力密度が一定に維持される。０．８４というスケーリング係数は、特定の製造プロセスパラメータに基づいて設計され、製造プロセス毎に異なる。よって、０．８４は、本発明の具体例の範囲や概念を限定するものではない。

座標(０．７、１)の第四ポイント２３０は、電源電圧レベルのみのスケーリングした状態を示す。第四ポイント２３０は、定電界スケーリングの説明例とする。電源電圧レベルをスケーリングするだけで、全体的性能を向上させ、電力密度を一定に維持することが可能であるが、電源電圧レベルを大幅に低下させる必要がある。電源電圧レベルが電気的接地に接近する時、信頼性と機能性に問題が発生する可能性がある。

領域２３５は理想の設計目標を示し、測定可能な全体的性能の増加は、電源電圧レベルと素子幅当たりの駆動電流との両方の最小スケーリングにより達成される。また、電力密度を低下させる。図２では円形で示されているが、領域２３５は不規則形状でもよく、製造プロセスによって決定される。

図３ａは、任意設定スケーリング係数を計算する操作３００のフローチャートである。操作３００は、任意設定スケーリング係数を計算するステップを提供し、集積回路の設計と製造に用いられる。操作３００は、集積回路を製造するのに用いられる第一製造プロセスと、参照製造プロセスとして用いられる第二製造プロセスに基づく。通常、第一製造プロセスは、開発中の製造プロセスか、或いは、開発済みの高価で、ハイパフォーマンスな集積回路のための製造プロセスである。第二製造プロセスはテスト済みで、特性が改善されたプロセスである。例えば、第二製造プロセスは、一般消費商品の集積回路の製造に用いられるプロセスである。通常、第一製造プロセスにより生産される素子寸法は、第二製造プロセスにより生産される素子寸法より小さい。

操作３００は、第一製造プロセスと第二製造プロセスに基づいて、固定スケーリング係数を決定することにより開始される（ブロック３０５）。上述のように、固定スケーリング係数は、エリアスケーリング係数ｋ_Ａと遅延スケーリング係数ｋ_ｔを含む。第一製造プロセスと第二製造プロセスを用いて実行される時、エリアスケーリング係数ｋ_Ａは、類似の（或いは、同じ）回路ブロックを比較することにより決定される。例えば、第一製造プロセスは２２ｎｍの素子寸法を有し、第二製造プロセスは４５ｎｍの素子寸法を有し、エリアスケーリング係数ｋ_Ａは、２２／４５、或いは、約０．４９である。遅延スケーリング係数ｋ_ｔは、類似の（或いは、同じ）素子、或いは、回路ブロックの遅延量により決定される。例えば、第一製造プロセスにより製造されるインバータの固有の遅延（intrinsic delay）は約２．５ｐｓで、第二製造プロセスにより製造されるインバータの固有の遅延は約５ｐｓである場合、遅延スケーリング係数ｋ_ｔは２．５／５、或いは、約０．５０である。図３ｂは、第一製造プロセスと第二製造プロセスの固定スケーリング係数を計算する操作３５０のフローチャートである。

図３Ａに戻ると、固定スケーリング係数の計算後、任意設定スケーリング係数が計算される（ブロック３１０と３１５）。固定スケーリング係数と任意設定スケーリング係数間の関係により、任意設定スケーリング係数は、所望の領域、例えば、図２の領域２３５等に位置し、以下のように示される。

且つ、

ここで、ｋ_Ｉは素子幅当たりの駆動電流スケーリング係数、ｋ_Ｖは電源電圧レベルスケーリング係数、ｋ_Ａはエリアスケーリング係数、ｋ_ｔは遅延スケーリング係数である。この二個の関係式からｋ_Ｖ値を求めると、以下の式で示される。

これらの関係についての詳細は後述する。

ゲート当たり電力、或いは、ロジックセル当たりの電力は以下のように定義される。

ここで、Ｉ_ＤＳＡＴはドレイン飽和電流で、Ｖ_ＤＤは電源電圧レベルである。電力密度は、以下のように定義される。

ここで、Ｗはトランジスタ幅、或いは、標準のセル高さで、Ｌはトランジスタゲート尺寸、或いは、標準のセル幅である。

一定の電力密度を達成するＶ_ＤＤはスケーリング定数ｋを用いて、以下の方程式で示される。

スケーリング定数ｋによるＶ_ＤＤのスケーリングは、前述のように、定電界スケーリングとして知られる。

或いは、電力密度を一定にするスケーリングは、スケーリング定数ｋでＩ_ＤＳＡＴ・Ｖ_ＤＤ／Ｗをスケーリングすることにより達成される。上述の方程式が満たされる場合、電力密度は一定の値を維持するが、異なる遅延量を生成する可能性がある。

固有の遅延ｔは以下のように示される。

ここで、Ｃ_ＯＸはゲート酸化層キャパシタンスで、Ｔ_ｉｎｖは等価ゲート酸化層厚さである。

最低限の要求値は遅延劣化を防止するために、Ｖ_ＤＤ／（Ｉ_ＤＳＡＴ／Ｗ）は、スケーリングしてはいけない。

これにより、電源電圧レベルスケーリング係数の最低限の要求値は

であることが分かる。これは、定値遅延スケーリングと称される。

その後、素子幅当たりの駆動電流と電源電圧レベルの目標値が、任意設定スケーリング係数を用いて設定される（ブロック３２０と３２５）。操作３００は、その後、終了する。

例えば、４５ｎｍ、２２ｎｍなどの１３０ｎｍより小さい素子寸法の製造プロセスでは、回路は、エリアスケーリング係数ｋＡと遅延スケーリング係数ｋｔにより実行される。二個の固定スケーリング係数に基づいて、電源電圧レベルスケーリング係数ｋＶは、エリアスケーリング係数により縮小され、以下の式で示される。

これにより、２２ｎｍの素子寸法の製造プロセスを用いて製造された回路は、電源電圧レベルが４５ｎｍの素子寸法の製造プロセスを用いて製造される回路の電源電圧レベルの約０．７５〜０．８３倍でなければならない。１３０ｎｍの製造プロセスと９０ｎｍの製造プロセスとの間では、上述の特定の電源電圧レベルスケーリング係数は、下位の領域（０．５ｕｍ〜０．１３ｕｍ）、或いは、上位の領域（０．１３ｕｍ〜３２ｎｍ）のいずれかにおいて符合しないので、用いられない。

二個の固定スケーリング係数に基づき、素子幅当たりの駆動電流スケーリング係数ｋＩは、エリアスケーリング係数により増加し、以下の式で示される。

これにより、２２ｎｍの素子寸法の製造プロセスを用いて製造された回路は、素子幅当たりの駆動電流の目標値が４５ｎｍの素子寸法の製造プロセスを用いて製造される回路の素子幅当たりの駆動電流の約０．８３〜約０．９２倍でなければならない。

図４は、第一製造プロセスと第二製造プロセス間で現存する集積回路設計をスケーリングにする場合の操作４００のフローチャートである。操作４００は、集積回路を製作するのに用いられる第一製造プロセスと、参照製造プロセスとして用いられる第二製造プロセスに基づく。第一製造プロセスは、第二製造プロセスより小さい素子寸法の装置を製作するのに用いられる。

操作４００は、スケーリングされる集積回路の回路設計情報を受けて開始される（ブロック４０５）。回路設計情報は、集積回路のレイアウト、ネットリスト等、第二製造プロセスに符合する設計ルールとその他の制約を含む。回路設計情報は、更に、参照データとして、第二製造プロセスに関する設計ライブラリを含む。回路設計は、その後、第一製造プロセスパラメータにスケーリングされる（ブロック４１０）。

回路設計情報のスケーリングは、回路設計の簡潔なサイズ変更、再設計、或いは、サイズ変更に適さない回路設計情報の変換を含む。この他、第二製造プロセスの設計ライブラリは、第一製造プロセスのライブラリにより代替できる。回路設計のスケーリングに関する技術は当該技術を熟知する者なら理解できるので、ここで詳述しない。

この他、電源電圧レベルスケーリング係数ｋ_Ｖと素子幅当たりの駆動電流スケーリング係数ｋ_Ｉ等の任意設定スケーリング係数は、固定スケーリング係数（例えば、エリアスケーリング係数ｋ_Ａと遅延スケーリング係数ｋ_ｔ）に基づいて設定される（ブロック４１５）。前述のように、固定スケーリング係数は、素子寸法、伝播遅延（propagation delay）等の第一製造プロセスと第二製造プロセス間の物理的差異に基づく。任意設定スケーリング係数は、集積回路のパラメータを特定化し、集積回路のパフォーマンスに影響を及ぼす。

電源電圧レベルや正規化飽和電流等の回路パラメータも設定される（ブロック４２０）。回路パラメータは、電源電圧レベルスケーリング係数ｋＶや素子幅当たりの駆動電流スケーリング係数ｋＩ等の任意設定スケーリング係数に基づいて設定される。第二製造プロセスを用いて製造される時、回路パラメータは類似の回路パラメータの関数として設定される。例えば、４５ｎｍの素子寸法の製造プロセスから２２ｎｍ素子寸法の製造プロセスに遷移する時、電源電圧レベルは、二個の製造プロセスのエリアスケーリング係数ｋＡの４乗根により設定され、約０．７５〜約０．８３倍である。同様に、素子幅当たりの駆動電流は、エリアスケーリング係数ｋＡの４乗根により設定され、約０．８３〜約０．９２倍である。

回路設計情報がスケーリングされ、回路パラメータが調整された後、回路設計情報がテストされる(ブロック４２５)。回路設計情報のテストは、回路設計の正確さを検証するシミュレーション、回路のパラメータ、電力消費、遅延等が符合するかを確定するテストを含む。回路設計情報がテストをパスすると、回路設計操作４００が終了する。回路設計情報がテストにパスしない場合、回路設計の変更が必要である。

図５は、集積回路の製造における操作５００のフローチャートである。操作５００は、第一製造プロセスと第二製造プロセス間の面積差異、遅延等の差異に基づいて、集積回路を製造し、集積回路は設計基準に符合する。設計基準の例は、好ましい全体的性能、低い電力密度、低い電力消費等を含む。第一製造プロセスは、第二製造プロセスよりも小さい素子寸法の装置を製作することができる。

操作５００は回路設計情報が与えられることにより開始される（ブロック５０５）。回路設計情報は、既存設計のものか新設計のものである。パラメータに基づく製造プロセスが提供される（ブロック５１０）。パラメータに基づく製造プロセスは、エリアスケーリング係数ｋ_Ａと遅延スケーリング係数ｋ_ｔ等の固定スケーリング係数、及び、電源電圧レベルスケーリング係数ｋ_Ｖと素子幅当たりの駆動電流スケーリング係数ｋ_Ｉ等の任意設定スケーリング係数を有し、固定スケーリング係数と特定のパフォーマンス基準に基づく。固定スケーリング係数は、予め計算され、コンピュータ読み取り可能媒体等に保存され、任意設定スケーリング係数は必要によって計算される。任意設定スケーリング係数は、集積回路の性能要件、例えば、全体的性能、電力密度、電力消費、電力損失（power dissipation）等に基づく。パラメータに基づく製造プロセスが用いられて、電源電圧レベル、素子幅当たりの駆動電流等の回路特徴を定める。パラメータに基づく製造プロセスは、回路設計に影響を及ぼす。

その後、製造プロセスのパラメータを考慮して、回路設計情報から回路レイアウトが製作される（ブロック５１５）。回路レイアウトは、例えば、自動配置配線ソフトを用いて製作される。デザインルールチェックが実行されることで、回路レイアウトが、第一製造プロセスの設計ルールを確実に満たしているか否かが確認される（ブロック５２０）。最終回路設計情報（回路レイアウト）とオリジナル設計情報（スキーマ）の比較が実行されて、回路設計情報がオリジナル設計情報に完全整合しているか否かが確認される。比較は、例えば、ＳＰＩＣＥを用いて実行される。その後、回路設計が製作される（ブロック５３０）。製造された回路は、製造された集積回路に対するテスト、ダイシング、パッケージ等が施される。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

１０５ トレース
１１０ トレース
１１５ 範囲
１２０ 範囲
１２５ 範囲
１３０ トレース
１３５ トレース
２０５ 対角直線
２１０ 曲線
２１５ 第一ポイント
２２０ 第二ポイント
２２５ 第三ポイント
２３０ 第四ポイント
２３５ 領域
３００、３５０、４００、５００ 操作
ｋ_Ａ エリアスケーリング係数
ｋ_ｔ 遅延スケーリング係数
ｋ_Ｖ 電源電圧レベルスケーリング係数
ｋ_Ｉ 素子幅当たりの駆動電流スケーリング係数

Claims (9)

1. 集積回路の製造方法であって、
   第二製造プロセスに基づいて、第一製造プロセスに適用する固定スケーリング係数を計算するステップと、
   前記第一製造プロセスを用いて集積回路を製造するため、任意設定スケーリング係数を計算するステップと、
   前記任意設定スケーリング係数に基づいて、前記集積回路のパラメータを決定するステップと、
   前記の決定されたパラメータを用いて、前記集積回路を製造するステップと、
   を有し、
   前記第一製造プロセスは、前記第二製造プロセスより小さい素子寸法を有する装置を形成し、前記任意設定スケーリング係数は固定スケーリング係数に基づいて設定され、
   前記任意設定スケーリング係数は、電源電圧レベルスケーリング係数と素子幅当たりの駆動電流スケーリング係数を含み、前記電源電圧レベルスケーリング係数と前記固定スケーリング係数の関係は、
   

   

   で示され、ｋＶは、前記電源電圧レベルスケーリング係数、ｋＡは、エリアスケーリング係数、ｋｔは、遅延スケーリング係数であることを特徴とする集積回路の製造方法。
2. 前記固定スケーリング係数は、エリアスケーリング係数と遅延スケーリング係数を含み、前記エリアスケーリング係数は、前記第一製造プロセスにより製作された素子の第一最小素子寸法の前記第二製造プロセスにより製作された素子の第二最小素子寸法に対する比に比例し、前記遅延スケーリング係数は、前記第一製造プロセスにより製作された素子の固有の遅延の前記第二製造プロセスにより製作された素子の固有の遅延に対する比に比例することを特徴とする請求項１に記載の集積回路の製造方法。
3. 前記電源電圧レベルスケーリング係数は、前記エリアスケーリング係数ｋＡの４乗根より小さく、前記第一製造プロセスの素子寸法は２２ｎｍで、前記第二製造プロセスの素子寸法は４５ｎｍで、前記電源電圧レベルスケーリング係数は、前記エリアスケーリング係数の４乗根の約０．７５〜０．８３倍から選択されることを特徴とする請求項１に記載の集積回路の製造方法。
4. 前記任意設定スケーリング係数は、電源電圧レベルスケーリング係数と素子幅当たりの駆動電流スケーリング係数を含み、前記電源電圧レベルスケーリング係数、前記素子幅当たりの駆動電流スケーリング係数、及び、前記固定スケーリング係数間の関係は、
   

   

   で、
   ｋＶは、前記電源電圧レベルスケーリング係数、ｋＩは、前記素子幅当たりの駆動電流スケーリング係数、ｋｔは、遅延スケーリング係数であることを特徴とする請求項１に記載の集積回路の製造方法。
5. 前記素子幅当たりの駆動電流スケーリング係数は、前記エリアスケーリング係数の４乗根より大きく、前記第一製造プロセスの素子寸法は２２ｎｍで、前記第二製造プロセスの素子寸法は４５ｎｍで、前記素子幅当たりの駆動電流スケーリング係数は、前記エリアスケーリング係数の４乗根の約０．８３〜０．９２倍から選択されることを特徴とする請求項４に記載の集積回路の製造方法。
6. 前記任意設定スケーリング係数は、電源電圧レベルスケーリング係数と素子幅当たりの駆動電流スケーリング係数とを含み、前記決定は、
   電源電圧を、前記第二製造プロセスにより製造される集積回路に用いられる電源電圧と前記電源電圧レベルスケーリング係数の乗数になるように設定するステップと、
   素子幅当たりの駆動電流目標値を、第二製造プロセスにより製造される前記集積回路の素子幅当たりの駆動電流目標値と前記素子幅当たりの駆動電流スケーリング係数の乗数になるように設定するステップと、
   を有することを特徴とする請求項１に記載の集積回路の製造方法。
7. 集積回路の製造方法であって、
   前記集積回路に、第一製造プロセスに基づく設計を提供するステップと、
   第二製造プロセスに対し、前記設計を調整するステップと、
   前記第一製造プロセスと前記第二製造プロセスに基づいて、任意設定スケーリング係数を計算するステップと、
   前記任意設定スケーリング係数に基づいて、集積回路パラメータを設定するステップと、
   前記集積回路パラメータを用いて、前記集積回路を製造するステップと、
   を有し、
   前記任意設定スケーリング係数は、更に、固定スケーリング係数に基づき、前記固定スケーリング係数は、エリアスケーリング係数と遅延スケーリング係数からなり、前記任意設定スケーリング係数は、電源電圧レベルスケーリング係数と素子幅当たりの駆動電流スケーリング係数からなり、前記電源電圧レベルスケーリング係数と前記固定スケーリング係数間の関係は、
   

   

   で、
   前記素子幅当たりの駆動電流スケーリング係数と前記固定スケーリング係数間の関係は、
   

   

   で、
   ｋＶは、前記電源電圧レベルスケーリング係数、ｋＩは、前記素子幅当たりの駆動電流スケーリング係数、ｋＡは、エリアスケーリング係数、ｋｔは、遅延スケーリング係数であることを特徴とする集積回路の製造方法。
8. 前記調整は、
   前記集積回路の計算可能な回路素子を有する第一部分の物理的尺寸をスケーリングするステップと、
   前記集積回路の計算不能な回路素子を有する第二部分を修正するステップと、
   前記第一製造プロセスと互換性のある回路ライブラリを、前記第二製造プロセスと互換性がある回路ライブラリにより代替するステップと、
   を有することを特徴とする請求項７に記載の集積回路の製造方法。
9. 集積回路の製造方法であって、
   第一製造プロセスに基づいて、前記集積回路の設計を受信するステップと、
   前記第一製造プロセスと第二製造プロセスに基づいたパラメータに基づいて、製造プロセスを受信するステップと、
   前記第二製造プロセスに基づいて、前記設計のレイアウトを生成するステップと、
   前記第二製造プロセスの設計ルールを用いて、前記レイアウト上で、設計ルール確認を実施するステップと、
   前記第二製造プロセスを用いて、前記集積回路を製造するステップと、
   を有し、
   前記パラメータに基づく前記製造プロセスの提供は、
   ストレージから固定スケーリング係数を回収するステップと、
   前記回収された固定スケーリング係数と前記集積回路の特定性能パラメータに基づいて、任意設定スケーリング係数を計算するステップと、
   前記任意設定スケーリング係数に基づいて、集積回路パラメータを設定するステップと、を有し、
   前記集積回路パラメータは、電源電圧レベルと素子幅当たりの駆動電流を含むことを特徴とする集積回路の製造方法。

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