JP5478993B2

JP5478993B2 - 高耐圧半導体装置及びその製造方法

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Publication number: JP5478993B2
Application number: JP2009198238A
Authority: JP
Inventors: 健悟島
Original assignee: Tokai Rika Co Ltd
Current assignee: Tokai Rika Co Ltd
Priority date: 2009-08-28
Filing date: 2009-08-28
Publication date: 2014-04-23
Anticipated expiration: 2029-08-28
Also published as: JP2011049457A

Description

本発明は、高耐圧半導体装置及びその製造方法に関する。

従来から、高耐圧半導体装置として、ＬＤＭＯＳ型半導体装置や電界緩和層を設けた半導体装置等が使用されている。例えば、シリコン基板の一つの面に形成された半導体のドリフト層及びｐベース層と、ドリフト層の自由面側に形成されたドレイン層と、ｐベース層の自由面側に形成されたソース層と、ｐベース層からドリフト層にわたってシリコン酸化膜を介して設けられたゲート電極とを含む横型ＤＭＯＳＦＥＴにおいて、ドリフト層をより深く掘り下げた位置にドレイン層を形成してオン抵抗を低減させた高耐圧半導体装置が提案されている（例えば、特許文献１参照）。

この高耐圧半導体装置によれば、従来装置のドレイン層の表面から所定量だけ掘り下げた位置にドレイン層の表面を形成する構成としているので、ドリフトチャネルを流れる電流を効率よく吸収でき、オン抵抗を下げる効果があるとされている。

特開平１０−６５１５０号公報

しかし、特許文献１に記載の高耐圧半導体装置は、ドレイン層の表面から所定量だけ掘り下げるために、ドレイン部のＬｏｃｏｓ酸化膜をエッチングにより除去し、先の工程でフォトレジストを塗布しなかったドレイン層をエッチングにより予定する部分まで掘り下げる工程を必要とする。また、電界緩和構造の拡散深さが浅い構造となっており、電界緩和構造の濃度を低くする必要があり、オン抵抗を下げると共に耐圧を上げる構造とするには問題があった。

従って、本発明の目的は、高耐圧と低オン抵抗を両立する高耐圧半導体装置及びその製造方法を提供することにある。

［１］本発明は、上記目的を達成するため、第１導電型の半導体基板上に、前記半導体基板の表面から高深度領域まで、第２導電型の電界緩和層を形成するウエル形成工程と、前記電界緩和層の領域内の表面領域に、高濃度の第２導電型の高濃度拡散層を形成する高濃度拡散層形成工程と、ＬＯＣＯＳ酸化膜形成工程と、ドレイン領域とソース領域の間で前記半導体基板の表面の活性領域にゲート酸化膜を形成し、前記ゲート酸化膜上から前記ＬＯＣＯＳ酸化膜上に張り出してゲート電極を形成するゲート酸化膜及び電極形成工程と、前記ゲート酸化膜を挟んで対向して、ソース領域、及び、電界緩和層の領域内にドレイン領域を形成するソース、ドレイン形成工程と、前記ゲート酸化膜の下部に第１導電型でチャネルを形成するチャネル形成工程と、を有し、前記高濃度拡散層は前記ＬＯＣＯＳ酸化膜の直下に形成され、前記高濃度拡散層の端部から前記チャネルの端部までの離間した距離を製造パラメータとして設定することによりオン抵抗値を所定の抵抗値に制御することを特徴とする高耐圧半導体装置の製造方法を提供する。

［２］前記オン抵抗値は、前記高濃度拡散層の端部から前記チャネルの端部までの距離に対してリニアな関係であることを特徴とする上記［１］に記載の高耐圧半導体装置の製造方法

［３］また、前記高濃度拡散層の端部から前記チャネルの端部までの距離は、１μｍであることを特徴とする上記［１］又は［２］に記載の高耐圧半導体装置の製造方法。

［４］また、前記電界緩和層の高深度領域は、５μｍ以上８μｍ以下であることを特徴とする上記［１］から上記［３］のいずれか１に記載の高耐圧半導体装置の製造方法であってもよい。

本発明の一形態によれば、高耐圧と低オン抵抗を両立する高耐圧半導体装置及びその製造方法を提供することができる。

図１は、本発明の実施の形態に係る高耐圧半導体装置１０の構成断面図である。図２は、本発明の実施の形態に係る高耐圧半導体装置１０の工程図である。図３Ａは、本発明の実施の形態に係る高耐圧半導体装置１０の工程を示す断面図である。図３Ｂは、本発明の実施の形態に係る高耐圧半導体装置１０の工程を示す断面図である。図３Ｃは、本発明の実施の形態に係る高耐圧半導体装置１０の工程を示す断面図である。図４は、半導体基板１００の表面からの深さｄと不純物濃度Ｎとの関係を示す図である。図５は、本発明の実施の形態に係る高耐圧半導体装置１０の電界緩和層の拡散深さｄとオン抵抗の関係を示す図である。図６は、本発明の実施の形態に係る高耐圧半導体装置１０の電界緩和層の拡散深さｄとソース・ドレイン間耐圧の関係を示す図である。図７は、本発明の実施の形態に係る高耐圧半導体装置１０の電界緩和層の距離ａとオン抵抗の関係を示す図である。

（本発明の実施の形態に係る高耐圧半導体装置の構成）
高耐圧半導体装置１０は、第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面領域に高濃度の第２導電型であるｎ型で形成された高濃度拡散層３１０を有し、半導体基板１００の表面から高深度領域まで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成されている。

上記の構成は、ｎ型ＭＯＳＦＥＴの構成であるが、第１導電型をｎ型、第２導電型をｐ型とするｐ型ＭＯＳＦＥＴの構成とすることもできる。以下では、上記示したｎ型ＭＯＳＦＥＴの構成で説明を行なう。

尚、ソース領域２００、ドレイン領域４００、及びゲート電極５１０は、それぞれコンタクトプラグ６５０を介して配線層６６０に接続され、これらの間には層間絶縁膜６７０が埋入され、最上層にはパシベーション層６８０が形成されて全体が構成されている。

半導体基板１００は、バルクＳｉ基板、ＳＯＩ（Silicon On Insulator）基板等を用いることができる。

ソース領域２００は、ｎ型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ等のｎ型不純物を半導体基板１００のｎ型ＭＯＳＦＥＴの領域に注入することにより形成される。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ_２等のｐ型不純物を半導体基板１００のｐ型ＭＯＳＦＥＴの領域に注入することにより形成される。

電界緩和層３００は、ｎ型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ等のｎ型不純物をイオン打込みを行なった後、熱拡散により所定の深さまで不純物を導入する。本実施の形態では、電界緩和層３００は、５〜８μｍまでの高深度領域まで形成されている。ｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ_２等のｐ型不純物がイオン打込み後、熱拡散される。

高濃度拡散層３１０は、電界緩和層３００と同型の不純物を熱拡散により高濃度に導入する。高濃度拡散層３１０は、ＬＯＣＯＳ酸化膜６００の直下に形成される。また、この高濃度拡散層は、チャネル５５０の端部から所定の距離だけ離間した値を製造パラメータとして形成される。具体的には、チャネル５５０の端部、すなわち、ＬＯＣＯＳ酸化膜６００の左側のバーズビーク６０１近傍のチャネル５５０端部領域から約３．５μｍを中心とした所定の距離だけ離間して形成される。この距離により、耐圧とオン抵抗値を制御することができる。

ドレイン領域４００は、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域、すなわち、右側のバーズビーク６０２の右側領域に形成され、ソース領域２００と同様に、ｎ型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ等のｎ型不純物を半導体基板１００のｎ型ＭＯＳＦＥＴの領域に注入することにより形成される。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ_２等のｐ型不純物を半導体基板１００のｐ型ＭＯＳＦＥＴの領域に注入することにより形成される。

ゲート酸化膜５００は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。

ゲート電極５１０は、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ゲート電極５１０には、ＭＯＳＦＥＴ１０がｎ型ＭＯＳＦＥＴの場合には、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。

ＬＯＣＯＳ酸化膜６００は、例えば、ＳｉＯ_２等の絶縁材料からなり、素子分離の機能を有する。

コンタクトプラグ６５０は、アルミ（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、ポリシリコン等が使用される。

配線層６６０は、アルミ（Ａｌ）、銅（Ｃｕ）等の金属配線材料が使用される。

層間絶縁膜６７０は、ＳｉＯ_２等の絶縁材料が使用される。

パシベーション層６８０は、ＳｉＯ_２とプラズマＣＶＤによるＳｉＮの２重層が用いられる。

（本発明の実施の形態に係る高耐圧半導体装置の製造方法）
図２は、本発明の実施の形態に係る高耐圧半導体装置１０の工程図である。以下では、ｎ型ＭＯＳＦＥＴの構成の場合について製造工程（プロセス）の説明を行なう。半導体基板１００上に、ウエル形成（電界緩和層、拡散形成）工程（Ｓｔｅｐ１）、高濃度拡散層形成工程（Ｓｔｅｐ２）、ＬＯＣＯＳ酸化膜形成工程（Ｓｔｅｐ３）、ゲート酸化膜、電極形成工程（Ｓｔｅｐ４）、ソース、ドレイン形成工程（Ｓｔｅｐ５）、電極形成工程（Ｓｔｅｐ６）を順次行なう。ただし、上記の工程順序は変更可能な範囲で順序を入れ替えて行なってもよい。以下、図３Ａ〜図３Ｃに従い、各製造工程を説明する。

図３Ａ（ａ）に示すように、酸化膜ＳｉＯ２７００を生成し、レジスト７０２を塗布した後に、露光、現像、エッチングにより電界緩和層３００を形成する領域以外をマスクする。

次に、図３Ａ（ｂ）に示すように、ｎ型不純物（リンＰ）をイオン注入する。レジスト７００を除去した後に、注入したリンを一定の深さまで熱処理により拡散させてウエル形成を行なうことにより電界緩和層３００を形成する。ここで、電界緩和層３００は、半導体基板１００の表面から高深度領域まで形成され、例えば、図１に示すｄ０は、５μｍ〜８μｍである。

ここで、図４は、半導体基板１００の表面からの深さｄと不純物濃度Ｎとの関係を示す図である。半導体基板１００の表面での不純物濃度Ｎ０が深さｄに従って濃度低下していく不純物濃度のプロファイルを示したものである。このリンの不純物濃度が、半導体基板１００の不純物レベルＮｂと同じになったところ、ｄ０を電界緩和層３００の深さと定義している。

次に、図３Ａ（ｃ）に示すように、酸化膜ＳｉＯ２７００を剥離した後に、酸化膜ＳｉＯ２７０４を生成し、レジスト７０６を塗布した後に、露光、現像、エッチングにより高濃度拡散層３１０を形成する領域以外をマスクする。ｎ型不純物（リンＰ）を高濃度でイオン注入する。レジスト７０６を除去した後に、注入した高濃度のリンを一定の深さまで熱処理により拡散させて高濃度拡散層３１０を形成する。

この高濃度拡散層３１０は、後述する工程で形成されるＬＯＣＯＳ酸化膜６００の直下に位置するように形成される。また、この高濃度拡散層３１０は、チャネル５５０の端部から所定の距離だけ離間した値を製造パラメータとして形成する。例えば、チャネル５５０の端部、すなわち、ＬＯＣＯＳ酸化膜６００の左側のバーズビーク６０１近傍のチャネル５５０端部領域から約３．５μｍを中心とした所定の距離だけ離間した位置となるように形成される。

次に、図３Ｂ（ｄ）に示すように、酸化膜ＳｉＯ２７０４をエッチング除去した後に、ＬＯＣＯＳ酸化膜の成膜を行なう。酸化膜ＳｉＯ２７０８を生成した後に、窒化膜Ｓｉ３Ｎ４７１０を生成し、レジスト７１２を塗布した後に、露光、現像、エッチングによりＬＯＣＯＳ酸化膜６００を形成する領域以外をマスクする。

次に、図３Ｂ（ｅ）に示すように、レジスト７１２を除去した後に、窒化膜Ｓｉ３Ｎ４７１０をマスクにして、厚いフィールド酸化膜、すなわち、ＬＯＣＯＳ酸化膜６００を生成する。ＬＯＣＯＳ酸化膜６００を生成後に、窒化膜Ｓｉ３Ｎ４７１０を除去する。

次に、図３Ｂ（ｆ）に示すように、所定のチャネル長（例えば、６μｍ）となるようにゲート酸化膜５００をＳｉＯ２により生成した後に、ゲート電極形成のためのポリシリコンの成膜を行ない、レジスト７１２を塗布する。このレジスト７１２は、ポリシリコンのエッチングにより、ゲート電極５１０がゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されるようなマスク形状とする。

上記示したポリシリコンのエッチングにより、図３Ｃ（ｇ）に示すように、ゲート電極５１０が形成される。

次に、図３Ｃ（ｈ）に示すように、図示省略するが、ソース領域２００となる領域をマスクして、ｎ型不純物（リンＰ）を拡散させることによりソース領域２００を形成する。

最後に、図３Ｃ（ｉ）に示すように、ソース領域２００、ドレイン領域４００、及びゲート電極５１０に、それぞれコンタクトプラグ６５０を介して配線層６６０を形成し、これらの間に層間絶縁膜６７０を埋入し、最上層にはパシベーション層６８０を形成することによりｎ型ＭＯＳＦＥＴが完成する。

（本発明の実施の形態の効果）
本発明の実施の形態によれば、電界緩和層３００の拡散深さを大きくすることにより、高耐圧と低オン抵抗の両方の特性を両立する高耐圧半導体装置が可能となる。従来技術では、電界緩和層３００の拡散深さを３μｍ程度としているが、本発明の実施の形態では５μｍ以上とする。これにより種々の効果が得られる。

図５は、本発明の実施の形態に係る高耐圧半導体装置１０の電界緩和層の拡散深さｄとオン抵抗の関係を示す図である。これによれば、電界緩和層の拡散深さを、５μｍ以上、８μｍ以下とすることによりオン抵抗をほぼ限界、すなわち、オン抵抗の低下が飽和（saturation）する領域まで小さくすることが可能となる。よって、電界緩和層の拡散深さを５μｍ以上とすることは、単なる数値範囲の最適化ではなく、際だって優れた効果あるいは臨界的効果を有する。

図６は、本発明の実施の形態に係る高耐圧半導体装置１０の電界緩和層の拡散深さｄとソース・ドレイン間耐圧の関係を示す図である。この図によれば、電界緩和層の拡散深さを５μｍ以上とすることにより、産業界でニーズの高い５０Ｖ以上の高耐圧半導体装置が可能となる。

また、図７は、本発明の実施の形態に係る高耐圧半導体装置１０の電界緩和層の距離ａとオン抵抗の関係を示す図である。この図によれば、電界緩和層の距離ａとオン抵抗はリニアな関係であることがわかる。従って、電界緩和層の距離ａを本発明の実施の形態に係る高耐圧半導体装置１０の製造パラメータとすることにより、オン抵抗を任意に制御して製造することが容易になるという効果を有する。

尚、本発明は上記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である。

１０ …高耐圧半導体装置
１００…半導体基板
２００…ソース領域
３００…電界緩和層
３１０…高濃度拡散層
４００…ドレイン領域
５００…ゲート酸化膜
５１０…ゲート電極
５５０…チャネル
６００…ＬＯＣＯＳ酸化膜
６０１、６０２…バーズビーク
６５０…コンタクトプラグ
６６０…配線層
６７０…層間絶縁膜
６８０…パシベーション層
７００、７０２、７０６、７１２…レジスト

Claims

第１導電型の半導体基板上に、
前記半導体基板の表面から高深度領域まで、第２導電型の電界緩和層を形成するウエル形成工程と、
前記電界緩和層の領域内の表面領域に、高濃度の第２導電型の高濃度拡散層を形成する高濃度拡散層形成工程と、
ＬＯＣＯＳ酸化膜形成工程と、
ドレイン領域とソース領域の間で前記半導体基板の表面の活性領域にゲート酸化膜を形成し、前記ゲート酸化膜上から前記ＬＯＣＯＳ酸化膜上に張り出してゲート電極を形成するゲート酸化膜及び電極形成工程と、
前記ゲート酸化膜を挟んで対向して、ソース領域、及び、電界緩和層の領域内にドレイン領域を形成するソース、ドレイン形成工程と、
前記ゲート酸化膜の下部に第１導電型でチャネルを形成するチャネル形成工程と、を有し、
前記高濃度拡散層は前記ＬＯＣＯＳ酸化膜の直下に形成され、前記高濃度拡散層の端部から前記チャネルの端部までの離間した距離を製造パラメータとして設定することによりオン抵抗値を所定の抵抗値に制御することを特徴とする高耐圧半導体装置の製造方法。
前記オン抵抗値は、前記高濃度拡散層の端部から前記チャネルの端部までの距離に対してリニアな関係であることを特徴とする請求項１に記載の高耐圧半導体装置の製造方法。
前記高濃度拡散層の端部から前記チャネルの端部までの距離は、１μｍであることを特徴とする請求項１又は２に記載の高耐圧半導体装置の製造方法。
前記電界緩和層の高深度領域は、５μｍ以上８μｍ以下であることを特徴とする請求項１から３のいずれか１項に記載の高耐圧半導体装置の製造方法。