JP5487613B2

JP5487613B2 - 化合物半導体装置及びその製造方法

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Publication number: JP5487613B2
Application number: JP2008324759A
Authority: JP
Inventors: 俊裕多木; 俊英吉川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-12-19
Filing date: 2008-12-19
Publication date: 2014-05-07
Anticipated expiration: 2028-12-19
Also published as: JP2010147347A; US20100155741A1; US8278688B2

Description

本発明は、ＧａＮ系の化合物半導体を用いた化合物半導体装置及びその製造方法等に関する。

携帯基地局及び衛星通信等に使用可能な電界効果トランジスタとして、高出力動作、高速スイッチング及び高温動作等が可能なＡｌＧａＮ／ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が注目されている。そして、ＧａＮ系ＨＥＭＴに関する種々の技術が知られている。

但し、従来のＧａＮ系ＨＥＭＴの多くはノーマリオンタイプである。ノーマリオンタイプのＧａＮ系ＨＥＭＴにおいては、故障時に電流が流れ続けてしまう。このため、近年、故障時の安全性の確保の観点から、ノーマリオフタイプのＧａＮ系ＨＥＭＴが求められている。そこで、閾値電圧を正にすべく、リセスゲート構造のＧａＮ系ＨＥＭＴが提案されている。例えば、図１に示す構造のＧａＮ系ＨＥＭＴが提案されている。この従来のＧａＮ系ＨＥＭＴでは、電子供給層として機能するｎ型ＡｌＧａＮ層１０３上に、保護層として機能するｎ型ＧａＮ層１０４が形成され、その上にリセス部（開口部）が設けられたＡｌＮ層１０５が形成されている。また、ＡｌＮ層１０５上にＳｉＮ膜１０７が形成されている。そして、リセス部にゲート電極１１１ｇが形成され、ゲート電極１１１ｇを挟むようにしてソース電極１１１ｓ及びドレイン電極１１１ｄがｎ型ＧａＮ層１０４上に形成されている。なお、この技術では、閾値電圧が深くなることを避けるために、意図的に、ｎ型ＧａＮ層１０４とゲート電極１１１ｇとの間に絶縁体層が挟みこまれないようにしている。

このような構造によればノーマリオフ動作が可能であるが、電界集中に伴う電流コラプスとよばれる現象を抑制することが困難である。

特開２００２−３５９２５６号公報国際公開第２００７／１０８０５５号パンフレット

本発明の目的は、電流コラプスを低減することができる化合物半導体装置及びその製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

化合物半導体装置の一態様には、基板上に形成されたＧａＮ系のキャリア走行層と、前記キャリア走行層上に形成されたＧａＮ系のキャリア供給層と、前記キャリア供給層上に形成されたソース電極及びドレイン電極と、前記キャリア供給層上において前記ソース電極と前記ドレイン電極との間に位置するＧａＮ系の保護層と、前記保護層上において前記ソース電極と前記ドレイン電極との間に位置し、Ｎを含み、第１の開口部が形成された第１の化合物半導体層と、前記第１の化合物半導体層上に形成され、前記第１の開口部が前記第１の化合物半導体層から続いて形成されたＧａＮ系の第２の化合物半導体層と、前記第１の開口部内から前記第２の化合物半導体層の直上の位置まで延在し、前記保護層と接するゲート電極と、が設けられている。更に、前記第１の開口部よりも小さい第２の開口部を備え、前記第１の開口部内において前記ゲート電極と前記第１の化合物半導体層及び第２の化合物半導体層とを絶縁する絶縁体層が設けられている。そして、前記ゲート電極は、前記第２の開口部内から前記第２の化合物半導体層の直上の位置まで延在している。

化合物半導体装置の製造方法の一態様では、基板上にＧａＮ系のキャリア走行層を形成し、その後、前記キャリア走行層上にＧａＮ系のキャリア供給層を形成し、前記キャリア供給層上にソース電極及びドレイン電極を形成し、前記キャリア供給層上において前記ソース電極と前記ドレイン電極との間に位置するＧａＮ系の保護層を形成し、前記保護層上において前記ソース電極と前記ドレイン電極との間に位置し、Ｎを含む第１の化合物半導体層を形成し、前記第１の化合物半導体層上にＧａＮ系の第２の化合物半導体層を形成し、前記第１の化合物半導体層及び前記第２の化合物半導体層に第１の開口部を形成し、前記第１の開口部内から前記第２の化合物半導体層の直上の位置まで延在し、前記保護層と接するゲート電極を形成する。また、前記ゲート電極を形成する前に、前記第１の開口部よりも小さい第２の開口部を備え、前記第１の開口部内において前記ゲート電極と前記第１の化合物半導体層及び第２の化合物半導体層とを絶縁する絶縁体層を形成しておく。そして、前記ゲート電極を、前記第２の開口部内から前記第２の化合物半導体層の直上の位置まで延在させる。

上記の化合物半導体装置等によれば、ゲートリーク電流を抑え、また、電流コラプスを抑えることができる。

（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第１の実施形態では、ＳｉＣ基板等の基板１上に、厚さが３μｍ程度のノンドープのＧａＮ層２（キャリア走行層）が形成されている。ＧａＮ層２上に、厚さが３０ｎｍ程度のｎ型ＡｌＧａＮ層３（キャリア供給層）が形成されている。ｎ型ＡｌＧａＮ層３には、Ｓｉが５×１０¹⁸ｃｍ^-3程度ドーピングされている。更に、ｎ型ＡｌＧａＮ層３上に、厚さが１０ｎｍ程度のｎ型ＧａＮ層４（保護層）が形成されている。ｎ型ＧａＮ層４には、Ｓｉが５×１０¹⁸ｃｍ^-3程度ドーピングされている。ｎ型ＧａＮ層４上に、厚さが２ｎｍ程度のノンドープのＡｌＮ層５（化合物半導体層）及び厚さが２ｎｍ程度のｎ型ＧａＮ層６（第２の化合物半導体層）が形成されている。ｎ型ＧａＮ層６には、Ｓｉが５×１０¹⁸ｃｍ^-3程度ドーピングされている。ＡｌＮ層５及びｎ型ＧａＮ層６には、ゲート電極用の開口部２１が形成され、また、開口部２１を間に挟んでソース電極用の開口部２５、及びドレイン電極用の開口部２６も形成されている。そして、ｎ型ＧａＮ層６上及び開口部２１内に、厚さが５ｎｍ〜５００ｎｍ、例えば１００ｎｍのＳｉＮ膜７が形成されている。ＳｉＮ膜７の開口部２１内の一部に開口部２２が形成されている。

そして、ＳｉＮ膜７上に、開口部２１よりも広く拡がるゲート電極１１ｇが形成されている。ゲート電極１１ｇは、例えば、開口部２１よりも５０ｎｍ〜１０μｍ程度拡がっている。ＳｉＮ膜７は、開口部２１及び２２を介してｎ型ＧａＮ層４に接している。また、開口部２５内にソース電極１１ｓが形成され、開口部２６内にドレイン電極１１ｄが形成されている。ソース電極１１ｓ及びドレイン電極１１ｄは、例えば、厚さが１０ｎｍ程度のＴａ膜とその上に形成された厚さが３００ｎｍ程度のＡｌ膜とから構成されている。また、ゲート電極１１ｇは、例えばＮｉ膜とその上に形成されたＡｕ膜とから構成されている。

このような第１の実施形態では、ｎ型ＡｌＧａＮ層３のＧａＮ層２との界面近傍に、格子不整合に起因するピエゾ効果が生じる。このため、正の分極電荷が現れ、ＧａＮ層２のｎ型ＡｌＧａＮ層３との界面近傍に電子が誘起される。この結果、２次元電子ガス層（２ＤＥＧ）が現れる。

また、ゲート電極１１ｇの周囲に絶縁体層としてＳｉＮ膜７が存在するため、側面からのゲートリーク電流を防止することができる。従って、十分な出力電力及び信頼性を得ることが可能となり、高耐圧化も可能となる。

更に、図１に示す従来の構造では、リセス部においてＡｌＮ層１０５とゲート電極１１１ｇとが接触しているため、この接触面を介してゲートリーク電流が発生してしまうが、本実施形態では、ＳｉＮ膜７によりＡｌＮ層５とゲート電極１１ｇとが絶縁されている。このため、ゲートリーク電流を低減することができる。

なお、図１に示す従来の構造において、単にＡｌＮ層１０５とゲート電極１１１ｇとを絶縁するのであれば、図３に示すように、ゲート電極１１１ｇ用の開口部を広くした構造を採用すればよい。しかしながら、このような構造の特性について本願発明者等が実験を行ったところ、電流コラプスとよばれる動作中のオン抵抗の増加現象が発生することが判明した。動作時の電界集中はゲート電極１１１ｇのドレイン端において最大になるが、図３に示す構造では、電界集中が最大となる位置に、リセスエッチング時のダメージにより発生したトラップが多数存在する。つまり、ゲート電極１１１ｇ用の開口部（リセス部）を形成する際にｎ型ＧａＮ層１０４の表面に多数のトラップが発生し、図３に示す構造では、ここに電界集中が生じる。そして、電界集中の最大となる位置にトラップが多数存在すると、トラップに多くの電子が捕獲され、この電子が２次元電子ガス（２ＤＥＧ）に大きな影響を及ぼし、オン抵抗が増加してしまうのである。

これに対し、図２に示す第１の実施形態では、ゲート電極１１ｇが開口部２１の縁よりもソース電極１１ｓ及び１１ｄの近くまで張り出しているため、動作時の電界集中はＳｉＮ膜７上においても極値を持つ。従って、トラップが多数存在する領域における電界が緩和される。この結果、ｎ型ＧａＮ層４の表面のトラップに電子が捕獲されにくく、電流コラプスが生じにくい。

なお、基板１の表面側から見たレイアウトは、例えば図４のようになる。つまり、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの平面形状が櫛歯状となっており、ソース電極１１ｓ及びドレイン電極１１ｄが交互に配置されている。そして、これらの間にゲート電極１１ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図２に示す断面図は、図４中のＩ−Ｉ線に沿った断面図である。また、活性領域１０にＧａＮ層２及びｎ型ＡｌＧａＮ層３等が含まれており、活性領域１０の周囲がイオン注入又はメサエッチング等により不活性領域とされている。

なお、抵抗体及びキャパシタ等をも実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図５Ａ乃至図５Ｇは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図５Ａに示すように、基板１上にＧａＮ層２を形成する。次いで、ＧａＮ層２上にｎ型ＡｌＧａＮ層３を形成する。次いで、ｎ型ＡｌＧａＮ層３上にｎ型ＧａＮ層４を形成する。その後、ｎ型ＧａＮ層４上にノンドープのＡｌＮ層５を形成する。続いて、ＡｌＮ層５上にｎ型ＧａＮ層６を形成する。ＧａＮ層２、ｎ型ＡｌＧａＮ層３、ｎ型ＧａＮ層４、ＡｌＮ層５及びｎ型ＧａＮ層６の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。

次いで、ｎ型ＧａＮ層６上に、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、ｎ型ＧａＮ層６、ＡｌＮ層５及びｎ型ＧａＮ層４のエッチングを行うことにより、図５Ｂに示すように、ｎ型ＧａＮ層６、ＡｌＮ層５及びｎ型ＧａＮ層４に、ソース電極用の開口部２５及びドレイン電極用の開口部２６を形成する。このエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。なお、開口部２５及び２６の深さに関し、ｎ型ＧａＮ層４の一部を残してもよく、また、ｎ型ＡｌＧａＮ層３の一部を除去してもよい。また、ｎ型ＧａＮ層６のエッチングを行った後に、酸を用いたウェットエッチングを行ってＡｌＮ層５を除去し、ｎ型ＧａＮ層４を残してもよい。つまり、開口部２５及び２６の深さがｎ型ＧａＮ層６、ＡｌＮ層５及びｎ型ＧａＮ層４の総厚と一致している必要はない。

続いて、図５Ｃに示すように、開口部２５及び２６内に、夫々ソース電極１１ｓ及びドレイン電極１１ｄをリフトオフ法により形成する。ソース電極１１ｓ及びドレイン電極１１ｄの形成では、Ｔａ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。つまり、リフトオフの処理を行う。そして、窒素雰囲気中で４００℃〜１０００℃、例えば５５０℃で熱処理を行い、オーミック特性を確立する。

ソース電極１１ｓ及びドレイン電極１１ｄの形成後、開口部２１を形成する予定の領域を開口するレジストパターンを形成する。次いで、レジストパターンを用いたエッチングを行うことにより、図５Ｄに示すように、ｎ型ＧａＮ層６及びＡｌＮ層５に開口部２１を形成する。開口部２１の幅は特に限定されないが、例えば１０ｎｍ〜５μｍ程度である。このエッチングとしては、例えば酸を用いたウェットエッチングを行う。そして、レジストパターンを除去する。このようなエッチングでは、ｎ型ＧａＮ層４はエッチングされないため、ウェハ面内で均一なエッチングが可能である。

その後、図５Ｅに示すように、ＳｉＮ膜７を全面に形成する。ＳｉＮ膜７の形成は、例えばプラズマＣＶＤ法により行う。

続いて、開口部２２を形成する予定の領域を開口するレジストパターンを形成する。次いで、レジストパターンを用いたエッチングを行うことにより、図５Ｆに示すように、ＳｉＮ膜７に開口部２２を形成する。開口部２２の幅は開口部２１の幅より小さければ特に限定されないが、開口部２１の幅が０．５μｍ程度の場合、０．１μｍ〜０．３μｍ程度である。このエッチングとしては、例えば弗素系ガスを用いたドライエッチング又は酸を用いたウェットエッチング等を行う。そして、レジストパターンを除去する。

その後、ゲート電極１１ｇを形成する予定の領域を開口するレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、続いて、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。つまり、リフトオフの処理により、図５Ｇに示すように、ゲート電極１１ｇを形成する。ゲート電極１１ｇの幅は開口部２１の幅より大きければ特に限定されないが、開口部２１の幅が０．５μｍ程度の場合、１μｍ程度である。

このような製造方法によれば、ノンドープのＡｌＮ層５とｎ型ＧａＮ層４とのウェットエッチング時の選択比が高いため、ＡｌＮ層５を高い精度で加工することができる。従って、再現性のよいゲート電極１１ｇを高い精度で形成することができる。

なお、図６に示すように、第１の実施形態におけるｎ型ＧａＮ層６を省略してもよい。

（第２の実施形態）
次に、第２の実施形態について説明する。図７Ａ乃至図７Ｃは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様に、ＳｉＮ膜７の形成までの処理を行う（図５Ｅ参照）。次いで、弗素系ガスを用いた異方性ドライエッチングをＳｉＮ膜７に対して行う。この結果、図７Ａに示すように、開口部２１の両側面にサイドウォール１２が形成される。サイドウォール１２の間隔は、例えば０．１μｍ〜０．３μｍ程度である。この間隔は、開口部２１の幅及びＳｉＮ膜７の厚さにより調整することが可能である。

その後、図７Ｂに示すように、ゲート電極１１ｇを形成する予定の領域を開口するレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、続いて、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。つまり、リフトオフの処理により、図５Ｇに示すように、ゲート電極１１ｇを形成する。ゲート電極１１ｇの幅は開口部２１の幅より大きければ特に限定されない。

次いで、図７Ｃに示すように、ＳｉＮ膜８を全面に形成する。ＳｉＮ膜８の形成は、例えばプラズマＣＶＤ法により行う。ＳｉＮ膜８の厚さは、ＳｉＮ膜７と同様に、５ｎｍ〜５００ｎｍ、例えば１００ｎｍである。

このような方法により製造されたＧａＮ系ＨＥＭＴにおいても、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
次に、第３の実施形態について説明する。図８Ａ乃至図８Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第１の実施形態と同様に、開口部２２の形成までの処理を行う（図５Ｆ参照）。次いで、開口部２２の内側を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、ｎ型ＧａＮ層４のエッチングを行うことにより、図８Ａに示すように、ｎ型ＧａＮ層４の表層部に、掘り込み部２３を形成する。そして、レジストパターンを除去する。

続いて、図８Ｂに示すように、ゲート電極１１ｇを形成する予定の領域を開口するレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、続いて、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。つまり、リフトオフの処理により、図５Ｇに示すように、ゲート電極１１ｇを形成する。ゲート電極１１ｇの幅は開口部２１の幅より大きければ特に限定されない。

更に、本実施形態では、ゲートリセスが２段構造になっていて、電界集中が生じる点が第１の実施形態よりも多いため、電流コラプスをより一層低減することができる。

なお、掘り込み部２３の深さは特に限定されず、例えばｎ型ＧａＮ層４の厚さと一致させてもよい。つまり、ｎ型ＧａＮ層４のレジストパターンから露出している部分をすべて除去してもよい。

また、第２及び第３の実施形態においても、第１の実施形態と同様に、ｎ型ＧａＮ層６が省略されていてもよい（図６参照）。

なお、いずれの実施形態においても、基板１として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板１が、導電性、半絶縁性又は絶縁性のいずれであってもよい。

また、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極１１ｓ及びドレイン電極１１ｄの形成後の熱処理を省略してもよい。また、ゲート電極１１ｇに対して熱処理を行ってもよい。

また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。例えば、開口部２１の内側に位置する絶縁膜として絶縁性のＡｌＮ（アルミニウム窒化物）膜を用いてもよく、また、開口部２１の側面に接するＡｌＮ膜と、その内側に位置するＳｉＮ（シリコン窒化物）膜とからなる積層膜を用いてもよい。後者の構成を得るためには、例えば、第１の実施形態におけるＳｉＮ膜７を形成する前に、第２の実施形態と同様の処理によりＳｉＮ膜からなるサイドウォールを形成しておけばよい。また、開口部２１の内側に位置する絶縁膜にアルミニウム酸化物を含ませてもよい。このように、酸化物若しくは窒化物又はこれらの積層構造体を、開口部２１の内側に位置する絶縁膜として用いることができる。

また、第１及び第２の実施形態において、ｎ型ＧａＮ層４のゲート電極１１ｇが接している部分がエッチングされていてもよい。その深さはｎ型ＧａＮ層４の厚さと一致していてもよく、それよりも浅くてもよい。また、ｎ型ＡｌＧａＮ層３に達するようにエッチングされていてもよい。但し、このエッチングは、均一に行うことが好ましい。

また、閾値電圧がマイナスになったとしても、電流コラプスの抑制、オン抵抗の低減及びゲートリーク電流の低減は可能であるため、ノーマリオン動作の化合物半導体装置に本発明を適用してもよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板上に形成されたＧａＮ系のキャリア走行層と、
前記キャリア走行層上に形成されたＧａＮ系のキャリア供給層と、
前記キャリア供給層上に形成されたソース電極及びドレイン電極と、
前記キャリア供給層上において前記ソース電極と前記ドレイン電極との間に位置し、Ｎを含み、第１の開口部が形成された化合物半導体層と、
前記第１の開口部内から前記化合物半導体層の上方まで延在するゲート電極と、
前記第１の開口部よりも小さい第２の開口部を備え、前記第１の開口部内において前記ゲート電極と前記化合物半導体層とを絶縁する絶縁体層と、
を有し、
前記ゲート電極は、前記第２の開口部内から前記化合物半導体層の上方まで延在していることを特徴とする化合物半導体装置。

（付記２）
前記絶縁体層は、前記化合物半導体層の上方まで延在していることを特徴とする付記１に記載の化合物半導体装置。

（付記３）
前記キャリア供給層と前記ゲート電極との間に形成され、前記ゲート電極と接するＧａＮ系の保護層を有することを特徴とする付記１又は２に記載の化合物半導体装置。

（付記４）
前記保護層は、前記ゲート電極と接する部分に掘り込み部を有することを特徴とする付記３に記載の化合物半導体装置。

（付記５）
前記保護層は、前記ソース電極及びドレイン電極と前記キャリア供給層との間まで延在していることを特徴とする付記３又は４に記載の化合物半導体装置。

（付記６）
前記保護層にＳｉがドーピングされていることを特徴とする付記３乃至５のいずれか１項に記載の化合物半導体装置。

（付記７）
前記化合物半導体層は、ＡｌＮ層であることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。

（付記８）
前記絶縁体層は、シリコン窒化物、アルミニウム窒化物又はアルミニウム酸化物の少なくとも一種を含有していることを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。

（付記９）
前記化合物半導体層上に形成されたＧａＮ系の第２の化合物半導体層を有することを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。

（付記１０）
基板上にＧａＮ系のキャリア走行層を形成する工程と、
前記キャリア走行層上にＧａＮ系のキャリア供給層を形成する工程と、
前記キャリア供給層上にソース電極及びドレイン電極を形成する工程と、
前記キャリア供給層上において前記ソース電極と前記ドレイン電極との間に位置し、Ｎを含み、第１の開口部を備えた化合物半導体層を形成する工程と、
前記第１の開口部内から前記化合物半導体層の上方まで延在するゲート電極を形成する工程と、
を有し、
前記ゲート電極を形成する工程の前に、前記第１の開口部よりも小さい第２の開口部を備え、前記第１の開口部内において前記ゲート電極と前記化合物半導体層とを絶縁する絶縁体層を形成する工程を有し、
前記ゲート電極を、前記第２の開口部内から前記化合物半導体層の上方まで延在させることを特徴とする化合物半導体装置の製造方法。

（付記１１）
前記絶縁体層を形成する工程において、前記絶縁体層を前記化合物半導体層の上方まで延在させることを特徴とする付記１０に記載の化合物半導体装置の製造方法。

（付記１２）
前記キャリア供給層を形成する工程と前記ゲート電極を形成する工程との間に、前記ゲート電極と接するＧａＮ系の保護層を前記キャリア供給層上に形成する工程を有することを特徴とする付記１０又は１１に記載の化合物半導体装置の製造方法。

（付記１３）
前記保護層の前記ゲート電極と接する部分に掘り込み部を形成する工程を有することを特徴とする付記１２に記載の化合物半導体装置の製造方法。

（付記１４）
前記保護層を形成する工程において、前記保護層を前記ソース電極及びドレイン電極と前記キャリア供給層との間まで延在させることを特徴とする付記１２又は１３に記載の化合物半導体装置の製造方法。

（付記１５）
前記保護層として、Ｓｉがドーピングされた層を形成することを特徴とする付記１２乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１６）
前記化合物半導体層として、ＡｌＮ層を形成することを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１７）
前記絶縁体層として、シリコン窒化物、アルミニウム窒化物又はアルミニウム酸化物の少なくとも一種を含有する層を形成することを特徴とする付記１０乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１８）
前記化合物半導体層を形成する工程と前記ゲート電極を形成する工程との間に、前記化合物半導体層上にＧａＮ系の第２の化合物半導体層を形成する工程を有することを特徴とする付記１０乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１９）
基板上に形成されたＧａＮ系のキャリア走行層と、
前記キャリア走行層上に形成されたＧａＮ系のキャリア供給層と、
前記キャリア供給層上に形成されたソース電極及びドレイン電極と、
前記キャリア供給層上において前記ソース電極と前記ドレイン電極との間に位置し、Ｎを含み、開口部が形成された化合物半導体層と、
前記開口部内から前記化合物半導体層の上方まで延在するゲート電極と、
前記開口部の側壁部のみに形成され、前記開口部内において前記ゲート電極と前記化合物半導体層とを絶縁する絶縁体層と、
を有することを特徴とする化合物半導体装置。

（付記２０）
前記絶縁体層は、シリコン窒化物、アルミニウム窒化物又はアルミニウム酸化物の少なくとも一種を含有していることを特徴とする付記１９に記載の化合物半導体装置。

従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。図１に示すＧａＮ系ＨＥＭＴの変形例を示す断面図である。第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示すレイアウト図である。第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図５Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図５Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図５Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図５Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図５Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図５Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。第１の実施形態の変形例を示す断面図である。第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図７Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図７Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。図８Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。

符号の説明

１：基板
２：ＧａＮ層
３：ｎ型ＡｌＧａＮ層
４：ｎ型ＧａＮ層
５：ＡｌＮ層
６：ｎ型ＧａＮ層
７：ＳｉＮ膜
１０：活性領域
１１ｄ：ドレイン電極
１１ｇ：ゲート電極
１１ｓ：ソース電極
１２：サイドウォール
２３：掘り込み部

Claims

基板上に形成されたＧａＮ系のキャリア走行層と、
前記キャリア走行層上に形成されたＧａＮ系のキャリア供給層と、
前記キャリア供給層上に形成されたソース電極及びドレイン電極と、
前記キャリア供給層上において前記ソース電極と前記ドレイン電極との間に位置するＧａＮ系の保護層と、
前記保護層上において前記ソース電極と前記ドレイン電極との間に位置し、Ｎを含み、第１の開口部が形成された第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の開口部が前記第１の化合物半導体層から続いて形成されたＧａＮ系の第２の化合物半導体層と、
前記第１の開口部内から前記第２の化合物半導体層の直上の位置まで延在し、前記保護層と接するゲート電極と、
前記第１の開口部よりも小さい第２の開口部を備え、前記第１の開口部内において前記ゲート電極と前記第１の化合物半導体層及び第２の化合物半導体層とを絶縁する絶縁体層と、
を有し、
前記ゲート電極は、前記第２の開口部内から前記第２の化合物半導体層の直上の位置まで延在していることを特徴とする化合物半導体装置。
前記絶縁体層は、前記第２の化合物半導体層の直上の位置まで延在していることを特徴とする請求項１に記載の化合物半導体装置。
前記保護層は、前記ゲート電極と接する部分に掘り込み部を有することを特徴とする請求項１又は２に記載の化合物半導体装置。
前記第１の化合物半導体層は、ＡｌＮ層であることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
基板上にＧａＮ系のキャリア走行層を形成する工程と、
前記キャリア走行層上にＧａＮ系のキャリア供給層を形成する工程と、
前記キャリア供給層上にソース電極及びドレイン電極を形成する工程と、
前記キャリア供給層上において前記ソース電極と前記ドレイン電極との間に位置するＧａＮ系の保護層を形成する工程と、
前記保護層上において前記ソース電極と前記ドレイン電極との間に位置し、Ｎを含む第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上にＧａＮ系の第２の化合物半導体層を形成する工程と、
前記第１の化合物半導体層及び前記第２の化合物半導体層に第１の開口部を形成する工程と、
前記第１の開口部内から前記第２の化合物半導体層の直上の位置まで延在し、前記保護層と接するゲート電極を形成する工程と、
を有し、
前記ゲート電極を形成する工程の前に、前記第１の開口部よりも小さい第２の開口部を備え、前記第１の開口部内において前記ゲート電極と前記第１の化合物半導体層及び第２の化合物半導体層とを絶縁する絶縁体層を形成する工程を有し、
前記ゲート電極を、前記第２の開口部内から前記第２の化合物半導体層の直上の位置まで延在させることを特徴とする化合物半導体装置の製造方法。
前記絶縁体層を形成する工程において、前記絶縁体層を前記第２の化合物半導体層の直上の位置まで延在させることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
前記保護層の前記ゲート電極と接する部分に掘り込み部を形成する工程を有することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
前記第１の化合物半導体層として、ＡｌＮ層を形成することを特徴とする請求項５乃至７のいずれか１項に記載の化合物半導体装置の製造方法。