JP5487922B2 - Semiconductor device, driving method thereof, and driving device - Google Patents
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Description
本発明は、半導体装置、その駆動方法、及び駆動装置に係り、特にＮチャンネルＤＭＯＳＦＥＴ（Double diffused MOSFET）とその他の素子をＰ型半導体基板上に形成した半導体装置において、ＮチャンネルＤＭＯＳＦＥＴとその他の素子との間に生じた寄生トランジスタによる誤動作を防止することができる半導体装置、その駆動方法、及び駆動装置に関する。 The present invention relates to a semiconductor device, a driving method thereof, and a driving device, and more particularly to an N-channel DMOSFET and other elements in a semiconductor device in which an N-channel DMOSFET (Double diffused MOSFET) and other elements are formed on a P-type semiconductor substrate. The present invention relates to a semiconductor device, a driving method thereof, and a driving device that can prevent a malfunction caused by a parasitic transistor generated between the driving device and the driving device.
高圧直流電源に接続された負荷を半導体スイッチによりオン・オフして、負荷に供給される電力を制御することが一般に行われている。例えば、特開平６−７８５２５号公報（特許文献１）には、上記半導体スイッチ（主スイッチ素子）としてＩＧＢＴ（Insulated
Gate Bipolar Transistor）を使用したパルス電源が開示されている。これら電源装置に使用される主スイッチ素子は高速にオン・オフされるので、過渡的にゲート信号が影響を受け、オフすべきタイミングでオンしてしまうような誤点弧を生じることがある。この誤点弧を防止するため、特許文献１に開示されたＩＧＢＴのドライブ駆動回路のように、主スイッチ素子のゲートドライブ用ローサイドトランジスタ（例えば特許文献１に示されたバイポーラトランジスタ３があげられるが、ＭＯＳトランジスタも使用される）と主スイッチ素子との間に、負電源（例えば特許文献１に示された直流電源５）を接続することが知られている。
In general, a load connected to a high-voltage DC power supply is turned on / off by a semiconductor switch to control power supplied to the load. For example, JP-A-6-78525 (Patent Document 1) discloses an IGBT (Insulated) as the semiconductor switch (main switch element).
A pulse power source using a gate bipolar transistor) is disclosed. Since the main switch elements used in these power supply devices are turned on and off at high speed, the gate signal may be transiently affected, and erroneous firing may occur such that the main switch device is turned on at the timing to be turned off. In order to prevent this false ignition, a low-side transistor for gate drive of the main switch element (for example, the bipolar transistor 3 disclosed in Patent Document 1 can be cited as in the IGBT drive driving circuit disclosed in Patent Document 1. It is known to connect a negative power source (for example, the DC power source 5 disclosed in Patent Document 1) between the main switch element and a MOS transistor.
図１は、上記のように主スイッチ素子の誤点弧を防止するバイアス電圧（−Ｅｇｅ）を、主スイッチ素子のゲート端子に加えるようにした駆動回路の具体的一例を、駆動回路１０として示したものである。
図１の駆動回路１０において、Ｑ２はローサイドの主スイッチ素子としてのＩＧＢＴである。１０１は主スイッチ素子Ｑ２のゲート駆動回路である。
FIG. 1 shows, as a
In the
主スイッチ素子Ｑ２のゲート端子はゲート抵抗Ｒｇ２を介してゲート駆動回路１０１の出力端子１１３に接続されている。Ｑ３はハイサイドのスイッチ素子（ＰチャンネルＭＯＳＦＥＴ）、Ｑ４はローサイドのスイッチ素子（ＮチャンネルＤＭＯＳＦＥＴ）である。
１１０はハイサイドのスイッチ素子Ｑ３のソース端子で、プラスの電圧が与えられる。４３はローサイドのスイッチ素子Ｑ４のソース端子で、負電源１０３によりマイナスのバイアス電圧−Ｅｇｅが与えられる。４８は回路及び基板ＧＮＤ端子である。回路及び基板ＧＮＤ端子４８は、ゲート駆動回路１０１の接地端子であり、これは具体的にはゲート駆動回路１０１に共通の半導体基板（後述の図２のＰ型半導体基板２１）に接続された接地端子である。スイッチ素子Ｑ３のドレイン端子とスイッチ素子Ｑ４のドレイン端子は接続され、この接続点はゲート駆動回路１０１の出力端子１１３に接続されている。スイッチ素子Ｑ３、スイッチ素子Ｑ４のゲート端子にはそれぞれ第１の駆動回路１１４、第２の駆動回路１１５が接続されている。
The gate terminal of the main switch element Q2 is connected to the
スイッチ素子Ｑ３、スイッチ素子Ｑ４、第１の駆動回路１１４、第２の駆動回路１１５、及びここでは図示していないがその他のＣＭＯＳ、バイポーラトランジスタなどの素子が、後述するように共通のＰ型半導体基板２１上に形成されている。
The switch element Q3, the switch element Q4, the
図１のように構成された主スイッチ素子Ｑ２のゲート駆動回路１０１は、スイッチ素子Ｑ４のソース端子４３が負電位になるように負電源１０３によりマイナスのバイアス電圧−Ｅｇｅが与えられているので、主スイッチ素子Ｑ２をオフするときスイッチ素子Ｑ４がオンすると、ゲート駆動回路１０１の出力端子１１３は負電源１０３のバイアス電圧−Ｅｇｅによりマイナス電圧−Ｅｇｅまで降下し、主スイッチ素子Ｑ２のゲート電圧をマイナス電圧−Ｅｇｅにバイアスすることができる。
The
しかし、上記のように負電源１０３によりマイナスのバイアス電圧−Ｅｇｅを加え誤点弧を防止するようにしても、ゲート駆動回路１０１を小型で大電流駆動が可能となるように、ゲート駆動回路１０１の出力素子としてのスイッチ素子Ｑ４をＮチャンネルＤＭＯＳＦＥＴとし、このＮチャンネルＤＭＯＳＦＥＴとその他の素子を共通の半導体基板上に形成すると、ＮチャンネルＤＭＯＳＦＥＴとその他の素子間に形成された寄生トランジスタにより誤動作を生じることが分かった。以下、この誤動作について説明する。
However, even if a negative bias voltage -Ege is applied by the
図２は、図１のゲート駆動回路１０１を共通のＰ型半導体基板２１上に形成した半導体装置２０の断面図（ＮチャンネルＤＭＯＳＦＥＴ付近の一部断面図）とその周辺回路を示している。図２に示した半導体装置２０は、Ｐ型半導体基板２１上に、ゲート駆動回路１０１のＮチャンネルＤＭＯＳＦＥＴ３１を含め、その他の複数の素子（例えばＮＰＮバイポーラトランジスタ３２、ＣＭＯＳＦＥＴ、ＰチャンネルＭＯＳＦＥＴ、ＮチャンネルＭＯＳＦＥＴなど）が混在して形成されている。
FIG. 2 shows a cross-sectional view (partial cross-sectional view near the N-channel DMOSFET) of the
図２を参照すると、ＮチャンネルＤＭＯＳＦＥＴ３１はＰ型半導体基板２１上に形成されたｎ型ウェル（Ｎ型エピタキシャル領域２２）中にＰ型領域２６とＮ型領域２９が二重拡散技術により形成されている。二重拡散されたＮ型領域２９からソース端子（Ｓ）４３が取り出され、Ｐ型領域２６からバックゲート端子（ＢＧ）４２が取り出されている。また二重拡散されたＰ型領域２６に対応してゲート電極３４が設けられ、ゲート端子（Ｇ）４４が取り出されている。さらに、ｎ型ウェルのＮ型エピタキシャル領域２２からドレイン端子（Ｄ）４１が取り出される。ソース端子（Ｓ）４３は負電源１０３（バイアス電圧−Ｅｇｅ）の負極側に接続され、負電源１０３の正極側はＧＮＤに接地されている。
Referring to FIG. 2, an N-
また、他の素子として形成された例えばＮＰＮバイポーラトランジスタ３２は、Ｐ型半導体基板２１上に形成されたｎ型ウェル（Ｎ型エピタキシャル領域２３）中にＰ型領域２５とＮ型領域２８が二重拡散技術により形成され、二重拡散されたＮ型領域２８からエミッタ端子（Ｅ）４６が取り出され、Ｐ型領域２５からベース端子（Ｂ）４７が取り出されている。また、ｎ型ウェルのＮ型エピタキシャル領域２３からコレクタ端子（Ｃ）４５が取り出されている。コレクタ端子（Ｃ）４５には制御回路電源１０４（電圧はＶｃｃ）の正極側が接続され、制御回路電源１０４の負極側はＧＮＤに接地されている。
Further, for example, an NPN
Ｐ型半導体基板２１は回路及び基板ＧＮＤ端子４８でＧＮＤに接地されている。また、複数の素子のｎ型ウェル（Ｎ型エピタキシャル領域２２、２３、２４）間に形成されたＰ型半導体基板２１のＰ型領域は、各素子を分離（アイソレーション）している。
The P-
このように構成された各素子のｎ型ウェル間には、例えば、Ｎ型エピタキシャル領域２２とＮ型エピタキシャル領域２３との間に寄生ＮＰＮトランジスタ４９が形成される。そして、ソース端子（Ｓ）４３が負電源１０３により負電位のバイアス電圧−Ｅｇｅになっているので、寄生ＮＰＮトランジスタ４９により誤動作を招く。すなわち、ＮチャンネルＤＭＯＳＦＥＴ３１（スイッチ素子Ｑ４）のゲート端子（Ｇ）４４にオン信号を供給するとドレイン電流Ｉｄが発生し、ドレインの電圧（すなわちＮ型エピタキシャル領域２２の電圧）がほぼソース端子（Ｓ）４３のバイアス電圧−Ｅｇｅまで降下し、寄生ＮＰＮトランジスタ４９のエミッタ端子が負電位（約−Ｅｇｅ）、コレクタ端子が正電位（制御回路電源１０４の電圧Ｖｃｃ）、ベース端子が接地電位（０Ｖ）となる。これにより寄生ＮＰＮトランジスタ４９がオン状態となり、その結果、素子の誤動作を招くことになる。
For example, a
本発明の目的は、上記問題点に鑑み、共通のＰ型半導体基板上にＮチャンネルＤＭＯＳＦＥＴを含む複数の素子を形成した半導体装置において、ＮチャンネルＤＭＯＳＦＥＴのソース端子が負電圧にバイアスされても素子の誤動作を招くことのない半導体装置、その駆動方法、及び駆動装置を提供することにある。
In view of the above problems, an object of the present invention is to provide a semiconductor device in which a plurality of elements including an N-channel DMOSFET are formed on a common P-type semiconductor substrate, even if the source terminal of the N-channel DMOSFET is biased to a negative voltage. It is an object of the present invention to provide a semiconductor device, a driving method thereof, and a driving device that do not cause a malfunction.
本発明の半導体装置は、トランスと、前記トランスの１次側において１次側半導体基板上に形成された駆動信号発生回路と、前記トランスの２次側において前記駆動信号発生回路とは前記トランスにより絶縁され２次側半導体基板上に形成された２次側駆動回路と、
を備え、前記２次側駆動回路は、前記２次側半導体基板であるＰ型半導体基板と、前記Ｐ型半導体基板に形成された複数のｎ型ウェルと、前記複数のｎ型ウェルのすくなくとも１つのｎ型ウェル上に形成されたＮチャンネルＤＭＯＳＦＥＴと、前記ＮチャンネルＤＭＯＳＦＥＴが形成されたｎ型ウェルの電位以下になるように前記Ｐ型半導体基板の電位を負電位にバイアスするための負電源接続端子と、を備えたことを特徴とする。
また、本発明の半導体装置は、前記駆動信号発生回路と前記２次側駆動回路は、１つの封止体に封止されていることを特徴とする。
また、本発明の半導体装置は、前記負電源接続端子は、前記ＮチャンネルＤＭＯＳＦＥＴのソース端子に接続されたことを特徴とする。
また、本発明の半導体装置は、前記ＮチャンネルＤＭＯＳＦＥＴのドレイン端子が出力端子に接続されたことを特徴とする。
また、本発明の半導体装置は、第１のトランス及び第２のトランスと、前記第１のトランスの１次側に接続され１次側半導体基板上に形成された第１の駆動信号発生回路及び前記第２のトランスの１次側に接続され前記１次側半導体基板上に形成された第２の駆動信号発生回路と、前記第１のトランスの２次側において前記第１の駆動信号発生回路及び前記第２の駆動信号発生回路とは前記第１のトランスにより絶縁され第１の２次側半導体基板上に形成された第１の２次側駆動回路と、前記第２のトランスの２次側において前記第１の駆動信号発生回路及び前記第２の駆動信号発生回路とは前記第２のトランスにより絶縁され第２の２次側半導体基板上に形成された第２の２次側駆動回路と、を備え、前記第１の２次側駆動回路と前記第２の２次側駆動回路は前記第１のトランス及び前記第２のトランスにより絶縁され、それぞれにおいて、前記２次側半導体基板であるＰ型半導体基板と、前記Ｐ型半導体基板に形成された複数のｎ型ウェルと、前記複数のｎ型ウェルのすくなくとも１つのｎ型ウェル上に形成されたＮチャンネルＤＭＯＳＦＥＴと、前記ＮチャンネルＤＭＯＳＦＥＴが形成されたｎ型ウェルの電位以下になるように前記Ｐ型半導体基板の電位を負電位にバイアスするための負電源接続端子と、を備えたことを特徴とする。
また、本発明の半導体装置は、前記第１及び第２の駆動信号発生回路と前記第１及び第２の２次側駆動回路は、１つの封止体に封止されていることを特徴とする。
また、本発明の半導体装置は、前記第１の２次側駆動回路と前記第２の２次側駆動回路におけるそれぞれの前記負電源接続端子は、前記ＮチャンネルＤＭＯＳＦＥＴのソース端子に接続されたことを特徴とする。
また、本発明の半導体装置は、前記第１の２次側駆動回路と前記第２の２次側駆動回路におけるそれぞれの前記ＮチャンネルＤＭＯＳＦＥＴのドレイン端子は、ハイサイドのスイッチ素子を駆動する第１の出力端子とローサイドのスイッチ素子を駆動する第２の出力端子に接続されたことを特徴とする。
また、本発明の半導体装置の駆動方法は、上記いずれかの半導体装置における前記Ｐ型半導体基板の電位を、前記ＮチャンネルＤＭＯＳＦＥＴが形成されたｎ型ウェルの電位以下になるように負電位にバイアスすることを特徴とする。
また、本発明の駆動回路は、前記ＮチャンネルＤＭＯＳＦＥＴのドレイン端子は上記いずれかの半導体装置における出力端子に接続され、前記負電源接続端子に負電源が接続され、前記出力端子に接続された他のスイッチ素子のオン・オフ信号を供給することを特徴とする。
また、本発明の駆動回路は、前記負電源の電圧は前記他のスイッチ素子のオフ時のゲート電圧ピーク値が閾値を超えないように設定されることを特徴とする。
また、本発明の駆動回路は、前記他のスイッチ素子は、ＩＧＢＴであることを特徴とする。
また、本発明の駆動回路は、前記負電源の負極側が前記負電源接続端子に接続され、前記負電源の正極側が前記ＩＧＢＴのエミッタ端子に接続されたことを特徴とする。
また、本発明の駆動回路は、前記２次側駆動回路は、正電源を接続する正電源接続端子を備えており、前記正電源の正極側が前記正電源接続端子に接続され、前記正電源の負極側が前記ＩＧＢＴのエミッタ端子に接続されたことを特徴とする。
The semiconductor device of the present onset Ming, transformer and said drive signal generating circuit formed in the primary semiconductor substrate in the primary side of the transformer, and the drive signal generating circuit in the secondary side of the transformer the transformer A secondary-side drive circuit formed on the secondary-side semiconductor substrate and insulated by
The secondary side drive circuit includes a P-type semiconductor substrate which is the secondary-side semiconductor substrate, a plurality of n-type wells formed in the P-type semiconductor substrate, and at least one of the plurality of n-type wells. N-channel DMOSFET formed on one n-type well and a negative power supply connection for biasing the potential of the P-type semiconductor substrate to a negative potential so as to be lower than the potential of the n-type well on which the N-channel DMOSFET is formed And a terminal.
In the semiconductor device of the present invention, the drive signal generation circuit and the secondary drive circuit are sealed in one sealing body.
In the semiconductor device of the present invention, the negative power supply connection terminal is connected to a source terminal of the N-channel DMOSFET.
The semiconductor device of the present invention is characterized in that a drain terminal of the N-channel DMOSFET is connected to an output terminal.
A semiconductor device according to the present invention includes a first transformer and a second transformer, a first drive signal generation circuit connected to a primary side of the first transformer and formed on a primary side semiconductor substrate, and A second drive signal generation circuit connected to the primary side of the second transformer and formed on the primary side semiconductor substrate; and the first drive signal generation circuit on the secondary side of the first transformer. And a second drive signal generation circuit insulated from the first transformer and formed on a first secondary semiconductor substrate, and a secondary of the second transformer. On the side, a second secondary drive circuit formed on a second secondary semiconductor substrate is insulated from the first drive signal generation circuit and the second drive signal generation circuit by the second transformer. The first secondary drive circuit and the second The secondary side drive circuit is insulated by the first transformer and the second transformer, and each includes a P-type semiconductor substrate as the secondary-side semiconductor substrate and a plurality of n formed on the P-type semiconductor substrate. A P-type semiconductor substrate, a N-type DMOSFET formed on at least one n-type well of the plurality of n-type wells, and a potential of the n-type well on which the N-channel DMOSFET is formed. And a negative power supply connection terminal for biasing the potential to a negative potential.
The semiconductor device of the present invention is characterized in that the first and second drive signal generation circuits and the first and second secondary drive circuits are sealed in one sealing body. To do.
In the semiconductor device of the present invention, the negative power supply connection terminals in the first secondary drive circuit and the second secondary drive circuit are connected to the source terminal of the N-channel DMOSFET. It is characterized by.
In the semiconductor device of the present invention, the drain terminal of each of the N-channel DMOSFETs in the first secondary drive circuit and the second secondary drive circuit drives a high-side switch element. And a second output terminal for driving the low-side switch element.
In the semiconductor device driving method of the present invention, the potential of the P-type semiconductor substrate in any of the above semiconductor devices is biased to a negative potential so as to be equal to or lower than the potential of the n-type well in which the N-channel DMOSFET is formed. It is characterized by doing.
In the driving circuit according to the present invention, the drain terminal of the N-channel DMOSFET is connected to the output terminal of any one of the above semiconductor devices, a negative power source is connected to the negative power source connection terminal, and the other is connected to the output terminal. The on / off signal of the switch element is supplied.
The drive circuit according to the present invention is characterized in that the voltage of the negative power supply is set so that a peak value of the gate voltage when the other switch element is off does not exceed a threshold value.
The drive circuit according to the present invention is characterized in that the other switch element is an IGBT.
The drive circuit of the present invention is characterized in that the negative side of the negative power source is connected to the negative power source connection terminal, and the positive side of the negative power source is connected to the emitter terminal of the IGBT.
In the drive circuit of the present invention, the secondary drive circuit includes a positive power supply connection terminal for connecting a positive power supply, and a positive electrode side of the positive power supply is connected to the positive power supply connection terminal. The negative electrode side is connected to the emitter terminal of the IGBT.
本発明によれば、共通のＰ型半導体基板上にＮチャンネルＤＭＯＳＦＥＴを含む複数の素子を形成した半導体装置において、ＮチャンネルＤＭＯＳＦＥＴのソース端子が負電圧にバイアスされても素子の誤動作を招くことのない半導体装置、その駆動方法、及び駆動装置を提供することができる。 According to the present invention, in a semiconductor device in which a plurality of elements including an N-channel DMOSFET are formed on a common P-type semiconductor substrate, the element malfunctions even when the source terminal of the N-channel DMOSFET is biased to a negative voltage. Semiconductor device, its driving method, and driving device can be provided.
次に、本発明に係る実施形態を、図面を参照して具体的に説明する。 Next, embodiments according to the present invention will be specifically described with reference to the drawings.
（第１の実施形態）
図３は本発明の第１の実施形態に係る半導体スイッチ素子の駆動回路３０の回路構成を示した図である。
図４は、図３に示した半導体スイッチ素子の駆動回路３０におけるゲート駆動回路１０１を共通のＰ型半導体基板上に形成した半導体装置４０の断面図（ＤＭＯＳＦＥＴ付近の一部断面図）とその周辺回路を示している。
(First embodiment)
FIG. 3 is a diagram showing a circuit configuration of the
4 is a cross-sectional view (partial cross-sectional view in the vicinity of the DMOSFET) of the
本実施形態の半導体スイッチ素子の駆動回路３０は、ゲート駆動回路１０１を構成する各素子が、図４に示すように共通のＰ型半導体基板２１上に形成され、図３に示した回路及び基板ＧＮＤ４８、すなわち、Ｐ型半導体基板２１から取り出された端子が、ＮチャンネルＤＭＯＳＦＥＴ３1（図３のスイッチ素子Ｑ４に相当）のソース端子（Ｓ）４３に接続されていることを特徴としている。
In the semiconductor switch
図３におけるゲート駆動回路１０１は、ハイサイドのスイッチ素子（ＰチャンネルＭＯＳＦＥＴ）Ｑ３、ローサイドのスイッチ素子（ＮチャンネルＤＭＯＳＦＥＴ）Ｑ４、第１の駆動回路１１４、第２の駆動回路１１５からなり、スイッチ素子Ｑ３のドレイン端子とスイッチ素子Ｑ４のドレイン端子は接続され、この接続点はゲート駆動回路１０１の出力端子１１３に接続されている。また、スイッチ素子Ｑ３、スイッチ素子Ｑ４のゲート端子にはそれぞれ第１の駆動回路１１４、第２の駆動回路１１５が接続されている。ハイサイドのスイッチ素子Ｑ３のソース端子１１０には、制御回路電源１０４のプラスの電圧Ｖｃｃが与えられる。スイッチ素子Ｑ４のソース端子４３には、負電源１０３によりマイナスのバイアス電圧−Ｅｇｅが与えられる。回路及び基板ＧＮＤ端子４８は、ゲート駆動回路１０１の接地端子であり、これは具体的にはゲート駆動回路１０１に共通の半導体基板（図４のＰ型半導体基板２１）に接続された接地端子である。
3 includes a high-side switch element (P-channel MOSFET) Q3, a low-side switch element (N-channel DMOSFET) Q4, a
主スイッチ素子Ｑ２はＩＧＢＴであり、ゲート端子はゲート抵抗Ｒｇ２を介してゲート駆動回路１０１の出力端子１１３に接続されている。また、主スイッチ素子Ｑ２のコレクタ端子とエミッタ端子には主スイッチ素子Ｑ２の電流とは逆方向に電流を流すダイオードＤ２が逆並列接続されている。そして、主スイッチ素子Ｑ２のエミッタ端子はＧＮＤに接地されている。
The main switch element Q2 is an IGBT, and the gate terminal is connected to the
このように構成された半導体スイッチ素子の駆動回路３０は、主スイッチ素子Ｑ２をオンするとき、スイッチ素子Ｑ３をオン、スイッチ素子Ｑ４をオフさせる。また、主スイッチ素子Ｑ２をオフするとき、スイッチ素子Ｑ３をオフ、スイッチ素子Ｑ４をオンさせる。
The semiconductor switch
主スイッチ素子Ｑ２をオフするときは、主スイッチ素子Ｑ２のコレクタ・エミッタ間電圧Ｖｃｅが急激に上昇し、このとき、コレクタとゲート間に寄生容量による電流Ｉｃｇが流れ、ゲート電圧Ｖｃｇが上昇する。しかしながら本実施形態では図３に示したように、スイッチ素子Ｑ４のソース端子４３が負電源１０３の負極側に接続されており、主スイッチ素子Ｑ２のオフ時にスイッチ素子Ｑ４がオンすると、出力端子１１３が負電源１０３の負極側に接続される。すなわち、スイッチ素子Ｑ４のオンにより出力端子１１３が負電源１０３の負極側に接続されると、ゲート駆動回路１０１の出力端子１１３の電位は負電源１０３の負極側電位（バイアス電圧−Ｅｇｅ）になる。これによりゲート駆動回路１０１の出力端子１１３の電圧はバイアス電圧−Ｅｇｅだけ負側にシフトした電圧となる。したがってゲート駆動回路１０１の出力端子１１３の電圧におけるゲート電圧Ｖｇｅピーク値が主スイッチ素子Ｑ２の閾値Ｖｔｈより低くなるように負電源１０３の負電圧（バイアス電圧−Ｅｇｅ）を定めておけば、主スイッチ素子Ｑ２の誤点弧を防ぐことができる。
When the main switch element Q2 is turned off, the collector-emitter voltage Vce of the main switch element Q2 rapidly increases. At this time, a current Icg due to parasitic capacitance flows between the collector and the gate, and the gate voltage Vcg increases. However, in the present embodiment, as shown in FIG. 3, the
本実施形態は、上記のように、コレクタ・エミッタ間電圧Ｖｃｅの上昇に伴うゲート電圧の上昇に起因する主スイッチ素子Ｑ２の誤点弧を防ぐことができるが、更に、Ｐ型半導体基板２１のアイソレーション部に形成された寄生ＮＰＮトランジスタ４９による誤動作も防ぐことができる。これを図４を参照して以下説明する。
In the present embodiment, as described above, it is possible to prevent erroneous firing of the main switch element Q2 due to the rise in the gate voltage accompanying the rise in the collector-emitter voltage Vce. A malfunction due to the
図４は図３に示した半導体スイッチ素子の駆動装置３０を、Ｐ型半導体基板２１上にＮチャンネルＤＭＯＳＦＥＴ３１（スイッチ素子Ｑ４）、及びその他の複数の素子を混在させて形成した半導体装置４０として示している。すなわち、スイッチ素子Ｑ３、スイッチ素子Ｑ４、第１の駆動回路１１４、第２の駆動回路１１５、及びここでは図示していないがスイッチ素子Ｑ３やその他のＣＭＯＳ、バイポーラトランジスタなどの素子が、図４のように共通のＰ型半導体基板２１上に形成されている。
FIG. 4 shows the semiconductor switch
ＮチャンネルＤＭＯＳＦＥＴ３１には、Ｐ型半導体基板２１上にｎ型ウェル（Ｎ型エピタキシャル領域２２）が形成され、その中にＰ型領域２６とＮ型領域２９が二重拡散技術により形成されている。二重拡散されたＮ型領域２９からソース端子（Ｓ）４３が取り出され、Ｐ型領域２６からバックゲート端子（ＢＧ）４２が取り出されている。また二重拡散されたＰ型領域２６に対応してゲート電極３４が設けられ、ゲート端子（Ｇ）４４が取り出されている。さらに、ｎ型ウェルのＮ型エピタキシャル領域２２からドレイン端子（Ｄ）４１が取り出される。ソース端子（Ｓ）４３は負電源１０３の負極側（バイアス電圧−Ｅｇｅ）に接続され、負電源１０３の正極側はＧＮＤに接地されている。
In the N-
また、他の素子として例えばＮＰＮバイポーラトランジスタ３２が形成されているとする。この場合、Ｐ型半導体基板２１に形成されたｎ型ウェル（Ｎ型エピタキシャル領域２３）中にＰ型領域２５とＮ型領域２８が二重拡散技術により形成され、二重拡散されたＮ型領域２８からエミッタ端子（Ｅ）４６が取り出され、Ｐ型領域２５からベース端子（Ｂ）４７が取り出される。また、ｎ型ウェルのＮ型エピタキシャル領域２３からコレクタ端子（Ｃ）４５が取り出される。また、コレクタ端子（Ｃ）４５には制御回路電源１０４（電圧Ｖｃｃ）の正極側が接続され、制御回路電源１０４の負極側はＧＮＤに接地される。
Further, for example, an NPN
Ｐ型半導体基板２１から取り出された回路及び基板ＧＮＤ端子４８が、ＮチャンネルＤＭＯＳＦＥＴ３1（スイッチ素子Ｑ４）のソース端子４３に接続され、ソース端子４３は負電源１０３の負極側（バイアス電圧−Ｅｇｅ）に接続され、負電源１０３の正極側はＧＮＤに接地されている。Ｐ型半導体基板２１が負電源１０３の負極側に接続されることにより、複数の素子のｎ型ウェル（Ｎ型エピタキシャル領域２２、２３、２４）間に形成されたＰ型半導体基板２１のＰ型領域は、各素子を分離するアイソレーション層を形成する。
The circuit taken out from the P-
ここで、Ｐ型半導体基板２１の電位は、負電源１０３の負極側のバイアス電圧−Ｅｇｅより高い電位とされた場合、寄生ＮＰＮトランジスタ４９が誤動作する可能性があるので、これを防ぐため負電源１０３のバイアス電圧−Ｅｇｅとするか、それより低い電位としなければならない。すなわち、Ｐ型半導体基板２１の電位を、単にＧＮＤの接地電位より低い負電位にするのではなく、ＮチャンネルＤＭＯＳＦＥＴ３１のソース端子（Ｓ）４３の負電位以下にする必要があり、これにより寄生ＮＰＮトランジスタ４９による誤動作を防ぐことができる。この場合、Ｐ型半導体基板２１の電位をＮチャンネルＤＭＯＳＦＥＴ３１のソース端子（Ｓ）４３の負電位以下にすればよいが、Ｐ型半導体基板２１の電位をＮチャンネルＤＭＯＳＦＥＴ３１のソース端子（Ｓ）４３に等しくすれば、電源が共通になって都合が良い。
Here, if the potential of the P-
本実施形態では、Ｐ型半導体基板２１の電位を半導体装置４０で用いられる電位の最も低い負電源１０３のバイアス電圧−Ｅｇｅとして寄生ＮＰＮトランジスタ４９の誤動作を防止している。すなわち、Ｐ型半導体基板２１は、半導体装置４０で用いられる電位の最も低いバイアス電圧−Ｅｇｅに接続されているので、寄生ＮＰＮトランジスタ４９のベース端子が寄生ＮＰＮトランジスタ４９のコレクタ端子、エミッタ端子のいずれよりも電位が低くなる。スイッチ素子Ｑ４にオン信号を供給しドレイン電流Ｉｄが発生し、ドレイン電圧がＧＮＤの接地電位以下に降下しても、寄生ＮＰＮトランジスタ４９は、ベース端子の電圧がエミッタ端子の電圧よりＰ型領域２６に生じたチャンネルの電圧降下分だけ低くなり、これにより寄生ＮＰＮトランジスタ４９がオン状態となることはない。
In this embodiment, the malfunction of the
本実施形態では、ＮチャンネルＤＭＯＳＦＥＴ３１と他の素子（バイポーラＮＰＮトランジスタ３２）のｎ型ウェル（Ｎ型エピタキシャル領域２２、２３）間に生じた寄生ＮＰＮトランジスタ４９による誤動作を説明したが、これに限らず、ＮチャンネルＤＭＯＳＦＥＴ３１とその他の素子との間に同様の寄生ＮＰＮトランジスタが形成されても、主スイッチ素子Ｑ２の誤点弧を防止できるとともに、寄生ＮＰＮトランジスタによる誤動作を防止することができる半導体装置、その駆動方法、及び駆動装置を提供することができる。
In the present embodiment, the malfunction due to the
（第２の実施形態）
図５は本発明の第２の実施形態に係る半導体スイッチ素子の駆動回路５０の回路構成を示した図である。図５において、図３、図４と同じ符号は同じものを示している。本実施形態の半導体スイッチ素子の駆動回路５０は、主スイッチ素子Ｑ２のゲート駆動回路４０１が、トランス（パルストランス）１１７で絶縁された１次側半導体基板４０３と２次側半導体基板４０４で構成され、１つの封止体４０２に入れられて封止され、図４と同様の半導体装置として構成される。そして、１次側半導体基板４０３と２次側半導体基板４０４にはトランス１１７により互いに絶縁された制御回路電源により別々に電圧が供給される。図５に示すように、これら制御回路電源は、１次側半導体基板４０３に対して１次側制御回路電源（電圧Ｖｃｃ１）、ＧＮＤ１（第１の接地端子）として示されている。また、２次側半導体基板４０４に対して２次側制御回路電圧（電圧Ｖｃｃ２）、ＧＮＤ２（第２の接地端子）として示されている。
(Second Embodiment)
FIG. 5 is a diagram showing a circuit configuration of a
１次側半導体基板４０３は駆動信号発生回路１１８を備え、この駆動信号発生回路１１８の入力端子は主スイッチ素子Ｑ２を駆動するためのタイミング信号を入力する入力端子（ＩＮ）１２１に接続され、入力されたこのタイミング信号に基づき、スイッチング素子Ｑ３及びスイッチング素子Ｑ４を駆動するための駆動信号を生成する。駆動信号発生回路１１８の出力端子はトランス１１７の１次巻線の一方の端子に接続されている。トランス１１７の１次巻線の他方の端子は回路及び１次側基板ＧＮＤ端子１１９を介して第１の接地端子ＧＮＤ１に接続されている。また、電源端子１２０には１次側制御回路電源の電圧Ｖｃｃ１が加えられる。
The primary-
２次側半導体基板４０４は、スイッチ素子Ｑ３、スイッチ素子Ｑ４、第１の駆動回路１１４、第２の駆動回路１１５、比較器１１６を備えている。比較器１１６はトランス１１７の２巻線の一方の端子に接続されている。また、トランス１１７の２次巻線の他方の端子は接地端子１２３を通して第２の接地端子ＧＮＤ２に接続されている。比較器１１６はトランス１１７の２巻線から出力される信号を比較器により矩形波に波形整形し、第１の駆動回路１１４、第２の駆動回路１１５のそれぞれにゲート駆動信号を出力する。第１の駆動回路１１４、第２の駆動回路１１５、スイッチ素子Ｑ３、スイッチ素子Ｑ４、主スイッチ素子Ｑ２，ゲート抵抗Ｒｇ２の構成は第１の実施形態で図３に示した回路構成に同じである。
The
スイッチ素子Ｑ３のソース端子１１０には２次側制御回路電源（電圧Ｖｃｃ２）が接続されている。また、スイッチ素子Ｑ４のソース端子４３、回路及び基板ＧＮＤ端子４８は負電源１０３の負極側に接続されている。また、主スイッチ素子Ｑ２のエミッタ端子、負電源１０３の正極側は第２の接地端子ＧＮＤ２に接続されている。また、主スイッチ素子Ｑ２のコレクタ端子は、不図示のハイサイドのスイッチ素子などを介して直流電源ＶBB接続されている。
A secondary side control circuit power supply (voltage Vcc2) is connected to the
次に、半導体スイッチ素子の駆動回路５０の動作を説明する。入力端子（ＩＮ）１２１に入力された主スイッチ素子Ｑ２を駆動するためのタイミング信号に基づき、駆動信号発生回路１１８によりスイッチ素子Ｑ３及びスイッチ素子Ｑ４を駆動するための駆動信号が生成される。駆動信号発生回路１１８により生成される駆動信号は、トランス１１７の１次側を駆動可能に変調／電力増幅され、トランス１１７の１次巻線に供給される。トランス１１７の２次側に出力された電圧は比較器１１６により波形整形され、第１の駆動回路１１４、第２の駆動回路１１５のそれぞれにゲート駆動信号として出力される。第１の駆動回路１１４、第２の駆動回路１１５から出力されたゲート駆動信号はスイッチ素子Ｑ３、スイッチ素子Ｑ４のゲート端子に供給される。スイッチ素子Ｑ３、スイッチ素子Ｑ４に供給されるゲート信号は、スイッチ素子Ｑ３、スイッチ素子Ｑ４が同時にオンすることの無いようにデッドタイムが設けられている。そしてスイッチ素子Ｑ３、スイッチ素子Ｑ４の接続点である出力端子１１３からのゲート信号はゲート抵抗Ｒｇ２を通して主スイッチ素子Ｑ２に供給される。
Next, the operation of the semiconductor switch
図５の、第１の駆動回路１１４、第２の駆動回路１１５、スイッチ素子Ｑ３、スイッチ素子Ｑ４、主スイッチ素子Ｑ２、ゲート抵抗Ｒｇ２の構成は第１の実施形態で図３に示した回路構成に同じであるので、上記第１の実施形態と同様、主スイッチ素子Ｑ２のオフ動作に伴う主スイッチ素子Ｑ２の誤点弧を防止できるとともに、ＮチャンネルＤＭＯＳＦＥＴとその他の素子との間に形成された寄生ＮＰＮトランジスタによる誤動作を防止することができる。
また、本実施形態によれば、トランスにより絶縁された１次、２次側のゲート駆動回路を、１次側駆動回路に共通する半導体基板上と、２次側駆動回路に共通する半導体基板上に形成し、これら１次、２次側のゲート駆動回路を１つの封止体に封止して纏めることができるので、小型で安価な半導体装置、その駆動方法、及び駆動装置を提供することができる。
また、このように１つの封止体として小型に構成することにより、ノイズなどの外乱に対して強くなり、信頼性の高い半導体装置、その駆動方法、及び駆動装置を提供することができる。トランス１１７の２次側に配置された２次側半導体基板４０４が接続される電源（２次側制御回路電源（電圧Ｖｃｃ２）、負電源１０３、第２の接地端子ＧＮＤ２）は、スイッチ素子Ｑ３、スイッチ素子Ｑ４の動作時にノイズを発生する。このとき、駆動信号発生回路１１８が２次側半導体基板４０４と同一電源に接続されると、電源ノイズが重畳した駆動信号によってスイッチ素子Ｑ３、スイッチ素子Ｑ４が誤動作する可能性がある。駆動信号発生回路１１８と駆動素子（スイッチ素子Ｑ３、スイッチ素子Ｑ４）とをトランス１１７（パルストランス）を用いて１次側と２次側とに絶縁し、電源を別系統化することで、対ノイズ性に優れた装置が得られる。この構成は、本実施形態のように、１つの封止体に封止する場合に特に有効な手段である。
The configuration of the
Further, according to the present embodiment, the primary and secondary side gate drive circuits insulated by the transformer are arranged on the semiconductor substrate common to the primary side drive circuit and on the semiconductor substrate common to the secondary side drive circuit. Since the primary and secondary side gate drive circuits can be sealed together in a single sealing body, a small and inexpensive semiconductor device, its driving method, and driving device are provided. Can do.
In addition, by forming a small sealing body as described above, it is possible to provide a highly reliable semiconductor device, a driving method thereof, and a driving device that are strong against disturbances such as noise. The power source (secondary side control circuit power source (voltage Vcc2),
（第３の実施形態）
図６は本発明の第３の実施形態に係る半導体スイッチ素子の駆動回路６０の回路構成を示した図である。上記第１及び第２の実施形態では、ＩＧＢＴ（主スイッチ素子Ｑ２）のエミッタ端子がＧＮＤ（第２の接地端子ＧＮＤ２）に接地される実施態様であったが、本第３の実施形態ではＩＧＢＴ（主スイッチ素子Ｑ１）のコレクタ端子が電源ＶBBに接続される実施態様である。具体的には、ハイサイドの主スイッチ素子Ｑ１のエミッタ端子と第２の接地端子ＧＮＤ２間に、例えばローサイドの主スイッチ素子Ｑ２が直列接続され、交互にオン・オフされるようなスイッチング電源装置などにおいて、本第３の実施形態では特にハイサイドの主スイッチ素子Ｑ１についての駆動回路の実施形態を示したものである。本実施形態の駆動回路は、ゲート駆動回路３０１の動作基準電位をＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子の電位Ｖｏだけシフトして考える必要がある点が、第１及び第２の実施形態の駆動回路と異なっている。
(Third embodiment)
FIG. 6 is a diagram showing a circuit configuration of a
図７は、図６に示した半導体スイッチ素子の駆動回路６０におけるゲート駆動回路３０１を共通のＰ型半導体基板３２１上に形成した半導体装置７０の断面図（ＤＭＯＳＦＥＴ付近の一部断面図）とその周辺回路を示している。
FIG. 7 is a cross-sectional view of a
本実施形態の半導体スイッチ素子の駆動回路６０は、ゲート駆動回路３０１を構成する各素子が、第１の実施形態と同様、図７に示すように共通のＰ型半導体基板３２１上に形成され、図６に示した回路及び基板ＧＮＤ３４８、すなわち、Ｐ型半導体基板３２１から取り出された端子が、ＮチャンネルＤＭＯＳＦＥＴ３３1（図６のスイッチ素子Ｑ３４に相当）のソース端子（Ｓ）３４３に接続されている。本実施形態の図７に示した半導体装置７０の構成は、第１の実施形態の図４に示した半導体装置４０の構成に対し、負電源３０３の正極側と２次側制御回路電源３０４の負極側がＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子の電位Ｖｏ（出力端子３５０の電位）となっている点が異なっている。したがって負電源３０３の負極側電位（スイッチング素子Ｑ３４のソース端子３４３の電位）はＶｏ−Ｅｇｅ、２次側制御回路電源３０４の正極側電位（この電圧はスイッチング素子Ｑ３３のソース端子３１０の電位であり、図７に示したＮＰＮバイポーラトランジスタ３３１のコレクタ端子３４５の電位でもある）はＶｏ＋Ｖｃｃとなっている。
In the semiconductor switch
図６におけるゲート駆動回路３０１は、ハイサイドのスイッチ素子（ＰチャンネルＭＯＳＦＥＴ）Ｑ３３、ローサイドのスイッチ素子（ＮチャンネルＤＭＯＳＦＥＴ）Ｑ３４、第３の駆動回路３１４、第４の駆動回路３１５からなり、スイッチ素子Ｑ３３のドレイン端子とスイッチ素子Ｑ３４のドレイン端子は接続され、この接続点はゲート駆動回路３０１の出力端子３１３に接続されている。また、スイッチ素子Ｑ３３、スイッチ素子Ｑ３４のゲート端子にはそれぞれ第３の駆動回路３１４、第４の駆動回路３１５が接続されている。
6 includes a high-side switch element (P-channel MOSFET) Q33, a low-side switch element (N-channel DMOSFET) Q34, a
ハイサイドのスイッチ素子Ｑ３３のソース端子３１０には、ＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子の電位Ｖｏを基準電位にして２次側制御回路電源（電圧Ｖｃｃ２）３０４からプラスの電圧Ｖｃｃ２が与えられる。換言するとスイッチ素子Ｑ３３のソース端子３１０の電位は、第２の接地端子ＧＮＤ２の電位を基準にしてＶｏ＋Ｖｃｃ２となる。また、スイッチ素子Ｑ３４のソース端子３４３には、負電源（電圧−Ｅｇｅ）３０３によりＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子の電位Ｖｏを基準にしてマイナスのバイアス電圧−Ｅｇｅが与えられる。換言するとスイッチ素子Ｑ３４のソース端子３４３の電位は、第２の接地端子ＧＮＤ２の電位を基準にしてＶｏ−Ｅｇｅとなる。
A positive voltage Vcc2 is applied to the
ゲート駆動回路３０１の回路及び基板ＧＮＤ端子３４８は「回路及び基板ＧＮＤ接地端子」であるが、本来の接地端子とは異なり、ゲート駆動回路３０１における回路動作の基準電位となる端子を意味する。すなわち、回路及び基板ＧＮＤ端子３４８は、具体的にはゲート駆動回路３０１に共通の半導体基板（図７のＰ型半導体基板３２１）に接続された接地端子であり、負電源３４３を介してＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子に接続される端子である。したがって、回路及び基板ＧＮＤ端子３４８の電位は、主スイッチ素子Ｑ１、Ｑ２のオン、オフ動作に伴い第２の接地端子ＧＮＤ２に対し変動する。
The circuit of the
主スイッチ素子Ｑ１はＩＧＢＴであり、ゲート端子はゲート抵抗Ｒｇ１を介してゲート駆動回路３０１の出力端子３１３に接続されている。また、主スイッチ素子Ｑ１のコレクタ端子とエミッタ端子には主スイッチ素子Ｑ１の電流とは逆方向に電流を流すダイオードＤ１が逆並列接続されている。そして、主スイッチ素子Ｑ１のコレクタ端子は電源ＶBBに接地されエミッタ端子は負電源３０３の正極側に接続されている。なお、主スイッチ素子Ｑ１のエミッタ端子と第２の接地端子ＧＮＤ２との間には不図示の主スイッチ素子あるいはトランスの１次巻線などが接続される。
The main switch element Q1 is an IGBT, and the gate terminal is connected to the
このように構成された半導体スイッチ素子の駆動回路６０は、主スイッチ素子Ｑ１をオンするとき、スイッチ素子Ｑ３３をオン、スイッチ素子Ｑ３４をオフさせる。また、主スイッチ素子Ｑ１をオフするとき、スイッチ素子Ｑ３３をオフ、スイッチ素子Ｑ３４をオンさせる。
The semiconductor switch
主スイッチ素子Ｑ１をオフするときは、主スイッチ素子Ｑ１のコレクタ・エミッタ間電圧Ｖｃｅが急激に上昇し、このとき、コレクタとゲート間に寄生容量による電流Ｉｃｇが流れ、ゲート電圧Ｖｃｇが上昇する。しかしながら本実施形態では図６に示したように、スイッチ素子Ｑ３４のソース端子３４３が負電源３０３の負極側に接続されており、主スイッチ素子Ｑ１のオフ時にスイッチ素子Ｑ３４がオンすると、出力端子３１３が負電源３０３の負極側に接続される。すなわち、スイッチ素子Ｑ３４のオンにより出力端子３１３が負電源３０３の負極側に接続されると、ゲート駆動回路３０１の出力端子３１３の電位は負電源３０３の負極側電位Ｖｏ−Ｅｇｅになる。これによりゲート駆動回路３０１の出力端子３１３の電圧は負極側電位Ｖｏ−Ｅｇｅ、換言するとバイアス電圧がＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子の電位Ｖｏを基準にして−Ｅｇｅだけ負側にシフトした電圧となる。したがってゲート駆動回路３０１の出力端子３１３の電圧におけるゲート電圧Ｖｇｅピーク値が主スイッチ素子Ｑ１の閾値Ｖｔｈより低くなるように負電源３０３のバイアス電圧としての−Ｅｇｅを定めておけば、主スイッチ素子Ｑ１の誤点弧を防ぐことができる。
When the main switch element Q1 is turned off, the collector-emitter voltage Vce of the main switch element Q1 rapidly increases. At this time, a current Icg due to parasitic capacitance flows between the collector and the gate, and the gate voltage Vcg increases. However, in this embodiment, as shown in FIG. 6, the
本実施形態は、上記のように、コレクタ・エミッタ間電圧Ｖｃｅの上昇に伴うゲート電圧の上昇に起因する主スイッチ素子Ｑ１の誤点弧を防ぐことができるが、更に、Ｐ型半導体基板２１のアイソレーション部に形成された寄生ＮＰＮトランジスタ３４９による誤動作も防ぐことができる。これを図７を参照して以下説明する。
In the present embodiment, as described above, it is possible to prevent erroneous firing of the main switch element Q1 due to the rise in the gate voltage accompanying the rise in the collector-emitter voltage Vce. A malfunction due to the
図７は図６に示した半導体スイッチ素子の駆動装置６０を、Ｐ型半導体基板３２１上にＮチャンネルＤＭＯＳＦＥＴ３３１（スイッチ素子Ｑ３４）、及びその他の複数の素子を混在させて形成した半導体装置７０として示している。すなわち、スイッチ素子Ｑ３３、スイッチ素子Ｑ３４、第３の駆動回路３１４、第４の駆動回路３１５、及びここでは図示していないがスイッチ素子Ｑ３３やその他のＣＭＯＳ、バイポーラトランジスタなどの素子が、図７のように共通のＰ型半導体基板３２１上に形成されている。
FIG. 7 shows the semiconductor switching
ＮチャンネルＤＭＯＳＦＥＴ３３１には、Ｐ型半導体基板３２１上にｎ型ウェル（Ｎ型エピタキシャル領域３２２）が形成され、その中にＰ型領域３２６とＮ型領域３２９が二重拡散技術により形成されている。二重拡散されたＮ型領域３２９からソース端子（Ｓ）３４３が取り出され、Ｐ型領域３２６からバックゲート端子（ＢＧ）３４２が取り出されている。また二重拡散されたＰ型領域３２６に対応してゲート電極３３４が設けられ、ゲート端子（Ｇ）３４４が取り出されている。さらに、ｎ型ウェルのＮ型エピタキシャル領域３２２からドレイン端子（Ｄ）３４１が取り出される。ソース端子（Ｓ）３４３は負電源３０３（電圧−Ｅｇｅ）の負極側（電位Ｖｏ−Ｅｇｅ）に接続され、負電源３０３の正極側はＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子（電位Ｖｏ）に接続されている。
In the N-
また、他の素子として例えばＮＰＮバイポーラトランジスタ３３２が形成されているとする。この場合、Ｐ型半導体基板３２１に形成されたｎ型ウェル（Ｎ型エピタキシャル領域３２３）中にＰ型領域３２５とＮ型領域３２８が二重拡散技術により形成され、二重拡散されたＮ型領域３２８からエミッタ端子（Ｅ）３４６が取り出され、Ｐ型領域３２５からベース端子（Ｂ）３４７が取り出される。また、ｎ型ウェルのＮ型エピタキシャル領域３２３からコレクタ端子（Ｃ）３４５が取り出される。また、コレクタ端子（Ｃ）３４５には２次側制御回路電源３０４（電圧Ｖｃｃ）の正極側（電位Ｖｏ＋Ｖｃｃ）が接続され、２次側制御回路電源３０４の負極側はＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子（電位Ｖｏ）に接続される。
Further, for example, an NPN
Ｐ型半導体基板３２１から取り出された回路及び基板ＧＮＤ端子３４８が、ＮチャンネルＤＭＯＳＦＥＴ３３1（スイッチ素子Ｑ３４）のソース端子３４３に接続され、ソース端子３４３は負電源３０３の負極側（電位Ｖｏ−Ｅｇｅ、）に接続され、負電源３０３の正極側はＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子（電位Ｖｏ）に接続されている。Ｐ型半導体基板３２１が負電源３０３の負極側に接続されることにより、複数の素子のｎ型ウェル（Ｎ型エピタキシャル領域３２２、３２３、３２４）間に形成されたＰ型半導体基板３２１のＰ型領域は、各素子を分離するアイソレーション層を形成する。
The circuit taken out from the P-
ここで、Ｐ型半導体基板３２１の電位は、制御回路電源３０３の負極側の電位Ｖｏ−Ｅｇｅより高い電位とされた場合、寄生ＮＰＮトランジスタ３４９が誤動作する可能性があるので、これを防ぐため負電源３０３の負極側の電位Ｖｏ−Ｅｇｅとするか、それより低い電位としなければならない。すなわち、Ｐ型半導体基板３２１の電位を、単にＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子（電位Ｖｏ）より低い負電位にするのではなく、ＮチャンネルＤＭＯＳＦＥＴ３１のソース端子（Ｓ）３４３の負電位以下にする必要があり、これにより寄生ＮＰＮトランジスタ３４９による誤動作を防ぐことができる。この場合、Ｐ型半導体基板３２１の電位をＮチャンネルＤＭＯＳＦＥＴ３３１のソース端子（Ｓ）３４３の負電位以下にすればよいが、Ｐ型半導体基板３２１の電位をＮチャンネルＤＭＯＳＦＥＴ３３１のソース端子（Ｓ）３４３に等しくすれば、電源が共通になって都合が良い。
Here, when the potential of the P-
本実施形態では、Ｐ型半導体基板３２１の電位を半導体装置７０で用いられる電位の最も低い負電源３０３の負極側の電位Ｖｏ−Ｅｇｅとして寄生ＮＰＮトランジスタ３４９の誤動作を防止している。すなわち、Ｐ型半導体基板３２１は、半導体装置７０で用いられる電位の最も低い負電源３０３の負極側の電位Ｖｏ−Ｅｇｅに接続されているので、寄生ＮＰＮトランジスタ３４９のベース端子が寄生ＮＰＮトランジスタ３４９のコレクタ端子、エミッタ端子のいずれよりも電位が低くなる。スイッチ素子Ｑ３４にオン信号を供給しドレイン電流Ｉｄが発生し、ドレイン電圧がＩＧＢＴ（主スイッチ素子Ｑ１）のエミッタ端子の電位Ｖｏ以下に降下しても、寄生ＮＰＮトランジスタ３４９は、ベース端子の電圧がエミッタ端子の電圧よりＰ型領域３２６に生じたチャンネルの電圧降下分だけ低くなり、これにより寄生ＮＰＮトランジスタ３４９がオン状態となることはない。
In this embodiment, the malfunction of the
本実施形態では、ＮチャンネルＤＭＯＳＦＥＴ３３１と他の素子（バイポーラＮＰＮトランジスタ３３２）のｎ型ウェル（Ｎ型エピタキシャル領域３２２、３２３）間に生じた寄生ＮＰＮトランジスタ３４９による誤動作を説明したが、これに限らず、ＮチャンネルＤＭＯＳＦＥＴ３３１とその他の素子との間に同様の寄生ＮＰＮトランジスタが形成されても、主スイッチ素子Ｑ１の誤点弧を防止できるとともに、寄生ＮＰＮトランジスタによる誤動作を防止することができる半導体装置、その駆動方法、及び駆動装置を提供することができる。
In this embodiment, the malfunction due to the
（第４の実施形態）
図８は本発明の第４の実施形態に係る半導体スイッチ素子の駆動回路８０の回路構成を示した図である。上記第２に実施形態で図５に示した半導体スイッチ素子の駆動回路５０の回路構成は、電源ＶBBと第２の接地端子ＧＮＤ２間に接続された主スイッチ素子Ｑ２のゲート駆動回路のみであったが、図８の半導体スイッチ素子の駆動回路８０の回路構成は、電源ＶBBと第２の接地端子ＧＮＤ２間に接続されたハイサイドの主スイッチ素子Ｑ１及びローサイドの主スイッチ素子Ｑ２のゲート駆動回路が備わっている。ハイサイドの主スイッチ素子Ｑ１とローサイド主スイッチ素子Ｑ２のゲート駆動回路の構成は、基本的には同じであるが、ゲート駆動回路の制御回路電源の与え方において異なっている。
(Fourth embodiment)
FIG. 8 is a diagram showing a circuit configuration of a
本実施形態の半導体スイッチ素子の駆動回路８０は、ハイサイドとローサイドの主スイッチ素子Ｑ１、Ｑ２のゲート駆動回路５０１が、１次側半導体基板５０３、トランス（パルストランス）２１７で絶縁された２次側半導体基板２０１、トランス（パルストランス）３１７で絶縁された２次側半導体基板３０１からなり、１つの封止体５０２に入れられて封止されると共に、図５と同様の半導体装置として構成される。そして、１次側半導体基板５０３と２次側半導体基板２０１、３０１にはトランス２１７、３１７により互いに絶縁された電源により別々に電圧が供給される。
The semiconductor switch
図８に示すように、制御回路電源電圧は、１次側半導体基板５０３に対してＶｃｃ１（第１の接地端子のＧＮＤ１を基準にした電圧）、２次側半導体基板２０１に対してＶｃｃ２（第２の接地端子ＧＮＤ２を基準にした電圧）、２次側半導体基板３０１に対してＶｏ＋Ｖｃｃ２（第２の接地端子ＧＮＤ２を基準にした電圧）となっている。また、１次側半導体基板５０３、２次側半導体基板２０１、２次側半導体基板３０１の回路動作の基準電位となる接地点は、それぞれ、１次側半導体基板５０３に対して第１の接地端子ＧＮＤ１、２次側半導体基板２０１に対して第２の接地端子ＧＮＤ２、２次側半導体基板３０１に対して主スイッチ素子Ｑ１であるＩＧＢＴのエミッタ端子（第２の接地端子ＧＮＤ２に対する電圧がＶｏ）となっている。したがって、２次側半導体基板２０１の電源端子２１０と接地端子２４８間に加わる電圧と、２次側半導体基板３０１の電源端子３１０と接地端子３４８間に加わる電圧とは同じＶｃｃ２であるが、２次側半導体基板３０１の動作電位は、２次側半導体基板２０１の動作電位に対しＶｏだけプラス側にシフトしている。２次側半導体基板２０１、２次側半導体基板３０１のそれぞれに制御回路電源を供給する２次側制御回路電源２０４、３０４の正負極間の電圧はＶｃｃ２でどちらも同じ電圧であり、また、負電源２０３、３０３の正負極間の電圧も−Ｅｇｅでどちらも同じ電圧であり、これにより、２次側半導体基板２０１と２次側半導体基板３０１の回路は同様に動作する。
As shown in FIG. 8, the control circuit power supply voltage is Vcc1 (voltage based on GND1 of the first ground terminal) with respect to the primary
更に、図８を参照して詳細に説明していく。１次側半導体基板５０３は駆動信号発生回路２１８、３１８を備え、この駆動信号発生回路２１８、３１８の入力端子は主スイッチ素子Ｑ１、Ｑ２を駆動するためのタイミング信号を入力する入力端子（ＩＮ）５２１に接続され、入力されたこのタイミング信号に基づき、ハイサイドの主スイッチ素子Ｑ１、Ｑ２を駆動するための駆動信号を生成する。駆動信号発生回路２１８の出力端子はトランス２１７の１次巻線の一方の端子に接続されている。また、駆動信号発生回路３１８の出力端子はトランス３１７の１次巻線の一方の端子に接続されている。そして、トランス２１７の１次巻線の他方の端子及びトランス３１７の１次巻線の他方の端子は共通に回路及び１次側基板ＧＮＤ端子５１９を介して第１の接地端子ＧＮＤ１に接続されている。また、電源端子５２０には１次側制御回路電源の電圧Ｖｃｃ１が加えられる。
Furthermore, it demonstrates in detail with reference to FIG. The primary-
２次側半導体基板２０１は、スイッチ素子Ｑ２３、スイッチ素子Ｑ２４、第１の駆動回路２１４、第２の駆動回路２１５、比較器２１６を備えている。比較器２１６はトランス２１７の２巻線の一方の端子に接続されている。また、トランス２１７の２次巻線の他方の端子は接地端子２２３を通して第２の接地端子ＧＮＤ２に接続されている。比較器２１６はトランス２１７の２巻線から出力される信号を比較器により矩形波に波形整形し、第１の駆動回路２１４、第２の駆動回路２１５のそれぞれにゲート駆動信号を出力する。
The secondary-
スイッチ素子Ｑ２３のソース端子２１０には２次側制御回路電源２０４（電圧Ｖｃｃ２）の正極側が接続され、２次側制御回路電源２０４の負極側は第２の接地端子ＧＮＤ２に接続されている。また、スイッチ素子Ｑ２４のソース端子２４３、回路及び基板ＧＮＤ端子２４８は負電源２０３（電圧−Ｅｇｅ）の負極側に接続されている。また、ローサイドの主スイッチ素子Ｑ２のエミッタ端子、負電源２０３の正極側は第２の接地端子ＧＮＤ２に接続されている。また、主スイッチ素子Ｑ２のコレクタ端子はハイサイドの主スイッチ素子Ｑ１のエミッタ端子に接続されている。第１の駆動回路２１４、第２の駆動回路２１５、スイッチ素子Ｑ２３、スイッチ素子Ｑ２４、主スイッチ素子Ｑ２，ゲート抵抗Ｒｇ２、負電源２０３の構成は第１の実施形態で図３に示した回路構成に同じである。
The positive terminal side of the secondary control circuit power supply 204 (voltage Vcc2) is connected to the
２次側半導体基板３０１は、スイッチ素子Ｑ３３、スイッチ素子Ｑ３４、第３の駆動回路３１４、第４の駆動回路３１５、比較器３１６を備えている。比較器３１６はトランス３１７の２巻線の一方の端子に接続されている。また、トランス３１７の２次巻線の他方の端子は接地端子３２３を通してハイサイドの主スイッチ素子Ｑ１のエミッタ端子に接続されている。比較器３１６はトランス３１７の２巻線から出力される信号を比較器により矩形波に波形整形し、第３の駆動回路３１４、第４の駆動回路３１５のそれぞれにゲート駆動信号を出力する。
The
スイッチ素子Ｑ３３のソース端子３１０には２次側制御回路電源３０４の正極側（第２の接地端子ＧＮＤ２に対する電位がＶｏ＋Ｖｃｃ２）が接続され、２次側制御回路電源３０４の負極側は主スイッチ素子Ｑ１のエミッタ端子に接続されている。また、スイッチ素子Ｑ３４のソース端子３４３、回路及び基板ＧＮＤ端子３４８は負電源３０３の負極側（第２の接地端子ＧＮＤ２に対する電位がＶｏ−ｅｇｅ）に接続されている。また、負電源３０３の正極側は主スイッチ素子Ｑ１のエミッタ端子と主スイッチ素子Ｑ２のコレクタ端子との接続点に接続され、この接続点は出力端子３５０となっている。また、主スイッチ素子Ｑ１のコレクタ端子は電源ＶBBに接続されている。
The
次に、半導体スイッチ素子の駆動回路８０の動作を説明する。入力端子（ＩＮ）５２１に入力された主スイッチ素子Ｑ１、Ｑ２を駆動するためのタイミング信号に基づき、駆動信号発生回路２１８、３１８により主スイッチ素子Ｑ１、Ｑ２を駆動するための駆動信号が生成される。主スイッチ素子Ｑ１、主スイッチ素子Ｑ２を駆動するゲート信号は、主スイッチ素子Ｑ１、主スイッチ素子Ｑ２が同時にオンすることの無いようにデッドタイムが設けられている。
Next, the operation of the semiconductor switch
駆動信号発生回路２１８により生成される駆動信号は、トランス２１７の１次側を駆動可能に変調／電力増幅され、トランス２１７の１次巻線に供給される。トランス２１７の２次側に出力された電圧は比較器２１６により波形整形され、第１の駆動回路２１４、第２の駆動回路２１５のそれぞれにゲート駆動信号として出力される。第１の駆動回路２１４、第２の駆動回路２１５から出力されたゲート駆動信号はスイッチ素子Ｑ２３、スイッチ素子Ｑ２４のゲート端子に供給される。スイッチ素子Ｑ２３、スイッチ素子Ｑ２４に供給されるゲート信号は、スイッチ素子Ｑ２３、スイッチ素子Ｑ２４が同時にオンすることの無いようにデッドタイムが設けられている。そしてスイッチ素子Ｑ２３、スイッチ素子Ｑ２４の接続点である出力端子２１３からのゲート信号はゲート抵抗Ｒｇ２を通して主スイッチ素子Ｑ２のゲート端子に供給される。
The drive signal generated by the drive
駆動信号発生回路３１８により生成される駆動信号は、トランス３１７の１次側を駆動可能に変調／電力増幅され、トランス３１７の１次巻線に供給される。トランス３１７の２次側に出力された電圧は比較器３１６により波形整形され、第３の駆動回路３１４、第４の駆動回路３１５のそれぞれにゲート駆動信号として出力される。第３の駆動回路３１４、第４の駆動回路３１５から出力されたゲート駆動信号はスイッチ素子Ｑ３３、スイッチ素子Ｑ３４のゲート端子に供給される。スイッチ素子Ｑ３３、スイッチ素子Ｑ３４に供給されるゲート信号は、スイッチ素子Ｑ３３、スイッチ素子Ｑ３４が同時にオンすることの無いようにデッドタイムが設けられている。そしてスイッチ素子Ｑ３３、スイッチ素子Ｑ３４の接続点である出力端子３１３からのゲート信号はゲート抵抗Ｒｇ１を通して主スイッチ素子Ｑ１のゲート端子に供給される。
The drive signal generated by the drive
図８の、第１の駆動回路２１４、第２の駆動回路２１５、第３の駆動回路３１４、第４の駆動回路３１５、スイッチ素子Ｑ２３、スイッチ素子Ｑ２４、スイッチ素子Ｑ３３、スイッチ素子Ｑ３４、主スイッチ素子Ｑ１、主スイッチ素子Ｑ２、ゲート抵抗Ｒｇ１、ゲート抵抗Ｒｇ２の構成は第１の実施形態で図３に示した回路構成に同じであり、また、２次側半導体基板３０１の動作電位は２次側半導体基板２０１に対し電圧Ｖｏだけシフトされただけで動作的には同じなので、上記第１の実施形態と同様、主スイッチ素子Ｑ１、及びＱ２のオフ動作に伴う主スイッチ素子Ｑ１、及びＱ２の誤点弧を防止できるとともに、ＮチャンネルＤＭＯＳＦＥＴとその他の素子との間に形成された寄生ＮＰＮトランジスタによる誤動作を防止することができる。
また、本実施形態によれば、トランスにより絶縁された１次、２次側のゲート駆動回路を、１次側駆動回路に共通する半導体基板上と、２次側駆動回路に共通する半導体基板上に形成し、これら１次、２次側のゲート駆動回路を１つの封止体に封止して纏めることができるので、小型で安価な半導体装置、その駆動方法、及び駆動装置を提供することができる。
また、このように１つの封止体として小型に構成することにより、ノイズなどの外乱に対して強くなり、信頼性の高い半導体装置、その駆動方法、及び駆動装置を提供することができる。トランス２１７、３１７の２次側に配置された２次側半導体基板２０１、３０１に接続される電源（２次側制御回路電源２０４、２次側制御回路電源３０４、負電源２０３、負電源３０３、第２の接地端子ＧＮＤ２）は、スイッチ素子Ｑ２３、スイッチ素子Ｑ２４、スイッチ素子Ｑ３３、スイッチ素子Ｑ３４の動作時にノイズを発生する。このとき、駆動信号発生回路２１８、３１８が二次側と同一電源に接続されると、電源ノイズが重畳した駆動信号によってスイッチ素子Ｑ２３、スイッチ素子Ｑ２４、スイッチ素子Ｑ３３、スイッチ素子Ｑ３４が誤動作する可能性がある。駆動信号発生回路２１８、３１８と駆動素子（スイッチ素子Ｑ２３、スイッチ素子Ｑ２４、スイッチ素子Ｑ３３、スイッチ素子Ｑ３４）とをトランス２１７、３１７（パルストランス）を用いて１次側と２次側とに絶縁し、また、ハイサイドの主スイッチング素子Ｑ１の電源をローサイドの主スイッチング素子Ｑ２の電源に対しＶｏだけ電位をシフトした電源として別系統化することで、対ノイズ性に優れた装置が得られる。この構成は、本実施形態のように、１つの封止体に封止する場合に特に有効な手段である。
8, the
Further, according to the present embodiment, the primary and secondary side gate drive circuits insulated by the transformer are arranged on the semiconductor substrate common to the primary side drive circuit and on the semiconductor substrate common to the secondary side drive circuit. Since the primary and secondary side gate drive circuits can be sealed together in a single sealing body, a small and inexpensive semiconductor device, its driving method, and driving device are provided. Can do.
In addition, by forming a small sealing body as described above, it is possible to provide a highly reliable semiconductor device, a driving method thereof, and a driving device that are strong against disturbances such as noise. Power supplies (secondary control
上記実施形態では、ＮチャンネルＤＭＯＳＦＥＴを１つとして説明したが、複数形成されていても良い。
以上、具体的な実施形態で本発明を説明したが、本発明は上記実施形態に限定されないことはいうまでもない。
In the above embodiment, a single N-channel DMOSFET has been described, but a plurality of N-channel DMOSFETs may be formed.
As mentioned above, although this invention was demonstrated by specific embodiment, it cannot be overemphasized that this invention is not limited to the said embodiment.
１０、３０・・・駆動回路
２０、４０、７０・・・半導体装置
２１、３２１・・・Ｐ型半導体基板
２２、２３、２４、３２２、３２３、３２４・・・Ｎ型エピタキシャル領域
２５、２６、３２５、３２６・・・Ｐ型領域
２８、２９、３２８、３２９・・・Ｎ型領域
３１、３３１・・・ＮチャンネルＤＭＯＳＦＥＴ（Double diffused MOSFET）
３２、３３２・・・ＮＰＮバイポーラトランジスタ
３４、３３４・・・ゲート電極
４１、３４１・・・ドレイン端子
４２、３４２・・・バックゲート端子
４３、２４３、３４３・・・ソース端子
４４、３４４・・・ゲート端子
４５、３４５・・・コレクタ端子
４６、３４６・・・エミッタ端子
４７、３４７・・・ベース端子
４８、２４８、３４８、・・・回路及び基板ＧＮＤ端子
４９、３４９・・・寄生ＮＰＮトランジスタ
５０、８０・・・駆動回路
１０１、４０１、５０１・・・ゲート駆動回路
１０３、２０３、３０３・・・負電源
１０４・・・制御回路電源
２０４、３０４・・・２次側制御回路電源
１１０、２１０、３１０・・・ソース端子
１１３、２１３、３１３・・・出力端子
１１４、２１４・・・第１の駆動回路
１１５、２１５・・・第２の駆動回路
１１６、２１６、３１６・・・比較器
１１７、２１７、３１７・・・トランス
１１８、２１８、３１８・・・駆動信号発生回路
１１９、５１９・・・回路及び１次側基板ＧＮＤ端子
１２０、５２０・・・電源端子
１２１、５２１・・・入力端子（ＩＮ）
１２３、２２３、３２３・・・接地端子
３１４・・・第３の駆動回路
３１５・・・第４の駆動回路
４０２、５０２・・・封止体
４０３、５０３・・・１次側半導体基板
２０１、３０１、４０４・・・２次側半導体基板
３５０・・・出力端子
Ｑ１、Ｑ２・・・主スイッチ素子
Ｑ３、Ｑ４、Ｑ２３、Ｑ２４、Ｑ３３、Ｑ３４・・・スイッチ素子
Ｄ１、Ｄ２・・・ダイオード
Ｉｄ・・・ドレイン電流
−Ｅｇｅ・・・バイアス電圧
Ｒｇ１、Ｒｇ２・・・ゲート抵抗
ＧＮＤ・・・接地端子
ＧＮＤ１・・・第１の接地端子
ＧＮＤ２・・・第２の接地端子
Ｖｏ・・・第２の接地端子ＧＮＤ２に対する出力端子３５０の電圧
Ｖｃｃ・・・制御回路電源の電圧
Ｖｃｃ１・・・１次側制御回路電源の電圧
Ｖｃｃ２・・・２次側制御回路電源２０４、３０４の電圧
ＶＢＢ・・・直流電源
10, 30... Drive
32, 332 ... NPN
123, 223, 323 ...
Claims (14)
前記トランスの１次側において１次側半導体基板上に形成された駆動信号発生回路と、
前記トランスの２次側において前記駆動信号発生回路とは前記トランスにより絶縁され２次側半導体基板上に形成された２次側駆動回路と、
を備え、
前記２次側駆動回路は、
前記２次側半導体基板であるＰ型半導体基板と、
前記Ｐ型半導体基板に形成された複数のｎ型ウェルと、
前記複数のｎ型ウェルのすくなくとも１つのｎ型ウェル上に形成されたＮチャンネルＤＭＯＳＦＥＴと、
前記ＮチャンネルＤＭＯＳＦＥＴが形成されたｎ型ウェルの電位以下になるように前記Ｐ型半導体基板の電位を負電位にバイアスするための負電源接続端子と、
を備えたことを特徴とする半導体装置。 With a transformer,
A drive signal generating circuit formed on the primary side semiconductor substrate on the primary side of the transformer;
A secondary side drive circuit formed on a secondary side semiconductor substrate insulated from the drive signal generation circuit on the secondary side of the transformer by the transformer;
With
The secondary drive circuit includes:
A P-type semiconductor substrate which is the secondary-side semiconductor substrate;
A plurality of n-type wells formed in the P-type semiconductor substrate;
An N-channel DMOSFET formed on at least one n-type well of the plurality of n-type wells;
A negative power supply connection terminal for biasing the potential of the P-type semiconductor substrate to a negative potential so as to be equal to or lower than the potential of the n-type well in which the N-channel DMOSFET is formed;
A semiconductor device comprising:
前記第１のトランスの１次側に接続され１次側半導体基板上に形成された第１の駆動信号発生回路及び前記第２のトランスの１次側に接続され前記１次側半導体基板上に形成された第２の駆動信号発生回路と、
前記第１のトランスの２次側において前記第１の駆動信号発生回路及び前記第２の駆動信号発生回路とは前記第１のトランスにより絶縁され第１の２次側半導体基板上に形成された第１の２次側駆動回路と、
前記第２のトランスの２次側において前記第１の駆動信号発生回路及び前記第２の駆動信号発生回路とは前記第２のトランスにより絶縁され第２の２次側半導体基板上に形成された第２の２次側駆動回路と、
を備え、
前記第１の２次側駆動回路と前記第２の２次側駆動回路は前記第１のトランス及び前記第２のトランスにより絶縁され、
それぞれにおいて、
前記２次側半導体基板であるＰ型半導体基板と、
前記Ｐ型半導体基板に形成された複数のｎ型ウェルと、
前記複数のｎ型ウェルのすくなくとも１つのｎ型ウェル上に形成されたＮチャンネルＤＭＯＳＦＥＴと、
前記ＮチャンネルＤＭＯＳＦＥＴが形成されたｎ型ウェルの電位以下になるように前記Ｐ型半導体基板の電位を負電位にバイアスするための負電源接続端子と、
を備えたことを特徴とする半導体装置。 A first transformer and a second transformer;
A first drive signal generating circuit connected to the primary side of the first transformer and formed on the primary side semiconductor substrate, and connected to the primary side of the second transformer and on the primary side semiconductor substrate A formed second drive signal generating circuit;
The first drive signal generation circuit and the second drive signal generation circuit are insulated from the first transformer on the secondary side of the first transformer and formed on the first secondary semiconductor substrate. A first secondary drive circuit;
On the secondary side of the second transformer, the first drive signal generation circuit and the second drive signal generation circuit are insulated from the second transformer and formed on the second secondary semiconductor substrate. A second secondary drive circuit;
With
The first secondary drive circuit and the second secondary drive circuit are insulated by the first transformer and the second transformer,
In each
A P-type semiconductor substrate which is the secondary-side semiconductor substrate;
A plurality of n-type wells formed in the P-type semiconductor substrate;
An N-channel DMOSFET formed on at least one n-type well of the plurality of n-type wells;
A negative power supply connection terminal for biasing the potential of the P-type semiconductor substrate to a negative potential so as to be equal to or lower than the potential of the n-type well in which the N-channel DMOSFET is formed;
Semi conductor arrangement comprising the.
前記負電源接続端子に負電源が接続され、
前記出力端子に接続された他のスイッチ素子のオン・オフ信号を供給することを特徴とする駆動回路。 The drain terminal of the N-channel DMOSFET is connected to an output terminal in the semiconductor device according to any one of claims 1 to 8,
A negative power supply is connected to the negative power supply connection terminal,
A driving circuit for supplying an on / off signal of another switch element connected to the output terminal .
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