JP5489449B2

JP5489449B2 - 不揮発性半導体記憶装置及びその製造方法

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Application number: JP2008314184A
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Inventors: 功上岡; 良夫小澤; 克行関根
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Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、電荷捕獲型の不揮発性半導体記憶装置及びその製造方法に関する。

従来より、不揮発性半導体記憶装置として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のメモリセルが設けられた記憶装置が開発されている。ＭＯＮＯＳ型メモリセルにおいては、金属等からなる制御ゲート電極、シリコン酸化物等からなる電荷ブロック層、シリコン窒化物からなる電荷蓄積層、シリコン酸化物等からなるトンネル絶縁層、シリコンからなるチャネル部材がこの順に配列されている（例えば、特許文献１参照。）。これにより、チャネル部材からトンネル絶縁層を介して電荷蓄積層に電荷を蓄積させて、情報を記憶する。

しかしながら、このようなＭＯＮＯＳ型メモリセルにおいては、電荷保持特性、書込／消去速度、しきい値の安定性等の特性について、設計どおりの性能が得られないという問題がある。

特開２００８−１８２０３５号公報

本発明の目的は、メモリセルの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供することである。

本発明の一態様によれば、基板と、前記基板上に交互に積層されて多層構造体を形成する制御ゲート電極及び酸化物からなる電極間絶縁膜と、前記多層構造体に形成されたトレンチの内面上に形成された電荷ブロック層と、前記電荷ブロック層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたトンネル絶縁膜と、前記トレンチ内に埋め込まれた半導体ピラーと、各前記制御ゲート電極と前記電荷ブロック層との間に設けられ、前記制御ゲート電極毎に分断され、シリコン窒化物からなるキャップ層と、各前記電極間絶縁膜と前記電荷ブロック層との間に設けられ、前記電極間絶縁膜が窒化された酸窒化層と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。

本発明の他の一態様によれば、導電膜と層間絶縁膜とを交互に成膜して多層構造体を形成する工程と、前記多層構造体にトレンチを形成して、前記トレンチの内面に前記導電膜及び層間絶縁膜を露出させる工程と、前記トレンチの内面を窒素ラジカルを含有するプラズマ雰囲気に晒すことにより、前記導電膜の露出面を選択的に窒化してシリコン窒化物からなるキャップ層を形成する工程と、前記トレンチの内面上に電荷ブロック層を形成する工程と、前記電荷ブロック層上に電荷蓄積層を形成する工程と、前記電荷蓄積層上にトンネル絶縁層を形成する工程と、前記トンネル絶縁層上に半導体部材を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

本発明によれば、メモリセルの特性が良好な不揮発性半導体記憶装置及びその製造方法を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
本実施形態に係る不揮発性半導体記憶装置（以下、単に「装置」ともいう）は、電荷捕獲型の記憶装置である。電荷捕獲型の記憶装置とは、電荷捕獲準位への電荷の蓄積／放出によるメモリセルトランジスタのしきい値変化を利用して、情報を記憶し、記憶した情報を読み出すものをいう。

図１に示すように、本実施形態に係る装置１においては、複数のＭＯＮＯＳ型のメモリセルが、ビット線が延びる方向（チャネル長方向）に直列に接続されたＮＡＮＤ型のメモリセルアレイが設けられている。図１は、１つのメモリセルについて、ビット線方向（チャネル長方向）に平行な断面を示している。

装置１においては、半導体部材として、例えば導電型がｐ型の単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１上には、下から順に、例えばシリコン酸化物からなるトンネル絶縁層１２、例えばシリコン窒化物からなる電荷蓄積層１３、後述する絶縁材料からなる電荷ブロック層１４が設けられている。

電荷ブロック層１４上には、複数の制御ゲート電極１５が設けられており、チャネル長方向に沿って相互に離隔して配列されている。また、電荷ブロック層１４上における制御ゲート電極１５間の空間には、例えばシリコン酸化物からなる電極間絶縁膜１６が埋め込まれている。これにより、制御ゲート電極１５同士は、電極間絶縁膜１６によって絶縁されている。更に、チャネル半導体層１１の上層部分における電極間絶縁膜１６の直下域には、導電型がｎ型の不純物拡散領域１７が形成されている。

チャネル長方向における制御ゲート電極１５の幅及び電極間絶縁膜１６の幅は、例えばそれぞれ１００ｎｍ（ナノメートル）以下であり、例えばそれぞれ５０ｎｍである。なお、チャネル長方向における制御ゲート電極１５の幅は、装置１のメモリセルの幅に相当する。また、チャネル長方向における電極間絶縁膜１６の幅は、装置１のメモリセル間隔に相当する。以下、本明細書においては、これらの幅がそれぞれ１００ｎｍ以下の装置を、微細寸法の装置という。

そして、制御ゲート電極１５と電荷ブロック層１４との間には、シリコン窒化物からなるキャップ層２０が形成されている。キャップ層２０は、電極間絶縁膜１６と電荷ブロック層１４との間には設けられておらず、制御ゲート電極１５毎に分断されている。すなわち、ある制御ゲート電極１５と電荷ブロック層１４との間に形成されたキャップ層２０は、この制御ゲート電極１５の隣に配置された他の制御ゲート電極１５と電荷ブロック層１４との間に形成されたキャップ層２０から、分離されている。

例えば、電荷ブロック層１４は高誘電体金属酸化物により形成されている。高誘電体金属酸化物とは、比誘電率がシリコン窒化物の比誘電率（約７）よりも高い金属酸化物であり、例えば、アルミナ、ジルコニア、ハフニア若しくはタンタル酸化物又はこれらの混合物である。この場合、制御ゲート電極１５は、ドーパントを高濃度に含有するシリコン、金属、又は金属シリサイドにより形成されている。また、電荷ブロック層１４は、シリコン酸化物又はシリコン酸窒化物により形成されていてもよい。この場合は、制御ゲート電極１５は、金属又は金属シリサイドにより形成されている。そして、キャップ層２０の厚さは、１原子層以上であり、例えば、０．５乃至３ｎｍである。

次に、本実施形態に係る不揮発性半導体記憶装置１の製造方法について説明する。
図２（ａ）及び（ｂ）〜図７（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程断面図であり、各図の（ａ）はワード線方向（チャネル幅方向）の断面を示し、各図の（ｂ）はビット線方向（チャネル長方向）の断面を示す。

先ず、図２（ａ）及び（ｂ）に示すように、導電型がｐ型であり単結晶のシリコンからなるシリコン基板１１を用意する。そして、シリコン基板１１の主表面（以下、「上面」とする）上に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）ストッパ材８１を成膜する。次に、リソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法等により、ＣＭＰストッパ材８１及びシリコン基板１１の上層部分を選択的に除去して、ビット線方向（チャネル長方向）に延びる素子分離溝８２を形成する。

次に、図３（ａ）及び（ｂ）に示すように、素子分離溝８２内に、例えばシリコン酸化物からなる素子分離絶縁膜８３を埋め込む。そして、ＣＭＰストッパ材８１が露出するまでＣＭＰを行い、ＣＭＰストッパ材８１及び素子分離絶縁膜８３の上面を平坦化する。

次に、図４（ａ）及び（ｂ）に示すように、薬液エッチング法により、素子分離絶縁膜８３の上層部及びＣＭＰストッパ材８１（図３参照）を除去して、シリコン基板１１及び素子分離絶縁膜８３の上面を平坦化にする。

次に、図５（ａ）及び（ｂ）に示すように、シリコン基板１１及び素子分離絶縁膜８３の上面上に、熱酸化法及びＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）等により、シリコン酸化物等からなるトンネル絶縁層１２、シリコン窒化物等からなる電荷蓄積層１３、アルミナ等からなる電荷ブロック層１４、シリコン窒化物からなるキャップ層２０、ドーパントを高濃度に含有したシリコン導電層８４をこの順に形成する。シリコン導電層８４は、後の工程において制御ゲート電極１５（図１参照）となる層である。次に、例えばシリコン窒化膜を堆積させ、リソグラフィ法及びＲＩＥ法等を用いて制御ゲート電極１５（図１参照）のパターンに加工することにより、加工マスク８５を形成する。

次に、図６（ａ）及び（ｂ）に示すように、加工マスク８５をマスクとしてＲＩＥ等のエッチング処理を行い、シリコン導電層８４及びキャップ層２０をストライプ状に加工する。これにより、シリコン導電層８４によって相互に離隔された複数本のライン状の制御ゲート電極１５を形成すると共に、キャップ層２０を制御ゲート電極１５毎に分断する。

次に、図７（ａ）及び（ｂ）に示すように、加工マスク８５、制御ゲート電極１５及びキャップ層２０をマスクとしてドナーをイオン注入し、シリコン基板１１の上層部分に導電型がｎ型の不純物拡散領域１７を形成する。この不純物拡散領域１７は、装置１の完成後にソース・ドレインとして機能する。次に、ＣＶＤ法等により全面に例えばシリコン酸化物を堆積させて、電極間絶縁膜１６を形成する。このとき、電極間絶縁膜１６は制御ゲート電極１５間にも埋め込まれる。その後、周知の技術を用いて、ＭＯＮＯＳ型不揮発性メモリを完成させる。これにより、本実施形態に係る装置１が製造される。

次に、本実施形態の作用効果について説明する。
本実施形態においては、電荷ブロック層１４と制御ゲート電極１５との間にシリコン窒化物からなるキャップ層２０を設けているため、シリコン導電層８４の成膜時及びその後の製造工程において、キャップ層２０がバリア層として機能し、電荷ブロック層１４を形成する材料と制御ゲート電極１５を形成する材料との間の化学反応及び元素の相互拡散を防止できる。例えば、電荷ブロック層１４を形成するアルミナ、ジルコニア、ハフニア又はタンタル酸化物と、制御ゲート電極１５を形成するシリコン、金属、又は金属シリサイドとが、化学反応又は相互拡散することを防止できる。又は、電荷ブロック層１４を形成するシリコン酸化物又はシリコン酸窒化物と、制御ゲート電極１５を形成する金属又は金属シリサイドとが、化学反応又は相互拡散することを防止できる。

これにより、電荷ブロック層１４の絶縁性の劣化を防止し、電荷ブロック層１４の電荷保持特性の低下、及び、データの書込／消去速度の低下を防止できる。また、制御ゲート電極１５の物性の変化を防止し、しきい値の変動等のメモリセル特性のばらつきを抑制することができる。

なお、キャップ層２０の厚さは、１原子層以上であれば上述の効果が得られるが、０．５ｎｍ以上とすると顕著な効果を得ることができるため、望ましい。一方、キャップ層２０が厚すぎると、メモリセルのゲート絶縁膜として機能する部分の膜厚、すなわち、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４及びキャップ層２０の合計の膜厚が厚くなるため、ゲート絶縁膜の容量が低下して、メモリセルの必要となる動作電圧が上昇する。このため、微細寸法の不揮発性メモリにおいては、キャップ層２０の厚さは３ｎｍ以下とすることが好ましい。

また、キャップ層２０を構成する材料は、シリコン及び窒素を主成分とするシリコン窒化物であればよい。このシリコン窒化物におけるシリコンと窒素の組成比は、３：４に近いほど上述の化学反応及び相互拡散を効果的に防止できるため、望ましい。しかし、１０％程度の組成比のずれがあっても、上述の効果は十分に得ることができる。また、水素又は酸素等の不純物元素が１０％程度含有されていても、十分に上述の効果を得ることができる。

次に、本実施形態の第１の比較例について説明する。
図８は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図８は、図１に相当する断面を示している。

図８に示すように、本比較例に係る装置１０１ａにおいては、第１の実施形態に係る装置１（図１参照）と比較して、キャップ層２０（図１参照）が設けられておらず、制御ゲート電極１５が電荷ブロック層１４に接している点が異なっている。このため、制御ゲート電極１５の成膜工程及びその後の工程において、制御ゲート電極１５を形成する材料と電荷ブロック層１４を形成する材料との間で化学反応又は元素の相互拡散が生じる。これにより、電荷ブロック層１４の絶縁性が低下して、電荷蓄積層１３における電荷保持特性が低下したり、電荷蓄積層１３に対する情報の書込及び消去の速度が低下する。また、制御ゲート電極１５の物性が変化して、しきい値等のメモリセルの特性がばらつく。これらの問題は、特に、電荷ブロック層１４が高誘電体金属酸化物からなり、制御ゲート電極１５がシリコン、金属又は金属シリサイドからなる場合、及び、電荷ブロック層１４がシリコン酸化物又はシリコン酸窒化物からなり、制御ゲート電極１５が金属又は金属シリサイドからなる場合に顕著である。

これに対して、上述の第１の実施形態においては、電荷ブロック層１４と制御ゲート電極１５との間にシリコン窒化物からなるキャップ層２０が設けられているため、このキャップ層２０がバリアとなり、化学反応及び相互拡散を防止できる。この効果は、電荷ブロック層１４が高誘電体金属酸化物からなり、制御ゲート電極１５がシリコン、金属又は金属シリサイドからなる場合、及び、電荷ブロック層１４がシリコン酸化物又はシリコン酸窒化物からなり、制御ゲート電極１５が金属又は金属シリサイドからなる場合に、特に顕著である。

次に、本実施形態の第２の比較例について説明する。
図９は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図９は、図１に相当する断面を示している。

図９に示すように、本比較例に係る装置１０１ｂにおいては、第１の実施形態に係る装置１（図１参照）と比較して、キャップ層２０が制御ゲート電極１５毎に分断されておらず、連続的に形成されている点が異なっている。すなわち、キャップ層２０は、制御ゲート電極１５と電荷ブロック層１４との間だけでなく、電極間絶縁膜１６と電荷ブロック層１４との間にも形成されている。

本比較例においても、前述の第１の実施形態と同様に、制御ゲート電極１５と電荷ブロック層１４との間の化学反応及び相互拡散を防止することはできる。しかし、本比較例の構成を微細寸法の装置に適用すると、メモリセルを動作させるために隣り合う制御ゲート電極１５間に高い電圧を印加したときに、キャップ層２０における電極間絶縁膜１６と電荷ブロック層１４との間に位置する部分に電荷が捕獲されてしまう。これにより、メモリセルの書込／消去特性がばらつき、また、メモリセルの電荷保持特性が低下してしまう。

これに対して、上述の第１の実施形態においては、キャップ層２０を制御ゲート電極１５毎に分断されているため、この問題が回避される。なお、キャップ層が完全に分離されていなくても、例えば、キャップ層における制御ゲート電極間の領域に配置された部分が、制御ゲート電極の直下域に配置された部分よりも窒素含有量が少ないシリコン酸窒化物により形成されていれば、上述の問題は軽減される。また、制御ゲート電極間の部分の膜厚が制御ゲート電極の直下域の部分の膜厚より薄くても、上述の問題は軽減される。

次に、本発明の第２の実施形態について説明する。
図１０は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図１０は、図１と同様に、ＭＯＮＯＳ型のメモリセルにおけるビット線方向（チャネル長方向）の断面を示している。

図１０に示すように、本実施形態に係る不揮発性半導体記憶装置２においては、前述の第１の実施形態に係る装置１（図１参照）と比較して、シリコン基板１１の導電型がｎ型であり、不純物拡散領域１７（図１参照）が形成されていない点が異なっている。すなわち、本実施形態のメモリセルは、デプレッション型のセルトランジスタを用いたＭＯＮＯＳ型メモリセルである。また、装置２の製造方法は、装置１の製造方法と比較して、シリコン基板１１としてｎ型の基板を用い、図７に示すイオン注入工程を省略している点が異なっている。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。

次に、本実施形態の第１の比較例について説明する。
図１１は、本比較例に係る不揮発性半導体装置を例示する断面図である。
図１１に示すように、本比較例に係る装置１０２ａにおいては、第２の実施形態に係る装置２（図１０参照）と比較して、キャップ層が形成されていない。このため、電荷ブロック層１４と制御ゲート電極１５との間で化学反応又は相互拡散が生じ、メモリセルの特性が劣化する。

次に、本実施形態の第２の比較例について説明する。
図１２は、本比較例に係る不揮発性半導体装置を例示する断面図である。
図１２に示すように、本比較例に係る装置１０２ｂにおいては、第２の実施形態に係る装置２（図１０参照）と比較して、制御ゲート電極１５間にもキャップ層２０が形成されいる。このため、制御ゲート電極１５間に配置されたキャップ層２０に電荷が蓄積されてしまい、メモリセルの書込／消去特性がばらつき、電荷保持特性が低下する。

次に、本発明の第３の実施形態について説明する。
図１３は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
図１４は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図１３においては、電極間絶縁膜は図示を省略している。

図１３及び図１４に示すように、本実施形態に係る不揮発性半導体記憶装置３においては、半導体基板３１（図１５参照）上に電極間絶縁膜３２と制御ゲート電極３３とが交互に積層された多層構造体３４が形成されている。電極間絶縁膜３２及び制御ゲート電極３３の厚さは、例えばそれぞれ約５０ｎｍである。また、多層構造体３４には積層方向に延びる円柱形のトレンチ３５が複数本形成されている。

更に、トレンチ３５の内面上には電荷ブロック層３６、電荷蓄積層３７及びトンネル絶縁層３８がこの順に形成されており、トレンチ３５の内部には、半導体部材としてのシリコンピラー３９が埋め込まれている。シリコンピラー３９は、メモリセルトランジスタのチャネルとして機能する。そして、制御ゲート電極３３と電荷ブロック層３６との間に、シリコン窒化物からなるキャップ層４０が形成されている。

次に、本実施形態に係る不揮発性半導体記憶装置３の製造方法について説明する。
図１５（ａ）及び（ｂ）〜図１８（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、各図の（ａ）はチャネル長方向の断面を示し、各図の（ｂ）は平面を示す。

先ず、図１５（ａ）及び（ｂ）に示すように、半導体基板３１を準備する。半導体基板３１は、例えば、単結晶のシリコン基板である。そして、半導体基板３１上にＣＶＤ法等を用いて、シリコン酸化物等からなる電極間絶縁膜３２とドーパントを高濃度に含有したシリコンからなる制御ゲート電極３３とを交互に繰り返し積層して、多層構造体３４を形成する。

次に、図１６（ａ）及び（ｂ）に示すように、ＲＩＥ法等により、多層構造体３４に半導体基板３１まで到達するトレンチ３５を形成する。トレンチ３５の形状は、例えば、多層構造体３４の積層方向に延びる円柱形である。このとき、トレンチ３５の側面には、電極間絶縁膜３２及び制御ゲート電極３３が露出する。トレンチ３５は複数本形成し、例えば、上方から見てマトリクス状に形成する。

次に、例えば４０Ｐａ以上の比較的高い圧力に設定したチャンバー内で窒素ガスをプラズマ化して、電気的に中性の窒素ラジカルが高密度に含まれるプラズマ雰囲気を形成する。このとき、中性の窒素ラジカルの密度は、１×１０^９ｃｍ^−３〜１×１０^１６ｃｍ^−３の範囲に設定すればよく、より望ましくは１×１０^１１ｃｍ^−３〜１×１０^１４ｃｍ^−３の範囲とし、例えば、１×１０^１２ｃｍ^−３〜１×１０^１３ｃｍ^−３とする。中性窒素ラジカルの密度の下限値をこのように設定することで、本実施形態の効果を得るために必要なシリコン窒化層の形成を実用的な時間内に行うことができる。一方、密度の上限値をこのように設定することで、シリコン窒化層の形成時にチャンバーの内壁からパーティクルや汚染物が脱落し、半導体基板３１に飛来することを防止できる。

このように、チャンバー内において中性の窒素ラジカルを含むプラズマ雰囲気を形成することにより、この窒素ラジカルがトレンチ３５内に導入され、トレンチ３５の内面が窒化される。このとき、トレンチ３５の内面において、制御ゲート電極３３が電極間絶縁膜３２に対して選択的に窒化される。例えば、シリコン酸化物等からなる電極間絶縁膜３２の露出面には、厚さが１ｎｍ程度のシリコン酸窒化層４２が形成されるに過ぎないが、シリコン等からなる制御ゲート電極３３の露出面には、厚さが２ｎｍ程度のシリコン窒化層が形成され、これがキャップ層４０となる。なお、このとき、トレンチ３５の底面において露出した半導体基板３１の上面にも窒化層が形成される。例えば、半導体基板３１がシリコンにより形成されている場合は、シリコン窒化層４１はシリコン窒化物により形成される。

次に、図１７（ａ）及び（ｂ）に示すように、トレンチ３５の内面上に、例えば原子層成長（ＡＬＤ：Atomic Layer Deposition)法により、アルミナ等の高誘電体金属酸化物からなり、膜厚が１０〜２０ｎｍ程度である電荷ブロック層３６を形成する。このとき、原子層成長法を用いることにより、電荷ブロック層３６をトレンチ３５の内面上にほぼ均一に形成することができる。また、このとき、高誘電体金属酸化物を堆積させることにより、シリコン酸窒化層４２が酸化されて、シリコン酸窒化層４２中の窒素の含有量が１０％以下となる。

続いて、シリコン窒化物等からなり、膜厚が２〜５ｎｍ程度の電荷蓄積層３７を例えばＡＬＤ法により形成する。次に、シリコン酸化物等からなり、膜厚が５〜１０ｎｍ程度のトンネル絶縁層３８を例えばＡＬＤ法により形成する。その後、ＣＭＰ法により、多層構造体３４上に形成されたトンネル絶縁層３８、電荷蓄積層３７及び電荷ブロック層３６を除去する。

次に、図１８（ａ）及び（ｂ）に示すように、ＲＩＥ法等により、トレンチ３５の底部に形成されたトンネル絶縁層３８、電荷蓄積層３７、電荷ブロック層３６、シリコン窒化層４１を除去し、更に半導体基板３１の上層部を除去する。これにより、トレンチ３５の底面において、半導体基板３１が掘り込まれて露出する。その後、ＣＶＤ法等により、トレンチ３５の内部にｎ型不純物（ドナー）を含有した非晶質シリコンを埋め込む。次に、例えば５００〜６００℃程度の温度でアニールを行い、この非晶質シリコンを半導体基板３１との接触面を基点として結晶化させる。これにより、トレンチ３５内に、半導体基板３１からエピタキシャル成長し、ｎ型不純物を含有したシリコン結晶からなるシリコンピラー３９が形成される。このとき、シリコンピラー３９を形成するシリコン結晶の結晶性は、半導体基板３１の結晶性を引き継いでいるため、結晶欠陥が少なく良好である。その後、周知の技術を用いて、三次元構造のＭＯＮＯＳ型不揮発性メモリを完成させる。これにより、装置３が製造される。

次に、本実施形態の作用効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、電荷ブロック層３６と制御ゲート電極３３との間にシリコン窒化物からなるキャップ層４０が形成されているため、このキャップ層４０がバリア層として機能し、電荷ブロック層３６を形成する材料と制御ゲート電極３３を形成する材料との間の化学反応及び元素の相互拡散を防止できる。これにより、電荷ブロック層３６の電荷保持特性の低下、データの書込／消去速度の低下、及びしきい値の変動等を抑制することができる。

また、シリコン窒化物からなるキャップ層４０は、電荷ブロック層３６と制御ゲート電極３３との間にのみ形成されており、電荷ブロック層３６と電極間絶縁膜３２との間には形成されない。電荷ブロック層３６と電極間絶縁膜３２との間には、薄いシリコン酸窒化層４２が形成されるが、これは電荷保持能力を持つシリコン窒化物ではなく、シリコン酸窒化物からなり、しかも電荷ブロック層３６を構成する高誘電体金属酸化物を堆積させることにより、酸化されて窒素含有量が低下している。このため、シリコン窒化物からなるキャップ層４０は、実質的に制御ゲート電極３３毎に分断されており、電荷ブロック層３６と電極間絶縁膜３２との間に実質的に電荷が蓄積されることはなく、メモリセルの動作に影響を及ぼすことがない。

次に、本実施形態の比較例について説明する。
図１９は、本比較例に係る不揮発性半導体記憶装置を例示する斜視図である。
図２０は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図１９及び図２０に示すように、本比較例に係る装置１０３は、前述の第３の実施形態に係る装置３（図１３及び図１４参照）と比較して、キャップ層４０（図１３及び図１４参照）が設けられていない。このため、電荷ブロック層３６と制御ゲート電極３３との間で化学反応及び元素の相互拡散が発生し、メモリセルの特性が劣化する。

次に、本発明の第４の実施形態について説明する。
図２１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
図２２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図２１においては、電極間絶縁膜及び素子分離絶縁材料は図示を省略している。
以下、前述の第３の実施形態の構成要素と同様な構成要素には同じ符号を付し、詳細な説明を省略する。

図２１及び図２２に示すように、本実施形態に係る不揮発性半導体記憶装置４においては、前述の第３の実施形態と同様に、半導体基板３１（図２３参照）上に電極間絶縁膜３２と制御ゲート電極３３とが交互に積層された多層構造体３４が形成されている。電極間絶縁膜３２は例えばシリコン酸化物からなり、制御ゲート電極３３は例えばタングステンシリサイドからなる。電極間絶縁膜３２及び制御ゲート電極３３の厚さは、例えばそれぞれ５０ｎｍである。すなわち、装置４におけるメモリセルのチャネル長および隣接メモリセル間隔は、例えばそれぞれ５０ｎｍ程度である。

そして、本実施形態においては、多層構造体３４に形成されたトレンチの形状及びシリコンピラーの形状が、第３の実施形態とは異なっている。すなわち、装置４においては、多層構造体３４に、一方向に延びるストライプ状のトレンチ４５が形成されている。トレンチ４５の下端部は半導体基板３１には到達しておらず、最下層の電極間絶縁膜３２内に位置している。また、トレンチ４５は複数本形成されており、相互に平行に延びている。トレンチ４５の内面上には、電荷ブロック層３６、電荷蓄積層３７及びトンネル絶縁層３８がこの順に積層されている。

また、各トレンチ４５内には、複数本のシリコンピラー４９が設けられている。シリコンピラー４９は、トレンチ４５が延びる方向に沿って、相互に離隔して配列されている。各シリコンピラー４９の形状は、四角柱のピラーが２回直角に屈曲されたＵ字形状であり、トレンチ４５が延びる方向に対して直交する平面上において、トレンチ４５の一方の側面、トレンチ４５の底面、トレンチ４５の他方の側面に沿って延びている。トレンチ４５内におけるシリコンピラー４５間の空間には、素子分離絶縁材料４６が埋め込まれている。これにより、装置４は、三次元構造のＮＡＮＤ不揮発性メモリとして機能する。

更に、電荷ブロック層３６と制御ゲート電極３３との間には、シリコン窒化物からなるキャップ層４０が形成されている。すなわち、キャップ層４０は、トレンチ４５の両側面のそれぞれに制御ゲート電極３３の段数と同じ数だけ設けられており、トレンチ４５が延びる方向に延びている。

次に、本実施形態に係る不揮発性半導体記憶装置４の製造方法について説明する。
図２３（ａ）及び（ｂ）〜図２６（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、各図の（ａ）はチャネル長方向の断面を示し、各図の（ｂ）は平面を示す。

先ず、図２３（ａ）及び（ｂ）に示すように、半導体基板３１上に、ＣＶＤ法又はスパッタ法等により、シリコン酸化物等からなる電極間絶縁膜３２と、タングステンシリサイドからなる制御ゲート電極３３とを交互に繰り返し積層して、多層構造体３４を形成する。電極間絶縁膜３２及び制御ゲート電極３３の厚さは、それぞれ、例えば５０ｎｍとする。

次に、図２４（ａ）及び（ｂ）に示すように、ＲＩＥ法等により、多層構造体３４に最下層の電極間絶縁膜３２の内部まで到達するトレンチ４５を形成する。トレンチ４５の形状は、例えば、半導体基板３１の上面に平行な一方向に延びるストライプ状とする。トレンチ４５は複数本形成し、相互に平行に配列させる。このとき、トレンチ４５の側面には、電極間絶縁膜３２及び制御ゲート電極３３が露出する。また、トレンチ４５の底面には、最下層の電極間絶縁膜３２が露出する。

次に、例えば４０Ｐａ以上の圧力に設定したチャンバー内で窒素ガスをプラズマ化して、電気的に中性の窒素ラジカルが高密度に含まれるプラズマ雰囲気を形成する。このとき、中性の窒素ラジカルの密度は、１×１０^９ｃｍ^−３〜１×１０^１６ｃｍ^−３の範囲とする。より望ましくは１×１０^１１ｃｍ^−３〜１×１０^１４ｃｍ^−３の範囲とし、例えば、１×１０^１２ｃｍ^−３〜１×１０^１３ｃｍ^−３とする。窒素ラジカルの密度を上述の範囲に設定する理由は、前述の第３の実施形態と同様である。

これにより、この窒素ラジカルがトレンチ４５内に導入され、トレンチ４５の内面が窒化される。このとき、トレンチ４５の内面において、制御ゲート電極３３が電極間絶縁膜３２に対して選択的に窒化される。この結果、制御ゲート電極３３の露出面には、厚さが１ｎｍ程度のシリコン窒化層が形成され、これがキャップ層４０となる。一方、電極間絶縁膜３２の露出面には、厚さが０．５ｎｍ程度のシリコン酸窒化層４２が形成される。

次に、図２５（ａ）及び（ｂ）に示すように、トレンチ４５の内面上に、シリコン酸化物からなり、膜厚が１０〜２０ｎｍ程度である電荷ブロック層３６を形成する。このとき、例えば原子層成長（ＡＬＤ）法を用いることにより、電荷ブロック層３６をトレンチ４５の内面上にほぼ均一に形成することができる。また、シリコン酸化物を形成する際に、シリコン酸窒化層４２が酸化されて、窒素の含有量は１０％以下となる。続いて、シリコン窒化物等からなり、膜厚が２〜５ｎｍ程度の電荷蓄積層３７を例えばＡＬＤ法により形成し、その後、シリコン酸化物等からなり、膜厚が５〜１０ｎｍ程度のトンネル絶縁層３８を例えばＡＬＤ法により形成する。

次に、ＣＶＤ法等により、トンネル絶縁層３８上にｎ型不純物を含有した非晶質シリコン層を形成する。次に、５００〜６００℃程度の温度でアニールを行い、この非晶質シリコン層を結晶化させ、結晶シリコン層４７を形成する。これにより、結晶欠陥が少ない結晶シリコン層４７を形成することができる。次に、ＣＭＰ法等により、多層構造体３４上に形成された結晶シリコン層４７、トンネル絶縁層３８、電荷蓄積層３７及び電荷ブロック層３６を除去する。

次に、図２６（ａ）及び（ｂ）に示すように、ＲＩＥ法等により、結晶シリコン層４７を選択的に除去し、トレンチ４５が延びる方向に沿って分断する。これにより、複数本のＵ字形状のシリコンピラー４９を形成する。このシリコンピラー４９は、装置４のチャネル半導体となる。

次に、ＣＶＤ法又は塗布法等により、トレンチ４５内に素子分離絶縁材料４６を埋め込む。素子分離絶縁材料４６は、例えば、シリコン酸化物である。これにより、トレンチ４５内に形成されたシリコンピラー４９同士が素子分離絶縁材料４６によって絶縁される。その後、周知の技術を用いて、三次元構造のＭＯＮＯＳ型不揮発性メモリを完成させる。これにより、装置４が製造される。

次に、本実施形態の作用効果について説明する。
本実施形態においても、前述の第３の実施形態と同様に、電荷ブロック層３６と制御ゲート電極３３との間にシリコン窒化物からなるキャップ層４０が形成されているため、電荷ブロック層３６と制御ゲート電極３３との間の化学反応及び元素の相互拡散を防止できる。また、キャップ層４０は、制御ゲート電極３３毎に分断されて形成されるため、メモリセルの動作に影響を及ぼすことがない。

次に、本実施形態の比較例について説明する。
図２７は、本比較例に係る不揮発性半導体記憶装置を例示する斜視図である。
図２８は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図２７及び図２８に示すように、本比較例に係る装置１０４は、前述の第４の実施形態に係る装置４（図２１及び図２２参照）と比較して、キャップ層４０（図２１及び図２２参照）が設けられていない。このため、電荷ブロック層３６と制御ゲート電極３３との間で化学反応及び元素の相互拡散が発生し、メモリセルの特性が劣化する。

次に、本発明の第５の実施形態について説明する。
図２９は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図２９は、１つのメモリセルについて、ビット線方向（チャネル長方向）に平行な断面を示している。

図２９に示すように、本実施形態に係る不揮発性半導体記憶装置５は、前述の第１の実施形態に係る装置１（図１参照）と同様に、電荷捕獲型の記憶装置である。すなわち、装置５においては、複数のＭＯＮＯＳ型のメモリセルが、ビット線が延びる方向（チャネル長方向）に直列に接続されたＮＡＮＤ型のメモリセルアレイが設けられている。

装置５においては、装置１と同様に、例えば導電型がｐ型の単結晶シリコンからなるシリコン基板１１が設けられており、シリコン基板１１の上層部における複数の領域には、導電型がｎ型の不純物拡散領域１７が形成されている。また、シリコン基板１１上には、例えばシリコン酸化物からなるトンネル絶縁層１２が設けられており、その上には、シリコン窒化物からなる電荷蓄積層１３が設けられている。更に、電荷蓄積層１３上には、複数の制御ゲート電極１５が設けられている。制御ゲート電極１５は、チャネル長方向に沿って相互に離隔して配列されている。制御ゲート電極１５間には電極間絶縁膜１６が設けられている。チャネル長方向における制御ゲート電極１５の幅及び制御ゲート電極１５間の距離は、例えばそれぞれ５０ｎｍである。

但し、装置５においては、装置１とは異なり、電荷ブロック層１４（図１参照）が設けられておらず、電荷蓄積層１３が制御ゲート電極１５に接している。また、電荷蓄積層１３が制御ゲート電極１５ごとに分断されており、電荷蓄積層１３間には電極間絶縁膜１６が介在している。更に、装置５にはブロック層２０（図１参照）が設けられていない。本実施形態に係る装置５の製造方法は、前述の第１の実施形態に係る装置１（図１〜図７参照）と同様である。

次に、本実施形態の作用効果について説明する。
本実施形態においては、シリコン窒化物からなる電荷蓄積層１３を隣り合う制御ゲート電極１５間で分離することによって、電荷蓄積層１３に捕獲された電荷が自己電界又は隣接するメモリセルとの間の電位差によって、隣接するメモリセルに向かって移動することを防止できる。これにより、メモリセルの電荷保持特性が向上する。特に、微細寸法の装置において、この効果は顕著である。なお、電荷蓄積層１３は完全に分離されていなくてもよく、例えば、電荷蓄積層１３における制御ゲート電極１５間の領域の直下域に位置する部分が、制御ゲート電極１５の直下域に位置する部分よりも、窒素含有量が少ないシリコン酸窒化物により形成されていても、捕獲した電荷の移動を抑制することができる。

次に、本実施形態の比較例について説明する。
図３０は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図３０に示すように、本比較例に係る不揮発性半導体記憶装置１０５においては、前述の第５の実施形態に係る装置５（図２９参照）と比較して、電荷蓄積層１３がチャネル長方向に沿って連続的に設けられている点が異なっている。すなわち、電荷蓄積層１３は、トンネル絶縁層１２と電極間絶縁膜１６との間にも存在する。

本比較例に係る装置１０５においては、チャネル長方向において、電荷蓄積層１３が連続的に形成されている。このため、シリコン基板１１と制御ゲート電極１５との間に高い電位差を印加することにより、電荷蓄積層１３に電荷を捕獲させて、メモリ動作を行うと、捕獲された電荷が、自己電界又は隣接するメモリセルとの間の電位差によって、電荷蓄積層１３中を隣接するメモリセルに向けて移動する。従って、メモリセルの電荷保持特性が低い。

次に、本発明の第６の実施形態について説明する。
図３１は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図３１は、１つのメモリセルについて、ビット線方向（チャネル長方向）に平行な断面を示している。

図３１に示すように、本実施形態に係る不揮発性半導体記憶装置６においては、前述の第５の実施形態に係る装置５（図２９参照）と比較して、シリコン基板１１の導電型がｎ型であり、不純物拡散領域１７（図２９参照）が形成されていない点が異なっている。すなわち、本実施形態のメモリセルは、デプレッション型のセルトランジスタを用いたＭＯＮＯＳ型メモリセルである。

次に、本実施形態に係る不揮発性半導体記憶装置６の製造方法について説明する。
図３２（ａ）及び（ｂ）〜図３５（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、各図の（ａ）はチャネル長方向の断面を示し、各図の（ｂ）は平面を示す。
以下の説明では、本実施形態に係る装置のうち、チャネル長方向を半導体基板の上面に対して垂直な方向とした装置の製造方法について説明する。

先ず、図３２（ａ）及び（ｂ）に示すように、単結晶のシリコン基板である半導体基板３１上に、ＣＶＤ法等を用いて、シリコン酸化物等からなる電極間絶縁膜３２と、ドーパントを高濃度に含有したシリコンからなる制御ゲート電極３３とを、交互に繰り返し積層して、多層構造体３４を形成する。

次に、図３３（ａ）及び（ｂ）に示すように、ＲＩＥ法等により、多層構造体３４に半導体基板３１まで到達するホール状のトレンチ３５を形成する。トレンチ３５の形状は、例えば、多層構造体３４の積層方向に延びる円柱形である。このとき、トレンチ３５の側面には、電極間絶縁膜３２及び制御ゲート電極３３が露出する。また、トレンチ３５の底面には半導体基板３１が露出する。トレンチ３５は複数本形成し、例えば、上方から見てマトリクス状に形成する。

次に、例えばアンモニアガス等の窒化性雰囲気中で、９００〜１１００℃程度の温度で熱窒化処理を施し、トレンチ３５の内面に窒化層を形成する。続いて、水蒸気等の酸化性雰囲気中で７００〜１０００℃程度の温度で熱酸化処理を施し、電極間絶縁膜３２の露出面に形成された窒化層から窒素元素を選択的に脱離させて、制御ゲート電極３３の露出面に形成された窒化層よりも窒素含有量が少ない酸窒化層に変化させる。これにより、ドープドシリコンからなる制御ゲート電極３３の露出面上には、厚さが例えば７ｎｍ程度のシリコン窒化層が形成され、これが電荷蓄積層１３となる。一方、シリコン酸化物からなる電極間絶縁膜３２の露出面上には、厚さが１０ｎｍ程度で平均窒素含有量が１０％以下のシリコン酸窒化層６１が形成される。また、このとき、半導体基板３１の露出面上には、窒化層６２が形成される。

なお、上述の窒化工程は、窒素ラジカル等の窒化性ラジカル雰囲気中で４００〜８００℃程度の温度でラジカル窒化処理を施すことにより、実施することも可能である。また、上述の窒素脱離工程は、例えば塗布法等により電極間絶縁膜３２を低密度で吸湿性が高いシリコン酸化膜で形成しておき、７００〜１０００℃程度の温度でアニールして、電極間絶縁膜３２から脱離してくる水蒸気を利用した酸化反応により実施することも可能である。

次に、図３４（ａ）及び（ｂ）に示すように、ＡＬＤ法等により、トレンチ３５の内面上に、シリコン酸化物等からなり膜厚が２〜５ｎｍ程度のトンネル絶縁層１２を形成する。このとき、シリコン酸窒化層６１は更に酸化されて、表層部の窒素含有量も１０％以下となる。その後、ＣＭＰ法等により、多層構造体３４上に形成されたトンネル絶縁層１２及びシリコン酸窒化層６１を除去する。

次に、図３５（ａ）及び（ｂ）に示すように、ＲＩＥ法等により、トレンチ３５の底面に形成されたトンネル絶縁層１２及び窒化層６２を除去し、更に半導体基板３１の上面を少し掘り込み、半導体基板３１を露出させる。その後、トレンチ３５の内部に、ＣＶＤ法等により、チャネル半導体層となるｎ型不純物を含有した非晶質シリコンを埋め込む。次に、５００〜６００℃程度の温度でアニール処理を施して、非晶質シリコンを半導体基板３１との接触面を起点として結晶化させる。これにより、半導体基板３１の結晶性を引き継いだ結晶性を有するため結晶欠陥が少なく、ｎ型不純物を含有しているため導電性が高い結晶性シリコンからなるシリコンピラー３９を形成することができる。その後、周知の技術を用いて、三次元構造のＭＮＯＳ型不揮発性メモリを完成させる。これにより、装置６が製造される。
本実施形態における作用効果は、前述の第５の実施形態と同様である。

次に、本実施形態の比較例について説明する。
図３６は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図３６に示すように、本比較例に係る不揮発性半導体記憶装置１０６においては、前述の第６の実施形態に係る装置６（図３１参照）と比較して、電荷蓄積層１３がチャネル長方向に沿って連続的に設けられている点が異なっている。すなわち、電荷蓄積層１３は、トンネル絶縁層１２と電極間絶縁膜１６との間にも存在する。

本比較例に係る装置１０６においては、制御ゲート電極１５間で電荷蓄積層１３が連続的に形成されているため、電荷蓄積層１３に捕獲された電荷が、自己電界又は隣接するメモリセルとの間の電位差によって、隣接するメモリセルに向かって移動してしまう。このため、本比較例においては、メモリセルの電荷保持特性が低い。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態において、ＭＯＮＯＳ型のメモリセルをＭＮＯＳ型のメモリセルとしてもよい。また、前述の各実施形態は、相互に組み合わせて実施可能である。

本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程断面図であり、（ａ）はワード線方向（チャネル幅方向）の断面を示し、（ｂ）はビット線方向（チャネル長方向）の断面を示す。（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程断面図であり、（ａ）はワード線方向（チャネル幅方向）の断面を示し、（ｂ）はビット線方向（チャネル長方向）の断面を示す。（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程断面図であり、（ａ）はワード線方向（チャネル幅方向）の断面を示し、（ｂ）はビット線方向（チャネル長方向）の断面を示す。（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程断面図であり、（ａ）はワード線方向（チャネル幅方向）の断面を示し、（ｂ）はビット線方向（チャネル長方向）の断面を示す。（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程断面図であり、（ａ）はワード線方向（チャネル幅方向）の断面を示し、（ｂ）はビット線方向（チャネル長方向）の断面を示す。（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程断面図であり、（ａ）はワード線方向（チャネル幅方向）の断面を示し、（ｂ）はビット線方向（チャネル長方向）の断面を示す。第１の実施形態の第１の比較例に係る不揮発性半導体記憶装置を例示する断面図である。第１の実施形態の第２の比較例に係る不揮発性半導体記憶装置を例示する断面図である。本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。第２の実施形態の第１の比較例に係る不揮発性半導体記憶装置を例示する断面図である。第２の実施形態の第２の比較例に係る不揮発性半導体記憶装置を例示する断面図である。本発明の第３の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。第３の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。（ａ）及び（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。第３の実施形態の比較例に係る不揮発性半導体記憶装置を例示する斜視図である。第３の実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。本発明の第４の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。第４の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。（ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。第４の実施形態の比較例に係る不揮発性半導体記憶装置を例示する斜視図である。第４の実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。本発明の第５の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。第５の実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。本発明の第６の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。（ａ）及び（ｂ）は、第６の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第６の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第６の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。（ａ）及び（ｂ）は、第６の実施形態に係る不揮発性半導体記憶装置に製造方法を例示する工程図であり、（ａ）はチャネル長方向の断面を示し、（ｂ）は平面を示す。第６の実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。

符号の説明

１、２、３、４、５、６不揮発性半導体記憶装置、１１シリコン基板、１２トンネル絶縁層、１３電荷蓄積層、１４電荷ブロック層、１５制御ゲート電極、１６電極間絶縁膜、１７不純物拡散領域、２０キャップ層、３１半導体基板、３２電極間絶縁膜、３３制御ゲート電極、３４多層構造体、３５トレンチ、３６電荷ブロック層、３７電荷蓄積層、３８トンネル絶縁層、３９シリコンピラー、４０キャップ層、４１シリコン窒化層、４２シリコン酸窒化層、４５トレンチ、４６素子分離絶縁材料、４７結晶シリコン層、４９シリコンピラー、６１シリコン酸窒化層、６２窒化層、８１ＣＭＰストッパ材、８２素子分離溝、８３素子分離絶縁膜、８４シリコン導電層、８５加工マスク、１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０３、１０４、１０５、１０６不揮発性半導体記憶装置

Claims

基板と、
前記基板上に交互に積層されて多層構造体を形成する制御ゲート電極及び酸化物からなる電極間絶縁膜と、
前記多層構造体に形成されたトレンチの内面上に形成された電荷ブロック層と、
前記電荷ブロック層上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル絶縁膜と、
前記トレンチ内に埋め込まれた半導体ピラーと、
各前記制御ゲート電極と前記電荷ブロック層との間に設けられ、前記制御ゲート電極毎に分断され、シリコン窒化物からなるキャップ層と、
各前記電極間絶縁膜と前記電荷ブロック層との間に設けられ、前記電極間絶縁膜が窒化された酸窒化層と、
を備えたことを特徴とする不揮発性半導体記憶装置。
前記電荷ブロック層は、比誘電率がシリコン窒化物の比誘電率よりも高い金属酸化物により形成されており、
前記制御ゲート電極は、金属、金属シリサイド又はドーパントを含有するシリコンにより形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記電荷ブロック層は、シリコン酸化物又はシリコン酸窒化物により形成されており、
前記制御ゲート電極は、金属又は金属シリサイドにより形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記電極間絶縁膜はシリコン酸化物により形成されており、
前記酸窒化層はシリコン酸窒化物により形成されていることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
導電膜と層間絶縁膜とを交互に成膜して多層構造体を形成する工程と、
前記多層構造体にトレンチを形成して、前記トレンチの内面に前記導電膜及び層間絶縁膜を露出させる工程と、
前記トレンチの内面を窒素ラジカルを含有するプラズマ雰囲気に晒すことにより、前記導電膜の露出面を選択的に窒化してシリコン窒化物からなるキャップ層を形成する工程と、
前記トレンチの内面上に電荷ブロック層を形成する工程と、
前記電荷ブロック層上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上にトンネル絶縁層を形成する工程と、
前記トンネル絶縁層上に半導体部材を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。