JP5490259B2 - 磁気トンネル接合に加えられる電流の方向を制御するためのシステムおよび方法 - Google Patents

Description

本開示は、全般に、磁気トンネル接合に加えられる電流の方向を制御することに関する。

技術の進歩により、より小型で強力なコンピューティングデバイスが生まれてきた。たとえば、現在、小型で、軽量で、ユーザーにより簡単に持ち運ばれる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスのような、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、携帯電話およびインターネットプロトコル(IP)電話のような、携帯式のワイヤレス電話は、ワイヤレスネットワークを通じて、音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話には、他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダー、およびオーディオファイルプレーヤーも含み得る。また、そのようなワイヤレス電話は、インターネットにアクセスするのに用いられ得るウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む、実行可能命令を処理することができる。したがって、これらのワイヤレス電話は、高いコンピューティング能力を含み得る。

磁気トンネル接合(MTJ)が、磁気抵抗ランダムアクセスメモリ(MRAM)またはスピントルク注入MRAM(STT-MRAM)のようなメモリデバイスの一部として、コンピューティングデバイスにより用いられ得る。MTJでは、MgO薄膜のようなトンネル障壁が2つの磁気層の間に挿入され、ここで一方の磁気層は磁化が一定のピン止め層であり、もう一方の磁気層は磁化の方向が回転できるフリー層である。トンネル磁気抵抗(TMR)効果により、MTJの抵抗は、2つの層の磁化の一致度(すなわち、平行状態および反平行状態)に応じて変化する。2つの状態の各々の抵抗値が用いられて、データ値(たとえば、「1」または「0」という論理値)に対応し得る。

STT-MRAMでは、MTJを流れる電流が反平行方向の閾値を超えて増加すると、MTJは反平行状態になる。逆に、電流が平行方向の閾値を超えて増加すると、MTJは平行状態になる。MTJの状態は、MTJの抵抗の状態を判定するのに十分大きいがMTJの状態を変化させないのに十分小さい、MTJを流れる読み取り電流に基づいて判定され得る。読み取り動作では、読み取り電流が読み取り妨害閾値を超え、MTJへの書き込みを実行すると、読み取り妨害が発生し得る。たとえば、反平行方向に流れる読み取り電流は、MTJの状態を平行状態から反平行状態に変化させることがあり、平行方向に流れる読み取り電流は、MTJの状態を反平行状態から平行状態に変化させることがある。

MTJでの読み取り妨害の確率は、読み取り電流の方向およびMTJの構成に、一部依存する。MTJの構成は、熱的に調整されたMTJの状態を含み得る。たとえば、平行から反平行への切り替えを容易にするように熱的に調整された、平行状態のMTJを含む回路では、平行方向の読み取り電流は、反平行方向の読み取り電流よりも読み取り妨害が小さくなり得る。反平行から平行への切り替えを容易にするようにMTJの熱的な安定性が調整された、別のMTJ回路の構成では、反平行方向の読み取り電流は、平行方向の読み取り電流よりも読み取り妨害が小さくなり得る。

ある特定の実施形態では、平行方向の読み取り電流または反平行方向の読み取り電流を用いてMTJ記憶素子を読み取ることができる、回路が開示される。この回路は、平行方向と反平行方向のいずれかで、MTJ記憶素子を選択的に読み取ることができる。この回路は、センス増幅器が、MTJの読み取り動作の間に、読み取り妨害を発生させる確率が低くなり得る読み取り電流の方向を、選択できるようにし得る。

ある特定の実施形態では、装置は、磁気トンネル接合(MTJ)記憶素子およびセンス増幅器を含む。センス増幅器は、第1の経路、第2の経路、および参照回路に結合される。第1の経路は、第1の電流方向選択トランジスタを含み、第2の経路は、第2の電流方向選択トランジスタを含む。第1の経路は、MTJ記憶素子のビット線に結合され、第2の経路は、MTJ記憶素子のソース線に結合される。

ある特定の実施形態では、メモリデバイスのMTJセルに加えられることになる電流の方向を制御する方法が、開示される。この方法は、読み取り動作の間に、MTJセルに結合された第1の電流経路でスイッチを動作させるステップを含む。そのスイッチが動作すると、電流は、選択された方向にMTJセルを流れる。

開示される実施形態の少なくとも1つにより提供される、1つの具体的な利点は、センス増幅器が、ある特定のMTJの読み取り妨害の確率を低くする読み取り電流の方向を選択できるようになることである。

本開示の別の態様、利点、および特徴は、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む明細書全体を概観した後で、明らかになるであろう。

磁気トンネル接合(MTJ)に加えられることになる読み取り電流の方向を制御する回路の、ある特定の例示的な実施形態の図である。 図1の回路とともに用いられ得る、経路選択回路の図である。 磁気トンネル接合に加えられることになる読み取り電流の方向を制御する回路の、第2の例示的な実施形態の図である。 磁気トンネル接合に加えられることになる読み取り電流の方向を制御する回路の、第3の例示的な実施形態の図である。 磁気トンネル接合に加えられることになる電流の方向を制御する方法の、ある特定の例示的な実施形態の流れ図である。 磁気トンネル接合に加えられることになる読み取り電流の方向を制御する回路を含む、ワイヤレス通信デバイスのある特定の実施形態のブロック図である。 磁気トンネル接合に加えられることになる読み取り電流の方向を制御する回路を含むデバイスとともに用いる、製造プロセスを示すデータフロー図である。

図1を参照すると、磁気トンネル接合(MTJ)に加えられることになる読み取り電流の方向を制御する回路の、ある特定の例示的な実施形態が開示され、全体的に100と表される。回路100は、第1のノード148および第2のノード150に結合される、センス増幅器102を含む。第1のノード148は、センス増幅器102が、MTJセル139のMTJ記憶素子108を通る電流に基づいて、データ入力(data_in)電圧を感知できるようにする。第2のノード150は、センス増幅器102が、参照回路104により生成される参照入力(ref_in)電圧を感知できるようにする。

ある特定の実施形態では、第2のノード150におけるref_in電圧は、MTJ記憶素子108に関連付けられる論理値1よりも小さくMTJ記憶素子108に関連付けられる論理値0よりも大きな電圧に相当する、参照データ値である。たとえば、ref_in電圧は、実質的に、highのデータ電圧とlowのデータ電圧の中点にあってもよい。センス増幅器102は、データ入力(data_in)電圧と参照電圧(ref_in)を比較して、MTJ記憶素子108の状態を判定し、比較に基づいて出力160を生成するように構成される。たとえば、data_in電圧がref_in電圧よりも大きいという判定に応答して、センス増幅器102の出力160は、MTJ記憶素子108が反平行状態にあることを示すことができ、反平行状態は「1」の論理状態に対応し得る。data_in電圧がref_in電圧よりも小さいという判定に応答して、出力160は、MTJ記憶素子108が平行状態にあることを示すことができ、平行状態は「0」の論理状態に対応し得る。

ある特定の実施形態では、第1のノード148は、pチャネル金属酸化膜半導体(PMOS)電界効果トランジスタ負荷デバイス110のような、負荷デバイスに結合される。PMOS負荷デバイス110は、第1の経路114と第2の経路116のうちの1つを介して、MTJ記憶素子108に結合される。第1のノード148におけるdata_in電圧は、MTJ記憶素子108の抵抗値に応じて、PMOS負荷デバイス110により生成される電圧であり得る。

PMOS負荷デバイス110は、クランプトランジスタ112にも結合される。クランプトランジスタ112は、MTJ記憶素子108に送られる電流および電圧を制限するように構成され得る。スイッチ106が、クランプトランジスタ112に結合される。スイッチ106は、第1の電流方向選択トランジスタ118および第2の電流方向選択トランジスタ120を含む。第1の電流方向選択トランジスタ118は、ビット線(BL)140を介して磁気トンネル接合(MTJ)記憶素子108に結合される第1の読み取り選択トランジスタ126を含む、第1の経路114の一部である。第2の電流方向選択トランジスタ120は、ソース線(SL)142を介してMTJ記憶素子108に結合される第2の読み取り選択トランジスタ128を含む、第2の経路116の一部である。ある特定の実施形態では、第1の読み取り選択トランジスタ126と第2の読み取り選択トランジスタ128の両方が、共通のゲート信号130に反応する。スイッチ106は、第1の経路114と第2の経路116のうちの1つを介して、PMOS負荷デバイス110をMTJ記憶素子108に接続するように構成され得る。

ある特定の実施形態では、スイッチ106は、選択信号に基づいて、MTJ記憶素子108を流れる電流の方向を制御するように構成される。第1の電流選択トランジスタ118および第2の電流選択トランジスタ120は、選択信号に反応し得る。ある特定の実施形態では、選択信号は、highの信号またはlowの信号である。選択信号は、第1の選択信号122として、第1の電流方向選択トランジスタ118に直接入力することができ、選択信号は、第2の選択信号124として、第2の電流方向選択トランジスタ120に入力する前に、反転させることができる。

第1の電流方向選択トランジスタ118は、第1の選択信号122に応答して、第1の経路114へのアクセスを可能にし得る。第2の電流方向選択トランジスタ120は、第2の選択信号124に応答して、第2の経路116へのアクセスを可能にし得る。スイッチ106は、読み取り動作のための、MTJ記憶素子108を流れる電流の方向を切り替えるように構成され得る。たとえば、highの選択信号(たとえば、第1の選択信号122)に応答して、スイッチ106は、BL140を介して、PMOS負荷デバイス110からMTJ記憶素子108に読み取り電流を向けることができる。lowの選択信号は反転されて、第2の選択信号124を生成し得る。第2の選択信号124に応答して、スイッチ106は、SL142を介して、PMOS負荷デバイス110からMTJ記憶素子108に読み取り電流を向けることができる。

ある特定の実施形態では、第1の経路114は、第1のプリチャージトランジスタ134を含む。第1のプリチャージトランジスタ134は、第1のプリチャージ信号138に応答し得る。第1のプリチャージ信号138は、第1の電流方向選択トランジスタ118および第2の電流方向選択トランジスタ120に提供される、選択信号に基づき得る。たとえば、highの選択信号により、第1のプリチャージトランジスタ134が、第1のプリチャージ信号138を受け取り得る。第1のプリチャージ信号138を受け取ったことに応答して、第1のプリチャージトランジスタ134がイネーブルされ得る。ある特定の実施形態では、第1のプリチャージトランジスタ134がイネーブルされると、第1のプリチャージトランジスタ134は、MTJ記憶素子108をグラウンドに接続し、第1の経路114の電流をグラウンドに向ける。

MTJ記憶素子108は、BL140とSL142の両方に結合される。MTJ記憶素子108は、フリー層141、トンネル層143、およびピン止め層146のような、複数のMTJ素子を含み得る。ある特定の実施形態では、MTJ記憶素子108のフリー層141は、BL140とSL142のうちの1つに結合され得る。MTJ記憶素子108は、論理値「1」に対応する第1の抵抗および論理値「0」に対応する第2の抵抗を有するデバイスであってよい。たとえば、MTJ記憶素子108は、MRAMまたはSTT-MRAMのような、抵抗性のメモリデバイスであってよい。アクセストランジスタ144は、MTJ記憶素子108に結合される。アクセストランジスタ144は、ゲート電圧を表す信号V_WL145に基づいて、選択的に電流をMTJ記憶素子108に流す。

highの選択信号を受け取ったことに応答して、第1の電流方向選択トランジスタ118は、電流が、第1の経路114を介して、MTJ記憶素子108を通ってPMOS負荷デバイス110から流れるようにし得る。第1のプリチャージトランジスタ134は、第1の選択信号122に基づいて第1のプリチャージ信号138を受け取り、第1の経路114がグラウンドと接続できるようにし得る。

ある特定の実施形態では、第2の経路116は、第2のプリチャージトランジスタ132を含む。第2のプリチャージトランジスタ132は、第2のプリチャージ信号136に応答し得る。第2のプリチャージ信号136は、第1の電流方向選択トランジスタ118および第2の電流方向選択トランジスタ120に提供される、選択信号に基づき得る。たとえば、lowの選択信号により、第2のプリチャージトランジスタ132が、第2のプリチャージ信号136を受け取り得る。第2のプリチャージ信号136を受け取ったことに応答して、第2のプリチャージトランジスタ132がイネーブルされ得る。ある特定の実施形態では、第2のプリチャージトランジスタ132がイネーブルされると、第2のプリチャージトランジスタ132は、MTJ記憶素子108をグラウンドに接続し、第2の経路116の電流をグラウンドに向ける。

lowの選択信号を受け取ったことに応答して、第2の電流方向選択トランジスタ120は、電流が、第2の経路116を介して、MTJ記憶素子108を通ってPMOS負荷デバイス110から流れるようにし得る。第2のプリチャージトランジスタ132は、第2の選択信号124に基づいて第2のプリチャージ信号136を受け取り、第2の経路116がグラウンドと接続できるようにし得る。ある特定の実施形態では、第2の経路116を用いてMTJ記憶素子108を読み取ることで、反転された結果が出力160として生成され得る。出力160は、センス増幅器102の入力を切り替えること、MTJ記憶素子108への書き込みデータを反転させること、または出力160を反転させることによって、調整され得る。

PMOS負荷デバイス110とMTJ記憶素子108の間の経路を変えることによって、センス増幅器102は、平行方向と反平行方向のいずれかで、MTJ記憶素子108を読み取ることができる。センス増幅器102が、いずれかの方向でMTJ記憶素子108を読み取れるようにすることで、MTJ記憶素子108の読み取り動作の間に、読み取り妨害の確率を低くする読み取り電流方向を選択できるようになり得る。読み取り妨害の確率を低くすることで、センス増幅器102の出力160の信頼性を向上させることができる。

図2を参照すると、経路選択回路が示され、全体的に200と表される。経路選択回路200は、第2の経路選択回路204および第1の経路選択回路206を含む。第2の経路選択回路204は、選択信号202に基づいて、第2のプリチャージ信号236を送信するように構成されてもよく、第1の経路選択回路206は、選択信号202に基づいて、第1のプリチャージ信号238を送信するように構成されてもよい。

ある特定の実施形態では、経路選択回路200は、プリチャージ信号138、136を、図1のプリチャージトランジスタ134、132に送信するために用いられ得る。たとえば、第2の経路選択回路204は、第2のプリチャージ信号236を第2のプリチャージトランジスタ132に送信することができ、第1の経路選択回路206は、第1のプリチャージ信号238を図1の第1のプリチャージトランジスタ134に送信することができる。

ある特定の実施形態では、第2の経路選択回路204は、選択信号202および読み取り信号208を受け取る第1のNANDゲート212を含む。第2の経路選択回路204は、書き込み信号210を受け取る第1のインバータ214を含む。第1のNANDゲート212の出力および第1のインバータ214の出力は、第2のNANDゲート216の入力として結合され得る。第2のNANDゲート216の出力は、第2のインバータ218に結合される。第2のインバータ218の出力は、第2のプリチャージ信号236を与える。

ある特定の実施形態では、第1のNANDゲート212および第2のNANDゲート216は、入力の全てがhighの信号ではない場合にhighの出力を生成するように構成される。第1のインバータ214および第2のインバータ218は、入力がlowである場合にはhighの出力を生成し、入力がhighである場合にはlowの出力を生成するように構成され得る。たとえば、lowの選択信号(たとえば、選択信号202)およびhighの読み取り信号(たとえば、書き込み信号210)に応答して、第1のNANDゲート212は、highの出力を生成することができる。第1のNANDゲート212からのhighの出力および第1のインバータ214からのhighの出力(たとえば、書き込み信号210がlow)に応答して、第2のNANDゲート216は、lowの出力を生成することができる。第2のインバータ218は、第2のNANDゲート216からのlowの入力を受け取ったことに応答して、highの出力を生成することができる。ある特定の実施形態では、第2のインバータ218のhighの出力は、第2のプリチャージ信号236である。

ある特定の実施形態では、第1の経路選択回路206は、読み取り信号208と選択信号202の反転とを受け取る第3のNANDゲート224を含む。選択信号202は、選択信号インバータ220により反転され得る。第1の経路選択回路206は、書き込み信号210を受け取る第3のインバータ226を含む。第3のNANDゲート224の出力および第3のインバータ226の出力は、第4のNANDゲート228の入力として結合され得る。第4のNANDゲート228の出力は、第4のインバータ230に結合される。第4のインバータ230の出力は、第1のプリチャージ信号238を提供し得る。

ある特定の実施形態では、第3のNANDゲート224および第4のNANDゲート228は、入力の全てがhighの信号ではない場合にhighの出力を生成するように構成される。選択信号インバータ220、第3のインバータ226、および第4のインバータ230は、入力がlowである場合にはhighの出力を生成し、入力がhighである場合にはlowの出力を生成するように構成され得る。たとえば、highの選択信号に応答して、第3のNANDゲート224は、選択信号インバータ220からの出力として、lowの信号を受け取ることができる。第3のNANDゲート224は、選択信号インバータ220からのlowの信号およびhighの読み取り信号208を受け取ったことに応答して、highの出力を生成することができる。第3のNANDゲート224からのhighの出力および第3のインバータ226からのhighの出力(たとえば、書き込み信号210がlow)に応答して、第4のNANDゲート228は、lowの出力を生成することができる。第4のインバータ230は、第4のNANDゲート228からのlowの入力を受け取ったことに応答して、highの出力を生成することができる。ある特定の実施形態では、第4のインバータ230のhighの出力は、第1のプリチャージ信号238である。

経路選択回路200は、図1の回路100において実装され、プリチャージ信号136、138を生成することができる。プリチャージ信号136、138は、図1の回路100が、MTJ記憶素子108への電流の経路を変更できるようにし得る。PMOS負荷デバイス110とMTJ記憶素子108の間の経路を変えることによって、センス増幅器102は、平行方向と反平行方向のいずれかで、MTJ記憶素子108を読み取ることができる。センス増幅器102が、いずれかの方向で記憶素子108を読み取れるようにすることで、MTJ記憶素子108の読み取り動作の間に、読み取り妨害の確率を低くする読み取り電流方向を選択できるようになり得る。読み取り妨害の確率を低くすることで、センス増幅器102の出力160の信頼性を向上させることができる。

図3を参照すると、MTJ素子を通る電流の方向を制御するための回路の別の実施形態が開示され、全体的に300と表される。回路300は、図1で言及された回路100の要素を含み、同様の要素は同一の参照番号を有する。

第1の選択信号122を受け取ったことに応答して、第1の電流方向選択トランジスタ118は、電流が、第1の経路114を介して、MTJ記憶素子108を通ってPMOS負荷デバイス110から流れるようにし得る。第1のプリチャージトランジスタ134は、第1の選択信号122に基づいて第1のプリチャージ信号138を受け取り、第1の経路114がグラウンドと接続できるようにし得る。

読み取り電流は、クランプトランジスタ112、第1の電流方向選択トランジスタ118、第1の読み取り選択トランジスタ126、MTJ記憶素子108、アクセストランジスタ144、および第1のプリチャージトランジスタ134を介して、PMOS負荷デバイス110からグラウンドに、第1の経路114を通って流れることができる。ある特定の実施形態では、MTJ記憶素子108を流れる電流は、反平行電流の方向と平行電流の方向のうちの1つであり得る。たとえば、MTJ記憶素子108のフリー層がBL140と結合される場合、第1の経路114を介してMTJ記憶素子108を流れる電流は、平行方向であってよい。あるいは、MTJ記憶素子108のフリー層がSL142と結合される場合、第1の経路114を介してMTJ記憶素子108を流れる電流は、反平行方向であってよい。

図4を参照すると、MTJ素子を通る電流の方向を制御するための回路の別の実施形態が開示され、全体的に400と表される。回路400は、図1で言及された回路100の要素を含み、同様の要素は同一の参照番号を有する。BL140およびSL142は、メモリアレイ402の複数のメモリセルに結合される。MTJ記憶素子108および複数のメモリセル402の選択されたセルを流れる読み取り電流の方向は、反平行電流の方向と平行電流の方向のうちの1つであり得る。

第2の選択信号124を受け取ったことに応答して、第2の電流方向選択トランジスタ120は、電流が、第2の経路116を介して、MTJ記憶素子108を通ってPMOS負荷デバイス110から流れるようにし得る。第2のプリチャージトランジスタ132は、第2の選択信号124に基づいて第2のプリチャージ信号136を受け取り、第2の経路116がグラウンドと接続できるようにし得る。

読み取り電流は、クランプトランジスタ112、第2の電流方向選択トランジスタ120、第2の読み取り選択トランジスタ128、アクセストランジスタ144、MTJ記憶素子108、および第2のプリチャージトランジスタ132を介して、PMOS負荷デバイス110からグラウンドに、第2の経路116を通って流れることができる。ある特定の実施形態では、MTJ記憶素子108を流れる電流の方向は、反平電流の方向と平行電流の方向のうちの1つであり得る。たとえば、MTJ記憶素子108のフリー層がBL140と結合される場合、第2の経路116を介してMTJ記憶素子108を流れる電流は、反平行方向であってよい。あるいは、MTJ記憶素子108のフリー層がSL142と結合される場合、第2の経路116を介してMTJ記憶素子108を流れる電流は、平行方向であってよい。

図5は、メモリデバイスの磁気トンネル接合に加えられることになる電流の方向を制御する方法500の、ある実施形態の流れ図である。ある特定の実施形態では、方法500は、図1、3、4、またはこれらの任意の組合せのシステムのいずれによっても実行される。ステップ502において、方法500は、読み取り動作の間に、MTJセルに結合される第1の電流経路の中のスイッチを動作させるステップを含み、そのスイッチが動作すると、電流は選択された方向にMTJセルを流れる。たとえば、図1、3、および4のスイッチ106が、読み取り動作の間に、MTJ記憶素子108に結合される第1の経路114において、動作させられ得る。そのスイッチが動作すると、電流は、選択された方向にMTJ記憶素子108を流れる。

ある特定の実施形態では、その電流は読み取り電流である。電流は、MTJセルのビット線からMTJセルのソース線に、第1の方向にMTJセルを流れ得る。たとえば、図3の第1の経路114の電流は、ビット線140からソース線142に流れる。電流は、MTJセルのソース線からMTJセルのビット線に、第2の方向にMTJセルを流れ得る。たとえば、図4の第2の経路116の電流は、ソース線142からビット線140に流れる。

ある特定の実施形態では、電流の方向は、スイッチを動作させたことに応答して、第1の方向から選択された方向に変更される。たとえば、図1のスイッチ106を動作させることで、MTJセル139を通る電流の方向が変化し得る。スイッチを動作させることは、電子デバイスに組み込まれたプロセッサにより実行され得る。たとえば、図1のスイッチ106は、図6のデジタルシグナルプロセッサ610により動作させられ得る。スイッチは、第1の電流選択信号に応答する第1の電流方向選択トランジスタと、第2の電流選択信号に応答する第2の電流方向選択トランジスタとを含み得る。たとえば、図1のスイッチ106は、第1の電流選択信号122に応答する第1の電流方向選択トランジスタ118と、第2の電流選択信号124に応答する第2の電流方向選択トランジスタ120を含み得る。第1の電流方向選択トランジスタが第1の電流選択信号を受け取った場合、電流は第1の電流方向に流れることができ、第2の電流方向選択トランジスタが第2の電流選択信号を受け取った場合、電流は第2の方向に流れる。たとえば、図1において、第1の電流方向選択トランジスタ118が第1の電流選択信号122を受け取る場合、電流は第1の経路114を介して第1の方向に流れることができ、第2の電流方向選択トランジスタ120が第2の電流選択信号124を受け取る場合、電流は第2の経路116を介して第2の方向に流れることができる。

ある特定の実施形態では、504において、方法500は、第1の電流経路の電圧を感知して、MTJセルに関連付けられる読み取りデータ値を検出するステップを含む。たとえば、図1、3、および4のセンス増幅器102は、第1の経路114の電圧を感知して、MTJ記憶素子108に関連付けられる読み取りデータ値を検出する。センス増幅器は、MTJセルに応答し得る。たとえば、図1のセンス増幅器102は、MTJセル139に応答する。

図5の方法は、電子デバイスに組み込まれたプロセッサにおいて実行され得る。たとえば、図6に関して説明されるように、図1のスイッチ106は、コンピュータまたは他の電子デバイスにより動作させられ得る。あるいは、または加えて、図5の方法500は、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、中央演算処理装置(CPU)、デジタルシグナルプロセッサ(DSP)、コントローラ、他のハードウェアデバイス、またはこれらの任意の組合せにより、実施または開始され得ることを、当業者は認識するだろう。

図6は、MTJに加えられることになる読み取り電流の方向を制御する回路(たとえば、MTJ読み取り電流方向制御回路664)を有する、ワイヤレス通信デバイス600のある特定の実施形態のブロック図である。ワイヤレス通信デバイス600は、メモリ632に結合された、デジタルシグナルプロセッサ(DSP)のようなプロセッサ610を含む、携帯式のワイヤレス電子デバイスとして、実装され得る。

ある説明のための例では、MTJ読み取り電流方向制御回路664は、図1〜4のコンポーネントまたは回路の1つもしくは複数を含み、図5に従って動作し、またはこれらの任意の組合せである。MTJ読み取り電流方向制御回路664は、プロセッサ610にあってもよく、または別個のデバイスであってもよい。MTJ読み取り電流方向制御回路664は、デジタルシグナルプロセッサ610と統合されているものとして示されているが、他の実施形態では、MTJ読み取り電流方向制御回路664は、デジタルシグナルプロセッサ610の外部にあってもよい。

ある特定の実施形態では、ディスプレイコントローラ626が、プロセッサ610およびディスプレイデバイス628に結合される。コーダ/デコーダ(CODEC)634も、プロセッサ610に結合され得る。スピーカー636およびマイクロフォン638が、CODEC634に結合され得る。ワイヤレスコントローラ640が、プロセッサ610およびワイヤレスアンテナ642に結合され得る。読み取り電流方向制御回路664が、ワイヤレスコントローラ640、CODEC634、およびディスプレイコントローラ626に結合される。ある特定の実施形態では、読み取り電流方向制御回路664が、ディスプレイコントローラ626、CODEC634、およびワイヤレスコントローラ640に関連するデータを保存するように構成される。

メモリ632は、プロセッサ610により実行可能な命令のような、ソフトウェア634を含む。メモリ632は、プロセッサ610のようなプロセッサにより実行可能な命令(たとえばソフトウェア634)を保存する、コンピュータ可読媒体を含み得る。たとえば、ソフトウェア634は、読み取り動作の間に、MTJセルに結合されるMTJ読み取り電流方向制御回路664内の第1の経路にあるスイッチ(たとえば、図1のスイッチ106)を動作させるように、コンピュータにより実行可能である、命令を含み得る。そのスイッチが動作すると、電流は、選択された方向にMTJセルを流れる。図1のセンス増幅器102のようなセンス増幅器が、第1の電流経路の電圧を感知して、MTJセルに関連付けられる読み取りデータ値を検出するように構成される。

ある特定の実施形態では、シグナルプロセッサ610、ディスプレイコントローラ626、メモリ632、CODEC634、およびワイヤレスコントローラ640は、システムインパッケージデバイスまたはシステムオンチップデバイス622に含まれる。ある特定の実施形態では、入力デバイス630および電源644が、システムオンチップデバイス622に結合される。さらに、ある特定の実施形態では、図6に示されるように、ディスプレイデバイス628、入力デバイス630、スピーカー636、マイクロフォン638、ワイヤレスアンテナ642、および電源644は、システムオンチップデバイス622の外部にあってもよい。しかしながら、ディスプレイデバイス628、入力デバイス630、スピーカー636、マイクロフォン638、ワイヤレスアンテナ642、および電源644の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス622のコンポーネントに結合され得る。

前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に保存されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計かつ構成され得る。そのようなファイルの一部または全てが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られる製品は半導体ウェハを含み、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。

図7は、電子デバイス製造プロセス700の、ある特定の例示的な実施形態を示す。物理的なデバイス情報702が、製造プロセス700において、たとえば研究用コンピュータ706において受け取られる。物理的なデバイス情報702は、図1の回路100、図2の経路選択回路200、図3の回路300、図4の回路400、またはこれらの任意の組合せのような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理的なデバイス情報702は、研究用コンピュータ706に結合されるユーザーインターフェース704を介して入力される、物理的なパラメータ、材料の特性、および構造情報を含み得る。研究用コンピュータ706は、メモリ710のようなコンピュータ可読媒体に結合される、1つまたは複数のプロセシングコアのようなプロセッサ708を含む。メモリ710は、プロセッサ708に、ファイルフォーマットに適合するように物理的なデバイス情報702を変換させ、ライブラリファイル712を生成させるように実行可能な、コンピュータ可読命令を保存することができる。

ある特定の実施形態では、ライブラリファイル712は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル712は、図1の回路100を含むデバイス、図3の回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化(EDA)ツール720とともに用いるために提供される。

ライブラリファイル712は、メモリ718に結合される1つまたは複数のプロセシングコアのようなプロセッサ716を含む、設計用コンピュータ714において、EDAツール720とともに用いられ得る。EDAツール720は、メモリ718においてプロセッサ実行可能命令として保存され、設計用コンピュータ714のユーザーが、ライブラリファイル712から、図1の回路100を含むデバイス、図3の回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せを含む、回路を設計できるようにし得る。たとえば、設計用コンピュータ714のユーザーは、設計用コンピュータ714と結合されるユーザーインターフェース724を介して、回路設計情報722を入力することができる。回路設計情報722は、図1の回路100を含むデバイス、図3の経路選択回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せのような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。

設計用コンピュータ714は、ファイルフォーマットと適合するように、回路設計情報722を含む設計情報を変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ714は、図1の回路100を表す情報、図3の回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せを他の回路または情報に加えて含む、GDSIIファイル726のような変換された設計情報を含むデータファイルを、生成するように構成され得る。例示すると、データファイルは、内部にさらなる電子回路および電子部品も含む、図1の回路100を含むシステムオンチップ(SOC)に対応する情報を含んでもよい。

GDSIIファイル726は、図1の回路100、図3の回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せを、GDSIIファイル726の中の変換された情報に従って製造するために、製造プロセス728において受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル726をマスク製造業者730に提供して、代表的なマスク732として示される、フォトリソグラフィプロセスで用いられるマスクのような、1つまたは複数のマスクを作成するステップを含み得る。マスク732は、製造プロセスの間に用いられ、1つまたは複数のウェハ734を生成することができ、ウェハ734は検査されて、代表的なダイ736のようなダイに分割され得る。ダイ736は、図1の回路100を含むデバイス、図3の回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せを含む、デバイスを含む回路を含む。

ダイ736を、パッケージングプロセス738に提供することができ、パッケージングプロセス738において、ダイ736は代表的なパッケージ740に組み込まれる。たとえば、パッケージ740は、システムインパッケージ(SiP)構成のような、単一のダイ736または複数のダイを含み得る。パッケージ740は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。

パッケージ740に関する情報は、たとえばコンピュータ746に保存されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ746は、メモリ750に結合される、1つまたは複数のプロセシングコアのようなプロセッサ748を含み得る。ユーザーインターフェース744を介してコンピュータ746のユーザーから受け取られたPCB設計情報742を処理するために、プリント回路基板(PCB)ツールが、メモリ750にプロセッサ実行可能命令として保存され得る。PCB設計情報742は、図1の回路100、図3の回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せを含む、パッケージ740に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。

コンピュータ746は、PCB設計情報742を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含む、GERBERファイル752のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1の回路100、図3の回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せを含む、パッケージ740に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。

GERBERファイル752は、基板組立プロセス754において受け取られ、GERBERファイル752内に保存される設計情報に従って製造される、代表的なPCB756のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル752は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB756は、パッケージ740を含む電子部品を装着されて、代表的なプリント回路アセンブリ(PCA)758を形成することができる。

PCA758は、製品製造プロセス760において受け取られ、第1の代表的な電子デバイス762および第2の代表的な電子デバイス764のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的かつ非限定的な例として、第1の代表的な電子デバイス762、第2の代表的な電子デバイス764、またはこれら両方は、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、コンピュータという群から選択されてもよく、その中に、制御可能なエネルギーを消費するモジュールが組み込まれる。別の例示的かつ非限定的な例として、電子デバイス762および764の1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定式の位置データユニット、または、データもしくはコンピュータ命令を保存もしくは取り出す任意の他のデバイス、またはこれらの任意の組合せのような、遠隔ユニットであってよい。図7は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な統合された回路を含む、任意のデバイスにおいて適切に利用され得る。

図1の回路100を含むデバイス、図3の回路300を含むデバイス、図4の回路400を含むデバイス、またはこれらの任意の組合せは、例示的なプロセス700で説明されるように、製造され、プロセスされ、電子デバイスに組み込まれ得る。図1〜4に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル712、GDSIIファイル726、GERBERファイル752内などに、様々なプロセスの段階で含まれてもよく、また、研究用コンピュータ706のメモリ710、設計用コンピュータ714のメモリ718、コンピュータ746のメモリ750、基板組立プロセス754のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに保存されてもよく、また、マスク732、ダイ736、パッケージ740、PCA758、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはこれらの任意の組合せに組み込まれてもよい。物理的なデバイス設計から最終製品までの製造の様々な代表的な段階が示されるが、他の実施形態では、より少数の段階が用いられてもよく、または追加の段階が含まれてもよい。同様に、プロセス700は、プロセス700の様々な段階を実行する、単一のエンティティまたは1つもしくは複数のエンティティにより実行され得る。

本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、および方法のステップは、電子的なハードウェア、処理ユニットにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、実行可能な処理命令として実装されるかは、具体的な用途およびシステム全体に課された設計制約により決まる。当業者は、各々の具体的な用途について、様々な方法で説明された機能を実装することができるが、そのような実装についての決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。

ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピントルク注入MRAM(STTMRAM)、フラッシュメモリ、読み取り専用メモリ(ROM)、プログラム可能読み取り専用メモリ(PROM)、消去可能なプログラム可能読み取り専用メモリ(EPROM)、電気的に消去可能なプログラム可能読み取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読み取り専用メモリ(CD-ROM)、または当技術分野で知られる任意の他の形態の記憶媒体に、存在し得る。例示的な記憶媒体は、プロセッサが情報を記憶媒体から読み取り、情報を記憶媒体に書き込めるように、プロセッサに結合される。代替的には、記憶媒体は、プロセッサと一体であってもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザー端末に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザー端末の中に、個別のコンポーネントとして存在し得る。

開示される実施形態の上記の説明は、当業者が、開示された実施形態を実現または利用できるようにするために、提供される。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。

102 センス増幅器
104 参照回路
106 スイッチ
108 磁気トンネル接合(MTJ)記憶素子
110 PMOS負荷デバイス
112 クランプトランジスタ
114 第1の経路
116 第2の経路
118 第1の電流方向選択トランジスタ
120 第2の電流方向選択トランジスタ
122 第1の選択信号
124 第2の選択信号
132 第2のプリチャージトランジスタ
134 第1のプリチャージトランジスタ
136 第2のプリチャージ信号
138 第1のプリチャージ信号
139 MTJセル
140 ビット線
141 フリー層
142 ソース線
143 トンネル層
146 ピン止め層
160 出力
200 経路選択回路
202 選択信号
204 第2の経路選択回路
206 第1の経路選択回路
208 読み取り信号
210 書き込み信号
212 NANDゲート
214 インバータ
236 第2のプリチャージ信号
238 第1のプリチャージ信号
402 メモリアレイの複数のメモリセル
600 ワイヤレス通信デバイス
610 DSP
626 ディスプレイコントローラ
628 ディスプレイ
630 入力デバイス
632 メモリ
634 ソフトウェア
634 CODEC
636 スピーカー
638 マイクロフォン
640 ワイヤレスコントローラ
642 ワイヤレスアンテナ
644 電源
664 MTJ読み取り電流方向制御回路
702 物理的なデバイス情報
706 研究用コンピュータ
712 ライブラリファイル
714 設計用コンピュータ
720 EDAツール
722 回路設計情報
726 GDSIIファイル
742 PCB設計情報
752 GERBERファイル
762 電子デバイス1

Claims (41)

1. 磁気トンネル接合(MTJ)記憶素子と、
   第1の経路、第2の経路、および参照回路に結合されるセンス増幅器と
   を含み、
   前記第1の経路が、第1の電流方向選択トランジスタを含み、前記第2の経路が、第2の電流方向選択トランジスタを含み、
   前記第1の経路が、前記MTJ記憶素子のビット線に結合され、前記第2の経路が、前記MTJ記憶素子のソース線に結合される、装置。
2. 前記MTJ記憶素子が、複数のMTJ素子を含む、請求項1に記載の装置。
3. 読み取り動作の間の電流の方向が、前記第1の電流方向選択トランジスタおよび前記第2の電流方向選択トランジスタに加えられる選択信号に基づいて選択される、請求項1に記載の装置。
4. 前記ビット線と前記ソース線の間の前記電流の前記方向が選択可能である、請求項3に記載の装置。
5. 前記第1の電流方向選択トランジスタが、前記電流が第1の選択信号に応答して前記第1の経路を流れるのを可能にし、前記第2の電流方向選択トランジスタが、前記電流が第2の選択信号に応答して前記第2の経路を流れるのを可能にする、請求項3に記載の装置。
6. 前記第1の経路が選択された場合、前記電流が第1のプリチャージトランジスタを流れ、前記第2の経路が選択された場合、前記電流が第2のプリチャージトランジスタを流れる、請求項5に記載の装置。
7. 前記第1のプリチャージトランジスタが第1のプリチャージ信号に応答し、前記第2のプリチャージトランジスタが第2のプリチャージ信号に応答する、請求項6に記載の装置。
8. pチャネル金属酸化膜半導体(PMOS)トランジスタをさらに含む、請求項7に記載の装置。
9. 前記電流の前記方向が、前記MTJ記憶素子の２つの層の磁化の方向を平行にする方向である、請求項3に記載の装置。
10. 前記電流の前記方向が、前記MTJ記憶素子の２つの層の磁化の方向を反平行にする方向である、請求項3に記載の装置。
11. 前記MTJ記憶素子が、前記ビット線および前記ソース線のうちの1つに結合されるフリー層を含む、請求項1に記載の装置。
12. 前記MTJ記憶素子が、磁気抵抗ランダムアクセスメモリ(MRAM)回路またはスピントルク注入MRAM(STT-MRAM)回路を含む、請求項1に記載の装置。
13. 前記ビット線および前記ソース線が、メモリアレイの複数のメモリセルに結合される、請求項1に記載の装置。
14. 少なくとも1つの半導体ダイに組み込まれる、請求項1に記載の装置。
15. セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含み、前記デバイスに前記センス増幅器が組み込まれる、請求項1に記載の装置。
16. メモリデバイスの磁気トンネル接合(MTJ)セルに加えられることになる電流の方向を制御する方法であって、
    読み取り動作の間に、前記MTJセルに結合される第1の電流経路の中のスイッチを動作させるステップ
    を含み、前記スイッチが動作すると、電流が選択された方向に前記MTJセルを流れ、前記電流の前記方向は前記スイッチを動作させたことに応答して第1の方向から前記選択された方向へ変化する、方法。
17. 前記第1の電流経路の電圧を感知して、前記MTJセルに関連付けられる読み取りデータ値を検出するステップをさらに含む、請求項16に記載の方法。
18. 前記第1の電流経路の前記電圧が、センス増幅器により感知される、請求項17に記載の方法。
19. 前記センス増幅器が前記MTJセルに応答する、請求項18に記載の方法。
20. 前記電流が読み取り電流である、請求項16に記載の方法。
21. 前記電流が、前記MTJセルのビット線から前記MTJセルのソース線に、前記第1の方向に前記MTJセルを流れる、請求項16に記載の方法。
22. 前記電流が、前記MTJセルのソース線から前記MTJセルのビット線に、前記選択された方向に前記MTJセルを流れる、請求項16に記載の方法。
23. 前記スイッチが、第1の電流方向選択トランジスタおよび第2の電流方向選択トランジスタを含む、請求項16に記載の方法。
24. 前記第1の電流方向選択トランジスタが第1の電流選択信号を受け取った場合、前記電流が前記第1の方向に流れ、前記第2の電流方向選択トランジスタが第2の電流選択信号を受け取った場合、前記電流が前記選択された方向に流れる、請求項23に記載の方法。
25. 前記スイッチを動作させるステップが、電子デバイスに組み込まれたプロセッサにより実行される、請求項16に記載の方法。
26. 読み取り動作の間に、磁気トンネル接合(MTJ)セルの読み取り電流の方向を制御するための手段と、
    前記読み取り動作の間に電圧を感知して、前記MTJセルに関連する読み取りデータ値を検出するための手段と
    を含み、
    前記読み取り電流の方向を制御するための手段は、読み取り動作の間に、前記MTJセルに結合される第1の電流経路の中のスイッチを動作させるための手段を含み、
    前記スイッチが動作すると、前記MTJセルのソース線から前記MTJセルのビット線へ、または前記MTJセルのビット線から前記MTJセルのソース線へ、選択された方向に前記読み取り電流が前記MTJセルを流れる、装置。
27. 少なくとも1つの半導体ダイに組み込まれる、請求項26に記載の装置。
28. セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含み、前記デバイスに前記MTJセルが組み込まれる、請求項26に記載の装置。
29. 読み取り動作の間に、磁気トンネル接合(MTJ)セルに結合される第1の電流経路の中のスイッチを動作させるための第1のステップであって、前記スイッチが動作すると、前記MTJセルのソース線から前記MTJセルのビット線へ、または前記MTJセルのビット線から前記MTJセルのソース線へ、電流が選択された方向に前記MTJセルを流れる、ステップと、
    前記第1の電流経路の電圧を感知して、前記MTJセルに関連する読み取りデータ値を検出するための第2のステップ
    をさらに含む、方法。
30. 前記第1のステップおよび前記第2のステップが、電子デバイスに組み込まれたプロセッサにより実行される、請求項29に記載の方法。
31. コンピュータにより実行可能な命令を記録するコンピュータ可読記録媒体であって、前記命令が、
    読み取り動作の間に、磁気トンネル接合(MTJ)セルに結合される第1の電流経路の中のスイッチを動作させるための、前記コンピュータにより実行可能な命令
    を含み、前記スイッチが動作すると、前記MTJセルのソース線から前記MTJセルのビット線へ、または前記MTJセルのビット線から前記MTJセルのソース線へ、電流が選択された方向に前記MTJセルを流れ、
    センス増幅器が、前記第1の電流経路の電圧を感知して、前記MTJセルに関連する読み取りデータ値を検出するように構成される、コンピュータ可読記録媒体。
32. 前記命令が、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、および前記コンピュータからなる群から選択されるデバイスに組み込まれるプロセッサにより実行可能な、請求項31に記載のコンピュータ可読記録媒体。
33. 半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが回路を含み、前記回路が、
    磁気トンネル接合(MTJ)記憶素子と、
    第1の経路、第2の経路、および参照回路に結合されるセンス増幅器と
    を含み、
    前記第1の経路が、第1の電流方向選択トランジスタを含み、前記第2の経路が、第2の電流方向選択トランジスタを含み、
    前記第1の経路が、前記MTJ記憶素子のビット線に結合され、前記第2の経路が、前記MTJ記憶素子のソース線に結合される、ステップと、
    前記設計情報を変換してファイルフォーマットに適合させるステップと、
    前記変換された設計情報を含むデータファイルを生成するステップと
    を含む、方法。
34. 前記データファイルがGDSIIフォーマットを含む、請求項33に記載の方法。
35. 半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
    前記設計情報に従って、前記半導体デバイスを製造するステップであって、前記半導体デバイスが、
    磁気トンネル接合(MTJ)記憶素子と、
    第1の経路、第2の経路、および参照回路に結合されるセンス増幅器と
    を含み、
    前記第1の経路が、第1の電流方向選択トランジスタを含み、前記第2の経路が、第2の電流方向選択トランジスタを含み、
    前記第1の経路が、前記MTJ記憶素子のビット線に結合され、前記第2の経路が、前記MTJ記憶素子のソース線に結合される、ステップと
    を含む、方法。
36. 前記データファイルがGDSIIフォーマットを含む、請求項35に記載の方法。
37. パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を受け取るステップであって、前記パッケージングされた半導体デバイスが半導体構造を含み、前記半導体構造が、
    磁気トンネル接合(MTJ)記憶素子と、
    第1の経路および第2の経路に結合されるセンス増幅器と
    を含み、
    前記第1の経路が、第1の電流方向選択トランジスタを含み、前記第2の経路が、第2の電流方向選択トランジスタを含み、
    前記第1の経路が、前記MTJ記憶素子のビット線に結合され、前記第2の経路が、前記MTJ記憶素子のソース線に結合される、ステップと、
    前記設計情報を変換して、データファイルを生成するステップと
    を含む、方法。
38. 前記データファイルがGERBERフォーマットを含む、請求項37に記載の方法。
39. パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を含むデータファイルを受け取るステップと、
    前記設計情報に従って、前記パッケージングされた半導体デバイスを受け取るように構成された前記回路基板を製造するステップであって、前記パッケージングされた半導体デバイスが、
    磁気トンネル接合(MTJ)記憶素子と、
    第1の経路および第2の経路に結合されるセンス増幅器と
    を含み、
    前記第1の経路が、第1の電流方向選択トランジスタを含み、前記第2の経路が、第2の電流方向選択トランジスタを含み、
    前記第1の経路が、前記MTJ記憶素子のビット線に結合され、前記第2の経路が、前記MTJ記憶素子のソース線に結合される、ステップと
    を含む、方法。
40. 前記データファイルがGERBERフォーマットを含む、請求項39に記載の方法。
41. 前記回路基板を、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込むステップをさらに含む、請求項39に記載の方法。

Images