JP5493386B2

JP5493386B2 - 露光装置、画像形成装置、露光制御プログラム

Info

Publication number: JP5493386B2
Application number: JP2009041807A
Authority: JP
Inventors: 健土屋; 道夫谷脇; 文彦小笠原; 俊夫久村; 治安井; 道浩井上
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2009-02-25
Filing date: 2009-02-25
Publication date: 2014-05-14
Anticipated expiration: 2029-02-25
Also published as: US20100214626A1; JP2010194840A; US8368734B2

Description

本発明は、露光装置、画像形成装置、露光制御プログラムに関する。

特許文献１には、光量ムラ補正値を再計算して、シェーディング補正を行う技術について開示されている。その具体的手段として、ＣＰＵから補正値を読み出して、再計算後にＬＰＨの補正値メモリ／ドライバメモリにデータを書き込む構成が開示されている。また、ドライバ内にシェーディング補正演算部があり、発光素子の点灯タイミングでリアルタイムに補正を行う構成も開示されている。

特許文献２には、ＥＥＰＲＯＭにＬＰＨの経時データを書き込んでおき、電源投入後に経時時間から補正データを書き出しなおして、ヘッド内のメモリへデータを書き込む点が開示されている。

２００５‐２４６９０９号公報特開平０５‐１６９７２４号公報

本発明の目的は、光量むら補正値にシェーディング補正を行う計算処理の負荷を低減することである。

請求項１に記載の発明は、一列に配置された複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第１の記憶手段と、前記第１の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正係数を加算してシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第２の記憶手段と、を備え、前記シェーディング補正手段は、前記一列に配置された複数の発光素子を複数の区間で分け、前記区間内の各発光素子それぞれの光量むら補正値に加算する前記シェーディング補正係数を前記区間単位で異ならせて前記シェーディング補正を行い、前記点灯駆動手段は、前記第２の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、露光装置である。

請求項２に記載の発明は、感光体と、前記感光体上に潜像を形成する露光装置と、前記潜像を現像する現像器と、を備え、前記露光装置は、一列に配置された複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第１の記憶手段と、前記第１の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正係数を加算してシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第２の記憶手段と、を備え、前記シェーディング補正手段は、前記一列に配置された複数の発光素子を複数の区間で分け、前記区間内の各発光素子それぞれの光量むら補正値に加算する前記シェーディング補正係数を前記区間単位で異ならせて前記シェーディング補正を行い、前記点灯駆動手段は、前記第２の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、画像形成装置である。

請求項３に記載の発明は、一列に配置された複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第１の記憶手段と、前記第１の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正係数を加算してシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第２の記憶手段と、を備え、前記点灯駆動手段は、前記第２の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、露光装置を制御して、前記第１の記憶手段に記憶している前記光量むら補正値にシェーディング補正係数を加算して前記シェーディング補正を行なって、補正後の前記光量むら補正値を前記第２の記憶手段に記憶させ、前記シェーディング補正の際には、前記一列に配置された複数の発光素子を複数の区間で分け、前記区間内の各発光素子それぞれの光量むら補正値に加算する前記シェーディング補正係数を前記区間単位で異ならせる、処理をコンピュータに実行させるコンピュータに読み取り可能な露光制御プログラムである。

本発明によれば、光量むら補正値にシェーディング補正を行う計算処理の負荷を、本構成を備えない場合に比べて低減することができる。

本発明の一実施の形態である画像形成装置の全体構成を示す図である。本発明の一実施の形態である画像形成装置のＬＥＤプリントヘッドの構成を説明する断面図である。本発明の一実施の形態である画像形成装置の複数個のＬＥＤチップを配置したＬＥＤアレイ２３の平面図である。本発明の一実施の形態である画像形成装置の自己走査型ＬＥＤを適用したＬＥＤプリントヘッドにおける発光素子アレイ駆動装置を説明する回路図である。本発明の一実施の形態である画像形成装置の発光素子アレイ駆動装置を説明する回路図である。本発明の一実施の形態である画像形成装置の発光素子アレイ駆動装置の各部の動作のタイミングチャートである。本発明の一実施の形態である画像形成装置において初期状態から転送信号ＣＫ１ＲをＬレベルにした場合のレベルシフト回路の電流の流れを説明する図である。本発明の一実施の形態である画像形成装置において転送信号ＣＫＳをＨレベル、ＣＫ１ＣをＬレベルにした直後の電流の流れを説明する図である。本発明の一実施の形態である画像形成装置においてサイリスタＳ１が完全にオンした定常状態での各部の電位を説明する図である。本発明の一実施の形態である画像形成装置においてサイリスタＳ２にゲート電流が流れる状態を説明する図である。本発明の一実施の形態である画像形成装置におけるＬＥＤアレイの制御系のブロック図である。本発明の一実施の形態である画像形成装置における駆動装置を中心とする回路の回路図である。本発明の一実施の形態である画像形成装置におけるＬＥＤアレイの説明図である。本発明の一実施の形態である画像形成装置におけるＬＥＤチップの拡大平面図である。本発明の一実施の形態である画像形成装置におけるシェーディング補正計算回路の回路図である。本発明の一実施の形態である画像形成装置における補正係数１による光量むら補正値の補正を示すグラフである。本発明の一実施の形態である画像形成装置における駆動装置を中心とする回路の回路図である。関連技術となる駆動装置を中心とする回路の回路図である。

以下、本発明の一実施の形態について説明する。

図１は、本実施の形態にかかる画像形成装置の全体構成を示す説明図である。

この画像形成装置は、タンデム方式の電子写真方式により印刷媒体上にカラー画像を形成することができる装置であり、４個のドラム状の感光体１Ａ，１Ｂ，１Ｃ，１Ｄを中間転写ベルト７の周囲に配置して構成されている。それぞれの感光体１Ａ，１Ｂ，１Ｃ，１Ｄの周囲には電子写真プロセスで画像形成するための各種装置が配置されている。これらの装置の装置構成は、感光体１Ａ，１Ｂ，１Ｃ，１Ｄにおいて共通であるため、ここでは、代表して感光体１Ａの周囲の装置について説明する。すなわち、感光体１Ａの周囲には、帯電器２Ａ、印字ヘッド３Ａ、現像器４Ａ、クリーナ５Ａ、除電器６Ａが配置され、感光体１Ａ上にはイエロー（Ｙ）の現像剤でトナー画像が形成される（また、以下の説明で、感光体１というときは感光体１Ａ，１Ｂ，１Ｃ，１Ｄを示している。帯電器２Ａ、印字ヘッド３Ａ、現像器４Ａ、クリーナ５Ａ、除電器６Ａにおいても同様。）。同様に、感光体１Ｂ，１Ｃ，１Ｄ上には、それぞれマゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）のトナー画像が形成される。レジセンサ８の検出信号に基づいて位置合わせをしながら、この各トナー画像を中間転写ベルト７上に互いに重ね合わせて転写し、これを記録用紙９に一括して転写する。そして用紙搬送ベルト１０で定着器１１に運んで印刷媒体となる記録用紙９上に定着させ、カラー画像を形成することができる。

かかるタンデム方式のカラー画像形成装置は、ＹＭＣＫ各色の画像形成装置を独立して配置するため、各装置の小型化を図る必要がある。そのために印字ヘッドとしては感光体ドラム周長周りのスペース占有率を最小限に小型化することが求められ、発光素子となる発光ダイオード（ＬＥＤ）を多数配列したＬＥＤアレイを用いたＬＥＤプリントヘッドが採用されている。

以下では、印字ヘッド３Ａで感光体１上を露光する露光装置について詳細に説明する。

図２は、ＬＥＤプリントヘッドの構成を説明する断面図である。

このＬＥＤプリントヘッド２０は、印字ヘッド３に設けられた感光体露光用の発光素子であり、支持体としてのハウジング２１、後述する発光素子アレイ駆動装置５０を搭載するプリント基板２２、露光光を照射するＬＥＤアレイ２３、ＬＥＤアレイ２３からの光を感光体ドラム１表面に結像させるセルフォックレンズアレイ２４（「セルフォックレンズ」は日本板ガラスの登録商標である）、セルフォックレンズアレイ２４を支持するとともにＬＥＤアレイ２３を外部から遮蔽するセルフォックレンズアレイホルダー２５、ハウジング２１をセルフォックレンズアレイ２４方向に付勢する板バネ２６を備えている。

ハウジング２１は、アルミニウム、ＳＵＳ等のブロックまたは板金で形成され、プリント基板２２及びＬＥＤアレイ２３を支持している。またセルフォックレンズアレイホルダー２５は、ハウジング２１およびセルフォックレンズアレイ２３を支持し、ＬＥＤアレイ２３の発光点とセルフォックレンズアレイ２４の焦点とが一致するように構成している。さらにセルフォックレンズアレイホルダー２５はＬＥＤアレイ２３を密閉するように配置されている。そのため、ＬＥＤアレイ２３に外部からゴミが付着することはない。一方、板バネ２６は、ＬＥＤアレイ２３およびセルフォックレンズアレイ２４の位置関係を保持するように、ハウジング２１を介してセルフォックレンズアレイ２４方向に付勢している。

このように構成されたＬＥＤプリントヘッド２０は、調整ネジ（図示せず）によってセルフォックレンズアレイ２４の光軸方向に移動可能に構成され、セルフォックレンズアレイ２４の結像位置(焦点)が感光体ドラム１表面上に位置するように調整される。

ＬＥＤアレイ２３は、後述のとおり複数個のＬＥＤチップ４０がチップ用基板に感光体ドラム１の軸線方向と平行に精度よく列状に配置されている。またセルフォックレンズアレイ２４も同様に、自己集束性のファイバーが感光体ドラム１の軸線方向と平行に精度よく列状に配置されている。そしてＬＥＤアレイ２３からの光が感光体ドラム１表面に結像され、静電潜像を形成する。

図３は、複数個のＬＥＤチップ４０を配置したＬＥＤアレイ２３の平面図を示している。

ＬＥＤアレイ２３には、５８個のＬＥＤチップ４０（Ｃ１〜Ｃ５８）が、感光体ドラム１の軸線方向と平行になるように精度良く列状に配置されている。各ＬＥＤチップ４０は、互いに千鳥状に配列されている。そして、ＬＥＤプリントヘッド２０では、各ＬＥＤチップ４０にそれぞれ１２８個のＬＥＤが搭載されている。また、ＬＥＤアレイ２３には、ＬＥＤチップ４０を駆動するための駆動装置４１が設けられている。さらに、ＬＥＤアレイ２３には、出力電圧を安定化させるための電源回路６１、ＬＥＤチップ４０を構成する各ＬＥＤの光量補正値データ等を記憶するＥＥＰＲＯＭ６２、および画像形成装置本体との間で信号の送受信を行うハーネス６３が設けられている。

ＬＥＤプリントヘッド２０には、自己走査型ＬＥＤを適用している。自己走査型ＬＥＤは、選択的に発光点をオン・オフさせるスイッチに相当する部分として、サイリスタ構造を適用している。このサイリスタ構造の適用により、スイッチ部を発光点と同一のチップ上に配置することが可能になり、また、スイッチのオン・オフタイミングを２本の信号線によって選択的に発光させることができることから、データ線を共通化し、配線が簡素化している。

図４は、自己走査型ＬＥＤを適用したＬＥＤプリントヘッド２０における発光素子アレイ駆動装置５０を説明する回路図である。

図４において、発光素子アレイ駆動装置５０は、ＬＥＤチップ４０と、ＬＥＤチップ４０を駆動するための駆動装置４１とを備えている。ＬＥＤチップ４０は、各ＬＥＤの駆動素子となるｎ個のサイリスタＳ１，Ｓ２，…，Ｓｎ（図面中において、このサイリスタは適宜等価回路で図示する）、ｎ個の発光ダイオード（ＬＥＤ）Ｌ１，Ｌ２，…，Ｌｎ、ｎ＋１個のダイオードＣＲ０，ＣＲ１，ＣＲ２，…ＣＲｎなどにより構成される。また、駆動装置４１は、抵抗ＲＳ、Ｒ１Ｂ、Ｒ２Ｂ、ＲＩＤ、コンデンサＣ１、Ｃ２、信号発生回路４２などにより構成されている。なお、図１においては、ＬＥＤチップ４０に設けられたサイリスタ、発光ダイオード、ダイオードの一部のみを図示している。

以下に、ＬＥＤチップ４０および駆動装置４１の回路構成を説明する。まず、各サイリスタＳ１〜Ｓｎのアノード端子Ａ１〜Ａｎは電源ライン１２に接続されている。この電源ライン１２には電源電圧ＶＤＤ（ＶＤＤ＝３．３Ｖ）が供給される。奇数番目のサイリスタＳ１，Ｓ３，…のカソード端子Ｋ１，Ｋ３，…は、抵抗Ｒ１Ａを介して信号発生回路４２に接続されているが、抵抗Ｒ１Ａと信号発生回路４２との間は、抵抗Ｒ１Ｂが接続された信号線とコンデンサＣ１が接続された信号線とを並列に分岐したレベルシフト回路４３が接続されている。さらに、偶数番目のサイリスタのカソード端子Ｋ２，Ｋ４，…は、抵抗Ｒ２Ａを介して信号発生回路４２に接続されているが、抵抗Ｒ２Ａと信号発生回路４２との間には、抵抗Ｒ２Ｂが接続された信号線とコンデンサＣ２が接続された信号線とを並列に分岐したレベルシフト回路４４が接続されている。

一方、各サイリスタＳ１〜Ｓｎのゲート端子Ｇ１〜Ｇｎは、各サイリスタに対応して設けられた抵抗Ｒ１〜Ｒｎを介して電源ライン１６に各々接続されている。なお、電源ライン１６は接地（ＧＮＤ）されている。

また、各サイリスタＳ１〜Ｓｎのゲート端子Ｇ１〜Ｇｎと、各サイリスタＳ１〜Ｓｎに対応して設けられた発光ダイオードＬ１〜Ｌｎのゲート端子とは各々接続されている。

さらに、各サイリスタＳ１〜Ｓｎのゲート端子Ｇ１〜Ｇｎには、ダイオードＣＲ１〜ＣＲｎのアノード端子が接続されている。ダイオードＣＲ１〜ＣＲｎのカソード端子は、次段のゲート端子に各々接続されている。すなわち、各ダイオードＣＲ１〜ＣＲｎは直列接続されている。

ダイオードＣＲ１のアノード端子はダイオードＣＲ０のカソード端子に接続され、ダイオードＣＲ０のアノード端子は抵抗ＲＳを介して信号発生回路４２に接続されている。また、発光ダイオードＬ１〜Ｌｎのカソード端子は、抵抗ＲＩＤを介して信号発生回路４２に接続されている。なお、発光ダイオードＬ１〜Ｌｎは、一例としてＡｌＧａＡｓＰまたはＧａＡｓＰで構成され、バンドギャップは約１．５Ｖである。

図５は、発光素子アレイ駆動装置５０を説明する回路図である。

図５では、Ａ３サイズの記録用紙に６００ｄｐｉ（dot per inch）で記録する構成を示し、７４２４ｄｏｔのＬＥＤ素子を駆動する構成である。すなわち、本実施の形態のＬＥＤプリントヘッド２０は、１チップが１２８ｄｏｔで構成されたＬＥＤチップ４０を５８チップ搭載している。

図５において、ＬＥＤ点灯信号であるＩＤは、ＬＥＤチップ４０の１チップ当たり１本有し、全部で５８本が配置されている。また、転送信号ＣＫ１、ＣＫ２、ＣＫＳは、１本当たり９〜１０チップを駆動し、それぞれ全部で６組配置され、それぞれの組ごとにレベルシフト回路４３、４４（図４参照）を配置している。このように構成することによって、転送信号ＣＫ１、ＣＫ２、ＣＫＳの１本当たりの駆動能力を低減し、すべてのＬＥＤチップ４０を安定的に低電圧駆動している。

ＬＥＤプリントヘッド２０には自己走査型ＬＥＤを適用している。自己走査型ＬＥＤは、選択的に発光点をオン・オフさせるスイッチに相当する部分として、サイリスタ構造を適用している。このサイリスタ構造の適用により、スイッチ部を発光点と同一のチップ上に配置している。また、スイッチのオン・オフタイミングを２本の信号線によって選択的に発光させるようにして、データ線を共通化し、配線が簡素化している。

次に、図４に示す発光素子アレイ駆動装置５０の動作について、図６に示すタイミングチャートを参照して説明する。図６では図４において信号線に付している符号を示すことにより、各信号が図４の回路のどの信号であるのかを明らかにしている。なお、以下では、サイリスタが４個（ｎ＝４）の場合を例に説明する。

（１）まず、初期状態では、すべてのサイリスタＳ１、Ｓ２、Ｓ３、Ｓ４には電流が流れないため、オフしている（図６（１））。

（２）初期状態から、転送信号ＣＫ１ＲをＬレベルにすると（図６（２））、レベルシフト回路４３では、図７に示したように矢印の方向へ電流が流れ、やがて転送信号ＣＫ１の電位がＧＮＤになる。転送信号ＣＫ１Ｃの電位は本例では３．３Ｖなので、コンデンサＣ１の両端電位は３．３Ｖ（ＶＤＤ）になる。この場合、図６（２）のタイミング点線部分のように、転送信号ＣＫＳをＨレベルとしてもよい。

（３）これと同時に、転送信号ＣＫＳをＨレベル、転送信号ＣＫ１ＣをＬレベルにすると（図２（３））、転送信号ＣＫ１の電位は、コンデンサＣ１に電荷が蓄積されているため、約−３．３Ｖになる。また、ゲートＧ１電位は、ΦＳ電位−Ｖｆ＝約１．８Ｖとなる。ここで、ΦＳ電位＝約３．３Ｖであり、ＶｆはＡｌＧａＡｓのダイオード順方向電圧を意味し、約１．５Ｖである。さらに、Φ１電位＝Ｇ１電位−Ｖｆ＝０．３Ｖとなる。このため、信号線Φ１と転送信号ＣＫ１との間に約３．７Ｖの電位差が生じる。

そして、この状態において、図８に示すように、ゲートＧ１→信号線Φ１→転送信号ＣＫ１のルートでサイリスタＳ１のゲート電流が流れ始める。その際に信号発生回路４２のトライステートバッファーＢ１Ｒをハイインピーダンス（Ｈｉ−Ｚ）にすることで、電流の逆流防止を行う。

その後、サイリスタＳ１のゲート電流により、Ｔｒ２がオンし、それによってＴｒ１のベース電流（Ｔｒ２のコレクタ電流）が流れ、Ｔｒ１がオンするという順序でサイリスタＳ１がオンし始め、ゲート電流が徐々に上昇する。それとともに、レベルシフト回路４３のコンデンサＣ１に電流が流れ込むことで、転送信号ＣＫ１の電位も徐々に上昇する。

（４）所定時間（転送信号ＣＫ１電位がＧＮＤ近傍になる時間）の経過後、信号発生回路４２のトライステートバッファーＢ１ＲをＬレベルにする（図６（４））。そうすると、ゲートＧ１電位が上昇することによって信号線Φ１電位の上昇および転送信号ＣＫ１電位の上昇が生じ、それに伴いレベルシフト回路４３の抵抗Ｒ１Ｂ側に電流が流れ始める。その一方で、転送信号ＣＫ１電位が上昇するのに従い、レベルシフト回路４３のコンデンサＣ１に流れ込む電流は徐々に減少する。

そして、サイリスタＳ１が完全にオンし、定常状態になると、各信号線における電位は図９に示したようになる。すなわち、サイリスタＳ１のオン状態を保持するための電流がレベルシフト回路４３の抵抗Ｒ１Ｂに流れるが、コンデンサＣ１には流れない。なお、転送信号ＣＫ１の電位は、ＣＫ１電位＝１．８−１．８×Ｒ１Ｂ／（Ｒ１Ａ＋Ｒ１Ｂ）である。

（５）サイリスタＳ１が完全にオンした状態で、点灯信号ＩＤをＬレベルにする（図６（５））。このとき、ゲートＧ１電位＞ゲートＧ２電位（ゲートＧ１電位−ゲートＧ２電位＝１．８Ｖ）であるため、サイリスタ構造のＬＥＤ
Ｌ１のほうが早くオンし、点灯する。ＬＥＤＬ１がオンするのに伴って、信号線Φ１電位が上昇し、信号線Φ１電位＝ゲートＧ２電位＝１．８Ｖとなるため、ＬＥＤＬ２以降のＬＥＤはオンすることはない。すなわち、Ｌ１、Ｌ２、Ｌ３、Ｌ４、…は、最もゲート電圧の高いＬＥＤのみがオン（点灯）することになる。

（６）次に、転送信号ＣＫ２ＲをＬレベルにすると（図６（６））、図６（２）の場合と同様に電流が流れ、レベルシフト回路４４のコンデンサＣ２の両端に電圧が発生する。図６（６）の終了直前の定常状態において、ゲートＧ２電位が１．８Ｖあるため、各点の電圧値は図６（２）の場合とは若干異なるが、動作上影響はない。これは、図６（６）の終了直前の定常状態では、信号線Φ２電位＝ゲートＧ２電位−Ｖｆ＝１．８Ｖ−１．５Ｖ＝０．３Ｖ程度あるため、図１０に示したように、点線の方向にサイリスタＳ２にゲート電流が流れるが、これがわずかであるためサイリスタＳ２はオンしないからである。なお、この場合の転送信号ＣＫ２電位は、ＣＫ２電位＝０．３−０．３×Ｒ２Ｂ／（Ｒ２Ａ＋Ｒ２Ｂ）≒０．１５程度である。

（７）この状態で転送信号ＣＫ２ＣをＬレベルにすると（図６（７））、サイリスタスイッチＳ２がターンオンする。

（８）そして、転送信号ＣＫ１Ｃ、ＣＫ１Ｒを同時にＨレベルにすると（図６（８））、サイリスタスイッチＳ１はターンオフし、抵抗Ｒ１を通って放電することによってゲートＧ１電位は除々に下降する。その際、サイリスタスイッチＳ２のゲートＧ２は３．３Ｖになり、完全にオンする。したがって、画像データに対応した点灯信号ＩＤ端子をＬレベル／Ｈレベルとすることで、ＬＥＤ
Ｌ２を点灯／非点灯させることが可能となる。なお、この場合ゲートＧ１の電位はすでにゲートＧ２の電位より低くなっているため、ＬＥＤＬ１がオンすることはない。

このように、発光素子アレイ駆動装置５０によれば、転送信号ＣＫ１，ＣＫ２を交互に駆動することにより、サイリスタＳ１，Ｓ２，…Ｓｎのサイリスタスイッチのオン状態を遷移することができるため、ＬＥＤ
Ｌ１，Ｌ２，…，Ｌｎを時分割で点灯／非点灯を選択的に制御するようにしている。

図１１は、露光装置となるＬＥＤアレイ２３の制御系のブロック図である。

この制御系は、各部を集中的に制御するＣＰＵ１０１に、ＣＰＵ１０１が実行する各種制御プログラム１０２や固定データが記憶されたＲＯＭ１０３、ＣＰＵ１０１の作業エリアとなるＲＡＭ１０４、ＬＥＤアレイ２３と通信を行う通信インターフェイス（Ｉ／Ｆ）１０５が接続されている。制御プログラム１０２は、画像形成装置の製造当初から予め格納されていてもよいが、後発的に制御プログラム１０２を記憶した記憶媒体から読み取り、あるいは、インターネットなどの通信手段を介してダウンロードして、記憶装置にセットアップするようにしてもよい。

図１２は、駆動装置４１を中心とする回路の回路図である。

ＬＥＤチップ４０の個々のＬＥＤは均一でなく、発光光量にむらがあるので、その光量むらを補正して光量の均一化を図る必要がある。その場合の光量むら補正データはＬＥＤアレイ２３のＥＥＰＲＯＭ６２に格納されている。このＥＥＰＲＯＭ６２に格納されている光量むら補正データはＲＡＭで構成される光量むら補正値用メモリ１１１に全て読み出される。

ＣＰＵ１０２は、画像形成装置の主電源投入の際にリセット信号を駆動装置４１に出力し、また、画像形成装置内部の図示しないセンサでＬＥＤアレイ２３の光量が部分的に落ちてきたことを検出したときなどに読み出しＴＲＧ信号を駆動装置４１に出力する。ＯＲ回路１４１は、このリセット信号又はＴＲＧ信号が出力されたときにＴｒｇ信号をＥＥＰＲＯＭアクセス制御回路１４２に出力し、この際にＥＥＰＲＯＭアクセス制御回路１４２はＥＥＰＲＯＭ６２から光量むら補正値用メモリ１１１に光量むら補正値を読み出すような制御を行う。

点灯パルス数計算回路１１２は、光量むら補正値用メモリ１１１に記憶されている光量むら補正データに基づいて画像１ドット分のＬＥＤの発光時間を計算する。本実施の形態では、この発光時間を制御することにより、各ＬＥＤの発光パワーを制御している。画像データ生成回路１２１で生成されたラスター画像データ（印字画像の端から順番の画像データ）は駆動装置４１の画像データ並び替え返還回路１１３で点灯順画像データに変換し、点灯信号発生回路１１４に送信する。

図１３は、ＬＥＤアレイ２３の説明図である。

図１３におけるＬＥＤアレイ２３は図３のようにＬＥＤチップ４０の配列を正確には表示しておらず、便宜上、左右１列に配列して図示している。ここでは、ＬＥＤアレイ２３のＬＥＤチップ４０と用紙Ｐの用紙送り方向との関係を示している。ラスター画像データは、画像データ受信順として示す矢印の順に各ドットの画像データが配列されている。

図１４は、ＬＥＤチップ４０の拡大平面図である。

各ＬＥＤチップ４０には複数のＬＥＤが横一列に配置されていて、これを符号１３１で示している。この例で、左側のＬＥＤチップ４０の各ＬＥＤ１３１は左端から順に点灯する。並行してその右側のＬＥＤチップ４０の各ＬＥＤ１３１は右端から順に点灯する。この場合に各ＬＥＤ１３１で形成されるドットを符号ｄで示している。点灯順画像データは、このような各ＬＥＤチップ４０の点灯順序に合わせた順番に画像データの各ドットを配列したデータである。

図１２に戻り、点灯信号発生回路１１４は、点灯順画像データに基づいて各ＬＥＤチップ４０を駆動するが、この場合の各ドットの点灯時間は点灯パルス数計算回路１１２で計算した点灯パルス数で決定されることにより、光量むらの補正を行う。

一方、ＬＥＤチップ４０の各ＬＥＤと感光体１Ａ，１Ｂ，１Ｃ，１Ｄ（以下、代表して感光体１Ａということがある）との距離は部品の組み付け誤差により各感光体１Ａ上の位置で様々であるため、形成画像が部分的に薄くなってしまう場合がある。また、感光体１Ａ上は画像形成後の残存トナーをブレードで掻き取るようにしているので、表面に磨耗むらが生じ、ＬＥＤから同じ光量を受光しても感度むらが発生する。

そこで、このような部品の組み付け誤差や感光体の感度むらによる画像むらを補正するために、本実施の形態ではシェーディング補正を行っている。

すなわち、ＣＰＵ１０２は、シェーディング補正のためのシェーディング補正係数をレジスタ１５１に記憶させ、このシェーディング補正係数に基づいてシェーディング補正計算回路１５２はＥＥＰＲＯＭ６２に記憶されている光量むら補正値を補正し、この補正後の光量むら補正値が光量むら補正値用メモリ１１１に記憶される。

図１５は、シェーディング補正計算回路１５２の回路図である。

この例で使用されるシェーディング補正係数は、補正_Ｋ０、補正_Ｋ１、補正_Ｋ２、補正_Ｋ３、補正_Ｋ４の５つである。補正係数算出部１６９のセレクタ１６１は、係数選択信号に基づいて５つのシェーディング補正係数の１つを選択し、加算器１６２は、この選択されたシェーディング補正係数にＤフリップフロップ１６４の出力値を加算する。セレクタ１６３はシェーディング補正後の光量むら補正値の初期値である補正_ｉｎｔと加算器１６２の出力する値とのうち一方を出力する。この場合、初期値として補正_ｉｎｔを選択し、その後は加算器１６２の出力する値を選択する。Ｄフリップフロップ１６４は、この選択された値を保持し、補正係数１として補正値演算回路１６５に出力する。

補正係数記憶部１６６はＬＥＤチップ４０の１つ分の各ＬＥＤ（例えば２５６個）の補正データを記憶している。これは、製品の劣化などによりＬＥＤチップ４０の１チップの単位で光量むらが発生するのを補正するための補正データであり、補正係数２として補正値演算回路１６５に出力される。

補正値演算回路１６５は、補正係数１、補正係数２に基づいて光量むら補正値を補正し、この補正後の光量むら補正値が光量むら補正値用メモリ１１１に記憶される。

図１６は、補正係数１による光量むら補正値の補正を示すグラフである。

このグラフは横軸にＬＥＤアレイ２３の各ＬＥＤ、縦軸に光量むら補正値をとっている。

この場合、各シェーディング補正係数はそれぞれ一定範囲の区間で共通なものが使用され、この例では、シェーディング補正係数の補正_Ｋ０は０〜２０４７ドットの区間に適用され、他の補正_Ｋ１、補正_Ｋ２、補正_Ｋ３、補正_Ｋ４のもそれぞれ一定の区間に適用される。加算器１６２は、同一の区間においては、１つ前のドットの光量むら補正値に常に同一のシェーディング補正係数を加算するので、１つの区間においては、光量むら補正値は一定割合で単純増加又は単純減少する。この例では、補正_ｉｎｔを初期値としてＬＥＤアレイ２３の両端部では光量むら補正値の値が大きくなるように補正し、ＬＥＤアレイ２３の中央部では光量むら補正値の値が小さくなるように補正している。

以上の回路において、シェーディング補正計算回路１５２は計算を行なって光量むら補正値を補正している。以下では、シェーディング補正計算回路１５２における計算処理の負荷を低減させた本実施の形態の回路構成について説明する。

図１７は、駆動装置４１を中心とする回路の回路図である。

ＬＥＤチップ４０は複数個設けられているので、駆動装置４１において、点灯信号発生回路１１４、点灯パルス数計算回路１１２も複数個設けられている。

ＥＥＰＲＯＭ６２から送信される光量むら補正値は、シリアルプロトコルの場合、８ビットのデータにつき８クロック以上必要であり、通信速度も最大で５Ｍｈｚ程度とすると、１つのＬＥＤの光量むら補正値をシェーディング補正回路１５２に送信するのに２μｓ程度必要である。

また、画像形成プロセス速度が２００ｍｍ／ｓ、副走査方向の解像度が１２００ｄｐｉとすると、１ラインの露光時間中に１０５μｓのＬＥＤチップ４０が６０個、１個あたりにそれぞれ２本の点灯信号発生回路１１４及び点灯パルス数計算回路１１２があるとすると、同時のＬＥＤ点灯数は１２０ドット、各ＬＥＤチップ４０に２５６のＬＥＤがあるとすると、１０５μｓの間に１２０データをパラレルに処理し、かつ、１２８回行う必要があるため、１ドットの処理は約８００ｎｓ（１２０個同時処理）になる。

画像形成装置主電源を投入した際には、ＣＰＵ１０２からリセット信号が出力され、これにより、ＥＥＰＲＯＭ６２からシェーディング補正計算回路１５２に光量むら補正値が送信される。そして、シェーディング補正計算回路１５２は、この受信の順番に光量むら補正値を順次補正すればよく、補正後の光量むら補正値を光量むら補正値用メモリ１１１に順次送信する。

このようにして一度全ての光量むら補正値を補正し、補正後の光量むら補正値をすべて光量むら補正値用メモリ１１１に記憶する。そして、画像形成の際に、各点灯パルス数計算回路１１４は、自己が担当するドットの光量むら補正値を光量むら補正値用メモリ１１１から読み出して各ドットの点灯時間の計算を行う。

図１８は、本実施の形態の画像形成装置の関連技術となる駆動装置４１を中心とする回路の回路図である。

図１８の回路を図１７の本実施の形態の回路と比較すると、シェーディング補正計算回路１５２は光量むら補正値用メモリ１１１の前段ではなく後段に配置され、各点灯パルス数計算回路１１２にそれぞれ対応して複数個設けられている。

よって、光量むら補正値用メモリ１１１には、シェーディング補正が考慮されていない光量むら補正値が記憶される。そして、画像形成の際に、各シェーディング補正計算回路１５２は光量むら補正値用メモリ１１１から光量むら補正値を読み出し、シェーディング補正を施した光量むら補正値を計算して、点灯パルス数計算回路１１２に送信する。

このような関連技術の回路構成においては、シェーディング補正を施した光量むら補正値の計算は、画像形成の際に行う。そのため、次々に送信されてくる画像データに対応してシェーディング補正を施した光量むら補正値の計算を行なわなければならず、計算処理の負荷が大きなものとなる。しかも、各シェーディング補正計算回路１５２は、ＥＥＰＲＯＭ６２から送信される光量むら補正値を順次補正すればよいのではなく、各シェーディング補正計算回路１５２で必要となる光量むら補正値のみを飛び飛びに読み出さなければならず、さらに計算処理の負荷が大きなものとなる。しかも、各点灯パルス数計算回路１１２にそれぞれ対応してシェーディング補正計算回路１５２を複数個設けているので、回路規模も大きなものとなる。

６２ＥＥＰＲＯＭ
１１１光量むら補正値用メモリ
１１２点灯パルス数計算回路
１１４点灯信号発生回路
１５２シェーディング補正計算回路

Claims

一列に配置された複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第１の記憶手段と、
前記第１の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正係数を加算してシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第２の記憶手段と、
を備え、
前記シェーディング補正手段は、前記一列に配置された複数の発光素子を複数の区間で分け、前記区間内の各発光素子それぞれの光量むら補正値に加算する前記シェーディング補正係数を前記区間単位で異ならせて前記シェーディング補正を行い、
前記点灯駆動手段は、前記第２の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
露光装置。
感光体と、
前記感光体上に潜像を形成する露光装置と、
前記潜像を現像する現像器と、
を備え、
前記露光装置は、
一列に配置された複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第１の記憶手段と、
前記第１の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正係数を加算してシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第２の記憶手段と、
を備え、
前記シェーディング補正手段は、前記一列に配置された複数の発光素子を複数の区間で分け、前記区間内の各発光素子それぞれの光量むら補正値に加算する前記シェーディング補正係数を前記区間単位で異ならせて前記シェーディング補正を行い、
前記点灯駆動手段は、前記第２の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
画像形成装置。
一列に配置された複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第１の記憶手段と、
前記第１の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正係数を加算してシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第２の記憶手段と、
を備え、
前記点灯駆動手段は、前記第２の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
露光装置を制御して、
前記第１の記憶手段に記憶している前記光量むら補正値にシェーディング補正係数を加算して前記シェーディング補正を行なって、補正後の前記光量むら補正値を前記第２の記憶手段に記憶させ、
前記シェーディング補正の際には、前記一列に配置された複数の発光素子を複数の区間で分け、前記区間内の各発光素子それぞれの光量むら補正値に加算する前記シェーディング補正係数を前記区間単位で異ならせる、
処理をコンピュータに実行させるコンピュータに読み取り可能な露光制御プログラム。