JP5510171B2

JP5510171B2 - Power control circuit

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Publication number: JP5510171B2
Application number: JP2010178890A
Authority: JP
Inventors: 耕平山田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2010-08-09
Filing date: 2010-08-09
Publication date: 2014-06-04
Anticipated expiration: 2030-08-09
Also published as: JP2012039795A

Description

本発明は、電源におけるスイッチング動作の制御や保護動作を行う電源制御用回路に関する。 The present invention relates to a power supply control circuit that performs switching operation control and protection operation in a power supply.

絶縁型のスイッチング電源としては、一般に、入力（１次側）と出力（２次側）がトランスにより絶縁され、１次側に設けられたスイッチング素子をオン/オフしながら、トランスを介して２次側へエネルギーを伝達し、２次側に設けられた整流回路で定電圧直流出力を得るコンバータが知られている。 As an insulating type switching power supply, in general, an input (primary side) and an output (secondary side) are insulated by a transformer, and a switching element provided on the primary side is turned on / off, and the 2 There is known a converter that transmits energy to the secondary side and obtains a constant voltage DC output by a rectifier circuit provided on the secondary side.

このような絶縁型電源には、スイッチング素子のオン／オフを制御する制御回路が内蔵される。また、電源電圧がその電源が接続される回路が動作可能な電圧以下となった時に異常動作を行わないようにする低電圧誤動作防止（ＵＶＬＯ：ＵｎｄｅｒＶｏｌｔａｇｅＬｏｃｋＯｕｔ、以下「ＵＶＬＯ回路」と記す。）回路や、電源の過熱を防止するための過熱保護回路等が内蔵される。 Such an insulation type power supply incorporates a control circuit for controlling on / off of the switching element. Also, a low voltage malfunction prevention (UVLO: Under Voltage Lock Out, hereinafter referred to as “UVLO circuit”) that prevents an abnormal operation from being performed when the power supply voltage is equal to or lower than the voltage at which the circuit to which the power supply is connected is operable. ) Built-in circuit and overheat protection circuit to prevent overheating of power supply.

図６に、従来の絶縁型電源の電源制御用集積回路１００、トランス２００、およびそれらの周辺回路の構成を示す。
まず、入力（１次側）と出力（２次側）がトランス２００により絶縁される。そして、ドレインがトランス２００の１次側巻き線２０１に接続されソースが接地されるスイッチング用ＮＭＯＳＦＥＴ（ＮチャネルＭｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）３０１が、電源制御用集積回路１００内の制御回路１０１からゲートに印加されるスイッチング制御電圧Ｖswに基づいてオン/オフされる。これにより、高電圧入力端子Ｖh を介して１次側巻き線２０１に供給される１次側高電圧が、トランス２００の２次側巻き線２０２に伝達される。そして、２次側巻き線２０２に接続されるダイオード３０２およびコンデンサ３０３からなる整流・平滑回路を介して、低電圧出力端子Ｖout から定電圧直流出力が取り出される。 FIG. 6 shows a configuration of a conventional integrated circuit 100 for power control of an insulated power supply, a transformer 200, and peripheral circuits thereof.
First, the input (primary side) and the output (secondary side) are insulated by the transformer 200. A switching NMOSFET (N-channel Metal-Oxide-Field-Effect Transistor) 301 whose drain is connected to the primary winding 201 of the transformer 200 and whose source is grounded is a control circuit in the power supply control integrated circuit 100. It is turned on / off based on the switching control voltage Vsw applied from 101 to the gate. As a result, the primary high voltage supplied to the primary winding 201 via the high voltage input terminal Vh is transmitted to the secondary winding 202 of the transformer 200. Then, a constant voltage DC output is taken out from the low voltage output terminal Vout through a rectifying / smoothing circuit including a diode 302 and a capacitor 303 connected to the secondary winding 202.

ここで、電源の起動時には、高電圧入力端子Ｖh に供給される高電圧入力を電源として、電源制御用集積回路１００内の電流制限素子１０４、定電流供給回路１０５を介して、電源制御用集積回路１００の電源端子Ｖccに接続されたコンデンサ３０４が充電される。これにより、電源制御用集積回路１００において、電源端子Ｖccから電源電圧が基準電圧・電流回路Ｂ１０３，制御回路１０１，保護回路１０２に供給され、制御回路１０１や保護回路１０２に必要な基準電圧，基準電流は、基準電圧・電流回路Ｂ１０３から供給される。 Here, at the time of starting the power supply, the high voltage input supplied to the high voltage input terminal Vh is used as a power supply, and the power control integrated circuit is connected via the current limiting element 104 and the constant current supply circuit 105 in the power supply control integrated circuit 100. The capacitor 304 connected to the power supply terminal Vcc of the circuit 100 is charged. As a result, in the power supply control integrated circuit 100, the power supply voltage is supplied from the power supply terminal Vcc to the reference voltage / current circuit B 103, the control circuit 101, and the protection circuit 102, and the reference voltage required for the control circuit 101 and the protection circuit 102, The reference current is supplied from the reference voltage / current circuit B 103.

電源の通常動作中は、トランス２００に接続されたＮＭＯＳＦＥＴ３０１のスイッチング動作により、トランス２００の補助巻き線２０３からダイオード３０５を介して電流が供給されていて、これにより電源電圧Ｖccを維持可能である。このため、電源の通常動作中は、高電圧入力端子Ｖh から流れ込む電流が遮断される。すなわち、定電流供給回路１０５は、起動時には高電圧入力端子Ｖh から電源端子Ｖccへ流れる電流を所定値に制限する。また、電源の通常動作中には、高電圧入力端子Ｖh から電源端子Ｖccへ流れる電流を遮断する。ここで、定電流供給回路１０５が定電流を生成するために、基準電圧・電流回路Ａ１０６が必要となる。 During the normal operation of the power supply, current is supplied from the auxiliary winding 203 of the transformer 200 via the diode 305 by the switching operation of the NMOSFET 301 connected to the transformer 200, so that the power supply voltage Vcc can be maintained. For this reason, during the normal operation of the power supply, the current flowing from the high voltage input terminal Vh is cut off. That is, the constant current supply circuit 105 limits the current flowing from the high voltage input terminal Vh to the power supply terminal Vcc to a predetermined value at the time of startup. Further, during the normal operation of the power supply, the current flowing from the high voltage input terminal Vh to the power supply terminal Vcc is cut off. Here, in order for the constant current supply circuit 105 to generate a constant current, the reference voltage / current circuit A 106 is required.

電源の通常動作は、全ての保護回路１０２の保護動作が解除された時点で開始される。保護回路１０２の保護動作が解除されると、保護回路１０２から定電流供給回路１０５に出力されるｅｎａｂｌｅ信号がハイレベルとなる。定電流供給回路１０５は、ハイレベルのｅｎａｂｌｅ信号を受けて、高電圧入力端子Ｖh から電源端子Ｖccへ流れる電流を遮断する。 The normal operation of the power supply is started when the protection operation of all the protection circuits 102 is released. When the protection operation of the protection circuit 102 is canceled, the enable signal output from the protection circuit 102 to the constant current supply circuit 105 becomes high level. The constant current supply circuit 105 receives a high level enable signal and cuts off a current flowing from the high voltage input terminal Vh to the power supply terminal Vcc.

保護回路１０２には、電源端子Ｖccの電圧低下を検出するＵＶＬＯ回路や、過熱保護回路等が適宜設けられる。保護回路１０２は、基準電圧と検出電圧を比較する回路として実現される。検出電圧としては、ＵＶＬＯ回路の場合には電源端子Ｖccから供給される電源電圧を分圧したもの、過熱保護回路の場合にはＰＮ接合の順方向電圧が用いられる。 The protection circuit 102 is appropriately provided with a UVLO circuit for detecting a voltage drop at the power supply terminal Vcc, an overheat protection circuit, and the like. The protection circuit 102 is realized as a circuit that compares the reference voltage and the detection voltage. As the detection voltage, a voltage obtained by dividing the power supply voltage supplied from the power supply terminal Vcc in the case of a UVLO circuit, or a forward voltage of a PN junction is used in the case of an overheat protection circuit.

ここで、保護回路１０２や制御回路１０１で必要とされる基準電圧，基準電流（バイアス電流）は、上述のように、基準電圧・電流回路Ａ１０６とは別に、電源端子Ｖccを電源とした基準電圧・電流回路Ｂ１０３にて生成される。これは、第１に、電源の通常動作時に基準電圧・電流回路Ａ１０６を止めることで、高電圧入力端子Ｖh から電源制御用集積回路１００への電流供給を抑えて、電力損失を低減するためである。第２に、高電圧入力端子Ｖh の電圧が平滑化された直流でなく断続的に供給される半波波形の場合があり、この場合は半波波形のボトムで基準電圧・電流回路Ａ１０６がダウンしてしまうことがあるので、このときでも基準電圧，基準電流を確実に供給するためである。 Here, the reference voltage and the reference current (bias current) required by the protection circuit 102 and the control circuit 101 are, as described above, a reference using the power supply terminal Vcc as a power source, separately from the reference voltage / current circuit A 106. Generated by the voltage / current circuit B 103. First, the reference voltage / current circuit A 106 is stopped during the normal operation of the power supply to suppress the current supply from the high voltage input terminal Vh to the power supply control integrated circuit 100 and reduce the power loss. It is. Second, there is a case where the voltage of the high voltage input terminal Vh is not a smoothed direct current but a half wave waveform supplied intermittently. In this case, the reference voltage / current circuit A 106 is at the bottom of the half wave waveform. This is because the reference voltage and the reference current are surely supplied even at this time.

特開２００４−２２２４７２号公報JP 2004-222472 A

ここで、通常、精度要求の厳しい基準電圧・電流回路Ｂ１０３は、バンドギャップ回路等で構成される。一方、基準電圧・電流回路Ａ１０６は、定電流供給回路１０５の電流精度の要求レベルが低い場合には、簡易な回路構成で実現することも可能であるが、要求レベルが高くなるに従い、基準電圧・電流回路Ｂ１０３と同様の回路構成が必要となる。このため、基準電圧・電流回路を２つ必要とする図６に示される構成を有する従来の電源制御用集積回路１００では、回路面積（規模）が増大してしまうという問題点を有していた（例えば特許文献１のバイアス回路１０１と第２のバイアス回路１０６など）。 Here, the reference voltage / current circuit B 103, which usually has strict accuracy requirements, is configured by a band gap circuit or the like. On the other hand, the reference voltage / current circuit A 106 can be realized with a simple circuit configuration when the required level of the current accuracy of the constant current supply circuit 105 is low. A circuit configuration similar to that of the voltage / current circuit B 103 is required. Therefore, the conventional power supply control integrated circuit 100 having the configuration shown in FIG. 6 that requires two reference voltage / current circuits has a problem that the circuit area (scale) increases. (For example, the bias circuit 101 and the second bias circuit 106 of Patent Document 1).

そこで本発明は、回路面積（規模）を縮小した電源制御用回路の実現を目的とするものである。 Accordingly, an object of the present invention is to realize a power supply control circuit having a reduced circuit area (scale).

上述した課題を解決するために本発明の電源制御用回路は、保護回路における電源起動時を含む保護動作時に電源を供給する第１の電源回路と、前記保護回路における保護動作が解除された通常動作時に電源を供給する第２の電源回路と、前記保護回路の保護動作の状態に基づいて後記する電源切替回路を介して前記第１の電源回路または前記第２の電源回路のいずれかから電源の供給を受けて動作する基準電圧・電流回路と、前記第１の電源回路と第２の電源回路のいずれか一方を前記保護回路の保護動作の状態に基づいて選択して前記基準電圧・電流回路に電源を供給する電源切替回路と、前記基準電圧・電流回路の出力に基づき動作する保護回路および制御回路を備える。そして、前記保護回路は、前記電源切替回路の切替え動作によって生じる前記電源切替回路の出力の瞬時電圧低下に応答しないように動作遅延させられる。
Usually the power supply controlling circuit of the present invention to solve the problems described above, in which the first power supply circuit supplies power during protection operation including a power supply startup in the protection circuit, the protection operation in the protection circuit is released A power supply from either the first power supply circuit or the second power supply circuit via a second power supply circuit that supplies power during operation and a power supply switching circuit described later based on the state of the protection operation of the protection circuit a reference voltage-current circuit which operates by receiving supply of said first power supply circuit and either one selected based on the state of the protection operation of the protection circuit the reference voltage and current of the second power supply circuit comprising a power switching circuit for supplying power to the circuit, the protection circuit and the control circuit operates based on the output of the reference voltage and current circuit. The protection circuit is delayed in operation so as not to respond to an instantaneous voltage drop of the output of the power supply switching circuit caused by the switching operation of the power supply switching circuit .

本発明によれば、小さな回路面積の電源制御用集積回路を実現することが可能となる。 According to the present invention, a power control integrated circuit having a small circuit area can be realized.

本発明の絶縁型電源の電源制御用集積回路、トランス、およびそれらの周辺回路の構成を示す図である。It is a figure which shows the structure of the integrated circuit for power supply control of an insulated type power supply of this invention, a trans | transformer, and those peripheral circuits. 電源切替回路１０７の回路構成例を示す図である。3 is a diagram illustrating a circuit configuration example of a power supply switching circuit 107. FIG. 基準電圧・電流回路１０８の回路構成例を示す図である。3 is a diagram illustrating a circuit configuration example of a reference voltage / current circuit 108. FIG. 保護回路１０２の回路構成例を示す図である。3 is a diagram illustrating a circuit configuration example of a protection circuit 102. FIG. 複数の保護回路の回路構成例を示す図である。It is a figure which shows the circuit structural example of a some protection circuit. 従来の絶縁型電源の電源制御用集積回路、トランス、およびそれらの周辺回路の構成を示す図である。It is a figure which shows the structure of the integrated circuit for power supply control of the conventional insulated type power supply, a transformer, and those peripheral circuits.

以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の絶縁型電源の電源制御用集積回路１００′、トランス２００、およびそれらの周辺回路の構成を示す図である。 Hereinafter, embodiments of the present invention will be described in detail.
FIG. 1 is a diagram showing the configuration of an integrated power supply control circuit 100 ′, a transformer 200, and their peripheral circuits for an insulated power supply according to the present invention.

図１において、電源制御用集積回路１００′以外のトランス２００および周辺回路の構成および動作は、図６の従来の構成と同様である。
すなわち、入力（１次側）と出力（２次側）がトランス２００により絶縁される。そして、ドレインがトランス２００の１次側巻き線２０１に接続されソースが接地されるスイッチング用ＮＭＯＳＦＥＴ（ＮチャネルＭｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）３０１が、電源制御用集積回路１００′内の制御回路１０１からゲートに印加されるスイッチング制御電圧Ｖswに基づいてオン/オフされる。これにより、高電圧入力端子Ｖh を介して１次側巻き線２０１に供給される１次側高電圧が、トランス２００の２次側巻き線２０２に伝達される。そして、２次側巻き線２０２に接続されるダイオード３０２およびコンデンサ３０３からなる整流・平滑回路を介して、低電圧出力端子Ｖout から定電圧直流出力が取り出される。 In FIG. 1, the configurations and operations of the transformer 200 and peripheral circuits other than the power supply control integrated circuit 100 'are the same as those of the conventional configuration of FIG.
That is, the input (primary side) and the output (secondary side) are insulated by the transformer 200. A switching NMOSFET (N-channel Metal-Oxide-Field-Effect Transistor) 301 whose drain is connected to the primary winding 201 of the transformer 200 and whose source is grounded is a control in the power supply control integrated circuit 100 ′. The circuit 101 is turned on / off based on a switching control voltage Vsw applied to the gate. As a result, the primary high voltage supplied to the primary winding 201 via the high voltage input terminal Vh is transmitted to the secondary winding 202 of the transformer 200. Then, a constant voltage DC output is taken out from the low voltage output terminal Vout through a rectifying / smoothing circuit including a diode 302 and a capacitor 303 connected to the secondary winding 202.

図１に示される本実施形態における電源制御用集積回路１００′は、図６に示される電源制御用集積回路１００を構成するものと同様の制御回路１０１、保護回路１０２、電流制限素子１０４、および定電流供給回路１０５を備える。 A power control integrated circuit 100 ′ in the present embodiment shown in FIG. 1 includes a control circuit 101, a protection circuit 102, a current limiting element 104, and a power control integrated circuit 100 shown in FIG. A constant current supply circuit 105 is provided.

一方、図６の場合とは異なり、基準電圧・電流回路は、電源起動時と動作時とで共用される１つの基準電圧・電流回路１０８で構成される。また、電源起動時を含む保護動作時と通常動作時とで、第１の電源である電流制限素子１０４の出力端子Ｖh ′（保護動作時）と、第２の電源である電源端子Ｖcc（通常動作時）とを切り替えて、基準電圧・電流回路１０８の電源端子に接続される第３の電源である出力端子Ｖx に接続する電源切替回路１０７を備える。 On the other hand, unlike the case of FIG. 6, the reference voltage / current circuit is composed of one reference voltage / current circuit 108 that is shared at the time of power-on and during operation. The output terminal Vh ′ (during protection operation) of the current limiting element 104 serving as the first power supply and the power supply terminal Vcc serving as the second power supply (normally) during the protection operation including when the power supply is activated and during the normal operation. And a power supply switching circuit 107 connected to the output terminal Vx, which is a third power supply connected to the power supply terminal of the reference voltage / current circuit 108.

電源切替回路１０７は、電源起動時、電圧低下時、または電源過熱時等で保護回路１０２の保護動作が作動しているときには、電流制限素子１０４の出力端子Ｖh ′と電源切替回路１０７の出力端子Ｖx とを接続して、電流制限素子１０４の出力端子Ｖh ′から基準電圧・電流回路１０８に電力を供給するようにする。一方、電源切替回路１０７は、保護回路１０２の保護動作が解除されて電源が通常動作状態になったときには、電源端子Ｖccと電源切替回路１０７の出力端子Ｖx とを接続して、電源端子Ｖccから基準電圧・電流回路１０８に電力を供給するようにする。 When the protection operation of the protection circuit 102 is activated when the power supply is started, when the voltage drops, or when the power supply is overheated, the power supply switching circuit 107 and the output terminal Vh ′ of the current limiting element 104 and the output terminal of the power supply switching circuit 107 Vx is connected to supply power to the reference voltage / current circuit 108 from the output terminal Vh ′ of the current limiting element 104. On the other hand, the power supply switching circuit 107 connects the power supply terminal Vcc and the output terminal Vx of the power supply switching circuit 107 when the protection operation of the protection circuit 102 is released and the power supply is in a normal operation state, and from the power supply terminal Vcc. Power is supplied to the reference voltage / current circuit 108.

図２は、図１の電源切替回路１０７の回路構成例を示す図である。
まず、図１の保護回路１０２は、電源起動時、電圧低下時、電源過熱時等で保護動作が作動状態にあるときにはローレベルのｅｎａｂｌｅ信号を出力し、保護動作が解除されて通常動作になると、ハイレベルのｅｎａｂｌｅ信号を出力する。 FIG. 2 is a diagram illustrating a circuit configuration example of the power supply switching circuit 107 of FIG.
First, the protection circuit 102 in FIG. 1 outputs a low-level enable signal when the protection operation is in an operating state, such as when the power is turned on, when the voltage is reduced, or when the power supply is overheated. The high level enable signal is output.

そして、図１の保護回路１０２の保護動作が作動状態であってｅｎａｂｌｅ信号がローレベルであれば、図２の電源切替回路１０７において、ｅｎａｂｌｅ信号をゲート入力とするＮＭＯＳＦＥＴ１０７−１（Ｍs ）が遮断状態になる。これにより、ＮＭＯＳＦＥＴ１０７−１（Ｍs ）のドレインに接続される電流源１０７−４（Ｉpu）により、寄生容量が充電され電圧Ｖg の電位が高くなる。従って、それぞれゲートがＮＭＯＳＦＥＴ１０７−１（Ｍs ）のドレインに接続されるＮＭＯＳＦＥＴ１０７−２（Ｍn ）が導通、ＰＭＯＳＦＥＴ（ＰチャネルＭｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）１０７−３（Ｍp ）が遮断となる。この結果、ＮＭＯＳＦＥＴ１０７−２（Ｍn ）を介して、図１の電流制限素子１０４の出力端子Ｖh ′から基準電圧・電流回路１０８に電力が供給される。 If the protection operation of the protection circuit 102 in FIG. 1 is in an activated state and the enable signal is at a low level, the NMOSFET 107-1 (Ms) having the enable signal as a gate input in the power supply switching circuit 107 in FIG. It becomes a state. As a result, the parasitic capacitance is charged by the current source 107-4 (Ipu) connected to the drain of the NMOSFET 107-1 (Ms), and the potential of the voltage Vg is increased. Accordingly, the NMOSFET 107-2 (Mn) whose gate is connected to the drain of the NMOSFET 107-1 (Ms) is turned on, and the PMOSFET (P-channel Metal-Oxide-Semiconductor-Effect Transistor) 107-3 (Mp) is cut off. . As a result, power is supplied to the reference voltage / current circuit 108 from the output terminal Vh ′ of the current limiting element 104 of FIG. 1 via the NMOSFET 107-2 (Mn).

一方、図１の保護回路１０２の保護動作が解除されてｅｎａｂｌｅ信号がハイレベルになれば、図２の電源切替回路１０７において、ｅｎａｂｌｅ信号をゲート入力とするＮＭＯＳＦＥＴ１０７−１（Ｍs ）が導通状態になる。これにより、電流源１０７−４（Ｉpu）の出力がＮＭＯＳＦＥＴ１０７−１（Ｍs ）を介して接地されて、電圧Ｖg の電位が低くなる。従って、それぞれゲートがＮＭＯＳＦＥＴ１０７−１（Ｍs ）のドレインに接続されるＮＭＯＳＦＥＴ１０７−２（Ｍn ）が遮断、ＰＭＯＳＦＥＴ１０７−３（Ｍp ）が導通となる。この結果、ＰＭＯＳＦＥＴ１０７−３（Ｍp ）を介して、図１の電源端子Ｖccから基準電圧・電流回路１０８に電力が供給される。 On the other hand, when the protection operation of the protection circuit 102 in FIG. 1 is canceled and the enable signal becomes high level, in the power supply switching circuit 107 in FIG. 2, the NMOSFET 107-1 (Ms) having the enable signal as a gate input becomes conductive. Become. As a result, the output of the current source 107-4 (Ipu) is grounded via the NMOSFET 107-1 (Ms), and the potential of the voltage Vg is lowered. Accordingly, the NMOSFET 107-2 (Mn) whose gate is connected to the drain of the NMOSFET 107-1 (Ms) is cut off, and the PMOSFET 107-3 (Mp) is turned on. As a result, power is supplied from the power supply terminal Vcc of FIG. 1 to the reference voltage / current circuit 108 via the PMOSFET 107-3 (Mp).

以上のようにして、図１において、電源切替回路１０７は、保護回路１０２の保護動作が作動しているときには出力端子Ｖh ′から基準電圧・電流回路１０８に電力を供給するようにし、保護回路１０２の保護動作が解除されたときには電源端子Ｖccから基準電圧・電流回路１０８に電力を供給するようにする。 As described above, in FIG. 1, the power supply switching circuit 107 supplies power to the reference voltage / current circuit 108 from the output terminal Vh ′ when the protection operation of the protection circuit 102 is activated. When the protective operation is released, power is supplied from the power supply terminal Vcc to the reference voltage / current circuit 108.

図３は、図１の基準電圧・電流回路１０８の回路構成例を示す図である。まず、この概略構成および動作について説明する。
この回路は大きく分けて、カレントミラー回路１０８Ａ、バンドギャップ基準電圧回路１０８Ｂ、カレントミラー回路１０８Ｃ、および分圧抵抗回路１０８−１０とから構成される。 FIG. 3 is a diagram showing a circuit configuration example of the reference voltage / current circuit 108 of FIG. First, the schematic configuration and operation will be described.
This circuit is roughly divided into a current mirror circuit 108A, a band gap reference voltage circuit 108B, a current mirror circuit 108C, and a voltage dividing resistor circuit 108-10.

バンドギャップ基準電圧回路１０８Ｂは、定電圧Ｖr を生成し、この定電圧Ｖr に基づいて分圧抵抗回路１０８−１０からＶref1、Ｖref2等の基準電圧出力１０８−１１を出力させる。この結果、基準電圧出力１０８−１１の各出力Ｖref1、Ｖref2等が例えば、図１の保護回路１０２や制御回路１０１に供給される。 The band gap reference voltage circuit 108B generates a constant voltage Vr, and outputs a reference voltage output 108-11 such as Vref1, Vref2 from the voltage dividing resistor circuit 108-10 based on the constant voltage Vr. As a result, the outputs Vref1, Vref2, etc. of the reference voltage output 108-11 are supplied to, for example, the protection circuit 102 and the control circuit 101 in FIG.

カレントミラー回路１０８Ｃは、カレントミラー回路１０８Ｃからのバイアス電流Ｉb1、Ｉb2、Ｉb3、Ｉb4等の基準電流出力１０８−１４を出力する。この結果、所望の基準電流出力１０８−１４が例えば、図１の定電流供給回路１０５に供給される。 The current mirror circuit 108C outputs reference current outputs 108-14 such as bias currents Ib1, Ib2, Ib3, and Ib4 from the current mirror circuit 108C. As a result, a desired reference current output 108-14 is supplied to, for example, the constant current supply circuit 105 of FIG.

カレントミラー回路１０８Ａは、バンドギャップ基準電圧回路１０８Ｂで生成される定電流をコピーした電流を、基準電流出力１０８−１４を生成するカレントミラー回路１０８Ｃに供給するものである。 The current mirror circuit 108A supplies a current obtained by copying the constant current generated by the band gap reference voltage circuit 108B to a current mirror circuit 108C that generates a reference current output 108-14.

図３の基準電圧・電流回路１０８の更に詳細な構成および動作について説明する。
カレントミラー回路１０８Ａは、ＰＭＯＳＦＥＴ１０８−１および１０８−２から構成される。２つのＦＥＴにおいて、それぞれのソースは図１の電源切替回路１０７の出力端子Ｖx に接続され、それぞれのゲートは互いに接続される。ＰＭＯＳＦＥＴ１０８−１において、ゲートとドレインが接続される。以上の構成を有するカレントミラー回路１０８Ａによって、ＰＭＯＳＦＥＴ１０８−２のドレインから出力される電流は、ＰＭＯＳＦＥＴ１０８−１のドレインから出力される電流をコピーしたものとなる。 A more detailed configuration and operation of the reference voltage / current circuit 108 of FIG. 3 will be described.
The current mirror circuit 108A includes PMOSFETs 108-1 and 108-2. In the two FETs, each source is connected to the output terminal Vx of the power supply switching circuit 107 in FIG. 1, and each gate is connected to each other. In PMOSFET 108-1, the gate and drain are connected. The current output from the drain of the PMOSFET 108-2 by the current mirror circuit 108A having the above configuration is a copy of the current output from the drain of the PMOSFET 108-1.

バンドギャップ基準電圧回路１０８Ｂは、差動増幅器１０８−３、ＮＭＯＳＦＥＴ１０８−４、抵抗１０８−５、１０８−７、１０８−８、ダイオード１０８−６、ダイオード群１０８−９を有していて、これらはバンドギャップ回路を形成する。 The band gap reference voltage circuit 108B includes a differential amplifier 108-3, an NMOSFET 108-4, resistors 108-5, 108-7, 108-8, a diode 108-6, and a diode group 108-9. A band gap circuit is formed.

抵抗１０８−５の一端とダイオード１０８−６のアノードが接続され、抵抗１０８−５の他端はＮＭＯＳＦＥＴ１０８−４のソースに接続され、ダイオード１０８−６のカソードは接地される。抵抗１０８−７の一端と抵抗１０８−８の一端は接続され、抵抗１０８−７の他端はＮＭＯＳＦＥＴ１０８−４のソースに接続され、抵抗１０８−８の他端とダイオード群１０８−９のアノードが接続され、ダイオード群１０８−９のカソードは接地される。差動増幅器１０８−３は、抵抗１０８−５とダイオード１０８−６の接続点の電位Ｖa と、抵抗１０８−７と１０８−８の接続点の電位Ｖb をそれぞれ入力とし、その出力はＮＭＯＳＦＥＴ１０８−４のゲートに入力される。差動増幅器１０８−３は、電源切替回路１０７（図１）の出力端子Ｖx から供給される電圧を電源として動作する。ＮＭＯＳＦＥＴ１０８−４において、ドレインにはカレントミラー回路１０８ＡのＰＭＯＳＦＥＴ１０８−１のドレインから電流が供給されている。 One end of the resistor 108-5 and the anode of the diode 108-6 are connected, the other end of the resistor 108-5 is connected to the source of the NMOSFET 108-4, and the cathode of the diode 108-6 is grounded. One end of the resistor 108-7 and one end of the resistor 108-8 are connected, the other end of the resistor 108-7 is connected to the source of the NMOSFET 108-4, and the other end of the resistor 108-8 and the anode of the diode group 108-9 are connected. Connected, the cathode of the diode group 108-9 is grounded. The differential amplifier 108-3 receives the potential Va at the connection point between the resistor 108-5 and the diode 108-6 and the potential Vb at the connection point between the resistors 108-7 and 108-8, respectively, and the output is the NMOSFET 108-4. Input to the gate. The differential amplifier 108-3 operates using a voltage supplied from the output terminal Vx of the power supply switching circuit 107 (FIG. 1) as a power supply. In the NMOSFET 108-4, a current is supplied to the drain from the drain of the PMOSFET 108-1 of the current mirror circuit 108A.

バンドギャップ基準電圧回路１０８Ｂは、ダイオード１０８−６の順方向電圧降下と抵抗１０８−５の電圧降下との合成電圧に基づいて、ＮＭＯＳＦＥＴ１０８−４のソースから、温度補償された基準電圧Ｖr を出力するものである。 The band gap reference voltage circuit 108B outputs the temperature compensated reference voltage Vr from the source of the NMOSFET 108-4 based on the combined voltage of the forward voltage drop of the diode 108-6 and the voltage drop of the resistor 108-5. Is.

ダイオード１０８−６に対するダイオード１０８−９の通電面積比をｎ、ダイオード１０８−６、ダイオード群１０８−９の各順方向電圧降下をＶd1、Ｖd2、ダイオード１０８−６、ダイオード群１０８−９の各電流をＩd1、Ｉd2、ダイオード１０８−６の逆方向飽和電流をＩs 、ボルツマン定数をκ、絶対温度をＴ、電気素量をｑ、抵抗１０８−５、１０８−７、１０８−８の各抵抗値をＲ1 、Ｒ2 、Ｒ3 とすると、Ｖd1とＶd2は、次式のように算出できる。説明を簡単にするため、ここでは、Ｒ1 ＝Ｒ2 ＝Ｒであり、差動増幅器の１０８−３の利得は十分に高いものとする。この時、差動増幅器１０８−３が負帰還回路に使用されていることから、その入力端子間に仮想短絡が成立し、抵抗１０８−５とダイオード１０８−６の接続点の電圧をＶa 、抵抗１０８−７と１０８−８の接続点の電圧をＶb とすると、Ｖa ＝Ｖb が成立する。この時、Ｒ1 ＝Ｒ2 より、Ｉd1=Ｉd2＝Ｉd が成立する。 The current-carrying area ratio of the diode 108-9 to the diode 108-6 is n, the forward voltage drops of the diode 108-6 and the diode group 108-9 are Vd1, Vd2, the diode 108-6, and the current of the diode group 108-9. Id1, Id2, the reverse saturation current Is of the diode 108-6, the Boltzmann constant κ, the absolute temperature T, the electric quantity q, and the resistance values of the resistors 108-5, 108-7, 108-8. Assuming R1, R2, and R3, Vd1 and Vd2 can be calculated as follows. For simplicity of explanation, it is assumed here that R1 = R2 = R and the gain of the differential amplifier 108-3 is sufficiently high. At this time, since the differential amplifier 108-3 is used in the negative feedback circuit, a virtual short circuit is established between its input terminals, and the voltage at the connection point between the resistor 108-5 and the diode 108-6 is Va, Assuming that the voltage at the connection point between 108-7 and 108-8 is Vb, Va = Vb is established. At this time, from R1 = R2, Id1 = Id2 = Id holds.

Ｖd1＝（κ・Ｔ／ｑ）・ｌｎ［Ｉd ／Ｉs ］・・・（１）
Ｖd2＝（κ・Ｔ／ｑ）・ｌｎ［Ｉd ／（ｎ・Ｉs ）］・・・（２）

（１）式及び（２）式からＶd1とＶd2との差ΔＶd は、次式で算出される。
Vd1 = (κ · T / q) · ln [Id / Is] (1)
Vd2 = (κ · T / q) · ln [Id / (n · Is)] (2)

From the equations (1) and (2), the difference ΔVd between Vd1 and Vd2 is calculated by the following equation.

ΔＶd ＝Ｖd1−Ｖd2
＝（κ・Ｔ／ｑ）・ｌｎ［ｎ］・・・（３）

また、Ｖa ＝Ｖb より、

Ｉd ＝ΔＶd ／Ｒ3
＝（κ・Ｔ／ｑ）・ｌｎ［ｎ］／Ｒ３・・・（４）

一方、基準電圧Ｖr は、次式で算出される。
ΔVd = Vd1-Vd2
= (Κ · T / q) · ln [n] (3)

From Va = Vb,

Id = ΔVd / R3
= (Κ · T / q) · ln [n] / R3 (4)

On the other hand, the reference voltage Vr is calculated by the following equation.

Ｖr ＝Ｖd1＋Ｉd ・Ｒ・・・（５）

（５）式に（４）式を代入すると、

Ｖr ＝Ｖd1＋Ｉd ・Ｒ
＝Ｖd1＋（Ｒ／Ｒ3 ）・ΔＶd
・・・（６）

（６）式を絶対温度Ｔで偏微分して、基準電圧Ｖr の温度係数Ｋを求めると、次式のようになる。
Vr = Vd1 + Id · R (5)

Substituting (4) into (5),

Vr = Vd1 + Id ・ R
= Vd1 + (R / R3) .ΔVd
(6)

When the equation (6) is partially differentiated with respect to the absolute temperature T to obtain the temperature coefficient K of the reference voltage Vr, the following equation is obtained.

Ｋ＝∂Ｖr ／∂Ｔ
＝∂Ｖd1／∂Ｔ＋（Ｒ／Ｒ3 ）・∂｛（κ・Ｔ／ｑ）・ｌｎ［ｎ］｝／∂Ｔ
＝∂Ｖd1／∂Ｔ＋（Ｒ／Ｒ3 ）・｛（κ／ｑ）・ｌｎ［ｎ］｝
・・・（７）

ここで、抵抗Ｒ１，Ｒ２，Ｒ３を同じ種類の抵抗で構成すれば、∂（Ｒ／Ｒ３）／∂Ｔ＝０が成立している。
K = ∂Vr / ∂T
= ∂Vd1 / ∂T + (R / R3) · ∂ {(κ · T / q) · ln [n]} / ∂T
= ∂Vd1 / ∂T + (R 1 / R 3) · {(κ / q) · ln [n]}
... (7)

Here, if the resistors R1, R2, and R3 are formed of the same type of resistor, ∂ (R / R3) / ∂T = 0 holds.

（７）式において、温度係数Ｋをゼロとおくと、次式が得られる。

∂Ｖd1／∂Ｔ＝−（Ｒ／Ｒ3 ））・（κ／ｑ）・ｌｎ［ｎ］
・・・（８）

（８）式が成り立つように抵抗値Ｒ1 、Ｒ2 、Ｒ3 およびダイオード１０８−６とダイオード群１０８−９の通電面積比ｎを選択することにより、基準電圧Ｖr を温度変化に依存しにくくすることができる。
In the equation (7), when the temperature coefficient K is set to zero, the following equation is obtained.

∂Vd1 / ∂T =-(R / R3)) · (κ / q) · ln [n]
... (8)

By selecting the resistance values R1, R2, R3 and the energization area ratio n of the diode 108-6 and the diode group 108-9 so that the equation (8) is satisfied, the reference voltage Vr can be made less dependent on the temperature change. it can.

この結果、ＮＭＯＳＦＥＴ１０８−４のソース側の電位Ｖr は、電源電圧に依存しない定電圧とすることができる。抵抗１０８−５、１０８−７、１０８−８の各抵抗値を適切に設定することで、電圧Ｖr の温度依存性も小さくできる。 As a result, the source-side potential Vr of the NMOSFET 108-4 can be a constant voltage that does not depend on the power supply voltage. By appropriately setting the resistance values of the resistors 108-5, 108-7, and 108-8, the temperature dependence of the voltage Vr can be reduced.

バンドギャップ基準電圧回路１０８Ｂで生成された定電圧Ｖr は、数個の抵抗が直列に接続され他端が接地されている分圧抵抗回路１０８−１０に入力される。この結果、分圧抵抗回路１０８−１０の各抵抗の接続点からＶref1、Ｖref2などの基準電圧出力１０８−１１を得ることができる。 The constant voltage Vr generated by the band gap reference voltage circuit 108B is input to a voltage dividing resistor circuit 108-10 in which several resistors are connected in series and the other end is grounded. As a result, reference voltage outputs 108-11 such as Vref1 and Vref2 can be obtained from the connection points of the resistors of the voltage dividing resistor circuit 108-10.

カレントミラー回路１０８Ｃは、ＮＭＯＳＦＥＴ１０８−１２と、複数個のＮＭＯＳＦＥＴ群１０８−１３とから構成される。ＮＭＯＳＦＥＴ１０８−１２のドレインには、カレントミラー回路１０８ＡのＰＭＯＳＦＥＴ１０８−２のドレインから電流が供給されている。また、ＮＭＯＳＦＥＴ１０８−１２のドレインとゲートが接続されるとともに、ＮＭＯＳＦＥＴ１０８−１２のゲートが複数個のＮＭＯＳＦＥＴ群１０８−１３の各ゲートに共通に接続されている。 The current mirror circuit 108C includes an NMOSFET 108-12 and a plurality of NMOSFET groups 108-13. A current is supplied to the drain of the NMOSFET 108-12 from the drain of the PMOSFET 108-2 of the current mirror circuit 108A. Further, the drain and gate of the NMOSFET 108-12 are connected, and the gate of the NMOSFET 108-12 is connected in common to each gate of the plurality of NMOSFET groups 108-13.

以上のカレントミラー回路１０８Ｃの構成により、ゲートを共通にしたＮＭＯＳＦＥＴ群１０８−１３を増やすことにより、バイアス電流Ｉb1、Ｉb2、Ｉb3、Ｉb4等の基準電流出力１０８−１４を増設することが可能となる。 With the configuration of the current mirror circuit 108C described above, it is possible to increase the reference current outputs 108-14 such as the bias currents Ib1, Ib2, Ib3, and Ib4 by increasing the number of NMOSFET groups 108-13 having a common gate. .

図１において、保護回路１０２の保護動作の作動中と保護動作の解除時とで、電流制限素子１０４の出力端子Ｖh ′から供給される電力と電源端子Ｖccから供給される電力とを電源切替回路１０７により切り替えながら、図３の構成を有する１つの基準電圧・電流回路１０８が動作する。これにより、図６の従来例のように、２つの基準電圧・電流回路Ａ１０６、基準電圧・電流回路Ｂ１０３を用意する必要はなくなる。すなわち、保護回路１０２の保護動作の作動中に例えば定電流供給回路１０５に供給される所望の基準電流出力１０８−１４および／もしくは基準電圧出力１０８−１１と、保護動作の解除時に保護回路１０２や制御回路１０１に供給される所望の基準電圧出力１０８−１１および／もしくは基準電流出力１０８−１４を、一つの基準電圧・電流回路により得ることが可能となる。 In FIG. 1, the power supply switching circuit switches between the power supplied from the output terminal Vh ′ of the current limiting element 104 and the power supplied from the power supply terminal Vcc during the protection operation of the protection circuit 102 and when the protection operation is released. One reference voltage / current circuit 108 having the configuration of FIG. This eliminates the need to prepare the two reference voltage / current circuits A 106 and the reference voltage / current circuit B 103 as in the conventional example of FIG. That is, a desired reference current output 108-14 and / or reference voltage output 108-11 supplied to, for example, the constant current supply circuit 105 during the operation of the protection operation of the protection circuit 102, and the protection circuit 102 or The desired reference voltage output 108-11 and / or reference current output 108-14 supplied to the control circuit 101 can be obtained by one reference voltage / current circuit.

図４（ａ）は、図１の保護回路１０２がＵＶＬＯ回路（低電圧誤動作防止回路）である場合の回路構成例、図４（ｂ）は、図１の保護回路１０２が過熱保護（ＯｖｅｒＨｅａｔＰｒｏｔｅｃｔｉｏｎ）回路である場合の回路構成例を、それぞれ示す図である。 4A is a circuit configuration example in the case where the protection circuit 102 in FIG. 1 is a UVLO circuit (low voltage malfunction prevention circuit), and FIG. 4B is a diagram in which the protection circuit 102 in FIG. It is a figure which shows each the example of a circuit structure in the case of being a (Protection) circuit.

まず、図４（ａ）のＵＶＬＯ回路の構成について説明する。
直列に接続される抵抗１０２−１と１０２−２において、抵抗１０２−１の一端に印加される電源端子Ｖcc（図１）の電圧を分圧して得られる電位Ｖcc′が、ＰＭＯＳＦＥＴ１０２−４のゲートに入力する。一方、ＰＭＯＳＦＥＴ１０２−５のゲートには低電圧監視用の閾値電位Ｖref が入力する。ＰＭＯＳＦＥＴ１０２−４と１０２−５の各ソースには、図１の基準電圧・電流回路１０８からの基準電流出力１０８−１４（図３参照）を基に生成された（例えば、ＰＭＯＳＦＥＴにより構成され、基準電流出力１０８−１４を入力とするカレントミラー回路により生成された）バイアス電流１０２−３が供給される。ＰＭＯＳＦＥＴ１０２−４と１０２−５の各ドレインは、ＮＭＯＳＦＥＴ１０２−６と１０２−７とで構成されるカレントミラー回路の各ドレインに接続される。ＮＭＯＳＦＥＴ１０２−６と１０２−７の各ゲートは相互に接続され、ＮＭＯＳＦＥＴ１０２−６のゲートとドレインが接続され、ＮＭＯＳＦＥＴ１０２−６と１０２−７の各ソースは接地される。ＰＭＯＳＦＥＴ１０２−５のドレイン側から比較出力が取り出され、ＮＭＯＳＦＥＴ１０２−８のゲートに供給される。ＮＭＯＳＦＥＴ１０２−８において、ドレインにはバイアス電流１０２−３が供給され、ソースは接地される。ＮＭＯＳＦＥＴ１０２−８のドレイン側から、インバータ１０２−９を介して、ｅｎａｂｌｅ信号が取り出される。このようにして、１０２−３〜１０２−９からなる回路部分が、差動増幅器（比較器）を構成する。 First, the configuration of the UVLO circuit of FIG.
In the resistors 102-1 and 102-2 connected in series, the potential Vcc ′ obtained by dividing the voltage of the power supply terminal Vcc (FIG. 1) applied to one end of the resistor 102-1 is the gate of the PMOSFET 102-4. To enter. On the other hand, a threshold voltage Vref for low voltage monitoring is input to the gate of the PMOSFET 102-5. Each source of the PMOSFETs 102-4 and 102-5 is generated based on the reference current output 108-14 (see FIG. 3) from the reference voltage / current circuit 108 of FIG. A bias current 102-3 (generated by a current mirror circuit having the current output 108-14 as an input) is supplied. The drains of the PMOSFETs 102-4 and 102-5 are connected to the drains of a current mirror circuit composed of the NMOSFETs 102-6 and 102-7. The gates of the NMOSFETs 102-6 and 102-7 are connected to each other, the gate and the drain of the NMOSFET 102-6 are connected, and the sources of the NMOSFETs 102-6 and 102-7 are grounded. A comparison output is taken from the drain side of the PMOSFET 102-5 and supplied to the gate of the NMOSFET 102-8. In the NMOSFET 102-8, the bias current 102-3 is supplied to the drain, and the source is grounded. An enable signal is extracted from the drain side of the NMOSFET 102-8 via the inverter 102-9. In this way, the circuit portion composed of 102-3 to 102-9 constitutes a differential amplifier (comparator).

以上の構成を有するＵＶＬＯ回路の動作について説明する。
電源端子Ｖccの電源電圧が、電源起動時にゼロに近い場合、または電源動作中に低下した場合に、電位Ｖcc′＜閾値電位Ｖref となると、ＰＭＯＳＦＥＴ１０２−４により多くの電流が流れ、その電流がＮＭＯＳＦＥＴ１０２−６に流れる。そのためＮＭＯＳＦＥＴ１０２−６のゲート電圧が増大し、ＮＭＯＳＦＥＴ１０２−６のゲート電圧を受けるＮＭＯＳＦＥＴ１０２−７の電流駆動能力が増大するため、ＮＭＯＳＦＥＴ１０２−７はＰＭＯＳＦＥＴ１０２−５からの電流以上の電流を流すことができるようになる。そのため、ＮＭＯＳＦＥＴ１０２−８のゲート電位が低下してＮＭＯＳＦＥＴ１０２−８が遮断状態となる。この結果、インバータ１０２−９の入力電位がハイレベルになり、インバータ１０２−９から出力されるｅｎａｂｌｅ信号がローレベルとなり、保護回路１０２の低電圧防止出力が保護動作中の状態を示す。 The operation of the UVLO circuit having the above configuration will be described.
If the power supply voltage at the power supply terminal Vcc is close to zero at the time of power supply startup or drops during power supply operation, if the potential Vcc ′ <threshold potential Vref, a large amount of current flows through the PMOSFET 102-4, and the current flows through the NMOSFET 102 It flows to -6. Therefore, the gate voltage of the NMOSFET 102-6 increases, and the current driving capability of the NMOSFET 102-7 that receives the gate voltage of the NMOSFET 102-6 increases. become. For this reason, the gate potential of the NMOSFET 102-8 is lowered, and the NMOSFET 102-8 is cut off. As a result, the input potential of the inverter 102-9 becomes high level, the enable signal output from the inverter 102-9 becomes low level, and the low voltage prevention output of the protection circuit 102 indicates a state during the protection operation.

一方、電源端子Ｖccの電源電圧が正常動作値で、電位Ｖcc′＞閾値電位Ｖref となっていれば、ＰＭＯＳＦＥＴ１０２−４に流れる電流が減少して、ＮＭＯＳＦＥＴ１０２−７が遮断状態となる。この結果、ＮＭＯＳＦＥＴ１０２−８のゲート電位がハイレベルとなってＮＭＯＳＦＥＴ１０２−８が導通し、インバータ１０２−９の入力電位がローレベルになり、インバータ１０２−９から出力されるｅｎａｂｌｅ信号がハイレベルとなって、保護回路１０２の低電圧防止出力が保護動作の解除状態を示す。 On the other hand, if the power supply voltage of the power supply terminal Vcc is a normal operating value and the potential Vcc ′> the threshold potential Vref, the current flowing through the PMOSFET 102-4 is reduced and the NMOSFET 102-7 is cut off. As a result, the gate potential of the NMOSFET 102-8 becomes high level, the NMOSFET 102-8 becomes conductive, the input potential of the inverter 102-9 becomes low level, and the enable signal output from the inverter 102-9 becomes high level. Thus, the low voltage prevention output of the protection circuit 102 indicates the release state of the protection operation.

次に、図４（ｂ）の過熱保護回路の構成について説明する。
差動増幅器部分の構成１０２−３〜１０２−９は、図４（ａ）のＵＶＬＯ回路の場合と同様である。図４（ｂ）の構成が図４（ａ）の構成と異なる部分は、図１の基準電圧・電流回路１０８から基準電流出力１０８−１４（図３参照）を基に生成された（例えば、ＰＭＯＳＦＥＴにより構成され、基準電流出力１０８−１４を入力とするカレントミラー回路により生成された）バイアス電流１０２−１０が、カソード側が接地されるダイオード１０２−１１のアノードに供給され、そのアノード側の電位Ｖf がＰＭＯＳＦＥＴ１０２−４のゲートに入力される点である。また、ＰＭＯＳＦＥＴ１０２−５のゲートには、過熱監視用の閾値電位Ｖref ′が入力される。 Next, the configuration of the overheat protection circuit in FIG.
The configurations 102-3 to 102-9 of the differential amplifier portion are the same as those of the UVLO circuit of FIG. 4B is generated based on the reference current output 108-14 (see FIG. 3) from the reference voltage / current circuit 108 of FIG. A bias current 102-10 (formed by a current mirror circuit constituted by a PMOSFET and having a reference current output 108-14 as an input) is supplied to the anode of a diode 102-11 whose cathode side is grounded, and the potential on the anode side Vf is input to the gate of the PMOSFET 102-4. Further, a threshold potential Vref ′ for overheating monitoring is input to the gate of the PMOSFET 102-5.

以上の構成を有する過熱防止回路の動作について説明する。
図１の電源制御用集積回路１００′を含む電源装置全体の温度が上昇し、ダイオード１０２−１１の温度特性により、そのアノード側の電位Ｖf ＜閾値電位Ｖref ′となると、図４（ａ）で電位Ｖcc′＜閾値電位Ｖrefとなった場合と同様に、インバータ１０２−９から出力されるｅｎａｂｌｅ信号がローレベルとなり、保護回路１０２の過熱防止出力が保護動作中の状態を示す。 The operation of the overheat prevention circuit having the above configuration will be described.
When the temperature of the entire power supply device including the power supply control integrated circuit 100 ′ of FIG. 1 rises and the anode side potential Vf <threshold potential Vref ′ due to the temperature characteristics of the diode 102-11, FIG. Similarly to the case where the potential Vcc ′ <the threshold potential Vref, the enable signal output from the inverter 102-9 becomes a low level, and the overheat prevention output of the protection circuit 102 indicates a state during the protection operation.

一方、電源装置全体の温度が正常で、ダイオード１０２−１１の温度特性により、そのアノード側の電位Ｖf ＞閾値電位Ｖref ′となっていれば、図４（ａ）で電位Ｖcc′＞閾値電位Ｖrefとなった場合と同様に、インバータ１０２−９から出力されるｅｎａｂｌｅ信号がハイレベルとなり、保護回路１０２の過熱保護出力が保護動作の解除状態を示す。 On the other hand, if the temperature of the entire power supply device is normal and the anode-side potential Vf> threshold potential Vref ′ due to the temperature characteristics of the diode 102-11, the potential Vcc ′> threshold potential Vref in FIG. As in the case of the above, the enable signal output from the inverter 102-9 becomes high level, and the overheat protection output of the protection circuit 102 indicates the release state of the protection operation.

ここで、図１の電源切替回路１０７、基準電圧・電流回路１０８、および保護回路１０２の関係について説明する。
一般的に、電流制限素子１０４の出力端子Ｖh ′の電圧値と電源端子Ｖccの電圧値は異なるため、電源の切替えの際には、電源切替回路１０７の出力端子Ｖx の値が変動する。また、電源端子Ｖccの電圧値が低い電圧状態で切替えが行われると、図２の電源切替回路１０７内の電位Ｖg の遷移時に、ＰＭＯＳＦＥＴ１０７−３（Ｍp ）とＮＭＯＳＦＥＴ１０７−２（Ｍn ）が同時に遮断される時点を通り、出力端子Ｖx の電位が一時的に大きく低下する。 Here, the relationship among the power supply switching circuit 107, the reference voltage / current circuit 108, and the protection circuit 102 in FIG. 1 will be described.
In general, since the voltage value of the output terminal Vh ′ of the current limiting element 104 and the voltage value of the power supply terminal Vcc are different, the value of the output terminal Vx of the power supply switching circuit 107 varies when the power supply is switched. When switching is performed with the voltage value of the power supply terminal Vcc being low, the PMOSFET 107-3 (Mp) and the NMOSFET 107-2 (Mn) are simultaneously cut off at the transition of the potential Vg in the power supply switching circuit 107 of FIG. As a result, the potential at the output terminal Vx temporarily drops significantly.

保護回路１０２の作動による電源の切替えで発生した出力端子Ｖx の電位変動が、図３の構成を有する基準電圧・電流回路１０８の基準電圧出力１０８−１１に影響を与え、保護回路１０２の保護動作がこれに反応して誤解除されると、保護動作の作動と解除を繰り返す不安定な状態となるおそれがある。 The potential fluctuation of the output terminal Vx generated by the switching of the power supply due to the operation of the protection circuit 102 affects the reference voltage output 108-11 of the reference voltage / current circuit 108 having the configuration of FIG. If this is erroneously released in response to this, there is a risk that an unstable state in which the operation and release of the protective operation are repeated will occur.

この現象は、予想される出力端子Ｖx の電位変動とそれに伴う基準電圧・電流回路１０８の出力変動時間に対して、保護回路１０２の応答時間を十分に遅くすることで防止できる。 This phenomenon can be prevented by sufficiently delaying the response time of the protection circuit 102 with respect to the potential fluctuation of the output terminal Vx and the accompanying output fluctuation time of the reference voltage / current circuit 108.

そこで、本実施形態では、図４（ａ）または（ｂ）に示される保護回路１０２の回路構成例において、以下のような設計が行われる。
差動増幅器（比較器）の応答速度は、バイアス電流１０２−３と各ＦＥＴ１０２−４〜１０２−７の寄生容量とで決定される。また、寄生容量はデバイスサイズに依存する。 Therefore, in the present embodiment, the following design is performed in the circuit configuration example of the protection circuit 102 illustrated in FIG. 4A or 4B.
The response speed of the differential amplifier (comparator) is determined by the bias current 102-3 and the parasitic capacitances of the FETs 102-4 to 102-7. Further, the parasitic capacitance depends on the device size.

そこで、差動増幅器（比較器）に入力されるバイアス電流１０２−３が小さい値になるように設計される。または、差動増幅器（比較器）を構成する各ＦＥＴ１０２−４〜１０２−７が大きなデバイスサイズとなるように設計される。或いは、意図的に容量が付加される。 Therefore, the bias current 102-3 input to the differential amplifier (comparator) is designed to be a small value. Alternatively, the FETs 102-4 to 102-7 constituting the differential amplifier (comparator) are designed to have a large device size. Alternatively, a capacity is intentionally added.

このようにして、図１の電源切替回路１０７の切替え動作に伴って保護回路１０２が誤動作することを防止することが可能となる。
図５は、図１の保護回路１０２が、図４（ａ）または（ｂ）に示されるような単機能構成ではなく、例えば低電圧防止と過熱保護の両方というように複数の機能を持つ場合の、回路構成例を示す図である。 In this way, it is possible to prevent the protection circuit 102 from malfunctioning due to the switching operation of the power supply switching circuit 107 in FIG.
FIG. 5 shows a case where the protection circuit 102 of FIG. 1 does not have a single function configuration as shown in FIG. 4 (a) or (b) but has a plurality of functions such as both low voltage prevention and overheat protection. It is a figure which shows the example of a circuit structure of this.

図５において、保護回路１０２−Ａ〜１０２−Ｎはそれぞれ、例えば図４（ａ）や図４（ｂ）に示される構成を有する。
アンド回路４０１は、保護回路１０２−Ａ〜１０２−Ｎのいずれかが保護動作状態になって出力がローレベルとなったときに、そのローレベル状態を出力する。保護回路１０２−Ａ〜１０２−Ｎの全ての保護動作が解除されて全出力がハイレベルとなると、アンド回路４０１の出力はハイレベルを維持する。 In FIG. 5, each of the protection circuits 102-A to 102-N has a configuration shown in, for example, FIG. 4 (a) or FIG. 4 (b).
The AND circuit 401 outputs the low level state when any of the protection circuits 102-A to 102-N enters the protection operation state and the output becomes the low level. When all the protection operations of the protection circuits 102-A to 102-N are released and all the outputs become a high level, the output of the AND circuit 401 maintains a high level.

抵抗４０２、コンデンサ４０３、および増幅器４０４かなる遅延（フィルタ）回路部分は、アンド回路４０１の出力変動を遅延させることにより応答時間の遅いｅｎａｂｌｅ信号（図１）を出力する。 The delay (filter) circuit portion including the resistor 402, the capacitor 403, and the amplifier 404 outputs an enable signal (FIG. 1) having a slow response time by delaying the output fluctuation of the AND circuit 401.

このようにして、保護回路１０２が複数の機能を持つ場合であっても、図１の電源切替回路１０７の切替え動作に伴って保護回路１０２が誤動作することを防止することが可能となる。 In this manner, even when the protection circuit 102 has a plurality of functions, it is possible to prevent the protection circuit 102 from malfunctioning due to the switching operation of the power supply switching circuit 107 in FIG.

以上説明した本発明の実施形態において、図１の電源切替回路１０７の回路構成は、図２に示した回路構成に限定されるものではない。また、図１の基準電圧・電流回路１０８や保護回路１０２の回路構成も、図３や図４に示した回路構成に限定されるものではない。 In the embodiment of the present invention described above, the circuit configuration of the power supply switching circuit 107 in FIG. 1 is not limited to the circuit configuration shown in FIG. Further, the circuit configurations of the reference voltage / current circuit 108 and the protection circuit 102 in FIG. 1 are not limited to the circuit configurations shown in FIGS.

また、保護回路１０２が単機能であっても、応答時間を遅くするために、保護回路１０２の出力側に図５に示されるような遅延（フィルタ）回路を付加した構成が採用されてもよい。 Further, even if the protection circuit 102 has a single function, a configuration in which a delay (filter) circuit as shown in FIG. 5 is added to the output side of the protection circuit 102 may be employed in order to delay the response time. .

１００、１００′ 電源制御用集積回路
１０１制御回路
１０２、１０２−Ａ、１０２−Ｂ保護回路
１０３基準電圧・電流回路Ｂ
１０４電流制限素子
１０５定電流供給回路
１０６基準電圧・電流回路Ａ
１０７電源切替回路
１０８基準電圧・電流回路
２００トランス
２０１１次側巻き線
２０２２次側巻き線
２０３補助巻き線
３０１スイッチング用ＮＭＯＳＦＥＴ
３０２ダイオード
３０３、３０４、４０３コンデンサ
４０１アンド回路
４０２抵抗 100, 100 'Integrated circuit for power supply control 101 Control circuit 102, 102-A, 102-B Protection circuit 103 Reference voltage / current circuit B
104 Current Limiting Element 105 Constant Current Supply Circuit 106 Reference Voltage / Current Circuit A
DESCRIPTION OF SYMBOLS 107 Power supply switching circuit 108 Reference voltage / current circuit 200 Transformer 201 Primary side winding 202 Secondary side winding 203 Auxiliary winding 301 Switching NMOSFET
302 Diode 303, 304, 403 Capacitor 401 AND circuit 402 Resistance

Claims

A first power supply circuit for supplying power during a protection operation including when the power supply is activated in the protection circuit ;
A second power supply circuit for supplying power during normal operation when the protection operation in the protection circuit is canceled;
A reference voltage / current circuit that operates by receiving power from either the first power supply circuit or the second power supply circuit via a power supply switching circuit described later based on the state of the protective operation of the protection circuit; ,
A power switching circuit for supplying power to the first power supply circuit and the reference voltage-current circuit is selected based on the state of the protection operation of the protection circuit one of the second power supply circuit,
A protection circuit and a control circuit that operate based on the output of the reference voltage / current circuit;
The protection circuit is delayed in operation so as not to respond to an instantaneous voltage drop of the output of the power supply switching circuit caused by the switching operation of the power supply switching circuit .
A power supply control circuit characterized by the above.

The power switching circuit is
An enable signal that becomes low level when the protection circuit is in protection operation and becomes high level when the protection operation is being released is used as a gate input, and when the enable signal is at low level, a cutoff state, high level A first transistor element that is conductive when
A current source circuit connected to the drain of the first transistor element;
The gate is connected to the drain of the first transistor element, the drain is connected to the output of the first power supply circuit, the source is connected to the output of the power supply switching circuit, and the first transistor element is in an interrupted state. A second transistor element that is conductive at some time;
The gate is connected to the drain of the first transistor element, the source is connected to the output of the second power supply circuit, the drain is connected to the output of the power supply switching circuit, and the first transistor element is in a conductive state. A third transistor element that is conductive at some point;
The power control circuit according to claim 1, further comprising:

The protection circuit includes a comparator that outputs a comparison result as a protection operation state or a protection operation release state by comparing a detection voltage for protection monitoring with a threshold voltage for protection monitoring.
By reducing the bias current supplied to the comparator or by increasing the device size of the device constituting the comparator and increasing the parasitic capacitance, the protection circuit has the operation delay.
3. The power supply control circuit according to claim 1 or 2 ,

Passing the output indicating the protection operation state or the protection operation release state output by the protection circuit through a delay circuit or a filter circuit, thereby causing the protection circuit to have the operation delay;
The power supply control circuit according to claim 1 , wherein the power supply control circuit is a power supply control circuit.

The protection circuit is plural,
When at least one of the plurality of protection circuits is in a protection operation state, a signal indicating the protection operation state is output, and protection is performed when all of the plurality of protection circuits are in a protection operation release state. A logic circuit that outputs a signal indicating an operation release state;
The output of the logic circuit is allowed to have the operation delay in the protection circuit by passing through a delay circuit or a filter circuit.
The power supply control circuit according to claim 1 , wherein the power supply control circuit is a power supply control circuit.

A primary side and a secondary side are insulated by a transformer, and energy is transmitted to the secondary side through the transformer while turning on / off a switching element provided on the primary side, and a rectifier circuit provided on the secondary side A switching power supply device that obtains a constant voltage DC output at
A first power supply circuit that supplies power from the outside during a protection operation including when the power supply is activated in the protection circuit, and a second that supplies power from the auxiliary winding of the transformer during a normal operation when the protection operation in the protection circuit is released And a reference that operates with power supplied from either the first power supply circuit or the second power supply circuit via a power supply switching circuit described later based on the state of the protection operation of the protection circuit. Power supply switching for supplying power to the reference voltage / current circuit by selecting one of the voltage / current circuit and the first power supply circuit or the second power supply circuit based on the state of protection operation of the protection circuit A circuit, a protection circuit that operates based on the output of the reference voltage / current circuit, and a control circuit that controls the switching element,
The protection circuit is delayed in operation so as not to respond to an instantaneous voltage drop of the output of the power supply switching circuit caused by the switching operation of the power supply switching circuit.
The switching power supply device characterized by the above-mentioned .