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JP5525940B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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JP5525940B2 - 半導体装置および半導体装置の製造方法 - Google Patents

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Description

本発明は、ＳｉＣが使用された半導体装置およびその製造方法に関する。
近年、高耐圧、低オン抵抗を実現する次世代のパワーデバイス材料として、ＳｉＣ（シリコンカーバイト：炭化ケイ素）の使用が検討されている。
パワーデバイスの微細化およびオン抵抗の低減のための構造として、トレンチゲート構造が知られている（たとえば、特許文献１参照）。
特許文献１の半導体装置において、ＳｉＣからなるソース領域に電気的に接続されるソース電極を形成するには、まず、ニッケル（Ｎｉ）膜がソース領域に成膜された後、当該Ｎｉ膜が１０００℃で５分間アニールされる。これにより、ニッケルシリサイド層が形成される。その後、たとえば、アルミニウム（Ａｌ）からなるメタル層が積層されて、配線電極が形成される。こうして、ソース電極が形成される。
特開２００７−２５８４６５号公報
しかしながら、従来の手法のように、ＳｉＣにニッケルシリサイド層を形成し、当該ニッケルシリサイド層にＡｌなどのメタル層を積層するやり方では、シリサイド時にＳｉＣ中に残留するカーボン（Ｃ）が、ニッケルシリサイド層におけるメタル層との界面近傍に析出する。そのため、当該界面近傍に、Ｃが多く含有されるカーボン層が形成される。そして、ニッケルシリサイド層に対するカーボン層の密着性が乏しいことから、ニッケルシリサイド層とカーボン層との間で層剥がれを生じるおそれがある。この種の層剥がれは、ＶＤＭＩＳＦＥＴ（Vertical Double-diffused Metal Insulator Semiconductor Field Effect Transistor）やＳＢＤ（Schottky Barrier Diode）の裏面電極を形成する場合などに発生しやすい。
一方、Ａｌの堆積に先立ってカーボン層を除去することにより、層剥がれを防止することが考えられる。しかし、カーボン層を除去する工程が余計に必要になるため、工程数が増加し、製造コストが増加する。
本発明の目的は、製造コストの増加を抑制しつつ、ＳｉＣ基板の一方面に直接接合されるメタル層の接続信頼性を向上でき、さらにはＳｉＣ基板に対するメタル層のオーミック接合を確保することのできる半導体装置およびその製造方法を提供することにある。
本発明の一の局面に係る半導体装置は、ＳｉＣからなる半導体層と、前記半導体層の一方面に直接接合されたメタル層とを含み、前記半導体層の一方側の表層部分には、他方側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層が形成されている。
この構成によれば、ＳｉＣからなる半導体層の一方面に対して、メタル層が直接接合されているので、半導体層とメタル層との間にシリサイド層やカーボン層が介在されていない。そのため、半導体層とメタル層との間の層剥がれを防止することができる。その結果、半導体層に対するメタル層の接続信頼性を向上させることができる。
また、半導体基板の一方側の表層部分には、他方側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層が形成されている。そのため、シリサイド層を介してＳｉＣとメタルとを接合させる場合と同様に、半導体層に対してメタル層をオーミック接合させることができる。
そして、このような半導体装置は、たとえば、本発明の半導体装置の製造方法により製造することができる。すなわち、熱処理により、ＳｉＣからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、前記高カーボン濃度層にメタルを直接接合する工程とを含み、前記高カーボン濃度層を形成する工程における熱処理温度が１４００℃以上である、半導体装置の製造方法により製造することができる。
この方法によれば、半導体層の一方側の表層部分に高カーボン濃度層が形成され、その高カーボン濃度層にメタルが直接接合されてメタル層が形成される。半導体層の一方面上にシリサイド層を形成しないので、シリサイド層上のカーボン層を除去するための工程を実行する必要がない。そのため、工程数の増加を抑制することができる。その結果、製造コストの増加を抑制することができる。
また、１４００℃以上の熱処理により、ＳｉＣ中のＳｉ原子を半導体層の一方側から効率よく昇華させることができる。そのため、高カーボン濃度層を効率よく形成することができる。また、たとえば、半導体層に不純物イオンが注入されている場合、１４００℃以上の熱処理工程中に、高カーボン濃度層の形成と並行して、不純物イオンを活性化させることができる。熱処理工程と活性化工程とを１工程に集約することができるので、工程数を低減することができる。その結果、製造コストを低減することができる。
また、本発明の他の局面に係る半導体装置は、ＳｉＣからなる半導体層と、前記半導体層の一方面に直接接合されたメタル層とを含み、前記半導体層の一方側の表層部分には、ＳｉＣ固有の結合エネルギよりも高い結合エネルギを有する高エネルギ層が形成されている。
この構成によれば、ＳｉＣからなる半導体層の一方面に対して、メタル層が直接接合されているので、半導体層とメタル層との間にシリサイド層やカーボン層が介在されていない。そのため、半導体層とメタル層との間の層剥がれを防止することができる。その結果、半導体層に対するメタル層の接続信頼性を向上させることができる。
また、半導体基板の一方側の表層部分には、ＳｉＣ固有の結合エネルギよりも高い結合エネルギを有する高エネルギ層が形成されている。そのため、シリサイド層を介してＳｉＣとメタルとを接合させる場合と同様に、半導体層に対してメタル層をオーミック接合させることができる。
また、本発明の半導体装置において、前記半導体層は、相対的に不純物濃度が高い半導体基板と、前記半導体基板の表面に形成された相対的に不純物濃度が低いエピタキシャル層とを含んでいてもよい。その場合、前記高カーボン濃度層は、前記半導体基板の裏面側の表層部分に形成されていてもよい。
この構成では、高カーボン濃度層が、相対的に不純物濃度が高い半導体基板に形成されているので、半導体基板に対して、メタル層を低い抵抗値でオーミック接合することができる。
また、半導体基板の不純物濃度は、１×１０１７ｃｍ−３以上であることが好ましく、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３であることがさらに好ましい。
半導体基板の不純物濃度が１×１０１７ｃｍ−３以上であれば、半導体基板に対して、メタル層をより良好にオーミック接合することができる。
また、半導体層に接合されるメタル層は、半導体層の側からＴｉ、ＮｉおよびＡｇがこの順に積層されたＴｉ／Ｎｉ／Ａｇ積層構造を有していてもよく、当該積層構造にさらにＡｕが積層されたＴｉ／Ｎｉ／Ａｇ／Ａｕ積層構造を有していてもよい。
また、半導体層が、前記一方側に形成されたドレインと、前記ドレインの反対側に形成されたゲートおよびソースとを含む縦型トランジスタ構造を有している場合、前記メタル層は、ドレインに接合されたドレイン電極であってもよい。
なお、縦型トランジスタ構造において、ドレインの概念には、半導体層に第１導電型の不純物が注入されて形成されたドレイン（ドリフト領域）領域が含まれる。また、ゲートの概念には、半導体層に第２導電型の不純物が注入された形成され、半導体装置の動作時にチャネルが形成されるボディ領域、当該ボディ領域上に形成されたゲート絶縁膜、および当該ゲート絶縁膜を挟んでボディ領域に対向するゲート電極が含まれる。また、ソースには、半導体層に第１導電型の不純物が注入されて形成されたソース領域が含まれる。
また、本発明の半導体装置の製造方法では、前記高カーボン濃度層を形成する工程は、前記半導体層を不活性ガス中で熱処理する工程と、その熱処理工程後に前記半導体基板を酸化させることにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含んでいることが好ましい。
熱処理の温度が高すぎると、一方側の表層部分にＳｉがほとんど残らず、当該部分にカーボンからなるカーボン層が形成される場合がある。
上記の製造方法では、半導体層を不活性ガス中で熱処理した後、半導体層を酸化させることにより、半導体層の一方面に酸化膜が形成される。そして、その酸化膜が除去される。そのため、一方面側の表層部分にカーボン層が形成されても、そのカーボン層を酸化膜とともに除去することができる。
したがって、本発明の半導体装置を製造するための方法は、熱処理により、ＳｉＣからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、前記高カーボン濃度層にメタルを直接接合する工程とを含み、前記高カーボン濃度層を形成する工程が、前記半導体層を不活性ガス中で熱処理する工程と、その熱処理工程後に前記半導体層を酸化させることにより前記半導 体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む方法であってもよい。
また、本発明の半導体装置は、熱処理により、ＳｉＣからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、前記高カーボン濃度層にメタルを直接接合する工程とを含み、前記高カーボン濃度層を形成する工程が、前記半導体層を、酸化ガス中、１４００℃以下で熱処理することにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む工程を実行することによっても形成することができる。
図１は、本発明の第１実施形態に係る半導体装置（トレンチゲート型ＶＤＭＯＳＦＥＴ）の模式的な断面図である。 図２Ａは、図１の半導体装置の製造方法を説明するための模式的な断面図である。 図２Ｂは、図２Ａの次の工程を示す図である。 図２Ｃは、図２Ｂの次の工程を示す図である。 図２Ｄは、図２Ｃの次の工程を示す図である。 図２Ｅは、図２Ｄの次の工程を示す図である。 図２Ｆは、図２Ｅの次の工程を示す図である。 図２Ｇは、図２Ｆの次の工程を示す図である。 図２Ｈは、図２Ｇの次の工程を示す図である。 図２Ｉは、図２Ｈの次の工程を示す図である。 図２Ｊは、図２Ｉの次の工程を示す図である。 図２Ｋは、図２Ｊの次の工程を示す図である。 図２Ｌは、図２Ｋの次の工程を示す図である。 図２Ｍは、図２Ｌの次の工程を示す図である。 図２Ｎは、図２Ｍの次の工程を示す図である。 図２Ｏは、図２Ｎの次の工程を示す図である。 図２Ｐは、図２Ｏの次の工程を示す図である。 図３は、本発明の第２実施形態に係る半導体装置（プレーナゲート型ＶＤＭＯＳＦＥＴ）の模式的な断面図である。 図４は、本発明の第３実施形態に係るショットキーバリアダイオードの模式的な断面図である。 図５は、第２実施形態の半導体装置の変形例を示す模式的な断面図である。 図６は、実施例および比較例に係るショットキーバリアダイオードのＩ−Ｖ特性曲線を示す図である。 図７は、実施例１および比較例１〜２のそれぞれにおいて、表メタルを形成する前のＳｉＣ基板をＸＰＳ測定したときのＣ１ｓの結合エネルギの強度分布を示す図である。 図８は、実施例１および比較例１〜２のそれぞれにおいて、表メタルを形成する前のＳｉＣ基板をＸＰＳ測定したときのＳｉ２ｓの結合エネルギの強度分布を示す図である。 図９は、実施例１および比較例１〜２のそれぞれにおいて、表メタルを形成する前のＳｉＣ基板をＸＰＳ測定したときのＳｉ２ｐの結合エネルギの強度分布を示す図である。 図１０は、実施例１および比較例１〜２のそれぞれにおける、Ｃ１ｓの結合エネルギのピーク位置を示す図である。 図１１は、実施例１および比較例１〜２のそれぞれにおける、Ｓｉ２ｓの結合エネルギのピーク位置を示す図である。 図１２は、実施例１および比較例１〜２のそれぞれにおける、Ｓｉ２ｐの結合エネルギのピーク位置を示す図である。 図１３は、実施例１および比較例１〜２のそれぞれにおける、組成比Ｃ１ｓ／Ｓｉ２ｓを示す図である。 図１４は、実施例１および比較例１〜２のそれぞれにおける、組成比Ｃ１ｓ／Ｓｉ２ｐを示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置（トレンチゲート型ＶＤＭＯＳＦＥＴ）の模式的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double-diffused Metal Insulator Semiconductor Field Effect Transistor）の単位セルが複数配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
半導体装置１は、その基体をなす半導体基板としてのＳｉＣ基板２を備えている。ＳｉＣ基板２には、Ｎ型不純物が高濃度にドーピングされており、そのＮ型不純物濃度は、たとえば、１×１０１７ｃｍ−３以上、好ましくは、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。ＳｉＣ基板２は、その表面２１（他方面）がＳｉ（シリコン）面であり、その裏面２２（一方面）がＣ（カーボン）面である。また、ＳｉＣ基板２の厚さは、たとえば、１００μｍ〜４００μｍである。
ＳｉＣ基板２の裏面２２側の表層部分には、表面２１側の表層部分よりもカーボンが高濃度に含まれるＳｉＣからなる層（高カーボン濃度ＳｉＣ層３）が形成されている。
高カーボン濃度ＳｉＣ層３における、ＣとＳｉとの組成比（Ｃ／Ｓｉ）は、１ｓ軌道におけるＣ（Ｃ１ｓ）と２ｓ軌道におけるＳｉ（Ｓｉ２ｓ）との組成比（Ｃ１ｓ／Ｓｉ２ｓ）が、たとえば、１．１〜１．２であり、好ましくは、１．１５〜１．２である。また、Ｃ１ｓと２ｐ軌道におけるＳｉ（Ｓｉ２ｐ）との組成比（Ｃ１ｓ／Ｓｉ２ｐ）が、たとえば、１．２〜１．４であり、好ましくは、１．２〜１．２５である。
上記範囲の組成比を有する高カーボン濃度ＳｉＣ層３は、たとえば、ＳｉＣ固有の結合エネルギよりも高い結合エネルギを有する高エネルギ層であり、ＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）により分析されたＳｉ−２ｓ軌道、Ｓｉ−２ｐ軌道およびＣ−１ｓ軌道のピークが、ＳｉＣ基板２における高カーボン濃度ＳｉＣ層３を除く部分（たとえば、表面２１側の表層部分）の当該ピーク（ＳｉＣ固有のピーク）を基準として高結合エネルギ側に、たとえば、０．２ｅＶ〜１ｅＶ、好ましくは、０．４ｅＶ〜０．６ｅＶシフトしている。
また、高カーボン濃度ＳｉＣ層３の厚さは、たとえば、ＳｉＣ基板２の厚さの２．５×１０−４％〜１×１０−２％程度、具体的には、たとえば、１ｎｍ〜１０ｎｍである。
ＳｉＣ基板２の表面２１には、ＳｉＣ基板２よりもＮ型不純物が低濃度にドーピングされたＳｉＣからなる、Ｎ−型のエピタキシャル層４が積層されている。Ｓｉ面である表面２１上に形成されるエピタキシャル層４は、Ｓｉ面を成長主面として成長する。したがって、エピタキシャル層４の表面４１は、Ｓｉ面である。
エピタキシャル層４におけるＳｉ面側の部分（表層部）とは反対のＣ面側の部分（基層部）は、その全域がエピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域５をなしている。ドレイン領域５のＮ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である。
一方、エピタキシャル層４の表層部には、Ｐ型のボディ領域６が形成されている。ボディ領域６は、ドレイン領域５に接している。ボディ領域６のＰ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３である。
エピタキシャル層４には、ゲートトレンチ７が表面４１から掘り下がって形成されている。ゲートトレンチ７は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延び、たとえば、ストライプ構造をなしている。
ゲートトレンチ７は、ボディ領域６を層厚方向に貫通し、その最深部（底面）がドレイン領域５に達している。
ゲートトレンチ７の内面およびエピタキシャル層４の表面４１には、ゲートトレンチ７の内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜８が形成されている。
そして、ゲート絶縁膜８の内側をＮ型不純物がドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ７内にゲート電極９が埋設されている。
ボディ領域６の表層部には、ゲートトレンチ７に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ＋型のソース領域１０が形成されている。ソース領域１０は、ドレイン領域５のＮ型不純物濃度よりも高く、Ｎ型不純物が高濃度にドーピングされた領域である。ソース領域１０のＮ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。ソース領域１０は、ゲートトレンチ７に隣接する位置においてゲート幅に沿う方向に延び、その底部がボディ領域６に接している。
また、エピタキシャル層４には、その表面４１から、ゲート幅と直交する方向におけるソース領域１０の中央部を貫通し、ボディ領域６に接続されるＰ＋型のボディコンタクト領域１１が形成されている。ボディコンタクト領域１１は、ボディ領域６のＰ型不純物濃度よりも高く、Ｐ型不純物が高濃度にドーピングされた領域である。ボディコンタクト領域１１のＰ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。
すなわち、ゲートトレンチ７およびソース領域１０は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域１０上に、ソース領域１０に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１１は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極９が一定のゲート幅を有するように設定されている。
エピタキシャル層４上には、ＳｉＯ２からなる層間絶縁膜１２が積層されている。この層間絶縁膜１２に形成されたコンタクトホール１３を介して、ソース電極１４がソース領域１０およびボディコンタクト領域１１に接続されている。ソース電極１４は、たとえば、Ａｌを主成分として含む金属材料からなるソースメタル１５と、このソースメタル１５の下層に形成された、Ｎｉからなるオーミックメタル１６とを含んでいる。
ＳｉＣ基板２の裏面２２には、メタル層としてのドレイン電極１７が形成されている。ドレイン電極１７は、高カーボン濃度ＳｉＣ層３に直接接合されている。ドレイン電極１７は、たとえば、チタン層（Ｔｉ）、ニッケル層（Ｎｉ）および銀層（Ａｇ）が順に積層された積層構造（Ｔｉ／Ｎｉ／Ａｇ）、このＴｉ／Ｎｉ／Ａｇ積層構造にさらに金層（Ａｕ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｇ／Ａｕ）、チタン層（Ｔｉ）、ニッケル層（Ｎｉ）およびアルミニウム層（Ａｌ）が順に積層された積層構造（Ｔｉ／Ｎｉ／Ａｌ）などにより形成することができる。
ソース電極１４とドレイン電極１７との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極９に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極９からの電界によりボディ領域６におけるゲート絶縁膜８との界面近傍にチャネルが形成される。これにより、ソース電極１４とドレイン電極１７との間に電流が流れ、ＶＤＭＯＳＦＥＴがオン状態となる。
なお、この実施形態では、ボディ領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９が上位の概念としてのゲートを構成している。また、ソース領域１０およびソース電極１４が上位の概念としてのソースを構成している。また、ＳｉＣ基板２、ドレイン領域５およびドレイン電極１７が上位の概念としてのドレインを構成している。
図２Ａ〜図２Ｐは、図１の半導体装置の製造方法を工程順に説明するための模式的な断面図である。
まず、図２Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板２の表面２１（Ｓｉ面）上に、不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板２上に、Ｎ−型のエピタキシャル層４が形成される。続いて、エピタキシャル層４の表面４１からその内部に、Ｐ型不純物がインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギが２００ｋｅＶ〜４００ｋｅＶである。
これにより、図２Ｂに示すように、エピタキシャル層４の表層部に、Ｐ型不純物がインプランテーションされた領域（Ｐ型インプラ領域１８）が形成される。Ｐ型インプラ領域１８の形成により、エピタキシャル層４の基層部には、Ｐ型インプラ領域１８と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域５が形成される。
次いで、図２Ｃに示すように、ＣＶＤ法により、エピタキシャル層４上に、ＳｉＯ２からなるマスク１９が形成される。続いて、フォトレジスト（図示せず）を介するエッチングにより、ボディコンタクト領域１１を形成すべき領域に対向する開口２０を有するパターンに、マスク１９がパターニングされる。パターニング後、エピタキシャル層４の表面４１からその内部に、Ｐ型不純物がインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギが３０ｋｅＶ〜２００ｋｅＶである。これにより、Ｐ型インプラ領域１８の表層部に、Ｐ型不純物が高濃度でインプランテーションされた領域（Ｐ＋型インプラ領域２３）が形成される。Ｐ型不純物の注入後、マスク１９が除去される。
次いで、図２Ｄに示すように、ＣＶＤ法により、エピタキシャル層４上に、ＳｉＯ２からなるマスク２４が形成される。続いて、フォトレジスト（図示せず）を介するエッチングにより、ソース領域１０を形成すべき領域に対向する開口２５を有するパターンに、マスク２４がパターニングされる。パターニング後、エピタキシャル層４の表面４１からその内部に、Ｎ型不純物がインプランテーション（注入）される。このときの注入条件は、Ｎ型不純物の種類により異なるが、たとえば、加速エネルギが３０ｋｅＶ〜２００ｋｅＶである。Ｎ型不純物の注入後、マスク２４が除去される。これにより、Ｐ型インプラ領域１８の表層部に、Ｎ型不純物が高濃度でインプランテーションされた領域（Ｎ＋型インプラ領域２６）が形成される。
次いで、図２Ｅに示すように、ＳｉＣ基板２が加熱炉２７に搬入される。搬入後、加熱炉２７内に不活性ガス（たとえば、Ｎ２、Ａｒなど）を導入しながら、たとえば、１４００℃以上、好ましくは、１６００℃〜２０００℃、さらに好ましくは、１７００℃〜１８００℃の条件で、たとえば、１分〜６０分間、好ましくは、３分〜５分間、ＳｉＣ基板２が熱処理される。
これにより、ＳｉＣ基板２の裏面２２（Ｃ面）からＳｉＣ中のＳｉが昇華し、裏面２２側の表層部分における結合エネルギがＳｉＣ固有の結合エネルギよりも高結合エネルギ側にシフトして、高カーボン濃度ＳｉＣ層３（高エネルギ層）が形成される。同時に、この熱処理により、注入されたＮ型およびＰ型不純物が活性化して、エピタキシャル層４の表層部にボディ領域６が形成されるとともに、ボディ領域６の表層部にソース領域１０およびボディコンタクト領域１１が形成される。
熱処理後、図２Ｆに示すように、加熱炉２７内に酸化ガス（たとえば、Ｏ２など）を導入しながら、たとえば、９００℃〜１４００℃で、たとえば、１０分〜６００分間、ＳｉＣ基板２が酸化（たとえば、熱酸化）される。これにより、ＳｉＣ基板２の表面２１および裏面２２のそれぞれに、酸化膜２８，２９が形成される。
次いで、図２Ｇに示すように、当該酸化膜２８，２９が除去される。これにより、熱処理時の温度が過度に上昇して裏面２２側の表層部分にカーボンからなるカーボン層が形成されても、そのカーボン層を酸化膜２９とともに除去することができる。
その後、図２Ｈに示すように、ＳｉＣ基板２が加熱炉２７から搬出される。
次いで、図２Ｉに示すように、ＣＶＤ法などにより、エピタキシャル層４の表面４１全域に、ＳｉＯ２からなるマスク３０が形成される。なお、マスク３０は、ＳｉＮなどで形成することもできる。
次いで、図２Ｊに示すように、フォトレジスト（図示せず）を介するエッチングにより、ゲートトレンチ７を形成すべき領域に対向する開口３１を有するパターンに、マスク３０がパターニングされる。
次いで、図２Ｋに示すように、ＳＦ６（六フッ化硫黄）、Ｏ２（酸素）およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）が、開口３１を介してエピタキシャル層４の表面４１へ入射される。これにより、エピタキシャル層４が表面４１（Ｓｉ面）からドライエッチングされて、ゲートトレンチ７が形成される。ゲートトレンチ７の形成後、マスク３０が除去される。
次いで、図２Ｌに示すように、熱酸化法により、ゲートトレンチ７の内面およびエピタキシャル層４の表面４１が酸化される。これにより、ゲート絶縁膜８が形成される。
次いで、図２Ｍに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料がエピタキシャル層４上に堆積される。堆積されたポリシリコン材料は、エッチバック面がエピタキシャル層の表面４１に対して面一になるまでエッチバックされる。これにより、ポリシリコン材料におけるゲートトレンチ７外の部分が除去されて、ゲートトレンチ７内に残存するポリシリコン材料からなるゲート電極９が形成される。
次いで、図２Ｎに示すように、ＣＶＤ法により、エピタキシャル層４上に、ＳｉＯ２からなる層間絶縁膜１２が積層される。そして、層間絶縁膜１２およびゲート絶縁膜８がパターニングされることにより、層間絶縁膜１２およびゲート絶縁膜８に、ソース領域１０を露出させるコンタクトホール１３が形成される。
次いで、図２Ｏに示すように、スパッタ法、蒸着法などの方法により、オーミックメタル１６およびソースメタル１５が順に堆積されて、ソース領域１０およびボディコンタクト領域１１にソース電極１４が接続される。
次いで、図２Ｐに示すように、スパッタ法、蒸着法などの方法により、ＳｉＣ基板２の裏面２２にドレイン電極１７の材料が堆積されて、高カーボン濃度ＳｉＣ層３の表面にドレイン電極１７が接合される。
以上の工程を経て、図１に示す半導体装置１が得られる。
以上のように、半導体装置１によれば、ＳｉＣ基板２の裏面２２に対して、ドレイン電極１７が直接接合されているので、ＳｉＣ基板２とドレイン電極１７との間にシリサイド層やカーボン層が介在されていない。そのため、ＳｉＣ基板２とドレイン電極１７との間の層剥がれを防止することができる。その結果、ＳｉＣ基板２に対するドレイン電極１７の接続信頼性を向上させることができる。
また、ＳｉＣ基板２の裏面２２側の表層部分には、表面２１側の表層部分よりもカーボンが高濃度に含まれるＳｉＣからなる層（高カーボン濃度ＳｉＣ層３）が形成されている。そのため、シリサイド層を介してＳｉＣとメタルとを接合させる場合と同様に、ＳｉＣ基板２に対してドレイン電極１７をオーミック接合させることができる。
また、ＳｉＣ基板２のＮ型不純物濃度が１×１０１７ｃｍ−３以上であるので、ＳｉＣ基板２に対して、ドレイン電極１７を低い抵抗値で良好にオーミック接合することができる。
そして、この半導体装置１を製造する方法によれば、ＳｉＣ基板２の裏面２２側の表層部分に高カーボン濃度ＳｉＣ層３が形成され、裏面２２にドレイン電極１７の材料が堆積されることにより、高カーボン濃度ＳｉＣ層３の表面にドレイン電極１７が直接接合される。ＳｉＣ基板２の裏面２２上にシリサイド層を形成しないので、シリサイド層上のカーボン層を除去するための工程を実行する必要がない。そのため、工程数の増加を抑制することができる。その結果、製造コストの増加を抑制することができる。
また、熱処理を１４００℃以上の温度条件で行なうので、ＳｉＣ中のＳｉ原子をＳｉＣ基板２の裏面２２側（カーボン面側）から効率よく昇華させることができる。また、１４００℃以上の熱処理工程中に、高カーボン濃度ＳｉＣ層３の形成と並行して、注入されたＮ型およびＰ型不純物を活性化させることができる。熱処理工程と活性化工程とを１工程に集約することができるので、工程数を低減することができる。その結果、製造コストを低減することができる。さらには、活性化後の不純物領域（たとえば、ボディ領域６、ソース領域１０、ボディコンタクト領域１１など）が高温下に晒されることを防止できるので、半導体装置１のデバイス特性を安定化させることができる。
図３は、本発明の第２実施形態に係る半導体装置（プレーナゲート型ＶＤＭＯＳＦＥＴ）の模式的な断面図である。
半導体装置５１は、プレーナゲート型ＶＤＭＯＳＦＥＴの単位セルが複数配置された構造を有している。なお、図３では、複数の単位セルのうちの一部が示されている。
半導体装置５１は、その基体をなす半導体基板としてのＳｉＣ基板５２を備えている。ＳｉＣ基板５２には、Ｎ型不純物が高濃度にドーピングされており、そのＮ型不純物濃度は、たとえば、１×１０１７ｃｍ−３以上、好ましくは、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。ＳｉＣ基板５２は、その表面５２１（他方面）がＳｉ（シリコン）面であり、その裏面５２２（一方面）がＣ（カーボン）面である。また、ＳｉＣ基板５２の厚さは、たとえば、１００μｍ〜４００μｍである。
ＳｉＣ基板５２の裏面５２２側の表層部分には、表面５２１側の表層部分よりもカーボンが高濃度に含まれるＳｉＣからなる層（高カーボン濃度ＳｉＣ層５３）が形成されている。
高カーボン濃度ＳｉＣ層５３における、ＣとＳｉとの組成比（Ｃ／Ｓｉ）は、１ｓ軌道におけるＣ（Ｃ１ｓ）と２ｓ軌道におけるＳｉ（Ｓｉ２ｓ）との組成比（Ｃ１ｓ／Ｓｉ２ｓ）が、たとえば、１．１〜１．２であり、好ましくは、１．１５〜１．２である。また、Ｃ１ｓと２ｐ軌道におけるＳｉ（Ｓｉ２ｐ）との組成比（Ｃ１ｓ／Ｓｉ２ｐ）が、たとえば、１．２〜１．４であり、好ましくは、１．２〜１．２５である。
上記範囲の組成比を有する高カーボン濃度ＳｉＣ層５３は、たとえば、ＳｉＣ固有の結合エネルギよりも高い結合エネルギを有する高エネルギ層であり、ＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）により分析されたＳｉ−２ｓ軌道、Ｓｉ−２ｐ軌道およびＣ−１ｓ軌道のピークが、ＳｉＣ基板５２における高カーボン濃度ＳｉＣ層５３を除く部分（たとえば、表面５２１側の表層部分）の当該ピーク（ＳｉＣ固有のピーク）を基準として高結合エネルギ側に、たとえば、０．２ｅＶ〜１ｅＶ、好ましくは、０．４ｅＶ〜０．６ｅＶシフトしている。
また、高カーボン濃度ＳｉＣ層５３の厚さは、たとえば、ＳｉＣ基板５２の厚さの２．５×１０−４％〜１×１０−２％程度、具体的には、たとえば、１ｎｍ〜１０ｎｍである。
ＳｉＣ基板５２の表面５２１には、ＳｉＣ基板５２よりもＮ型不純物が低濃度にドーピングされたＳｉＣからなる、Ｎ−型のエピタキシャル層５４が積層されている。Ｓｉ面である表面５２１上に形成されるエピタキシャル層５４は、Ｓｉ面を成長主面として成長する。したがって、エピタキシャル層５４の表面５４１は、Ｓｉ面である。
エピタキシャル層５４におけるＳｉ面側の部分（表層部）とは反対のＣ面側の部分（基層部）は、その全域がエピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域５５をなしている。ドレイン領域５５のＮ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である。
一方、エピタキシャル層５４の表層部には、Ｐ型のボディ領域（ウェル領域）５６が複数形成されている。複数のボディ領域５６は、たとえば、平面視四角形状（略正方形状）をなし、マトリクス状に配列されている。各ボディ領域５６は、ドレイン領域５５に接している。ボディ領域５６のＰ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３である。なお、複数のボディ領域５６は、互いに平行に延びるストライプ状に配列されていてもよい。
各ボディ領域５６の表層部には、Ｎ＋型のソース領域６０がボディ領域５６の周縁と間隔を空けて形成されている。ソース領域６０は、ドレイン領域５５のＮ型不純物濃度よりも高く、Ｎ型不純物が高濃度にドーピングされた領域である。ソース領域６０のＮ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。
各ソース領域６０の内側には、ボディ領域５６よりもＰ型不純物が高濃度にドープされたＰ＋型のボディコンタクト領域６１が形成されている。各ボディコンタクト領域６１は、ソース領域６０を深さ方向に貫通して形成されている。ボディコンタクト領域６１は、ボディ領域５６のＰ型不純物濃度よりも高く、Ｐ型不純物が高濃度にドーピングされた領域である。ボディコンタクト領域６１のＰ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。
エピタキシャル層５４の表面５４１には、ＳｉＯ２からなるゲート絶縁膜５８が形成されている。ゲート絶縁膜５８は、隣り合うボディ領域５６の間に跨っていて、ボディ領域５６におけるソース領域６０を取り囲む部分（ボディ領域５６の周縁部）およびソース領域６０の外周縁を覆っている。
ゲート絶縁膜５８上には、ゲート電極５９が形成されている。ゲート電極５９は、格子状のゲート絶縁膜５８に沿って格子状に形成されていて、ゲート絶縁膜５８を挟んで各ボディ領域５６の周縁部に対向している。ゲート電極５９は、たとえば、Ｎ型不純物がドーピングされたポリシリコンからなる。
エピタキシャル層５４上には、ＳｉＯ２からなる層間絶縁膜６２が積層されている。この層間絶縁膜６２に形成されたコンタクトホール６３を介して、ソース電極６４がソース領域６０およびボディコンタクト領域６１に接続されている。ソース電極６４は、たとえば、Ａｌを主成分として含む金属材料からなるソースメタル６５と、このソースメタル６５の下層に形成された、Ｎｉからなるオーミックメタル６６とを含んでいる。
ＳｉＣ基板５２の裏面５２２には、メタル層としてのドレイン電極６７が形成されている。ドレイン電極６７は、高カーボン濃度ＳｉＣ層５３に直接接合されている。ドレイン電極６７は、たとえば、チタン層（Ｔｉ）、ニッケル層（Ｎｉ）および銀層（Ａｇ）が順に積層された積層構造（Ｔｉ／Ｎｉ／Ａｇ）、このＴｉ／Ｎｉ／Ａｇ積層構造にさらに金層（Ａｕ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｇ／Ａｕ）、チタン層（Ｔｉ）、ニッケル層（Ｎｉ）およびアルミニウム層（Ａｌ）が順に積層された積層構造（Ｔｉ／Ｎｉ／Ａｌ）などにより形成することができる。
ソース電極６４とドレイン電極６７との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５９に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極５９からの電界によりボディ領域５６におけるゲート絶縁膜５８との界面近傍にチャネルが形成される。これにより、ソース電極６４とドレイン電極６７との間に電流が流れ、ＶＤＭＯＳＦＥＴがオン状態となる。
なお、この実施形態では、ボディ領域５６、ゲート絶縁膜５８およびゲート電極５９が上位の概念としてのゲートを構成している。また、ソース領域６０およびソース電極６４が上位の概念としてのソースを構成している。また、ＳｉＣ基板５２、ドレイン領域５５およびドレイン電極６７が上位の概念としてのドレインを構成している。
そして、この半導体装置５１の構造によっても、半導体装置１と同様に、ＳｉＣ基板５２の裏面５２２に対して、ドレイン電極６７が直接接合されているので、ＳｉＣ基板５２とドレイン電極６７との間にシリサイド層やカーボン層が介在されていない。そのため、ＳｉＣ基板５２とドレイン電極６７との間の層剥がれを防止することができる。その結果、ＳｉＣ基板５２に対するドレイン電極６７の接続信頼性を向上させることができる。
また、ＳｉＣ基板５２の裏面５２２側の表層部分には、表面５２１側の表層部分よりもカーボンが高濃度に含まれるＳｉＣからなる層（高カーボン濃度ＳｉＣ層５３）が形成されている。そのため、シリサイド層を介してＳｉＣとメタルとを接合させる場合と同様に、ＳｉＣ基板５２に対してドレイン電極６７をオーミック接合させることができる。
なお、半導体装置５１を製造するには、まず、図２Ａ〜図２Ｄに示す工程に倣って、エピタキシャル層５４における、ボディ領域５６、ソース領域６０およびボディコンタクト領域６１を形成すべき領域に不純物をインプランテーションする。次いで、図２Ｅに示す工程に倣って、ＳｉＣ基板５２を加熱炉２７に搬入し、ＳｉＣ基板５２を熱処理する。これにより、高カーボン濃度ＳｉＣ層５３が形成されると同時に、ボディ領域５６、ソース領域６０およびボディコンタクト領域６１が形成される。その後は、図２Ｆおよび図２Ｇに示す工程を経た後、ゲート電極５９、ソース電極６４およびドレイン電極６７などを形成すればよい。
この半導体装置５１を製造する際にも、半導体装置１の製造工程による作用効果と同様の作用効果を発揮することができる。
すなわち、ＳｉＣ基板５２の裏面５２２上にシリサイド層を形成しないので、シリサイド層上のカーボン層を除去するための工程を実行する必要がない。そのため、工程数の増加を抑制することができる。
また、ＳｉＣ基板５２の熱処理を１４００℃以上の温度条件で行うので、ＳｉＣ中のＳｉ原子をＳｉＣ基板５２の裏面５２２側（カーボン面側）から効率よく昇華させることができる。また、１４００℃以上の熱処理工程中に、高カーボン濃度ＳｉＣ層５３の形成と並行して、注入されたＮ型およびＰ型不純物を活性化させることができる。熱処理工程と活性化工程とを１工程に集約することができるので、工程数を低減することができる。さらには、活性化後の不純物領域（たとえば、ボディ領域５６、ソース領域６０、ボディコンタクト領域６１など）が高温下に晒されることを防止できるので、半導体装置５１のデバイス特性を安定化させることができる。
図４は、本発明の第３実施形態に係るショットキーバリアダイオードの模式的な断面図である。
半導体装置としてのショットキーバリアダイオード７１は、その基体をなす半導体基板としてのＳｉＣ基板７２を備えている。ＳｉＣ基板７２には、Ｎ型不純物が高濃度にドーピングされており、そのＮ型不純物濃度は、たとえば、１×１０１７ｃｍ−３以上、好ましくは、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。ＳｉＣ基板７２は、その表面７２１（他方面）がＳｉ（シリコン）面であり、その裏面７２２（一方面）がＣ（カーボン）面である。また、ＳｉＣ基板７２の厚さは、たとえば、１００μｍ〜４００μｍである。
ＳｉＣ基板７２の裏面７２２側の表層部分には、表面７２１側の表層部分よりもカーボンが高濃度に含まれるＳｉＣからなる層（高カーボン濃度ＳｉＣ層７３）が形成されている。
高カーボン濃度ＳｉＣ層７３における、ＣとＳｉとの組成比（Ｃ／Ｓｉ）は、１ｓ軌道におけるＣ（Ｃ１ｓ）と２ｓ軌道におけるＳｉ（Ｓｉ２ｓ）との組成比（Ｃ１ｓ／Ｓｉ２ｓ）が、たとえば、１．１〜１．２であり、好ましくは、１．１５〜１．２である。また、Ｃ１ｓと２ｐ軌道におけるＳｉ（Ｓｉ２ｐ）との組成比（Ｃ１ｓ／Ｓｉ２ｐ）が、たとえば、１．２〜１．４であり、好ましくは、１．２〜１．２５である。
上記範囲の組成比を有する高カーボン濃度ＳｉＣ層７３は、たとえば、ＳｉＣ固有の結合エネルギよりも高い結合エネルギを有する高エネルギ層であり、ＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）により分析されたＳｉ−２ｓ軌道、Ｓｉ−２ｐ軌道およびＣ−１ｓ軌道のピークが、ＳｉＣ基板７２における高カーボン濃度ＳｉＣ層７３を除く部分（たとえば、表面７２１側の表層部分）の当該ピーク（ＳｉＣ固有のピーク）を基準として高結合エネルギ側に、たとえば、０．２ｅＶ〜１ｅＶ、好ましくは、０．４ｅＶ〜０．６ｅＶシフトしている。
また、高カーボン濃度ＳｉＣ層７３の厚さは、たとえば、ＳｉＣ基板７２の厚さの２．５×１０−４％〜１×１０−２％程度、具体的には、たとえば、１ｎｍ〜１０ｎｍである。
ＳｉＣ基板７２の表面７２１には、ＳｉＣ基板７２よりもＮ型不純物が低濃度にドーピングされたＳｉＣからなる、Ｎ−型のエピタキシャル層７４が積層されている。Ｓｉ面である表面７２１上に形成されるエピタキシャル層７４は、Ｓｉ面を成長主面として成長する。したがって、エピタキシャル層７４の表面７４１は、Ｓｉ面である。
エピタキシャル層７４の表面７４１には、酸化シリコン（ＳｉＯ２）からなるフィールド絶縁膜７５が積層されている。フィールド絶縁膜７５の厚さは、たとえば、５０００Å〜４００００Åである。なお、フィールド絶縁膜７５は、窒化シリコン（ＳｉＮ）など、他の絶縁物からなっていてもよい。
フィールド絶縁膜７５には、エピタキシャル層７４の中央部を露出させる開口７６が形成されている。フィールド絶縁膜７５上には、アノード電極７７が形成されている。
アノード電極７７は、フィールド絶縁膜７５の開口７６内を埋め尽くし、フィールド絶縁膜７５における開口７６の周縁部７８を上から覆うように、当該開口７６の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜７５の周縁部７８は、エピタキシャル層７４およびアノード電極７７により、全周にわたってその上下両側から挟まれている。
アノード電極７７は、たとえば、フィールド絶縁膜７５の開口７６内でエピタキシャル層７４に接合されたショットキーメタル７９と、このショットキーメタル７９に積層されたコンタクトメタル８０との２層構造を有している。
ショットキーメタル７９は、Ｎ型のＳｉＣとの接合によりショットキー接合を形成する金属（たとえば、Ｍｏなど）からなる。ＳｉＣに接合されるショットキーメタル７９は、ＳｉＣ半導体との間に、たとえば、０．５ｅＶ〜２．５ｅＶの高さのショットキー障壁（電位障壁）を形成する。また、ショットキーメタル７９の厚さは、この実施形態では、たとえば、０．１μｍ〜１μｍである。
コンタクトメタル８０は、アノード電極７７において、ショットキーバリアダイオード７１の最表面に露出して、ボンディングワイヤなどが接合される部分である。コンタクトメタル８０は、たとえば、Ａｌからなる。コンタクトメタル８０の厚さは、この実施形態では、ショットキーメタル７９よりも大きく、たとえば、１μｍ〜１０μｍである。
また、エピタキシャル層７４の表層部には、アノード電極７７のショットキーメタル７９に接するようにＰ型のＪＴＥ（Junction Termination Extension）構造８１が形成されている。このＪＴＥ構造８１は、フィールド絶縁膜７５の開口７６の内外に跨るように、当該開口７６の輪郭に沿って形成されている。したがって、ＪＴＥ構造８１は、開口７６の内方へ張り出し、開口７６内のショットキーメタル７９の外縁部８２に接する内側部分８３と、開口７６の外方へ張り出し、フィールド絶縁膜７５の周縁部７８を挟んでアノード電極７７（ショットキーメタル７９）に対向する外側部分８４とを有している。ＪＴＥ構造８１のＰ型不純物濃度は、内側部分８３から外側部分８４へ向かうに従って段階的に薄くなっている。すなわち、ＪＴＥ構造８１の内縁付近で不純物濃度が最も高く、ＪＴＥ構造８１の外縁付近で不純物濃度が最も低くなっている。なお、このＪＴＥ構造８１は、Ｐ型不純物が一様な濃度でドープされたＰ型ガードリングであってもよい。
ＳｉＣ基板７２の裏面７２２には、メタル層としてのカソード電極８５が形成されている。カソード電極８５は、高カーボン濃度ＳｉＣ層７３に直接接合されている。カソード電極８５は、たとえば、チタン層（Ｔｉ）、ニッケル層（Ｎｉ）および銀層（Ａｇ）が順に積層された積層構造（Ｔｉ／Ｎｉ／Ａｇ）、このＴｉ／Ｎｉ／Ａｇ積層構造にさらに金層（Ａｕ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｇ／Ａｕ）、チタン層（Ｔｉ）、ニッケル層（Ｎｉ）およびアルミニウム層（Ａｌ）が順に積層された積層構造（Ｔｉ／Ｎｉ／Ａｌ）などにより形成することができる。
そして、このショットキーバリアダイオード７１の構造によっても、半導体装置１や半導体装置５１と同様に、ＳｉＣ基板７２の裏面７２２に対して、カソード電極８５が直接接合されているので、ＳｉＣ基板７２とカソード電極８５との間にシリサイド層やカーボン層が介在されていない。そのため、ＳｉＣ基板７２とカソード電極８５との間の層剥がれを防止することができる。その結果、ＳｉＣ基板７２に対するカソード電極８５の接続信頼性を向上させることができる。
また、ＳｉＣ基板７２の裏面７２２側の表層部分には、表面７２１側の表層部分よりもカーボンが高濃度に含まれるＳｉＣからなる層（高カーボン濃度ＳｉＣ層７３）が形成されている。そのため、シリサイド層を介してＳｉＣとメタルとを接合させる場合と同様に、ＳｉＣ基板７２に対してカソード電極８５をオーミック接合させることができる。
なお、ショットキーバリアダイオード７１を製造するには、まず、図２Ａ〜図２Ｄに示す工程に倣って、エピタキシャル層７４におけるＪＴＥ構造８１を形成すべき領域に不純物を段階的にインプランテーションする。次いで、図２Ｅに示す工程に倣って、ＳｉＣ基板７２を加熱炉２７に搬入し、ＳｉＣ基板７２を熱処理する。これにより、高カーボン濃度ＳｉＣ層７３が形成されると同時に、ＪＴＥ構造８１が活性化する。その後は、図２Ｆおよび図２Ｇに示す工程を経た後、アノード電極７７およびカソード電極８５などを形成すればよい。カソード電極８５は、図２Ｐに示すドレイン電極１７の形成方法に倣って形成することができる。
このショットキーバリアダイオード７１を製造する際にも、半導体装置１の製造工程による作用効果と同様の作用効果を発揮することができる。
すなわち、ＳｉＣ基板７２の裏面７２２上にシリサイド層を形成しないので、シリサイド層上のカーボン層を除去するための工程を実行する必要がない。そのため、工程数の増加を抑制することができる。
また、ＳｉＣ基板７２の熱処理を１４００℃以上の温度条件で行うので、ＳｉＣ中のＳｉ原子をＳｉＣ基板７２の裏面７２２側（カーボン面側）から効率よく昇華させることができる。また、１４００℃以上の熱処理工程中に、高カーボン濃度ＳｉＣ層７３の形成と並行して、注入されたＰ型不純物を活性化させることができる（ＪＴＥ構造８１の形成）。熱処理工程と活性化工程とを１工程に集約することができるので、工程数を低減することができる。さらには、活性化後の不純物領域（たとえば、ＪＴＥ構造８１）が高温下に晒されることを防止できるので、ショットキーバリアダイオード７１の耐圧特性を安定化させることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図１、図３および図４では、高カーボン濃度ＳｉＣ層３，５３，７３のうち、各デバイス１，５１，７１において、ユニットセルやショットキー接合が形成されている活性領域の下方位置に形成された部分が表されているが、高カーボン濃度ＳｉＣ層３，５３，７３は、活性領域を取り囲む周辺領域の下方位置に形成されていてもよい。
たとえば、半導体装置５１の変形例を示す図５では、ＳｉＣ基板５２上には、ボディ領域５６、ゲート電極５９などを含むユニットセルが形成された活性領域６８が形成されており、この活性領域６８を取り囲むように周辺領域６９が形成されている。この周辺領域６９には、たとえば、活性領域６８から間隔を開けてＰ型のガードリング７０などが形成されている。そして、図５では、この周辺領域６９の下方位置において、ＳｉＣ基板５２に高カーボン濃度ＳｉＣ層５３が形成されている。なお、ここでは図示を省略するが、半導体装置１およびショットキーバリアダイオード７１についても、図５の半導体装置５１と同様に、活性領域を取り囲む周辺領域の下方位置に高カーボン濃度ＳｉＣ層３，７３が形成されていてもよい。
また、半導体装置１、半導体装置５１およびショットキーバリアダイオード７１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１、半導体装置５１およびショットキーバリアダイオード７１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
また、ＳｉＣ基板２，５２，７２の表面２１，５２１，７２１および裏面２２，５２２，７２２の結晶面を反転した構成が採用されてもよい。すなわち、ＳｉＣ基板２，５２，７２において、表面２１，５２１，７２１がＣ面であり、裏面２２，５２２，７２２がＳｉ面であってもよい。すなわち、ＳｉＣ基板２，５２，７２のＣ面にデバイスを搭載する形態であってもよい。
また、図２Ｆに示す工程において、加熱炉２７に酸化ガスを導入しながら、１４００℃以下で熱処理を行う場合には、図２Ｅに示す工程（不活性ガス＋１４００℃以上の熱処理）を省略してもよい。
また、前述の実施形態では、本発明におけるメタル層は、トレンチゲート型ＶＤＭＯＳＦＥＴのドレイン電極１７、プレーナゲート型ＶＤＭＯＳＦＥＴのドレイン電極６７およびショットキーバリアダイオード７１のカソード電極８５の形態で示されたが、たとえば、その他のＭＩＳＦＥＴ、サイリスタ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）における不純物領域にコンタクトされる配線の形態に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
次に、本発明を実施例および比較例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
＜実施例１＞
まず、ウエハ状のＳｉＣ基板（Ｃｒｅｅ社製）を高温炉に搬入し、不活性ガスを導入しながら１７００℃で３分間、熱処理した。熱処理後、ＳｉＣ基板を搬出した。次いで、ＳｉＣ基板を熱酸化してＳｉＣ基板に酸化膜を形成し、その酸化膜を剥離した。次いで、スパッタ法により、ＳｉＣ基板の表面（Ｓｉ面）に、モリブデン（Ｍｏ）を堆積させることにより、表メタル層を形成した。次いで、スパッタ法により、ＳｉＣ基板の裏面（Ｃ面）に、チタン（Ｔｉ）、ニッケル（Ｎｉ）および銀（Ａｇ）を順に堆積させることにより、Ｔｉ／Ｎｉ／Ａｇ積層構造からなる裏メタル層を形成した。次いで、ＳｉＣ基板を１２８０μｍ角の個片に分割した。これにより、表メタル層とＳｉＣ基板とがショットキー接合してなるショットキーバリアダイオードを得た。
＜比較例１＞
まず、スパッタ法により、ウエハ状のＳｉＣ基板（Ｃｒｅｅ社製）の裏面（Ｃ面）に、ニッケル（Ｎｉ）を堆積させた。次いで、ＲＴＡ（Rapid Thermal Annealing）法により、１０００℃で２分間熱処理した。これにより、ニッケルをシリサイド化してニッケルシリサイド層を形成した。次いで、シリサイド化に伴って形成されたカーボン層を剥離した。次いで、スパッタ法により、ＳｉＣ基板の表面（Ｓｉ面）に、モリブデン（Ｍｏ）を堆積させることにより、表メタル層を形成した。次いで、実施例１と同様の方法により、ニッケルシリサイド層の表面に、Ｔｉ／Ｎｉ／Ａｇ積層構造からなる裏メタル層を形成した。次いで、ＳｉＣ基板を１２８０μｍ角の個片に分割した。これにより、表メタル層とＳｉＣ基板とがショットキー接合してなるショットキーバリアダイオードを得た。
＜比較例２＞
まず、スパッタ法により、ウエハ状のＳｉＣ基板（Ｃｒｅｅ社製）の表面（Ｓｉ面）に、モリブデン（Ｍｏ）を堆積させることにより、表メタル層を形成した。次いで、実施例１と同様の方法により、ＳｉＣ基板の裏面（Ｃ面）に、Ｔｉ／Ｎｉ／Ａｇ積層構造からなる裏メタル層を形成した。次いで、ＳｉＣ基板を１２８０μｍ角の個片に分割した。これにより、表メタル層とＳｉＣ基板とがショットキー接合してなるショットキーバリアダイオードを得た。
＜評価試験＞
（１）ショットキーバリアダイオードのＩ−Ｖ特性
実施例１および比較例１〜２に係るショットキーバリアダイオードにおいて、表メタル層−裏メタル層間にバイアス電圧を印加したときのＩ−Ｖ特性を、パラメータアナライザを用いて測定した。結果を図６に示す。
図６において、実施例１のＩ−Ｖ特性曲線と比較例１のＩ−Ｖ特性曲線とを比較すると、閾値電圧以上のバイアス電圧印加状態では、実施例１のショットキーバリアダイオードが、比較例１のショットキーバリアダイオードとほぼ同等の電流を流すことが可能である。これにより、裏メタル層とＳｉＣ基板との接合に関して、実施例１は、比較例１と同程度に低いコンタクト抵抗のオーミック接合であることが確認された。
一方、比較例２のショットキーバリアダイオードの電流値は、閾値電圧以上のバイアス電圧印加状態においても、実施例１および比較例１に比べて非常に低いことが確認された。
（２）ＸＰＳ波形およびＣとＳｉとの組成比
実施例１および比較例１〜２において、表メタル層を形成する前のＳｉＣ基板のＳｉおよびＣの組成を、ＸＰＳ（Ｘ線光電子分光法）により測定した。
Ｃ１ｓ、Ｓｉ２ｓおよびＳｉ２ｐのそれぞれおける結合エネルギの強度分布を図７〜図９に示す。また、Ｃ１ｓ、Ｓｉ２ｓおよびＳｉ２ｐのそれぞれにおける結合エネルギのピーク位置を図１０〜図１２に示す。また、組成比Ｃ１ｓ／Ｓｉ２ｓおよびＣ１ｓ／Ｓｉ２ｐを、図１３〜図１４に示す。なお、図７〜図９において、横軸は結合エネルギに対応し、縦軸はスペクトルの強度（arb. unit（arbitrary unit）：任意単位）に対応する。
図７〜図１２において、実施例１および比較例１〜２のそれぞれにおける、Ｃ１ｓ、Ｓｉ２ｓおよびＳｉ２ｐの結合エネルギの強度分布およびピーク位置を比較すると、実施例１のピーク位置が、ＳｉＣ固有の結合エネルギのピークである比較例２のピーク位置に対して高エネルギ側にシフトし、比較例１とほぼ同じであることが確認された。また、そのピーク位置において、実施例１のスペクトル強度が、比較例１よりも大きいことが確認された。
そして、実施例１では、ＲＴＡ処理、シリサイド化およびカーボン層の剥離といった工程数の多い比較例１のようなプロセスを実行することなく、不活性ガス雰囲気下、１７００℃での熱処理といった簡単のプロセスを実行することによって、図１３および図１４に示すように、良好なＣとＳｉとの組成比を有する高カーボン濃度ＳｉＣ層を形成できることが確認された。
（３）層剥がれの有無
実施例１および比較例１〜２に係るショットキーバリアダイオードの裏メタル層に対して、走査型電子顕微鏡（Scanning Electron Microscope：SEM）を用いて電子線を走査した。電子線走査によって検出された情報を画像処理してＳＥＭ画像を得た。
このＳＥＭ画像を視認することにより、各裏メタル層における層剥がれの有無を確認したところ、実施例１では層剥がれが確認できなかった。
一方、比較例１では、ニッケルシリサイド層と裏メタル層との間に、層剥がれが明確に確認された。また、比較例２では、ＳｉＣ基板と裏メタル層との間に、層剥がれが明確に確認された。
１ 半導体装置
２ ＳｉＣ基板
３ 高カーボン濃度ＳｉＣ層
４ エピタキシャル層
５ ドレイン領域
６ ボディ領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ ソース領域
１４ ソース電極
１７ ドレイン電極
２２ （ＳｉＣ基板の）裏面
２９ 酸化膜
５１ 半導体装置
５２ ＳｉＣ基板
５３ 高カーボン濃度ＳｉＣ層
５４ エピタキシャル層
５５ ドレイン領域
５６ ボディ領域
５８ ゲート絶縁膜
５９ ゲート電極
６０ ソース領域
６４ ソース電極
６７ ドレイン電極
７１ ショットキーバリアダイオード
７２ ＳｉＣ基板
７３ 高カーボン濃度ＳｉＣ層
７４ エピタキシャル層
８５ カソード電極
５２２ （ＳｉＣ基板の）裏面
７２２ （ＳｉＣ基板の）裏面

Claims (12)

  1. ＳｉＣからなる半導体層と、
    前記半導体層の一方面に直接接合されたメタル層とを含み、
    前記半導体層の一方側の表層部分には、他方側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層が形成されている、半導体装置。
  2. ＳｉＣからなる半導体層と、
    前記半導体層の一方面に直接接合されたメタル層とを含み、
    前記半導体層の一方側の表層部分には、ＳｉＣ固有の結合エネルギよりも高い結合エネルギを有する高エネルギ層が形成されている、半導体装置。
  3. 前記半導体層は、相対的に不純物濃度が高い半導体基板と、前記半導体基板の表面に形成された相対的に不純物濃度が低いエピタキシャル層とを含み、
    前記高カーボン濃度層は、前記半導体基板の裏面側の表層部分に形成されている、請求項１に記載の半導体装置。
  4. 前記半導体基板の不純物濃度が、１×１０１７ｃｍ−３以上である、請求項３に記載の半導体装置。
  5. 前記半導体基板の不純物濃度が、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である、請求項４に記載の半導体装置。
  6. 前記メタル層は、前記半導体層の側からＴｉ、ＮｉおよびＡｇがこの順に積層されたＴｉ／Ｎｉ／Ａｇ積層構造を有する、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記メタル層は、Ｔｉ／Ｎｉ／Ａｇ積層構造にさらにＡｕが積層されたＴｉ／Ｎｉ／Ａｇ／Ａｕ積層構造を有する、請求項６に記載の半導体装置。
  8. 前記半導体層は、前記一方側に形成されたドレインと、前記ドレインの反対側に形成されたゲートおよびソースとを含む縦型トランジスタ構造を有しており、
    前記メタル層が、前記ドレインに接合されたドレイン電極である、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 熱処理により、ＳｉＣからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、
    前記高カーボン濃度層にメタルを直接接合する工程とを含み、
    前記高カーボン濃度層を形成する工程における熱処理温度が１４００℃以上である、半導体装置の製造方法。
  10. 前記高カーボン濃度層を形成する工程が、前記半導体層を不活性ガス中で熱処理する工程と、その熱処理工程後に前記半導体層を酸化させることにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む、請求項９に記載の半導体装置の製造方法。
  11. 熱処理により、ＳｉＣからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、
    前記高カーボン濃度層にメタルを直接接合する工程とを含み、
    前記高カーボン濃度層を形成する工程が、前記半導体層を不活性ガス中で熱処理する工程と、その熱処理工程後に前記半導体層を酸化させることにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む、半導体装置の製造方法。
  12. 熱処理により、ＳｉＣからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、
    前記高カーボン濃度層にメタルを直接接合する工程とを含み、
    前記高カーボン濃度層を形成する工程が、前記半導体層を、酸化ガス中、１４００℃以下で熱処理することにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む、半導体装置の製造方法。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188484B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
US8525254B2 (en) * 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
JP5858934B2 (ja) 2011-02-02 2016-02-10 ローム株式会社 半導体パワーデバイスおよびその製造方法
US8461646B2 (en) * 2011-02-04 2013-06-11 Vishay General Semiconductor Llc Trench MOS barrier schottky (TMBS) having multiple floating gates
US10367089B2 (en) 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
JP5995435B2 (ja) 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
JP5802492B2 (ja) * 2011-09-09 2015-10-28 株式会社東芝 半導体素子及びその製造方法
JP2013120822A (ja) * 2011-12-07 2013-06-17 Sumitomo Electric Ind Ltd 半導体装置の製造方法
US8884360B2 (en) * 2012-02-24 2014-11-11 Infineon Technologies Austria Ag Semiconductor device with improved robustness
JP5928101B2 (ja) * 2012-03-30 2016-06-01 富士電機株式会社 ＳｉＣ半導体デバイスの製造方法
US8637922B1 (en) 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
US9576868B2 (en) 2012-07-30 2017-02-21 General Electric Company Semiconductor device and method for reduced bias temperature instability (BTI) in silicon carbide devices
CN103594470B (zh) * 2012-08-17 2016-10-05 台湾积体电路制造股份有限公司 具有垂直功率mos晶体管的集成电路
JP6061181B2 (ja) 2012-08-20 2017-01-18 ローム株式会社 半導体装置
WO2014038110A1 (ja) * 2012-09-06 2014-03-13 三菱電機株式会社 半導体装置
CN103151371A (zh) * 2013-03-05 2013-06-12 矽力杰半导体技术(杭州)有限公司 一种晶圆结构以及应用其的功率器件
CN103199104B (zh) 2013-03-05 2016-04-27 矽力杰半导体技术(杭州)有限公司 一种晶圆结构以及应用其的功率器件
JP2015032665A (ja) 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置
CN103400860B (zh) * 2013-08-21 2017-04-19 东南大学 一种高击穿电压的n型纵向碳化硅金属氧化物半导体管
JP5928420B2 (ja) * 2013-08-22 2016-06-01 株式会社デンソー 縦型トランジスタを用いた荷重センサ
JP6222771B2 (ja) * 2013-11-22 2017-11-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
US20150179794A1 (en) * 2013-12-24 2015-06-25 Hyundai Motor Company Semiconductor device and method of manufacturing the same
KR20150078449A (ko) * 2013-12-30 2015-07-08 현대자동차주식회사 반도체 소자 및 그 제조 방법
CN105940495B (zh) 2014-01-29 2019-11-08 三菱电机株式会社 电力用半导体装置
JP6289952B2 (ja) * 2014-03-19 2018-03-07 株式会社東芝 ＳｉＣエピタキシャル基板の製造方法、半導体装置の製造方法
JP6269276B2 (ja) * 2014-04-11 2018-01-31 豊田合成株式会社 半導体装置、半導体装置の製造方法
JP2015207588A (ja) 2014-04-17 2015-11-19 ローム株式会社 半導体装置
US10483389B2 (en) * 2014-07-02 2019-11-19 Hestia Power Inc. Silicon carbide semiconductor device
US10418476B2 (en) 2014-07-02 2019-09-17 Hestia Power Inc. Silicon carbide semiconductor device
JP6425950B2 (ja) 2014-09-12 2018-11-21 株式会社Ｓｃｒｅｅｎホールディングス 半導体製造方法および半導体製造装置
JP6415946B2 (ja) 2014-11-26 2018-10-31 株式会社東芝 半導体装置の製造方法及び半導体装置
DE102016106580B4 (de) * 2016-04-11 2020-12-24 Infineon Technologies Austria Ag Integrierte Transistoranordnung mit einer Vielzahl vertikaler Transistoren
CN107123684B (zh) * 2017-03-16 2020-05-01 西安电子科技大学 一种具有宽带隙材料与硅材料复合垂直双扩散金属氧化物半导体场效应管
JP6740986B2 (ja) * 2017-08-31 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7076222B2 (ja) * 2018-02-21 2022-05-27 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置
JP6823614B2 (ja) * 2018-02-26 2021-02-03 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018125553A (ja) * 2018-04-05 2018-08-09 富士電機株式会社 炭化珪素半導体装置
CN108550529B (zh) * 2018-04-28 2021-10-15 江苏新顺微电子股份有限公司 一种高压vdmos器件的制造方法
CN109148266A (zh) * 2018-08-20 2019-01-04 上海华虹宏力半导体制造有限公司 外延生长方法
JP7061953B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP2020096080A (ja) * 2018-12-12 2020-06-18 トヨタ自動車株式会社 半導体装置の製造方法
DE212020000212U1 (de) * 2019-04-19 2020-10-20 Rohm Co. Ltd. SiC-Halbleiterbauteil
CN111446293A (zh) * 2020-03-25 2020-07-24 浙江大学 一种增强体二极管的碳化硅功率mosfet器件
JP7478604B2 (ja) * 2020-06-26 2024-05-07 株式会社日立製作所 半導体装置およびその製造方法
US20230335633A1 (en) * 2021-03-18 2023-10-19 Rohm Co., Ltd. Wide bandgap semiconductor device
KR20240136633A (ko) * 2023-03-07 2024-09-19 매그나칩 반도체 유한회사 고속 회복 다이오드 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3322740B2 (ja) * 1993-12-21 2002-09-09 三菱マテリアル株式会社 半導体基板およびその製造方法
JP3551909B2 (ja) * 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2003100658A (ja) * 2001-09-26 2003-04-04 Toshiba Corp 電子装置及びその製造方法
JP2005197464A (ja) 2004-01-07 2005-07-21 Rohm Co Ltd 半導体装置の製造方法
KR20060125700A (ko) * 2004-02-06 2006-12-06 마츠시타 덴끼 산교 가부시키가이샤 탄화규소 반도체소자 및 그 제조방법
JP4956783B2 (ja) * 2006-01-26 2012-06-20 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP5167593B2 (ja) 2006-03-23 2013-03-21 富士電機株式会社 半導体装置
JP4965576B2 (ja) * 2007-02-14 2012-07-04 パナソニック株式会社 半導体装置及びその製造方法
JP5115735B2 (ja) * 2008-09-04 2013-01-09 富士電機株式会社 炭化珪素半導体基板とその製造方法
JP5728339B2 (ja) * 2011-09-08 2015-06-03 株式会社東芝 半導体装置および半導体装置の製造方法

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