JP5526097B2 - 半導体装置のレイアウト方法及びその半導体装置 - Google Patents

Description

本発明は、半導体装置のレイアウト方法及びその半導体装置に係るもので、特にフォト工程とエッチング工程で発生する工程偏差の変化を減らし得る半導体装置のレイアウト方法及びその半導体装置に関する。

半導体装置が採用されたシステムの性能向上のためには、半導体装置の高速化及び高集積化が要求されている。このような半導体装置の高速化及び高集積化に従い、そのレイアウト方法は回路設計及び工程技術と共にその重要性が増しつつある。

図１１は、一般の半導体メモリ装置のレイアウト例を示すブロック図であって、メモリセルアレイブロック３０−１，３０−２，・・・，３０−ｎ、ブロック行デコーダー３２−１，３２−２，・・・，３２−ｎ、ビットラインプリチャージ回路３４、ブロックセレクタ３６、列選択ゲート３８、センス増幅器／ライトドライバ４０、列デコーダー４２、広域行デコーダー４４、列アドレス入力バッファ４６、データ入出力バッファ４８、制御信号入力バッファ５０、及び行アドレス入力バッファ５２からなっている。

即ち、半導体メモリ装置のレイアウトは、大きく、メモリセルアレイ３０と、メモリセルアレイ３０へのデータ入出力を制御するための回路からなる周辺回路とに分けられる。

図１２は、一般のセンス増幅器の構成を示す回路図であって、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、及びＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４からなっている。

図１３乃至図１８は、従来のレイアウト方法による図１２のセンス増幅器のレイアウトを示す。

図１３は、センス増幅器を構成するトランジスタのソース、ドレイン、及びゲートの配置を示す。

図１３において、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソースはＰ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓで、ドレインはＰ１Ｄ，Ｐ２Ｄ，Ｐ３Ｄで、ゲートはＰ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇでそれぞれ示し、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソースはＮ１Ｓ，Ｎ２Ｓ，Ｎ３Ｓで、ドレインはＮ１Ｄ，Ｎ２Ｄ，Ｎ３Ｄで、ゲートはＮ１Ｇ，Ｎ２Ｇ，Ｎ３Ｇでそれぞれ示す。６０，６６はバイアスラインを示し、６２，６４は電源ラインをそれぞれ示す。そして、Ｗ１，Ｗ２はトランジスタの幅を示し、Ｌはトランジスタの長さを示す。

まず、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３及びＮＭＯＳトランジスタＮ３，Ｎ４のゲートは、１つの共通端子から２つに分離されて配置されている。従って、これらのトランジスタのソースも２つに分離されて配置されている。そして、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートの幅Ｗ１がＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３及びＮＭＯＳトランジスタＮ３，Ｎ４のゲートの幅Ｗ２よりも小さく、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４及びＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲートの長さＬは全てが同様である。

即ち、図１３に示したように、従来のレイアウト方法は、１つのトランジスタを構成する分離されたゲート間の間隔ａは全てが同様であるが、それぞれのトランジスタのゲート間の間隔ｂ，ｃ，ｄが不規則的に配列されているので、フォト工程での光の反射とエッチング工程での不均一性の問題のために工程偏差の変化が増加する。

図１４は、図１３に示したレイアウトにコンタクトを形成したものであり、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３及びＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソース、ドレイン、ゲート共通端子、電源ライン、及びバイアスラインにコンタクトを形成したものを示す。図１４で、四角で表示した部分７０がコンタクト形成部分になる。

図１５は、図１４に示したコンタクトにメタルを形成したものであり、コンタクトされた部分７０と電源ライン６０，６６に全体的にメタルＭＥＩを形成したものを示す。図１５において、斜線の引いた部分がメタルを形成する部分になる。

図１６は、図１５に形成されたメタルにコンタクトを形成したものを示し、図１６で濃い色の四角で表示した部分７２がコンタクト形成部分になる。

図１７は、図１６にコンタクトメタルラインを形成したものであり、斜線の引いた部分ＭＥ２がメタル形成部分になる。即ち、図１２に示したセンス増幅器のトランジスタのゲート、ドレイン、及びソースをメタルで連結したものである。図１２で、メタルライン７４は制御信号ＣＯＮの印加ラインを、メタルライン７６は入力信号Ｄの印加ラインを、メタルライン７８は入力信号ＤＢの印加ラインを、メタルライン８０はＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１，Ｎ２のゲート連結ラインをそれぞれ示す。

図１８は、図１７に示したメタルラインＭＥ２に電源電圧と接地電圧を印加するためのメタルＭＥ３を示すものであり、網点で表示した部分がメタルＭＥ３の形成される部分になり、格子形に表示された部分８２はビアコンタクトを示すものであり、この部分とメタルＭＥ３が連結されて電源電圧と接地電圧が印加される。

図１３を見れば、従来の半導体メモリ装置のレイアウト方法上の問題点は分かるが、ここに図１６乃至図１８を示したのは、図１２に示したセンス増幅器のレイアウトを概略的に示すためである。

特開平８−３３５７０１号公報 特開平１０−２００１０９号公報 特開平８−２３６７６７号公報

ところが、従来の半導体装置の工程技術中、フォト工程における光の反射とエッチング工程における不均一性に起因して、トランジスタのゲートの工程偏差の変化が誘発される。

工程偏差とは、フォト工程の後にゲートの長さの変化を測定した値をいう。そこで、工程偏差が変化すると、トランジスタのしきい電圧が変化し、このようなしきい電圧の変化のためトランジスタが設計者が設計した通りの動作を行うことができなくなる。

そこで、半導体装置の製造の際にこれら工程上で発生される工程偏差の変化を最小化するための工夫が続けられている。

図９は、半導体工程中、フォト工程における問題点を説明するための図であって、シリコン１０、二酸化ケイ素１２、アルミニウム１４、フォトレジスト１６、透明グラス１８、及び不透明膜２０をそれぞれ示す。

図９に示したように、アルミニウム１４上がフォトレジスト１６で覆われた状態で、フォト工程を行ったときに、アルミニウム１４は光をほとんど吸収せずに反射する。ところが、アルミニウム１４が傾斜角θを有して蒸着されている場合は、傾斜面での光の反射のために所望のパターンを形成することができなくなる。

然るに、従来の半導体装置のレイアウト方法は、ゲートの間隔が不規則的に配列されているため、図９に示した傾斜角θが一定せず、傾斜角θに従い光りの反射角が異なって、形成されたゲート間に工程偏差の変化が起こるようになる。

図１０は、半導体工程中のエッチング工程上での問題点を説明するためのものであって、シリコン１０、二酸化ケイ素１２、及びフォトレジスタ１６をそれぞれ示す。

図１０に示すように、酸化膜蝕刻は円状に広がってシリコン１０が現れるまで続く。即ち、円の形状が大きくなるほど、フォトレジスト１６のアンダカットが甚だしくなる。アンダカットの起こされる範囲はフォトレジスト１６が除去されるまでは分からないので、酸化膜パターンのエッジ部の形状（図１０の点線で示した形状）はアンダカットの程度を示す良い尺度になる。即ち、エッチング工程上での不均一性のために工程偏差の変化が発生する。

即ち、従来の半導体装置のレイアウト方法は、半導体装置を構成するトランジスタのゲートの間隔が不規則に配列されているので、フォト工程で光の反射によりこれらゲート間の工程偏差の変化が増加され、又、エッチング工程でエッチングの不均一性によっても工程偏差の変化が増加される。

又、従来の半導体メモリ装置の周辺回路のレイアウト方法においても、一般の半導体装置のレイアウト方法と同様な方法によるため、フォト工程とエッチング工程とにおける工程偏差の変化が増加する。

特に、従来の半導体メモリ装置のセンス増幅器は、入力信号の微小な電圧差を増幅して出力する回路であり、しきい電圧の変化に敏感な回路である。従って、これらのセンス増幅器を構成するトランジスタのしきい電圧のミスマッチを除去することは相当に重要である。しかし、従来のセンス増幅器のレイアウト方法においても一般の半導体装置のレイアウト方法と同様な方法によるので、フォト工程とエッチング工程で工程偏差の変化が増加する。

即ち、フォト工程上で発生された工程偏差の変化にエッチング工程で発生された工程偏差の変化が加えられて、工程偏差の変化が一層増加するという問題点があった。

上述のようなフォト工程とエッチング工程上の問題はよく知られた問題点で、このような工程上での問題のために発生されるゲート間の工程偏差の変化はトランジスタのしきい電圧の変化を招来するため、この変化を最小化する必要がある。

本発明の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化できる半導体装置のレイアウト方法を提供することにある。

本発明の他の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化できる半導体メモリ装置の周辺回路のレイアウト方法を提供することにある。

本発明の又他の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化して、センス増幅器を構成するトランジスタのしきい電圧のミスマッチを減らし得る半導体メモリ装置のセンス増幅器のレイアウト方法を提供することにある。

前記目的を達成するため本発明に係る半導体装置のレイアウト方法は、半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個の各アクチブ領域の少なくとも１つの第１電極と第２電極との間に位置し前記半導体基板上に所定の幅と長さを有する少なくとも１つの同一間隔で分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間、又は間及び外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同様な間隔で配置された複数個のダミーゲートを配置する段階とを備えたことを特徴とする。

前記他の目的を達成するための本発明に係る半導体メモリ装置の周辺回路のレイアウト方法は、前記半導体装置のレイアウト方法に従い配置することを特徴とする。

前記又他の目的を達成するための本発明に係る半導体メモリ装置のセンス増幅器のレイアウト方法は、前記半導体装置のレイアウト方法に従いセンス増幅器を構成するデータ入力及び制御信号入力トランジスタを配置することを特徴とする。

以上説明したように、本発明のレイアウト方法は、周辺回路を構成するトランジスタのゲート間の間隔をダミーゲートを用いて同一な間隔で配置することにより、工程偏差の変化を最小化できる。

そして、工程偏差の変化が最小化されるに従いトランジスタのしきい電圧の変化を減らすことにより、半導体メモリ装置の信頼性を向上させることができる。

本発明に係るレイアウト方法による一実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。 本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。 本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。 本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。 本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。 本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。 本発明に係るレイアウト方法による他の実施の形態の図１２に示したセンス増幅器のレイアウトを示す図である。 従来の方法と本発明の方法によりレイアウトされた場合の工程偏差の変化を示すグラフ図である。 フォト工程における問題点を説明する図である。 エッチング工程における問題点を説明する図である。 一般の半導体メモリ装置の実施の形態のレイアウトを示す図である。 一般のセンス増幅器の回路図である。 従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。 従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。 従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。 従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。 従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。 従来のレイアウト方法による図１２に示したセンス増幅器のレイアウトを示す図である。

以下、本発明の実施形態について説明する。

図１は、本発明に係るレイアウト方法による一レイアウト例を示し、図１３に示したレイアウトに対し、分離されたゲートの間隔ａと同一の間隔ａを有するダミーゲートＤＧ１，ＤＧ２を、センス増幅器を構成するトランジスタのゲート間に配置して、構成されている。

図１において、ダミーゲートＤＧ１，ＤＧ２の共通ラインが１つに連結されているが、これらの共通ラインは適切に分離して構成することもできる。

このように形成されたダミーゲートは、センス増幅器の回路動作には影響を与えない。

図１に示したゲート形成以降のレイアウトは、図１４乃至図１８に示した従来のレイアウト方法に従い配置されてもよいし、別の方法により配置してもよい。

即ち、図１に示した本発明のセンス増幅器のレイアウト方法は、実際の動作のために形成されたゲートと同じ間隔のダミーゲートを、実際の動作のために形成されたゲートの間及び外部に配置して構成されている。

従って、半導体製造工程中にフォト工程とエッチング工程で発生する工程偏差の変化を最小化できる。

図２乃至図７は、本発明に係るレイアウト方法による図１２に示したセンス増幅器の他の実施例のレイアウト方法を説明する図である。

図２は、センス増幅器を構成するトランジスタのソース、ドレイン、及びゲートの配置を示す。

図２において、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソースはＰ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓで、ドレインはＰ１Ｄ，Ｐ２Ｄ，Ｐ３Ｄで、ゲートはＰ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇでそれぞれ示し、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソースはＮ１Ｓ，Ｎ２Ｓ，Ｎ３Ｓで、ドレインはＮ１Ｄ，Ｎ２Ｄ，Ｎ３Ｄで、ゲートはＮ１Ｇ，Ｎ２Ｇ，Ｎ３Ｇでそれぞれ示し、６０，６６はバイアスラインを、６２，６４は電源ラインを示す。そして、ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４，ＤＧ５，ＤＧ６は各トランジスタの間と外部に、分離されたゲート間の間隔ａと同じ間隔で形成されたダミーゲートをそれぞれ示す。

まず、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３及びＮＭＯＳトランジスタＮ３，Ｎ４のゲートは、１つの共通端子から４個に分離されて配置されている。従って、これらのトランジスタのソースは３個に分離され、ドレインは２個に分離されて配置されている。そして、ＬはトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｎ１，Ｎ２，Ｎ３のゲート及びダミーゲートＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４，ＤＧ５，ＤＧ６の長さを、Ｗ２／２はＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３及びＮＭＯＳトランジスタＮ３，Ｎ４のゲートの幅を、Ｗ１／２はＮＭＯＳトランジスタＮ１，Ｎ２のゲートの幅を、Ｗ３はダミーゲートＤＧ５，ＤＧ６の幅を、Ｗ４，Ｗ５はダミーゲートＤＧ１，ＤＧ４の幅を、Ｗ４はダミーゲートＤＧ２，ＤＧ３の幅をそれぞれ示す。このとき、Ｗ３とＷ４はＷ７とＷ８の幅内で流動的とすることができる。

即ち、図１に示したように、１つのトランジスタを構成する分離されたゲート間の間隔ａと各トランジスタ間の間隔ａが全て同様である。

図１のレイアウトは図１３に示したレイアウトにダミーゲートＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４，ＤＧ５，ＤＧ６を追加して配置したことが相異している。

図２では１つのゲートが４個に分離される例を示したが、１つのゲートは４個以上に分離されて配置されてもかまわない。

本実施の形態では、工程偏差の変化を減らすために、図２に示したようにゲートを同一な間隔ａで配置して構成している。

図３は、図２に示したレイアウトにコンタクトを形成した状態を示すものであって、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３及びＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソース、ドレイン、及びゲートの共通点とバイアスラインにコンタクトを形成したものを示す。図３で、四角形で表示した部分９０がコンタクト形成部分になる。

図４は、図３に形成されたコンタクトにメタルを形成したもので、コンタクトになる部分とバイアスライン６０，６６に全体的にメタルを形成したものを示す。図４で、斜線の引いた部分ＭＥ１がメタルを形成した部分になる。

図５は、図４に形成されたメタルＭＥ１にコンタクトを形成したものを示し、濃い色の四角形に表示した部分９２がコンタクト形成部分になる。

図６は、図５に示したコンタクトにメタルラインを形成したものを示し、斜線の引いた部分ＭＥ２がメタル形成部分になる。即ち、図１２に示したセンス増幅器のトランジスタ間をメタルラインに連結したものである。そして、メタルライン９４は制御信号ＣＯＮの印加ラインを、メタルライン９６はデータＤの入力ラインを、メタルライン９８はデータＤＢの入力ラインを、メタルライン１００は出力信号ＯＵＴの発生ラインをそれぞれ示す。

図７は、電源電圧印加ライン１０２と接地電圧印加ライン１０４をそれぞれ示す。

図２には、本発明に係るセンス増幅器のレイアウト方法が図示されでいるが、図３乃至図７のレイアウトは別の方法により配置されてもかまわない。ここで、図３乃至図７を示した理由は、本発明の方法によってゲートを配列してもセンス増幅器をレイアウトすることができることを現すためである。

即ち、本発明のレイアウト方法は、周辺回路を構成するトランジスタの実際の動作のために形成されるゲートの間及び外部に、実際の動作とは無関係のダミーゲートを配置することを特徴とする。ところが、これらゲートの全てが同じ間隔に分離されて配置されるので、フォト工程とエッチング工程で発生される工程偏差の変化を最小化できる。

上述した実施の形態では、ゲートの間及び外部にダミーゲートを配置することを示したが、ゲートの間のみにダミーゲートを配置することもできる。

図８は、従来の方法と本発明の方法によりレイアウトする場合の工程偏差の変化を示すグラフであって、横軸は測定されたゲートの数を示し、縦軸は工程偏差（即ち、測定されたゲートのそれぞれの長さ（μｍ））を示す。

従来の方法と本発明の方法により配置して製造した後、１７個のゲートの工程偏差を測定した結果、従来の方法により配置した場合よりも本発明の方法により配置した場合の工程偏差の変化率が減ることがわかる。下記の表は最大、最小及び平均工程偏差と変化率を数値的に示している。

前表から、従来の方法よりも本発明の方法によりレイアウトした場合に工程偏差の変化率が０．００５μｍ程度減らしていることがわかる。

上述の実施の形態で、半導体メモリ装置のセンス増幅器のレイアウトを示すことにより、本発明のレイアウト方法を説明したが、このようなレイアウト方法を半導体装置及び半導体メモリ装置の周辺回路のレイアウトのときに適用して工程偏差の変化を最小化できる。

そして、半導体メモリ装置のセンス増幅器を構成するデータが入力されるトランジスタ、及びセンス増幅器イネーブル信号が入力されるトランジスタ、即ち、図１３に示した回路のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４を本発明のレイアウト方法によりレイアウトすると、工程偏差の変化を減らしてしきい電圧のミスマッチを減らすことが出きる。

即ち、本発明のレイアウト方法は、半導体装置、及び半導体メモリ装置の周辺回路のレイアウトのときにこれらの回路を構成するトランジスタのゲート間の間隔を全て同様な間隔で配置するためにダミーゲートを追加形成するものである。

従って、本来形成されたゲートの間と外部（又はあいだに）に同一間隔でゲートを配置することにより、フォト工程とエッチング工程で発生されるトランジスタ間の工程偏差の変化を最小化できる。

Claims (41)

1. メモリセルアレイ、及び前記メモリセルアレイへのデータ入出力を制御するための複数個の回路ブロックからなる周辺回路を備えた半導体メモリ装置の、周辺回路の少なくとも１つの回路ブロックのレイアウト方法において、半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同一間隔で配置される複数個のダミーゲートを配置する段階とを有し、
   前記ダミーゲートの共通ラインは一つに連結され、
   複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一幅で並行して配置される
   ことを特徴とする半導体メモリ装置の周辺回路のレイアウト方法。
2. 前記ダミーゲートは、前記複数個のトランジスタのそれぞれの分離されたゲートの幅が相異する場合は、前記分離されたゲートのうち一番大きい幅を有するゲートの幅と一致されるように所定の幅を有する
   ことを特徴とする請求項１に記載の半導体メモリ装置の周辺回路のレイアウト方法。
3. 前記ゲートの長さと前記ダミーゲートの長さは同一である
   ことを特徴とする請求項１に記載の半導体メモリ装置の周辺回路のレイアウト方法。
4. 前記複数個のトランジスタのそれぞれの少なくとも１つのゲートは前記半導体基板上に共通連結された共通端子を有する
   ことを特徴とする請求項１に記載の半導体メモリ装置の周辺回路のレイアウト方法。
5. 前記複数個のダミーゲートは所定数単位に共通連結されている
   ことを特徴とする請求項１に記載の半導体メモリ装置の周辺回路のレイアウト方法。
6. 第１入力データと第２入力データが印加されるデータ入力トランジスタ、及び制御信号が印加される１つ以上の制御信号入力トランジスタを具備して、前記第１入力データと前記第２入力データとの差を増幅させて出力するセンス増幅器を有する半導体メモリ装置のセンス増幅器のレイアウト方法において、半導体基板内に形成された少なくとも１つのソース電極とドレイン電極とを有する前記データ及び制御信号入力トランジスタであって、前記データ及び制御信号入力トランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタの各アクチブ領域の少なくとも１つの前記ソース電極と前記ドレイン電極との間に位置し、半導体基板上に所定の幅と長さを有して形成された少なくとも１つの同一間隔で分離された前記データ及び制御信号入力トランジスタのゲートを配置する段階と、前記データ及び制御信号入力トランジスタの間に、所定の幅と長さを有して、前記半導体基板上に前記データ及び制御信号入力トランジスタの分離されたゲートの間隔と同じ間隔で配置される所定数のダミーゲートを配置する段階とを有し、
   前記ダミーゲートの共通ラインは一つに連結され、
   複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一幅で並行して配置される
   ことを特徴とする半導体メモリ装置のセンス増幅器のレイアウト方法。
7. 前記ダミーゲートは、前記データ及び制御信号入力トランジスタのそれぞれの分離されたゲートの幅が相異している場合、前記分離されたゲートのうち一番大きい幅を有するゲートの幅と一致されるように所定の幅を有する
   ことを特徴とする請求項６に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。
8. 前記ゲートの長さと前記ダミーゲートの長さは同一である
   ことを特徴とする請求項６に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。
9. 前記データ及び制御信号入力トランジスタのそれぞれの少なくとも１つのゲートは前記半導体基板上に共通連結された共通端子を有する
   ことを特徴とする請求項６に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。
10. 前記複数個のダミーゲートは所定数単位に共通連結されている
    ことを特徴とする請求項６に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。
11. 半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、複数個のトランジスタの間及び外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で配置される複数個のダミーゲートを配置する段階とを有し、
    前記ダミーゲートの共通ラインは一つに連結され、
    複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一幅で並行して配置される
    ことを特徴とする半導体装置のレイアウト方法。
12. 前記ゲートの長さと前記ダミーゲートの長さは同一である
    ことを特徴とする請求項１１に記載の半導体装置のレイアウト方法。
13. 前記複数個のトランジスタのそれぞれの少なくとも１つのゲートは前記半導体基板上に共通連結された共通端子を有する
    ことを特徴とする請求項１１に記載の半導体装置のレイアウト方法。
14. 前記複数個のダミーゲートは所定数単位に共通連結されている
    ことを特徴とする請求項１１に記載の半導体装置のレイアウト方法。
15. メモリセルアレイ、及び前記メモリセルアレイへのデータ入出力を制御するための複数個の回路ブロックからなる周辺回路を具備した半導体メモリ装置の、周辺回路の少なくとも１つの回路ブロックのレイアウト方法において、半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で配置される複数個のダミーゲートを配置する段階とを有し、
    前記ダミーゲートの共通ラインは一つに連結され、
    複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一幅で並行して配置される
    ことを特徴とする半導体メモリ装置のレイアウト方法。
16. 前記ダミーゲートは、前記複数個のトランジスタのそれぞれの分離されたゲートの幅が相互異なった場合、前記分離されたゲートのうち一番大きい幅を有するゲートの幅と一致されるように所定の幅を有する
    ことを特徴とする請求項１５に記載の半導体メモリ装置のレイアウト方法。
17. 前記ゲートの長さと前記ダミーゲートの長さは同一である
    ことを特徴とする請求項１５に記載の半導体メモリ装置のレイアウト方法。
18. 前記複数個のトランジスタのそれぞれの少なくとも１つのゲートは前記半導体基板上に共通連結された共通端子を有する
    ことを特徴とする請求項１５に記載の半導体メモリ装置のレイアウト方法。
19. 前記複数個のダミーゲートは所定数単位に共通連結されている
    ことを特徴とする請求項１５に記載の半導体メモリ装置のレイアウト方法。
20. 第１入力データと第２入力データが印加されるデータ入力トランジスタ、及び制御信号が印加される１つ以上の制御信号入力トランジスタを具備して、前記第１入力データと前記第２入力データとの差を増幅させて出力するためのセンス増幅器を備えた半導体メモリ装置のセンス増幅器のレイアウト方法において、半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記データと制御信号入力トランジスタの間に、所定の幅及び長さを有して、前記半導体基板上に前記データ及び制御信号入力トランジスタの分離されたゲートの間隔と同じ間隔で配置される所定数のダミーゲートを配置する段階とを有し、
    前記ダミーゲートの共通ラインは一つに連結され、
    複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一幅で並行して配置される
    ことを特徴とする半導体メモリ装置のセンス増幅器のレイアウト方法。
21. 前記ダミーゲートは、前記データ及び制御信号入力トランジスタのそれぞれの分離されたゲートの幅が相異する場合、前記分離されたゲートのうち一番大きい幅を有したゲートの幅と一致されるように所定の幅を有する
    ことを特徴とする請求項２０に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。
22. 前記ゲートの長さと前記ダミーゲートの長さは同一である
    ことを特徴とする請求項２０に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。
23. 前記データ及び制御信号入力トランジスタのそれぞれの少なくとも１つのゲートは前記半導体基板上に共通連結された共通端子を有する
    ことを特徴とする請求項２０に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。
24. 前記複数個のダミーゲートは所定数単位に共通連結されている
    ことを特徴とする請求項２０に記載の半導体メモリ装置のセンス増幅器のレイアウト方法。
25. 半導体基板と、前記半導体基板内に形成された少なくとも１つのソース電極とドレイン電極とを有する複数個のトランジスタであって、データ及び制御信号入力トランジスタのアクチブ領域と、前記複数個のトランジスタのアクチブ領域のそれぞれの１つ以上の前記ソース電極と前記ドレイン電極との間に形成され、前記半導体基板上に所定の幅と長さを有する少なくとも１つの同一間隔で分離された前記複数個のトランジスタのゲートと、前記複数個のトランジスタの間に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で形成された複数個のダミーゲートとを備え、
    前記ダミーゲートの共通ラインは一つに連結され、
    複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一幅で並行して配置される
    ことを特徴とする半導体装置。
26. 前記ゲートの長さと前記ダミーゲートの長さは同一である
    ことを特徴とする請求項２５に記載の半導体装置。
27. 前記複数個のトランジスタのそれぞれの少なくとも１つのゲートは、前記半導体基板上に共通連結された共通端子を有する
    ことを特徴とする請求項２５に記載の半導体装置。
28. 前記複数個のダミーゲートは所定数単位に共通連結されている
    ことを特徴とする請求項２５に記載の半導体装置。
29. 半導体基板と、前記半導体基板内に形成された少なくとも１つのソース電極とドレイン電極とを有する複数個のトランジスタであって、データ及び制御信号入力トランジスタのアクチブ領域と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの前記ソース電極と前記ドレイン電極との間に形成され、前記半導体基板上に所定の幅と長さを有する少なくとも１つの同じ間隔で分離された前記複数個のトランジスタのゲートと、前記複数個のトランジスタの間及び外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で形成された複数個のダミーゲートとを備え、
    前記ダミーゲートの共通ラインは一つに連結され、
    複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一幅で並行して配置される
    ことを特徴とする半導体装置。
30. 前記ゲートの長さと前記ダミーゲートの長さは同一である
    ことを特徴とする請求項２９に記載の半導体装置。
31. 前記複数個のトランジスタのそれぞれの少なくとも１つのゲートは前記半導体基板上に共通連結された共通端子を有する
    ことを特徴とする請求項２９に記載の半導体装置。
32. 前記複数個のダミーゲートは所定数単位に共通連結されている
    ことを特徴とする請求項２９に記載の半導体装置。
33. 半導体基板と、前記半導体基板内に形成された少なくとも１つのソース電極とドレイン電極とを有する複数個のトランジスタであって、データ及び制御信号入力トランジスタのアクチブ領域と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの前記ソース電極と前記ドレイン電極との間に形成され、前記半導体基板上に所定の幅と長さを有する少なくとも１つの同じ間隔で分離された前記複数個のトランジスタのゲートと、前記複数個のトランジスタの外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同じ間隔で形成された複数個のダミーゲートとを備え、
    前記ダミーゲートの共通ラインは一つに連結され、
    複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一幅で並行して配置される
    ことを特徴とする半導体装置。
34. 前記ゲートの長さと前記ダミーゲートの長さは同一である
    ことを特徴とする請求項３３に記載の半導体装置。
35. 前記複数個のトランジスタのそれぞれの少なくとも１つのゲートは前記半導体基板上に共通連結された共通端子を有する
    ことを特徴とする請求項３３に記載の半導体装置。
36. 前記複数個のダミーゲートは所定数単位に共通連結されている
    ことを特徴とする請求項３３に記載の半導体装置。
37. 半導体基板の表面上に形成され第１方向に伸張されて同一間隔に分離配置された複数個のゲート電極層と、ソース／ドレイン領域として作用するために各ゲート電極層の下部の前記表面上のチャンネル領域の両側と接する拡散領域と、前記表面上の前記ゲート電極層の間に形成され前記第１方向に伸張されて前記ゲート電極層の間隔と同一間隔に分離配置された複数個のダミーゲート電極層とを備え、
    前記ダミーゲート電極層の共通ラインは一つに連結され、
    複数の前記ダミーゲート電極層全てが、前記分離されたゲート電極層と平行かつ同一長さ及び同一幅で並行して配置される
    ことを特徴とする半導体装置。
38. 前記ゲート電極層の長さと前記ダミーゲート電極層の長さは同一である
    ことを特徴とする請求項３７に記載の半導体装置。
39. 前記複数のダミーゲート電極層は所定数単位に共通連結されている
    ことを特徴とする請求項３８に記載の半導体装置。
40. 請求項１乃至請求項２４のいずれか一項に記載のレイアウト方法において、前記ダミーゲートは、櫛状に分岐した一つの指（ｆｉｎｇｅｒ）を備え、前記櫛状に分岐した部分が複数のトランジスタのゲート間に配置されて、前記櫛状の根元部分において電源ラインに接続される
    ことを特徴とするレイアウト方法。
41. 請求項２５乃至請求項３６のいずれか一項に記載の半導体装置において、前記ダミーゲートは、櫛状に分岐した一つの指（ｆｉｎｇｅｒ）を備え、前記櫛状に分岐した部分が複数のトランジスタのゲート間に配置されて、前記櫛状の根元部分において電源ラインに接続される
    ことを特徴とする半導体装置。