JP5533422B2 - エレベータの信号伝送装置 - Google Patents

Description

この発明は、直列伝送信号を伝送するエレベータの信号伝送装置に関するものである。

現在のエレベータでは、乗場やかごに設置される操作盤などの乗場かご機器間と制御盤との間では、各種制御のために、直列伝送信号が送受信される。直列伝送信号は、予め規定した通信プロトコルに従ってデジタルパルスとして時分割でやり取りされる。

直列伝送信号は、スタートビット、データビット、パリティビット、ストップビットが連続的に並んだものである。直列伝送信号を受信する場合は、まず、スタートビットの前縁を検出する。

その後、スタートビットの前縁検出位置から、デジタルパルスの中央時点でスタートビットをサンプリングする。スタートビットのサンプリングは、数回行われる。そして、前記検出位置で通信プロトコル通りの論理としてスタートビットが検出された場合、スタートビットが認識される。

その後、通信プロトコルで規定されたパルス幅分、順番にずれた位置で、データビット、パリティビット、ストップビットをサンプリングする。スタートビット、ストップビットの論理が通信プロトコルの規定通り正しく、かつデータビットから計算したパリティとパリティビットの論理が同じあれば、正しくデータを受信したと認識される（例えば、特許文献１参照）。

特許第２５０９３５９号公報

しかしながら、特許文献１記載のものにおいては、配線路のインピーダンス等の影響で、直列伝送信号が時間軸に対して歪む場合がある。この場合、正しくデータを受信することができない。

この発明は、上述のような課題を解決するためになされたもので、その目的は、直列伝送信号が時間軸に対して歪んだとしても、正しくデータを受信することができるエレベータの信号伝送装置を提供することである。

この発明に係るエレベータの信号伝送装置は、エレベータのかご又は乗場に設けられ、所定の時間幅を有した複数のビットが連続的に並んだ直列伝送信号を送信する子局と、前記エレベータの制御盤に設けられ、前記直列伝送信号を受信した際に、前記直列伝送信号の前縁の検出時から前記時間幅以内に前記直列伝送信号の最初のビットをサンプリングし、その後、前記時間幅の間隔で、残りのビットをサンプリングして、各ビットのレベルを認識する親局と、前記親局の近傍で前記子局と前記親局との間に接続され、前記子局から受信した前記直列伝送信号を変換して前記親局に送信する変換装置と、を備え、前記変換装置は、前記直列伝送信号の前記最初のビット以外の特定のビットが直前のビットと異なるレベルに緩やかに移行する場合に、前記親局によるサンプリング位置での前記特定のビットの値が前記異なるレベルと認識される値となるように、前記残りのビットの時間幅を維持しつつ、前記最初のビットの時間幅を狭くして、前記複数のビットを連続的に並べて前記親局へ送信するものである。

この発明によれば、直列伝送信号が時間軸に対して歪んだとしても、正しくデータを受信することができる。

この発明の実施の形態１におけるエレベータの信号伝送装置の基本構成図である。 この発明の実施の形態１におけるエレベータの信号伝送装置に利用される親局マイクロコンピュータのブロック図である。 この発明の実施の形態１におけるエレベータの信号伝送装置の受信波形を説明するための図である。 この発明の実施の形態１におけるエレベータの信号伝送装置の受信波形を説明するための図である。 この発明の実施の形態１におけるエレベータの信号伝送装置の構成図である。 この発明の実施の形態１におけるエレベータの信号伝送装置に利用される変換装置のブロック図である。 この発明の実施の形態１におけるエレベータの信号伝送装置によるサンプリング状態を説明するための図である。

この発明を実施するための形態について添付の図面に従って説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。

実施の形態１．
図１はこの発明の実施の形態１におけるエレベータの信号伝送装置の基本構成図である。
図１において、１はエレベータの制御装置である。制御装置１は、エレベータの機械室等に設けられる。制御装置１は、エレベータの運行を制御するものである。制御装置１には、親局マイクロコンピュータ２が内蔵される。

３は子局マイクロコンピュータである。子局マイクロコンピュータ３は、エレベータの各乗場階床に設けられる。子局マイクロコンピュータ３には、乗場機器が接続される。子局マイクロコンピュータ３は、乗場機器の各種制御を行う。乗場機器としては、呼び釦４、呼び釦灯５、デジタルインジケータ６の他、乗場操作盤等がある。

上記エレベータにおいては、子局マイクロコンピュータ３は、呼び釦４からの釦入力信号を送信する。送信された釦入力信号は、信号伝送路７を介して、親局マイクロコンピュータ２に受信される。

親局マイクロコンピュータ２は、受信した釦入力信号に基づいて、釦灯制御信号を送信する。送信された釦灯制御信号は、信号伝送路８を介して、子局マイクロコンピュータ３に受信される。子局マイクロコンピュータ３は、釦灯制御信号に基づいて、呼び釦灯５を点灯させる。

また、親局マイクロコンピュータ２は、かご位置やかごの走行方向に関する表示制御信号を送信する。送信された表示制御信号は、信号伝送路８を介して、子局マイクロコンピュータ３に受信される。子局マイクロコンピュータ３は、表示制御信号に基づいて、かご位置やかごの走行方向をデジタルインジケータ６に表示させる。

ここで、親局マイクロコンピュータ２や子局マイクロコンピュータ３は、演算機能の他に、ＲＯＭ、ＲＡＭ等の記憶機能や各種タイマ機能、シリアルＩ／Ｏ（ＵＡＲＴ）等の通信機能を内蔵したワンチップマイコンからなる。

これらのワンチップマイコンの間では、直列伝送信号が送受信される。直列伝送信号は、予め規定した通信プロトコルに従って、デジタルパルスとして時分割されて信号伝送路７、８上を伝送するものである。すなわち、直列伝送信号は、所定の時間幅を有した複数のビットが連続的に並んで形成された信号群である。具体的には、信号群は、スタートビットＳＴ（最初のビット）、データビットＤＡＴＡ、パリティビットＰＴ、ストップビットＳＰである。

スタートビットＳＴは、信号群の始まりを意味するものである。データビットＤＡＴＡは、送受信すべきデータを意味するものである。パリティビットＰＴは、信号群のエラーを補償するものである。ストップビットＳＰは、信号群の終わりを意味するものである。

次に、図２を用いて、親局マイクロコンピュータ２内にある直列伝送信号の受信処理部を説明する。
図２はこの発明の実施の形態１におけるエレベータの信号伝送装置に利用される親局マイクロコンピュータのブロック図である。

図２に示すように、親局マイクロコンピュータ２は、ボーレートジェネレータ９、クロック制御回路１０、分周器１１、スタートビット検出器１２、受信シフトレジスタ１３、ストップビット検出器１４、受信バッファレジスタ１５を備える。

ボーレートジェネレータ９は、Ｘｉｎ端子から外部クロックｆ（Ｘｉｎ）を取り込む。ボーレートジェネレータ９は、外部クロックｆ（Ｘｉｎ）に基づいて、直列伝送信号伝送の通信速度（ボーレート：ＢＲ）を設定する。クロック制御回路１０は、ボーレートジェネレータ９が設定したボーレートに基づいて、サンプリングクロックＴａを設定する。分周器１１は、クロック制御回路１０が設定したサンプリングクロックＴａを分周して、シフトクロックＴｂを生成する。

スタートビット検出器１２は、クロック制御回路１０が設定したサンプリングクロックＴａで受信端子Ｒｘをサンプリングし、直列伝送信号のスタートビットＳＴの前縁を検出する。スタートビット検出器１２は、スタートビットＳＴの前縁の検出時からＴｂ／２経過後、スタートビットＳＴを検出する。このサンプリング処理は、２〜３回行われる。この検出位置で、通信プロトコル通りの論理でサンプリングされた場合に、スタートビットが認識される。

受信シフトレジスタ１３は、シフトクロックＴｂの間隔で直列伝送信号を格納する。受信シフトレジスタ１３は、データビットＤＡＴＡとパリティビットＰＴとの論理整合を判定し、データビットＤＡＴＡのビットエラーがないかをチェックする。ストップビット検出器１４は、ストップビットＳＰを検出する。受信バッファレジスタ１５は、受信シフトレジスタ１３からデータビットＤＡＴＡを格納する。

親局マイクロコンピュータ２においては、スタートビットＳＴ、ストップビットＳＰの論理が通信プロトコルの規定通り正しく、かつデータビットＤＡＴＡから計算したパリティとパリティビットＰＴの論理が同じあれば、正しくデータを受信したと認識される。

次に、図３と図４を用いて、親局マイクロコンピュータ２の受信処理部が受信する直列伝送信号の波形を説明する。

まず、図３を用いて、理想的な波形の直列伝送信号を説明する。
図３はこの発明の実施の形態１におけるエレベータの信号伝送装置の受信波形を説明するための図である。
図３の横軸は時間である。図３の縦軸は直列伝送信号の電圧（Ｖ）である。

本実施の形態の直列伝送信号は、８ビットのデータビットＤＡＴＡを伝送するためのものである。この直列伝送信号においては、ＶｉＨ（ｍｉｎ）以上の電圧は、ハイレベル（デジタル信号として１）と判定される。これに対し、ＶｉＬ（ｍａｘ）以下の電圧は、ロウレベル（デジタル信号としては０）と判定される。

スタートビットＳＴは、ロウレベルである。これに対し、最初のデータビットＤＡＴＡは、ハイレベルである。理想的な波形の場合、スタートビットＳＴから最初のデータビットＤＡＴＡへ異なるレベルに移行しても歪まない。このように、理想的な波形では、各ビットのサンプリング位置において、各ビットの値は本来あるべきレベルと認識される値となる。これにより、親局マイクロコンピュータ２の受信処理部は、各ビットを正しく判定することができる。

しかしながら、実際には、伝送回路や信号伝送路７の影響によって、直列伝送信号の波形が歪む。また、大容量エレベータや超高速エレベータにおいて、エレベータ自体が発生させるインバータ等のノイズを抑制するために、信号伝送路７上にノイズフィルタが設けられることがある。この場合も、直列伝送信号の波形が歪む。以下、図４を用いて、直列伝送信号の波形の歪みを説明する。

図４はこの発明の実施の形態１におけるエレベータの信号伝送装置の受信波形を説明するための図である。
図４の横軸は時間である。図４の縦軸は直列伝送信号の電圧（Ｖ）である。

図４に示すように、スタートビットＳＴから最初のデータビットＤＡＴＡへの移行は、緩やかである。その結果、最初のデータビットＤＡＴＡのサンプリング位置において、検出される電圧Ｖｓは、ＶｉＨ（ｍｉｎ）よりも小さい。このため、最初のデータビットＤＡＴＡは、ハイレベルとは判定されない。同様に、最初から４番目のデータビットＤＡＴＡもハイレベルとは判定されない。このため、親局マイクロコンピュータ２の受信処理部は、最初のデータビットＤＡＴＡと最初から４番目のデータビットＤＡＴＡを正しく判定することができない。

そこで、本実施の形態においては、親局マイクロコンピュータ２と子局マイクロコンピュータ３の間に、直列伝送信号の変換装置を設けた。この変換装置によって、子局マイクロコンピュータ３に送信された直列伝送信号の波形が一定値以上歪んだとしても、正しくデータビットＤＡＴＡを判定することができるようになる。以下、図５〜図７を用いて、本実施の形態特有の信号伝送装置を説明する。

図５はこの発明の実施の形態１におけるエレベータの信号伝送装置の構成図である。
図５に示すように、信号伝送路７、８は、親局マイクロコンピュータ２近傍で分割される。信号伝送路７、８の分割端に、変換装置１６が接続される。

次に、図６を用いて、変換装置１６を説明する。
図６はこの発明の実施の形態１におけるエレベータの信号伝送装置に利用される変換装置のブロック図である。
変換装置１６は、クロック源１７、スタートビット前縁検出手段１８、遅延時間設定手段１９、遅延パルス生成手段２０、合成器２１を備える。

クロック源１７は、所定のサンプリング周期を設定する。スタートビット前縁検出手段１８は、クロック源１７に設定されたサンプリング周期に基づいて、受信端子Ｒｘをサンプリングし、スタートビットＳＴの前縁を検出する。

遅延時間設定手段１９は、スタートビットＳＴの前縁検出からスタートビットＳＴの前縁をどれくらいの時間遅らせるかを設定する。遅延時間設定手段１９としてもっとも簡単な方法は、ロータリースイッチなどの物理的スイッチによる方法である。この方法以外でも、メモリ素子を用いて設定値を記録しておく方法でもよい。また、遅延時間設定手段１９によって、親局マイクロコンピュータ２から子局マイクロコンピュータ３へ送信された直列伝送信号に含まれた設定データを受信して、遅延時間を任意に設定変更してもよい。

遅延パルス生成手段２０は、遅延時間設定手段１９からの設定値とスタートビット前縁検出手段１８からのスタートビット前縁検出信号とに基づいて、遅延パルスを生成する。遅延パルスは、子局マイクロコンピュータ３から受信した直列伝送信号に対して、Ｔｄｅｌｙ時間遅れたパルスである。合成器２１は、子局マイクロコンピュータ３からの直列伝送信号に遅延パルスを合成して、送信端子Ｒｘａを介して親局マイクロコンピュータ２へ送信する。

次に、図７を用いて、親局マイクロコンピュータ２のサンプリング状態を説明する。
図７はこの発明の実施の形態１におけるエレベータの信号伝送装置によるサンプリング状態を説明するための図である。

図７の上段は、子局マイクロコンピュータ３から受信した直列伝送信号の波形である。図７の中段は、遅延パルス生成手段２０が生成した遅延パルスの波形である。図７の下段は、合成器２１で合成された直列伝送信号の波形である。

図７の上段に示すように、子局マイクロコンピュータ３から受信した直列伝送信号においては、スタートビットＳＴから最初のデータビットＤＡＴＡへの移行は、緩やかである。

これに対し、遅延パルス波形は、図７の中段に示すように、ビット数が１１ビット（スタートビットＳＴ：１ビット、データビットＤＡＴＡ：８ビット、パリティビットＰＴ：１ビット、ストップビットＳＰ：１ビット）のロウパルスである。すなわち、遅延パルスは、シフトクロックＴｂ×１１の時間幅Ｔｃを有したロウパルスとなる。

したがって、合成器２１で合成された直列伝送信号の波形は、図７の下段に示すように、スタートビットＳＴの前縁のみがＴｄｅｌｙ時間遅れ、残りのデータビットＤＡＴＡ等は遅れていないものとなる。すなわち、スタートビットＳＴ以外のビットの時間幅は維持される。これに対し、スタートビットＳＴの時間幅は狭くなる。

この直列伝送信号が、親局マイクロコンピュータ２の受信端子Ｒｘへ送信される。その結果、各ビットのサンプリング位置が一定時間ずれる。このため、サンプリング位置での最初のデータビットＤＡＴＡの値は、ＶｉＨ（ｍｉｎ）よりも大きいＶｓｄとなる。この場合、最初のデータビットＤＡＴＡは、ハイレベルと判定される。同様に、最初から４番目のデータビットＤＡＴＡも、ハイレベルと判定される。このように、直列伝送信号の波形が一定値以上歪んでいても、正しくデータビットＤＡＴＡを判定することができる。

以上で説明した実施の形態１によれば、スタートビットＳＴ以外のビットの時間幅を維持しつつ、スタートビットＳＴの時間幅を狭くする。これにより、スタートビットＳＴ以外の特定のビットが直前のビットと異なるレベルに緩やかに移行する場合であっても、サンプリング位置での特定のビットの値が異なるレベルと認識される値となる。このため、直列伝送信号が時間軸に対して一定値以上歪んだとしても、正しくデータを受信することができる。

したがって、超高層ビル等で配線路が長くなり、配線路のインピーダンスが大きくなっても、正しくデータを受信することができる。すなわち、ＲＳ−４２２や光通信等、長距離伝送に対応した高価なシステムを利用せずに、正しくデータを受信することができる。

また、大容量エレベータや超高速エレベータにおいて、配線路上にノイズフィルタを設けても、正しくデータを受信することができる。このため、コストのかかるノイズ発生源側でのフィルタ素子の追加、配線類やノイズ源のシールド対策を不要とすることができる。

さらに、子局マイクロコンピュータ３からの直列伝送信号を一旦バッファした後、波形整形をする必要がない。すなわち、直列伝送信号全体が遅れることがない。このため、親局マイクロコンピュータ２と子局マイクロコンピュータ３の信号伝送において、送受信される直列伝送信号間での時間関係が維持できる。したがって、従来のケーブルや乗場操作表示制御機器のままでより多くの階床数や長距離の物件に対応することができる。

また、スタートビットＳＴの時間幅を狭くする量を変更することができる。このため、使用する配線路や伝送回路に応じて、最適なスタートビットＳＴの時間幅を選定することができる。また、一度施工した後、何らかの要因でスタートビットＳＴの時間幅を見直したくなった場合に、簡単にスタートビットＳＴの時間幅を変更できる。

また、親局マイクロコンピュータ２からの直列伝送信号に含まれた設定データに基づいて、スタートビットＳＴの時間幅を狭くする量が設定される。このため、スタートビットＳＴの時間幅を狭くする量の設定作業を不要とすることができる。

また、スタートビットＳＴの時間幅は、子局マイクロコンピュータ３から受信した直列伝送信号に遅延パルスを合成するだけで変更される。このため、簡単な構成で、正しくデータを受信することができる。

なお、信号伝送速度（各ビットの時間幅）に対して波形の歪みが大きすぎる場合、変換装置１６では、必要な遅れ時間を確保できない。しかしながら、親局マイクロコンピュータ２と子局マイクロコンピュータ３との間で送受信されるデータ量は多くない。このため、信号伝送速度は、数千ＢＰＳ（ビット／秒）〜１万数千ＢＰＳ程度で十分機能を満足する。この程度の信号伝送速度では、変換装置１６は十分有効である。

また、実施の形態１においては、子局マイクロコンピュータ３は、乗場階床に設けられていた。しかしながら、子局マイクロコンピュータ３は、かごに設けられていてもよい。この場合、子局マイクロコンピュータ３は、かご操作盤等かご機器を制御することになる。このような子局マイクロコンピュータ３に対しても、変換装置１６を用いることができる。この場合も、上記同様の効果を得られる。

また、実施の形態１においては、親局マイクロコンピュータ２と変換装置１６とが別体であった。しかしながら、新規に設計する親局マイクロコンピュータ２に変換装置１６の機能を追加してもよい。この場合も、上記同様の効果が得られる。

また、実施の形態１においては、直列伝送信号のデータビットＤＡＴＡは８ビットであった。しかしながら、データビットＤＡＴＡの数を限定する必要はない。例えば、データビットＤＡＴＡが１６ビットでも、上記同様の効果が得られる。

１ 制御装置
２ 親局マイクロコンピュータ
３ 子局マイクロコンピュータ
４ 呼び釦
５ 呼び釦灯
６ デジタルインジケータ
７ 信号伝送路
８ 信号伝送路
９ ボーレートジェネレータ
１０ クロック制御回路
１１ 分周器
１２ スタートビット検出器
１３ 受信シフトレジスタ
１４ ストップビット検出器
１５ 受信バッファレジスタ
１６ 変換装置
１７ クロック源
１８ スタートビット前縁検出手段
１９ 遅延時間設定手段
２０ 遅延パルス生成手段
２１ 合成器

Claims (5)

1. エレベータのかご又は乗場に設けられ、所定の時間幅を有した複数のビットが連続的に並んだ直列伝送信号を送信する子局と、
   前記エレベータの制御盤に設けられ、前記直列伝送信号を受信した際に、前記直列伝送信号の前縁の検出時から前記時間幅以内に前記直列伝送信号の最初のビットをサンプリングし、その後、前記時間幅の間隔で、残りのビットをサンプリングして、各ビットのレベルを認識する親局と、
   前記親局の近傍で前記子局と前記親局との間に接続され、前記子局から受信した前記直列伝送信号を変換して前記親局に送信する変換装置と、
   を備え、
   前記変換装置は、前記直列伝送信号の前記最初のビット以外の特定のビットが直前のビットと異なるレベルに緩やかに移行する場合に、前記親局によるサンプリング位置での前記特定のビットの値が前記異なるレベルと認識される値となるように、前記残りのビットの時間幅を維持しつつ、前記最初のビットの時間幅を狭くして、前記複数のビットを連続的に並べて前記親局へ送信することを特徴とするエレベータの信号伝送装置。
2. 前記最初のビットの時間幅を狭くする量を変更して設定する設定手段を備えたことを特徴とする請求項１記載のエレベータの信号伝送装置。
3. 前記親局は、前記子局に向けて、前記最初のビットの時間幅を狭くする量を変更するための設定データを含んだ直列伝送信号を送信し、
   前記設定手段は、前記設定データを含んだ直列伝送信号を受信し、前記設定データに基づいて、前記最初のビットの時間幅を狭くする量を設定することを特徴とする請求項２記載のエレベータの信号伝送装置。
4. 前記変換装置は、
   前記最初のビットの前縁を検出する検出手段と、
   前記最初のビットの時間幅を狭くする量に対応した時間幅を有する遅延パルスを生成する生成手段と、
   前記子局から受信した前記直列伝送信号に前記遅延パルスを合成して、前記最初のビットの幅を狭くする合成手段と、
   を備えたことを特徴とする請求項１〜請求項３のいずれかに記載のエレベータの信号伝送装置。
5. 前記子局は、前記最初のビットをロウレベルとし、
   前記生成手段は、前記遅延パルスを、前記最初のビットの時間幅を狭くする量に対応した時間幅だけハイレベルとし、その後はロウレベルとすることを特徴とする請求項４記載のエレベータの信号伝送装置。

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