JP5545066B2 - Defect inspection method, process management method, and defect inspection apparatus - Google Patents
Defect inspection method, process management method, and defect inspection apparatus Download PDFInfo
- Publication number
- JP5545066B2 JP5545066B2 JP2010143452A JP2010143452A JP5545066B2 JP 5545066 B2 JP5545066 B2 JP 5545066B2 JP 2010143452 A JP2010143452 A JP 2010143452A JP 2010143452 A JP2010143452 A JP 2010143452A JP 5545066 B2 JP5545066 B2 JP 5545066B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- defect
- halation
- area
- inspection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
本発明は欠陥検査方法、工程管理方法及び欠陥検査装置に関するものであり、例えば、半導体装置等の電子デバイスの製造工程管理を多品種一括で行うための欠陥検査に関するものである。 The present invention relates to a defect inspection method, a process management method, and a defect inspection apparatus. For example, the present invention relates to a defect inspection for performing manufacturing process management of electronic devices such as semiconductor devices in a variety of batches.
半導体製造装置の異常の発見や、半導体装置の製造工程の途中における出来栄えチェックとして、欠陥検査装置を用いた欠陥検査が行われている。欠陥検査装置から出力された欠陥数の管理は、トレンドチャート或いは統計的工程管理(SPC:Statistical Process Contorol)により行われている。 A defect inspection using a defect inspection apparatus is performed as a discovery of an abnormality in a semiconductor manufacturing apparatus or a quality check in the course of a semiconductor device manufacturing process. Management of the number of defects output from the defect inspection apparatus is performed by a trend chart or statistical process control (SPC).
この場合の欠陥検査装置としては、レーザ光やランプ光の反射光を利用して、欠陥を検出している。欠陥検査の出力情報は、検出した欠陥数と各欠陥個所の座標情報とからなる。 As a defect inspection apparatus in this case, a defect is detected using reflected light of laser light or lamp light. The output information of the defect inspection includes the number of detected defects and coordinate information of each defect location.
ここで、図8を参照して、従来の欠陥検査工程を説明する。図8は、従来の欠陥検査工程のフローチャートであり、ここでは、一例として、ゲート電極の欠陥検査工程として説明する。
s1:まず、ゲート電極となる多結晶シリコン膜を成膜する。
s2:リソグラフィーによりレジストをパターニングする。
s3:レジストパターンをマスクとして多結晶シリコン膜をエッチングしてゲート電極を形成する。
s4:欠陥検査装置を用いて検査を行う。例えば、ゲート電極の加工後に、エッチング残渣や、レジストパターンの不良などの欠陥検査を行う。
s5:ゲート電極をマスクとして不純物をイオン注入する。
Here, a conventional defect inspection process will be described with reference to FIG. FIG. 8 is a flowchart of a conventional defect inspection process. Here, a defect inspection process for a gate electrode will be described as an example.
s 1 : First, a polycrystalline silicon film to be a gate electrode is formed.
s 2 : Pattern the resist by lithography.
s 3 : The polycrystalline silicon film is etched using the resist pattern as a mask to form a gate electrode.
s 4 : Inspection is performed using a defect inspection apparatus. For example, after the gate electrode is processed, a defect inspection such as an etching residue or a resist pattern defect is performed.
s 5 : Impurities are ion-implanted using the gate electrode as a mask.
それ以外にも、素子分離領域の形成工程後、サイドウォール形成工程後、第1層目ビアの形成工程後、第1層目配線形成工程後、第2層目ビア形成工程後等々、配線加工工程後に必要に応じて順次欠陥検査を行っている。 In addition, after the element isolation region forming step, the sidewall forming step, the first layer via forming step, the first layer wiring forming step, the second layer via forming step, etc. After the process, defect inspection is sequentially performed as necessary.
図9は、出力情報の内の欠陥数データの一例であり、縦軸にウェーハ当たりの欠陥数を取り、横軸として欠陥検査日時を取って欠陥数をプロットしてトレンドチャートとし、このトレンドチャートに欠陥数に関する管理値を設定して、製造工程の管理に用いる。欠陥数が管理値を超過した場合には、製造装置等の調査を実施することになる。 FIG. 9 shows an example of defect number data in the output information. The vertical axis represents the number of defects per wafer, the horizontal axis represents the defect inspection date and time, and the number of defects is plotted as a trend chart. A management value related to the number of defects is set in the table and used for manufacturing process management. When the number of defects exceeds the control value, the manufacturing equipment and the like are investigated.
システムLSIは、多品種少量生産となることが多く、品種毎に回路パターンが異なるために欠陥数は品種により差がある。そこで、現状では品種毎の欠陥数のトレンドチャートを作成して管理しているが、ハレーションが問題となる。 In many cases, system LSIs are produced in a variety of types and in small quantities, and the circuit pattern is different for each type, so the number of defects varies depending on the type. Therefore, at present, a trend chart of the number of defects for each type is created and managed, but halation is a problem.
図10は、ハレーションの説明図であり、図10(a)は品種Aの半導体チップの反射光分布を示す要部平面図であり、図10(b)は、反射光強度の累積確率の説明図である。図10(a)に示すように、図において枠で囲った各ランダムロジック回路31がハレーションを起こしている領域となる。
FIG. 10 is an explanatory view of halation, FIG. 10 (a) is a plan view of the main part showing the reflected light distribution of the semiconductor chip of type A, and FIG. 10 (b) is an explanation of the cumulative probability of the reflected light intensity. FIG. As shown in FIG. 10A, each
図10(b)に示すように、ハレーションを起こしていると判断する基準を反射光強度=230に設定すると、この品種Aでは、チップ全体の30%の領域でハレーションを起こしていることになる。 As shown in FIG. 10B, when the reference for determining that halation has occurred is set to reflected light intensity = 230, this product A has halation occurring in an area of 30% of the entire chip. .
図11は、品種Bの半導体チップの反射光分布を示す要部平面図であり、品種Aに比べてハレーションを起こしている領域は格段に少なくなっている。因みに、品種Aと同じ条件及び同じ基準で判定するとハレーションを起こしている領域は2%である。 FIG. 11 is a plan view of the main part showing the reflected light distribution of the semiconductor chip of the product type B. Compared with the product type A, the area causing halation is remarkably reduced. Incidentally, the area where halation occurs is 2% when judged under the same conditions and the same standards as those of the kind A.
このように、ハレーションを起こしている領域の面積は回路パターンに依存するため、品種毎で異なっている。したがって、各品種毎に検査条件をその都度設定することが望ましいが、各品種毎に検査条件をその都度設定するには時間を要するため、工場の運用上困難である。 As described above, the area of the halation-induced region depends on the circuit pattern, and thus varies depending on the product type. Therefore, it is desirable to set the inspection conditions for each product type each time, but it takes time to set the inspection conditions for each product type, which is difficult in terms of factory operation.
そこで、現状では、比較的生産量の多い品種を代表品種として選択して、欠陥検査を行ってトレンドチャートを作成して工程管理を行っている。この場合の欠陥検査は、後述するように、ハレーションを起こした領域では欠陥検査ができないので、レーザパワー等をハレーションが起こりにくいように検査条件を設定して、標準検査条件としており、他の品種についてもこの標準検査条件を適用している。 Therefore, at present, a type having a relatively large amount of production is selected as a representative type, defect inspection is performed, a trend chart is created, and process management is performed. In this case, as will be described later, since defect inspection cannot be performed in a halation-proposed area, the inspection conditions are set so that halation is difficult to occur in the laser power, etc., and standard inspection conditions are set. This standard inspection condition is also applied to.
図12は、欠陥検査原理の説明図である。まず、上段の図に示すように、ウェーハに作製したチップに対して、例えば、ビームスポットサイズ1000nmの紫外線レーザ光をステージを移動することによってスキャンする。中段の図は、スキャンした位置のイメージ図であり、ここでは、中央のチップに欠陥がある場合を示している。下段の図は、チップからの反射光をイメージセンサで撮像して、光強度に変換した図である。 FIG. 12 is an explanatory diagram of the defect inspection principle. First, as shown in the upper diagram, for example, an ultraviolet laser beam having a beam spot size of 1000 nm is scanned on a chip manufactured on a wafer by moving the stage. The middle diagram is an image diagram of the scanned position, and shows a case where the center chip has a defect. The lower diagram is a diagram in which reflected light from the chip is imaged by an image sensor and converted into light intensity.
検査する際には、隣り合うチップの同じ場所の反射光強度を比較することによって、その違いから欠陥の有無を判定する。図においては、中央のチップを検査対象とし、左右のチップを参照チップとし、反射強度を左右と比較するといずれの場合も反射強度に差が表れるので、中央のチップに欠陥があると判定する。 At the time of inspection, the presence or absence of a defect is determined from the difference by comparing the reflected light intensities at the same location of adjacent chips. In the figure, the center chip is the inspection target, the left and right chips are the reference chips, and when the reflection intensity is compared with the left and right, a difference appears in the reflection intensity in any case, so it is determined that the center chip is defective.
図13は、ハレーションのある場合の説明図であり、反射光が飽和してハレーションを起こしている場合には、検査対象チップと左右の参照チップとの間に反射強度の差がなくなり、検査対象チップに欠陥があっても、それを認定できなくなる。そこで、上述のように、検査条件として、レーザパワー等をハレーションが起こりにくくなるように設定して欠陥検査を行っている。 FIG. 13 is an explanatory diagram of the case where there is halation. When the reflected light is saturated and halation occurs, there is no difference in reflection intensity between the inspection target chip and the left and right reference chips, and the inspection target If a chip is defective, it cannot be certified. Therefore, as described above, defect inspection is performed by setting the laser power or the like as an inspection condition so that halation is less likely to occur.
図14はトレンドチャートの一例であり、図14(a)は、品種Aのトレンドチャートであり、また、図14(b)は、品種Bのトレンドチャートである。ここでは、互いに同じチップサイズである品種Aについては、平均欠陥数が55個であり、品種Bについては、平均欠陥数は95個である。 FIG. 14 is an example of a trend chart. FIG. 14A is a trend chart for the product type A, and FIG. 14B is a trend chart for the product type B. Here, the average number of defects is 55 for the type A having the same chip size, and the average number of defects is 95 for the type B.
しかし、図14に示すように、トレンドチャートを品種別に作成すると、生産数が小量であるため、生産日が長期間にわたって連続的ではないためにデータが離散的になり、定期的な工程管理が困難になるという問題がある。 However, as shown in FIG. 14, when a trend chart is created for each product type, since the number of production is small, the production date is not continuous over a long period of time, so the data becomes discrete and periodic process management is performed. There is a problem that becomes difficult.
このような、問題を解決するために、図15に示すように、複数品種を同一のトレンドチャートにプロットすると、ハレーションに起因する検査感度の差による品種間の欠陥数のばらつきにより精度の良い管理が困難になるという問題がある。 In order to solve such a problem, as shown in FIG. 15, when a plurality of types are plotted on the same trend chart, high-precision management is performed due to variations in the number of defects between types due to differences in inspection sensitivity caused by halation. There is a problem that becomes difficult.
したがって、本発明は、複数品種の欠陥数データを同一のチャートにプロットして、工程管理を定期的に精度良く行うことを目的とする。 Accordingly, an object of the present invention is to plot defect number data of a plurality of types on the same chart and to perform process management regularly and accurately.
開示する一観点からは、電子デバイスチップが形成されたウェーハ表面に光を照射し、前記ウェーハの検査対象領域における前記照射した光の反射光強度を測定する工程と、前記測定した反射光強度を予め設定した閾値と比較してハレーションの有無を判定する工程と、前記ハレーションの有無により前記ウェーハ中のハレーションのない領域の面積を算出する工程と、前記測定した反射光強度について、互いに隣り合う前記電子デバイスチップ間で比較して欠陥の有無を判定する工程と、前記判定結果より前記ウェーハ全体の欠陥数を集計する工程と、前記集計した欠陥数を前記ハレーションのない領域の面積で割って実質欠陥密度を算出する工程とを有することを特徴とする欠陥検査方法が提供される。 From one aspect to be disclosed, the step of irradiating the wafer surface on which the electronic device chip is formed with light, measuring the reflected light intensity of the irradiated light in the inspection target region of the wafer, and the measured reflected light intensity. The step of determining the presence or absence of halation compared to a preset threshold value, the step of calculating the area of the non-halation region in the wafer based on the presence or absence of the halation, and the measured reflected light intensity are adjacent to each other. A step of determining the presence or absence of defects by comparing between electronic device chips, a step of counting the number of defects of the entire wafer from the determination result, and dividing the total number of defects by the area of the non-halation area And a step of calculating a defect density.
また、開示する別の観点からは、上述の欠陥検査方法により、互いに品種が異なった電子デバイスチップが形成された複数種類のウェーハに対して同一の検査条件で欠陥検査を行い、前記複数種類のウェーハの前記実質欠陥密度を同一のトレンドチャートにプロットすることを特徴とする欠陥検査方法が提供される。 Further, from another viewpoint to be disclosed, the above-described defect inspection method performs defect inspection on a plurality of types of wafers on which electronic device chips of different varieties are formed under the same inspection condition, and A defect inspection method characterized by plotting the substantial defect density of a wafer on the same trend chart is provided.
また、開示する別の観点からは、上述の欠陥検査方法により取得した前記実質欠陥密度に対して管理値を予め設定し、前記実質欠陥密度が前記管理値を超過した場合、前記実質欠陥密度が前記管理値を超過したウェーハを製造した製造装置或いは製造条件を調査し、製造工程を管理することを特徴とする工程管理方法が提供される。 From another viewpoint to be disclosed, when a management value is preset for the substantial defect density acquired by the defect inspection method described above, and the substantial defect density exceeds the management value, the substantial defect density is There is provided a process management method characterized by investigating a manufacturing apparatus or manufacturing conditions for manufacturing a wafer exceeding the control value and managing the manufacturing process.
また、開示するさらに別の観点からは、測定対象となる複数の電子デバイスチップを形成したウェーハを載置する載置部と、前記ウェーハに線状の光ビームを走査しながら照射する光照射手段と、前記ウェーハからの反射光を測定する受光手段と、前記受光手段により測定した反射光強度を予め設定した閾値と比較して前記ウェーハ内におけるハレーションのない領域の面積を算出する面積算出手段と、互いに隣接する同じ表面パターンを有する前記電子デバイスチップ間で同じ位置の反射光強度を比較して欠陥の有無を検査する欠陥数検査手段と、前記欠陥数検査手段で取得した前記ウェーハ単位の欠陥数を、前記ハレーションのない領域の面積で割って実質欠陥密度を求める実質欠陥密度算出手段とを有することを特徴とする欠陥検査装置が提供される。 Further, from still another aspect to be disclosed, a mounting unit for mounting a wafer on which a plurality of electronic device chips to be measured are mounted, and light irradiation means for irradiating the wafer while scanning a linear light beam And a light receiving means for measuring the reflected light from the wafer, and an area calculating means for calculating the area of the non-halation area in the wafer by comparing the reflected light intensity measured by the light receiving means with a preset threshold value. Defect number inspection means for inspecting the presence or absence of defects by comparing reflected light intensities at the same position between the electronic device chips having the same surface pattern adjacent to each other, and defects in the wafer unit acquired by the defect number inspection means A defect inspection apparatus comprising: a defect defect calculating means for calculating a defect defect density by dividing the number by the area of the halation-free region. There is provided.
開示の欠陥検査方法、工程管理方法及び欠陥検査装置によれば、複数品種の製造途中の電子デバイスの欠陥数データを同一のチャートにプロットして、定期的管理を精度良く行うことが可能になる。 According to the disclosed defect inspection method, process management method, and defect inspection apparatus, it becomes possible to plot defect number data of electronic devices in the middle of manufacturing a plurality of types on the same chart, and to perform periodic management with high accuracy. .
ここで、図1乃至図4を参照して、本発明の実施の形態の欠陥検査方法を説明する。図1は、本発明の実施の形態の欠陥検査方法を用いた工程管理の原理的フローチャートである。図1に示すように、S1乃至S8のステップで工程管理を行う。
S1:検査対象領域における反射光強度を測定する。
S2:反射光強度を予め設定した閾値と比較してハレーションの有無を判定する。
S3:ハレーションのない領域の面積をウェーハ単位で算出する。
S4:欠陥の有無を判定する。
S5:ウェーハ当たりの欠陥数を集計する。
S6:集計した欠陥数をハレーションのない領域の面積で割って実質欠陥密度を算出する。S7:実質欠陥密度をトレンドチャートにプロットする。
S8:トレンドチャートにより工程管理を実施する。
Here, with reference to FIG. 1 thru | or FIG. 4, the defect inspection method of embodiment of this invention is demonstrated. FIG. 1 is a principle flowchart of process management using the defect inspection method according to the embodiment of the present invention. As shown in FIG. 1, it performs process control at step S 1 to S 8.
S 1 : Measure reflected light intensity in the region to be inspected.
S 2 : The presence or absence of halation is determined by comparing the reflected light intensity with a preset threshold value.
S 3: calculating the area of no halation area wafer units.
S 4: determining the presence or absence of a defect.
S 5 : Count the number of defects per wafer.
S 6 : The substantial defect density is calculated by dividing the total number of defects by the area of the area without halation. S 7: to plot a substantial defect density in the trend chart.
S 8: to implement the process managed by the trend chart.
このような欠陥検査方法と工程管理は、鋭意研究の結果、品種間差による欠陥数差がチップサイズではなく、ハレーションの多寡に大きく依存することを見出した結果を反映したものであるので、この事情を図2を参照して説明する。 This kind of defect inspection method and process management reflect the results of intensive studies that have found that the difference in the number of defects due to differences between varieties largely depends on the amount of halation, not the chip size. The situation will be described with reference to FIG.
図2は単位面積当たり欠陥数とRAM規模の相関図である。従来は、欠陥数の品種間差は、チップサイズの差が大きく影響していると考えられていたが、実際には、品種の搭載される回路パターンの影響が大きいことを見出した。これは、RAM規模が小さいとハレーションを起こしやすいランダムロジック回路の占有面積比率が多くなり、検査可能な面積は減少するためであり、図2に示すように単位面積当たりの欠陥数が少なくなる傾向がみられる。 FIG. 2 is a correlation diagram between the number of defects per unit area and the RAM scale. Conventionally, it was considered that the difference in the number of defects between the types was greatly influenced by the difference in the chip size, but in reality, it was found that the influence of the circuit pattern mounted on the type was large. This is because if the RAM scale is small, the proportion of the area occupied by random logic circuits that are prone to halation increases, and the area that can be inspected decreases. As shown in FIG. 2, the number of defects per unit area tends to decrease. Is seen.
したがって、実質的な欠陥検査が可能なハレーションを起こしていない領域における単位面積当たりの欠陥数、即ち、実質欠陥密度を判定基準に用いれば、異なった品種を同一のトレンドチャートにプロットして工程管理をすることが可能になる。 Therefore, if the number of defects per unit area in a non-halation area capable of substantial defect inspection, that is, the substantial defect density is used as a criterion, different types are plotted on the same trend chart and process control is performed. It becomes possible to do.
図3は、本発明の実施の形態に用いる欠陥検査装置の概念的構成図である。図に示すように、電子デバイスチップを形成したウェーハ11を載置するステージ12、光照射手段13、ウェーハ11からの反射光を集光するレンズ14、集光した反射光を受光するイメージセンサ15、及び、制御部20を備えている。
FIG. 3 is a conceptual configuration diagram of the defect inspection apparatus used in the embodiment of the present invention. As shown in the figure, a
ウェーハ11としては、システムLSIを形成した半導体ウェーハが典型的なものであるが、半導体ウェーハに限られるものではない。例えば、強誘電体デバイスを形成したウェーハや、GMR効果素子等の磁気抵抗効果素子を形成したウェーハ等の他の電子デバイス装置にも適用される。
The
また、光照射手段13としては紫外線レーザが典型的なものであるが、可視光のレーザを用いても良く、さらには、レーザに限られるものではなく、ランプ光を用いても良い。 The light irradiation means 13 is typically an ultraviolet laser, but a visible light laser may be used, and is not limited to a laser, and lamp light may be used.
制御部20は、ウェーハ11内におけるハレーションのない領域の面積を算出する面積算出手段21と、欠陥の有無を検査する欠陥数検査手段22と、実質欠陥密度を求める実質欠陥密度算出手段23とを備えている。これらの手段は、実質的にはプログラムからなる。
The
面積算出手段21は、イメージセンサ15で測定した反射光強度を記録した位置座標を用いて予め設定した閾値と比較してウェーハ11内におけるハレーションのない領域の面積を算出する。図4は、ハレーションの有無の判定を説明する概念図であり、中央の検査対象チップと隣接する比較対象チップのいずれも、反射光強度が予め設定した閾値以上である場合にハレーションと認定し、その位置情報を制御部20のメモリ24に記録する。
The area calculation means 21 calculates the area of the area without halation in the
欠陥検査手段22は、従来と同様に、互いに隣接する電子デバイスチップ間で同じ位置の反射光強度を比較して欠陥の有無を検査する。また、実質欠陥密度算出手段23は、欠陥数検査手段22で取得したウェーハ単位の欠陥数を、ハレーションのない領域の面積で割って実質欠陥密度を求める。 The defect inspection means 22 inspects the presence or absence of a defect by comparing the reflected light intensities at the same position between adjacent electronic device chips, as in the prior art. Further, the real defect density calculation means 23 obtains the real defect density by dividing the number of defects in the wafer unit acquired by the defect number inspection means 22 by the area of the area without halation.
本発明の実施の形態においては、実質欠陥密度を判定基準に用いているので、複数品種の製造途中の電子デバイスの欠陥数データを同一のチャートにプロットして、定期的管理を精度良く行うことが可能になる。 In the embodiment of the present invention, since the substantial defect density is used as a criterion, the defect number data of electronic devices in the middle of manufacturing a plurality of types is plotted on the same chart, and the periodic management is performed with high accuracy. Is possible.
以上を前提として、次に、図5乃至図7を参照して、本発明の実施例1の欠陥検査方法を用いた工程管理方法を説明する。図5は本発明の実施例1の欠陥検査方法と工程管理方法を用いた工場管理システム図であり、欠陥検査装置を用いた自動作業とトレンドチャート等を用いた工程管理からなる。 Based on the above, a process management method using the defect inspection method according to the first embodiment of the present invention will now be described with reference to FIGS. FIG. 5 is a factory management system diagram using the defect inspection method and the process management method according to the first embodiment of the present invention, and includes automatic operation using a defect inspection apparatus and process management using a trend chart and the like.
欠陥検査装置を用いた自動作業は以下のS1乃至S8のステップからなる。
S1:紫外線レーザ光をシステムLSIを形成した半導体ウェーハにスキャンしながら照射する。なお、ここでは、例えば、365nmの紫外線レーザ光を用いる。
S2:イメージセンサで検出した反射光の強度を計測する。
S3:反射光強度を閾値と比較してハレーションの有無を判定する。
S4:ハレーションと判定された位置座標或いはハレーションなしと判定された位置座標を記録する。
S5:次の検査領域に移動して、S1乃至S4の工程を行い、全領域をスキャンした場合に次のステップS6に進む。
S6:全検査対象に対して、記録した位置座標を用いてハレーションを起こしていない領域の面積を実質検査面積としてウェーハ単位で算出する。
S7:従来と同様に欠陥検査を行ってウェーハ当たりの欠陥数を求める。
S8:検出した欠陥数を実質検査面積で割って、実質欠陥密度を算出する。
Automatic operation using the defect inspection apparatus comprises the following steps S 1 to S 8.
S 1 : Irradiation is performed while scanning a semiconductor wafer on which a system LSI is formed with ultraviolet laser light. Here, for example, 365 nm ultraviolet laser light is used.
S 2: measuring the intensity of the reflected light detected by the image sensor.
S 3 : The presence or absence of halation is determined by comparing the reflected light intensity with a threshold value.
S 4: recording the halation and determined position coordinates or halation without the determined position coordinates.
S 5 : Move to the next inspection area, perform steps S 1 to S 4 , and proceed to the next step S 6 when the entire area is scanned.
S 6 : For all inspection targets, the area of the region where no halation has occurred is calculated in wafer units as the actual inspection area using the recorded position coordinates.
S 7 : Defect inspection is performed in the same manner as in the past to determine the number of defects per wafer.
S 8 : Divide the number of detected defects by the substantial inspection area to calculate the substantial defect density.
図6は、欠陥検出結果の説明図であり、共に7mm×7mmのサイズの品種Aと品種Bの2種類のシステムLSIについての測定結果を示している。上述のように、品種Aのハレーションの起こっていない領域の割合は70%であるので実質検査面積は34.2mm2となる。ウェーハ当たりの欠陥数は、55個であるので、実質単位検査面積当たりの欠陥数、即ち、実質欠陥密度は1.60個/mm2となる。 FIG. 6 is an explanatory diagram of the defect detection results, and shows the measurement results for two types of system LSIs of type A and type B both having a size of 7 mm × 7 mm. As described above, since the ratio of the area in which the halation of type A does not occur is 70%, the actual inspection area is 34.2 mm 2 . Since the number of defects per wafer is 55, the number of defects per actual unit inspection area, that is, the actual defect density is 1.60 / mm 2 .
一方、品種Bのハレーションの起こっていない領域の割合は98%であるので実質検査面積は48.0mm2となる。ウェーハ当たりの欠陥数は、95個であるので、実質単位検査面積当たりの欠陥数、即ち、実質欠陥密度は1.98個/mm2となる。 On the other hand, since the ratio of the area where the halation of the type B does not occur is 98%, the actual inspection area is 48.0 mm 2 . Since the number of defects per wafer is 95, the number of defects per actual unit inspection area, that is, the actual defect density is 1.98 / mm 2 .
したがって、欠陥の実数で比較した場合には、品種B/品種A=1.73倍であったものが、実質欠陥密度で比較した場合には、品種B/品種A=1.23倍となり、品種Bと品種Aを同じ土俵に乗せて評価することが可能になることがわかる。 Therefore, when compared with the real number of defects, the type B / type A = 1.73 times, whereas when compared with the real defect density, type B / type A = 1.23 times. It can be seen that it is possible to evaluate the product types B and A on the same soil.
次いで、図5におけるトレンドチャート等を用いた工程管理はステップS9及びステップS10からなる。
S9:実質欠陥密度をトレンドチャートにプロットする。
S10:トレンドチャートに管理値を設定して、統計的工程管理を実施する。
Then, process control using a trend chart, etc. in FIG. 5 is composed of steps S 9 and S S 10.
S 9 : Plot the real defect density on the trend chart.
S 10 : A management value is set in the trend chart, and statistical process management is performed.
図7は、ステップS9で作成したトレンドチャートである。図7に示すように、上記の図15のトレンドチャートに比べると、異なった品種を同じトレンドチャートにプロットしても品種間のばらつきが小さくなる。 FIG. 7 is a trend chart that you created in step S 9. As shown in FIG. 7, compared with the trend chart of FIG. 15 described above, even when different varieties are plotted on the same trend chart, the variation among the varieties is reduced.
このように、管理基準として実効欠陥密度を用いているので、異なった品種を同一のトレンドチャートで管理することが可能になる。また、品種間差を無視することができるので、欠陥のトレンドチャートが各品種の所要に依存することなく、定期的に更新することで、適切な欠陥管理が可能になる。なお、図7においては2つの品種をプロットしているが、3種以上の品種を同一のトレンドチャートにプロットしても良い。 As described above, since the effective defect density is used as the management standard, different types can be managed on the same trend chart. In addition, since the difference between types can be ignored, the defect trend chart can be appropriately updated by periodically updating without depending on the requirements of each type. In FIG. 7, two types are plotted, but three or more types may be plotted on the same trend chart.
11 ウェーハ
12 ステージ
13 光照射手段
14 レンズ
15 イメージセンサ
20 制御部
21 面積算出手段
22 欠陥数検査手段
23 実質欠陥密度算出手段
24 メモリ
31 ランダムロジック回路
DESCRIPTION OF
Claims (5)
前記測定した反射光強度を予め設定した閾値と比較してハレーションの有無を判定する工程と、
前記ハレーションの有無により前記ウェーハ中のハレーションのない領域の面積を算出する工程と、
前記測定した反射光強度について、互いに隣り合う前記電子デバイスチップ間で比較して欠陥の有無を判定する工程と、
前記判定結果より前記ウェーハ全体の欠陥数を集計する工程と、
前記集計した欠陥数を前記ハレーションのない領域の面積で割って実質欠陥密度を算出する工程と
を有することを特徴とする欠陥検査方法。 Irradiating the wafer on which the electronic device chip is formed with light, and measuring the reflected light intensity of the irradiated light in the inspection pair region on the wafer surface;
Comparing the measured reflected light intensity with a preset threshold to determine the presence or absence of halation;
Calculating the area of the non-halation area in the wafer according to the presence or absence of the halation;
For the measured reflected light intensity, comparing the electronic device chips adjacent to each other to determine the presence or absence of defects;
A step of counting the number of defects of the entire wafer from the determination result;
And a step of calculating a substantial defect density by dividing the total number of defects by the area of the non-halation region.
前記ウェーハに線状の光ビームを走査しながら照射する光照射手段と、
前記ウェーハからの反射光を測定する受光手段と、
前記受光手段により測定した反射光強度を予め設定した閾値と比較して前記ウェーハ内におけるハレーションのない領域の面積を算出する面積算出手段と、
互いに隣接する同じ表面パターンを有する前記電子デバイスチップ間で同じ位置の反射光強度を比較して欠陥の有無を検査する欠陥数検査手段と、
前記欠陥数検査手段で取得した前記ウェーハ単位の欠陥数を、前記ハレーションのない領域の面積で割って実質欠陥密度を求める実質欠陥密度算出手段と
を有することを特徴とする欠陥検査装置。 A mounting unit for mounting a wafer on which a plurality of electronic device chips to be measured are formed;
Light irradiation means for irradiating the wafer while scanning a linear light beam;
A light receiving means for measuring reflected light from the wafer;
An area calculating means for calculating the area of the halation-free region in the wafer by comparing the reflected light intensity measured by the light receiving means with a preset threshold;
Defect number inspection means for inspecting the presence or absence of defects by comparing the reflected light intensity at the same position between the electronic device chips having the same surface pattern adjacent to each other;
A defect inspection apparatus, comprising: a substantial defect density calculation unit that obtains a substantial defect density by dividing the number of defects in the wafer unit acquired by the defect number inspection unit by an area of the non-halation region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010143452A JP5545066B2 (en) | 2010-06-24 | 2010-06-24 | Defect inspection method, process management method, and defect inspection apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010143452A JP5545066B2 (en) | 2010-06-24 | 2010-06-24 | Defect inspection method, process management method, and defect inspection apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012009585A JP2012009585A (en) | 2012-01-12 |
| JP5545066B2 true JP5545066B2 (en) | 2014-07-09 |
Family
ID=45539820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010143452A Expired - Fee Related JP5545066B2 (en) | 2010-06-24 | 2010-06-24 | Defect inspection method, process management method, and defect inspection apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5545066B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105280512B (en) * | 2015-09-17 | 2018-02-27 | 上海华力微电子有限公司 | A kind of method for scanning formula and wafer detection being carried out with threshold value amendment |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268744A (en) * | 1991-02-23 | 1992-09-24 | Sony Corp | Defect detector |
-
2010
- 2010-06-24 JP JP2010143452A patent/JP5545066B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012009585A (en) | 2012-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7975245B2 (en) | Computer-implemented methods for determining if actual defects are potentially systematic defects or potentially random defects | |
| JP4122735B2 (en) | Semiconductor device inspection method and inspection condition setting method | |
| KR101931834B1 (en) | Design based device risk assessment | |
| US7904845B2 (en) | Determining locations on a wafer to be reviewed during defect review | |
| KR101723688B1 (en) | Micro-bridging and roughness analysis | |
| CN101198963B (en) | Method for generating inspection data of at least part of semiconductor chip | |
| JP4990548B2 (en) | Manufacturing method of semiconductor device | |
| KR20200014938A (en) | Systems and methods for predicting defects and critical dimensions using deep learning in semiconductor manufacturing processes | |
| US20120308112A1 (en) | Extraction of systematic defects | |
| KR20200084902A (en) | Measurement of overlay errors using a device inspection system | |
| CN106158679B (en) | Combining physical wafer measurement and digital simulation to improve semiconductor device manufacturing methods | |
| JP2007024737A (en) | Semiconductor defect inspection apparatus and method | |
| CN109923654A (en) | Wafer noise reduction via cross-slice image subtraction | |
| JP4126189B2 (en) | Inspection condition setting program, inspection apparatus and inspection system | |
| US6539272B1 (en) | Electric device inspection method and electric device inspection system | |
| JP5545066B2 (en) | Defect inspection method, process management method, and defect inspection apparatus | |
| TWI502190B (en) | Method for measuring and analyzing surface structure of chip or wafer and method of padding for exposure | |
| US7079966B2 (en) | Method of qualifying a process tool with wafer defect maps | |
| CN107045259B (en) | Mask plate containing monitoring pattern and monitoring method | |
| JP2009206295A (en) | Device and method for inspecting defect of semiconductor | |
| JP2001110867A (en) | Electronic device manufacturing method and electronic device quality control system | |
| CN121310982B (en) | Method and apparatus for defect detection of wafers | |
| JP2002124447A (en) | Lithography condition margin detection method and semiconductor device manufacturing method | |
| KR20080002044A (en) | Method of setting an inspection area | |
| JP5799508B2 (en) | Defect inspection apparatus and defect inspection method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20111012 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140306 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140415 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140428 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5545066 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |