JP5547779B2

JP5547779B2 - Semiconductor device

Info

Publication number: JP5547779B2
Application number: JP2012179359A
Authority: JP
Inventors: 和史河野; 猛岩本; 久幸加藤; 茂樹大林; 俊明米津
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-08-13
Filing date: 2012-08-13
Publication date: 2014-07-16
Anticipated expiration: 2027-01-10
Also published as: JP2012248880A

Description

本発明は、冗長回路を使用するときに切断される電気ヒューズを有する半導体装置に関するものである。 The present invention relates to a semiconductor device having an electrical fuse that is cut when a redundant circuit is used.

従来から、ウエハプロセスにおいてメモリセルに不良が発生したことが検出されることがある。この場合には、不良のメモリセルの代わりに、冗長回路として設けられている予備のメモリセルが用いられる。 Conventionally, it is sometimes detected that a defect has occurred in a memory cell in a wafer process. In this case, spare memory cells provided as redundant circuits are used in place of defective memory cells.

前述の不良のメモリセルを使用する状態から予備のメモリセルを使用する状態への切り換えのためにヒューズが用いられる。この切り換えのためのヒューズとしては、外部からレーザ光を照射することによって切断されるレーザヒューズが一般に用いられている。 A fuse is used for switching from the state of using the defective memory cell to the state of using the spare memory cell. As a fuse for this switching, a laser fuse that is cut by irradiating a laser beam from the outside is generally used.

レーザヒューズが用いられる場合には、樹脂封止が完了する前に、半導体チップが剥き出しの状態でヒューズにレーザを照射する必要がある。そのため、半導体製造装置とは別にレーザトリミング装置を用いることが必要である。また、半導体チップが樹脂によって封止された後に、レーザヒューズを切断することはできない。 When a laser fuse is used, it is necessary to irradiate the fuse with a laser with the semiconductor chip exposed before the resin sealing is completed. Therefore, it is necessary to use a laser trimming apparatus separately from the semiconductor manufacturing apparatus. Further, the laser fuse cannot be cut after the semiconductor chip is sealed with resin.

そこで、半導体チップが樹脂によって封止された後に、前述の切り換えのための手段として、電流を流すことにより電気的に切断されるヒューズが開発されてきた。 In view of this, a fuse that is electrically disconnected by flowing a current has been developed as a means for switching after the semiconductor chip is sealed with resin.

前述の切り換えのための方法としては、配線に電流を流すことにより配線を切断する方法、キャパシタに高電圧を印加することによってキャパタを破壊する方法、ゲート酸化膜に高電圧を印加することによってゲート絶縁層を破壊する方法、および、前述の切り換えをフラッシュメモリの記憶によって実現する方法等が考えられる。以下、これらの方法のうち、配線に電流を流すことにより配線を切断する方法が説明される。 As a method for the above switching, there are a method of cutting a wiring by passing a current through the wiring, a method of destroying a capacitor by applying a high voltage to the capacitor, and a gate by applying a high voltage to the gate oxide film. A method of destroying the insulating layer, a method of realizing the switching described above by storing the flash memory, and the like can be considered. Hereinafter, among these methods, a method of cutting a wiring by passing a current through the wiring will be described.

なお、配線に電流を流すことによって配線が切断されるヒューズは、本明細書においては、電気ヒューズと呼ばれる。また、電気ヒューズを切断する方法としては、従来から知られている電気ヒューズのエレクトロマイクレーション現象を利用する方法の他に、本願の発明者らが未公開の技術として開発している、電気ヒューズを囲む絶縁層の亀裂に溶けたヒューズを流れ込ませる方法、および、電気ヒューズの幅および高さ方向における伸縮、すなわちピンチ効果を利用する方法等の全てが含まれるものとする。
特開２００６−１０８４１３号公報特開２００１−２４０６３号公報特開２００１−２３０３２５号公報特開２００６−１３３３８号公報 Note that a fuse in which a wiring is cut by passing a current through the wiring is referred to as an electric fuse in this specification. Further, as a method of cutting the electric fuse, in addition to the conventionally known method of utilizing the electro-microphone phenomenon of the electric fuse, the electric fuse developed by the inventors of the present application as an undisclosed technology And a method of flowing a fuse melted into a crack in an insulating layer surrounding the insulating layer, a method of using expansion and contraction in the width and height directions of the electric fuse, that is, a method of using a pinch effect, and the like.
JP 2006-108413 A Japanese Patent Laid-Open No. 2001-24063 JP 2001-230325 A JP 2006-13338 A

上記従来の電気ヒューズは、次の問題を有している。
従来の電気ヒューズとしては、直線のみからなる直線型の電気ヒューズおよび直線部と折り曲げ部とを有する蛇行形状からなる折り返し型の電気ヒューズが提案されている。直線型の電気ヒューズは、折り返し型の電気ヒューズよりも占有面積を小さくすることが可能であるため、ヒューズ占有面積の観点からは、折り返し型の電気ヒューズよりも有利である。 The conventional electric fuse has the following problems.
As a conventional electric fuse, a linear electric fuse composed only of a straight line and a folded electric fuse composed of a meandering shape having a straight portion and a bent portion have been proposed. The linear type electric fuse can be made smaller in area than the folded type electric fuse, and therefore is more advantageous than the folded type electric fuse from the viewpoint of the occupied area of the fuse.

しかしながら、直線部の電気ヒューズは、それが切断されるときに、電気ヒューズの周囲の構造へ悪影響を及ぼすおそれが折り返し型の電気ヒューズに比較して大きい。たとえば、直線部の電気ヒューズが切断されるときには、電気ヒューズを囲む層間絶縁層はクラック等の物理的ダメージまたは熱的ダメージを受けてしまう。このことは、電気ヒューズ同士のピッチを小さくすることを阻む要因となっている。 However, the electric fuse of the straight portion has a greater risk of adversely affecting the structure around the electric fuse when it is cut, as compared with the folded electric fuse. For example, when an electric fuse at a straight portion is cut, an interlayer insulating layer surrounding the electric fuse is subjected to physical damage such as cracks or thermal damage. This is a factor that prevents the pitch between the electrical fuses from being reduced.

また、直線状の電気ヒューズの周辺の絶縁層のダメージを受ける領域の幅が電気ヒューズの両端のそれぞれに接続された配線の幅よりも小さい場合には、直線状の電気ヒューズ同士の間のピッチは、直線状の電気ヒューズの両端のそれぞれに接続される配線層同士のピッチによって決定される。 In addition, if the width of the region that is damaged by the insulating layer around the linear electric fuse is smaller than the width of the wiring connected to both ends of the electric fuse, the pitch between the linear electric fuses Is determined by the pitch between the wiring layers connected to both ends of the linear electric fuse.

一方、直線状の電気ヒューズの周辺の絶縁層のダメージを受ける領域の幅が直線状の電気ヒューズの両端のそれぞれに接続された配線層の幅よりも大きい場合には、直線状の電気ヒューズ同士の間のピッチは、そのダメージを受ける領域の幅によって決定されてしまう。 On the other hand, when the width of the area that is damaged by the insulating layer around the linear electric fuse is larger than the width of the wiring layer connected to both ends of the linear electric fuse, the linear electric fuses The pitch between is determined by the width of the area that receives the damage.

したがって、従来の直線状の電気ヒューズにおいては、ダメージを受ける領域が一直線状に並ぶ場合には、電気ヒューズ同士の間のピッチを小さくすることが困難であるという問題がある。 Therefore, the conventional linear electric fuse has a problem that it is difficult to reduce the pitch between the electric fuses when the damaged regions are arranged in a straight line.

また、電気ヒューズを切断するときに電気ヒューズの周囲の層間絶縁層に与えるダメージを低減するためには、電気ヒューズを切断するために必要な電流値を低下させることが不可欠である。 Further, in order to reduce damage to the interlayer insulating layer around the electric fuse when the electric fuse is cut, it is essential to reduce the current value necessary for cutting the electric fuse.

必要な電流値が大きいと、その電流を供給するためのトランジスタの占有面積も大きい。そのため、半導体チップ内における直線状の電気ヒューズおよびそれに関連する回路の占有面積を低減するという観点からも、電気ヒューズを切断するために必要な電流値を低減させることが必要である。 When the required current value is large, the area occupied by the transistor for supplying the current is also large. Therefore, from the viewpoint of reducing the area occupied by the linear electric fuse and the related circuit in the semiconductor chip, it is necessary to reduce the current value necessary for cutting the electric fuse.

電気ヒューズを切断するために必要な電流値を低下させるためには、電気ヒューズにおいて発生するジュール熱をより効率的に電気ヒューズの温度の上昇のために利用することが必要である。そのため、クランク構造を有している電気ヒューズまたは前述のような折り返し構造を有する電気ヒューズの近傍にヒータを設けることが提案されている。 In order to reduce the current value necessary for cutting the electric fuse, it is necessary to use Joule heat generated in the electric fuse more efficiently for increasing the temperature of the electric fuse. Therefore, it has been proposed to provide a heater in the vicinity of the electric fuse having the crank structure or the electric fuse having the folded structure as described above.

しかしながら、クランク構造または折り返し構造を有する電気ヒューズは、電気ヒューズよりも外側に位置する層間絶縁層にダメージを発生させるため、電気ヒューズの占有面積を小さくするという観点からは、直線状の電気ヒューズよりも劣っている。 However, the electric fuse having the crank structure or the folded structure causes damage to the interlayer insulating layer located outside the electric fuse, and therefore, from the viewpoint of reducing the occupied area of the electric fuse, the electric fuse is more Is also inferior.

また、加熱用のヒータを電気ヒューズの近傍に設ける場合には、ヒータの占有面積が大きくなってしまうため、電気ヒューズ部に関連する素子の占有面積が大きくなってしまう。 Further, when the heater for heating is provided in the vicinity of the electric fuse, the occupied area of the heater is increased, and thus the occupied area of the elements related to the electric fuse portion is increased.

また、層間絶縁層を厚さ方向に貫通するビアを電気ヒューズとして用いる場合においても、前述の直線状の電気ヒューズ部同士の間のピッチを小さくすることができない理由と同様の理由から、ビア同士のピッチを小さくすることが困難である。そのため、電気ヒューズの占有面積を小さくすることができない。 In addition, even when using a via that penetrates the interlayer insulating layer in the thickness direction as an electrical fuse, the vias are connected to each other for the same reason that the pitch between the linear electrical fuse portions cannot be reduced. It is difficult to reduce the pitch. Therefore, the area occupied by the electric fuse cannot be reduced.

本発明は、上述の問題に鑑みてなされたものであり、その目的は、電気ヒューズの占有面積を小さくすることができる半導体装置を提供することである。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a semiconductor device that can reduce the area occupied by an electric fuse.

本発明の実施の形態の半導体装置は、同一層に設けられた複数の上層配線層と、同一層に設けられ上層配線層よりも下側に設けられた複数の下層配線層と、それぞれが上層配線層および下層配線層の双方に接触するビアを有する複数の電気ヒューズ部とを備えている。上層配線層は、第１の上層配線層と、第１の上層配線層と同一層において第１の上層配線層と一体的に形成され第１の上層配線層よりも小さな幅を有する第２の上層配線層とを含んでいる。下層配線層は、第１の下層配線層と、第１の下層配線層と同一層において第１の下層配線層と一体的に形成され第１の下層配線層よりも小さな幅を有する第２の下層配線層とを含んでいる。複数の電気ヒューズ部のそれぞれは、第２の上層配線層と一体的に形成され、第２の上層配線層と同一の幅を有している。複数の電気ヒューズ部が平面視においてジグザグ状に配置されている。複数の電気ヒューズ部のそれぞれの底面が下層配線層からはみ出している。
本発明の実施の形態の半導体装置は、ヒューズ部と通常配線部を含んでいる。ヒューズ部には、第１配線層が形成され、第１配線層上には、第１配線層に接続する第１ビアが形成され、第１ビア上には第２配線層が形成されている。第１配線層は、幅大の第１配線層と、幅大の第１配線層と同一層において幅大の第１配線層と一体的に形成され幅大の第１配線層よりも小さな幅を有する幅小の第１配線層とを含んでいる。第２配線層は、幅大の第２配線層と、幅大の第２配線層と同一層において幅大の第２配線層と一体的に形成され幅大の第２配線層よりも小さな幅を有する幅小の第２配線層とを含んでいる。第１ビアは、幅小の第２配線層と一体的に形成され、幅小の第２配線層と同一の幅を有している。通常配線部には、第１配線層と同一層からなる第３配線層が形成され、第３配線層上には、第１ビアと同一層からなる第２ビアが形成されている。第１ビアは、電気ヒューズ部として機能している。第１配線層と第１ビアとのずれ量は、第３配線層と第２ビアとのずれ量よりも大きい。 A semiconductor device according to an embodiment of the present invention includes a plurality of upper wiring layers provided in the same layer, and a plurality of lower wiring layers provided in the same layer and below the upper wiring layer, each of which is an upper layer And a plurality of electric fuse portions having vias in contact with both the wiring layer and the lower wiring layer. The upper wiring layer includes a first upper wiring layer and a second upper wiring layer that is formed integrally with the first upper wiring layer in the same layer as the first upper wiring layer and has a smaller width than the first upper wiring layer. And an upper wiring layer. The lower wiring layer includes a first lower wiring layer and a second lower wiring layer that is formed integrally with the first lower wiring layer in the same layer as the first lower wiring layer and has a smaller width than the first lower wiring layer. And a lower wiring layer. Each of the plurality of electric fuse portions is formed integrally with the second upper wiring layer and has the same width as the second upper wiring layer. The plurality of electric fuse portions are arranged in a zigzag shape in plan view. Each bottom surface of the plurality of electric fuse portions protrudes from the lower wiring layer.
The semiconductor device according to the embodiment of the present invention includes a fuse portion and a normal wiring portion. A first wiring layer is formed in the fuse portion, a first via connected to the first wiring layer is formed on the first wiring layer, and a second wiring layer is formed on the first via. . The first wiring layer is formed integrally with the wide first wiring layer and the wide first wiring layer in the same layer as the wide first wiring layer, and has a smaller width than the first wide wiring layer. And a first wiring layer having a small width. The second wiring layer is formed integrally with the wide second wiring layer in the same layer as the wide second wiring layer and the wide second wiring layer, and is smaller than the wide second wiring layer. And a second wiring layer having a small width. The first via is formed integrally with the second wiring layer having a small width, and has the same width as the second wiring layer having a small width. A third wiring layer made of the same layer as the first wiring layer is formed in the normal wiring portion, and a second via made of the same layer as the first via is formed on the third wiring layer. The first via functions as an electric fuse part. The shift amount between the first wiring layer and the first via is larger than the shift amount between the third wiring layer and the second via.

本発明の実施の形態の半導体装置によれば、電気ヒューズの占有面積を小さくすることができる。 According to the semiconductor device of the embodiment of the present invention, the area occupied by the electric fuse can be reduced.

実施の形態１の電気ヒューズ部の配置図である。FIG. 3 is a layout diagram of an electric fuse portion according to the first embodiment. 図１におけるＩＩ−ＩＩ線断面図である。It is the II-II sectional view taken on the line in FIG. 図１におけるＩＩＩ−ＩＩＩ線断面図である。It is the III-III sectional view taken on the line in FIG. 実施の形態１の変形例の電気ヒューズ部の断面図である。FIG. 6 is a cross-sectional view of an electric fuse part according to a modification of the first embodiment. 実施の形態２の電気ヒューズ部の配置図である。FIG. 6 is a layout diagram of an electric fuse part according to a second embodiment. 図５におけるＶＩ−ＶＩ線断面図である。It is the VI-VI sectional view taken on the line in FIG. 図５におけるＶＩＩ−ＶＩＩ線断面図である。It is the VII-VII sectional view taken on the line in FIG. 実施の形態２の変形例の電気ヒューズ部の断面図である。FIG. 10 is a cross-sectional view of an electric fuse part according to a modification of the second embodiment. 実施の形態３の電気ヒューズ部の単位構造の上面図である。6 is a top view of a unit structure of an electric fuse part according to a third embodiment. FIG. 図９におけるＸ−Ｘ線断面図である。FIG. 10 is a sectional view taken along line XX in FIG. 9. 実施の形態３の変形例の電気ヒューズ部の単位構造の上面図である。FIG. 10 is a top view of a unit structure of an electric fuse part of a modification of the third embodiment. 図１１におけるＸＩＩ−ＸＩＩ線断面図である。It is the XII-XII sectional view taken on the line in FIG. 実施の形態３の電気ヒューズ部の配置図である。FIG. 6 is a layout diagram of an electrical fuse part according to a third embodiment. 図１３におけるＸＩＶ−ＸＩＶ線断面図である。It is the XIV-XIV sectional view taken on the line in FIG. 図１３におけるＸＶ−ＸＶ線断面図である。It is the XV-XV sectional view taken on the line in FIG. 実施の形態４の電気ヒューズ部の上面図である。FIG. 10 is a top view of an electric fuse part according to a fourth embodiment. 図１６におけるＸＶＩＩ−ＸＶＩＩ線断面図である。It is the XVII-XVII sectional view taken on the line in FIG. 図１６におけるＸＶＩＩＩ−ＸＶＩＩＩ線断面図である。It is the XVIII-XVIII sectional view taken on the line in FIG. 実施の形態４の電気ヒューズ部の斜視図である。FIG. 10 is a perspective view of an electric fuse part according to a fourth embodiment. 実施の形態４の変形例の電気ヒューズ部の斜視図である。FIG. 10 is a perspective view of an electric fuse part of a modification of the fourth embodiment. 実施の形態５の電気ヒューズ部の配置図である。FIG. 10 is a layout diagram of an electric fuse part according to a fifth embodiment. 図２１におけるＸＸＩＩ−ＸＸＩＩ線断面図である。It is the XXII-XXII sectional view taken on the line in FIG. 図２１におけるＸＸＩＩＩ−ＸＸＩＩＩ線断面図である。It is the XXIII-XXIII sectional view taken on the line in FIG. 実施の形態５の電気ヒューズ部の下層配線層に対するずれ量と他のビアの他の下層配線層に対するずれ量との関係を説明するための図である。FIG. 16 is a diagram for explaining the relationship between the amount of deviation of the electrical fuse portion of the fifth embodiment with respect to the lower wiring layer and the amount of deviation of other vias with respect to other lower wiring layers.

以下、図面を参照しながら、本発明の実施の形態の半導体装置が説明される。
なお、本発明の半導体装置は、配線またはビアに電流を流すことによって切断され得る電気ヒューズを備えた半導体装置であれば、いかなるものであってもよい。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
The semiconductor device of the present invention may be any semiconductor device provided with an electric fuse that can be cut by flowing a current through a wiring or via.

半導体装置は、一般に、メモリ容量が増加するにつれて、電気ヒューズの占有面積が増加する傾向にある。しなしながら、以下に説明される本実施の形態の半導体装置によれば、電気ヒューズ同士の間のピッチを小さくすることができるため、電気ヒューズ群の占有面積を低減することができる。また、本実施の形態の半導体装置は、低い電流値で切断され得る電気ヒューズを備えているため、半導体チップが樹脂によって覆われた後に、電気ヒューズの周辺の構造に悪影響を与えることなく、電気ヒューズを切断することができる。 In general, a semiconductor device tends to increase the area occupied by an electric fuse as the memory capacity increases. However, according to the semiconductor device of the present embodiment described below, the pitch between the electrical fuses can be reduced, so that the area occupied by the electrical fuse group can be reduced. In addition, since the semiconductor device of the present embodiment includes an electrical fuse that can be cut at a low current value, the semiconductor chip is covered with resin, and the electrical structure is not adversely affected without affecting the structure around the electrical fuse. The fuse can be cut.

（実施の形態１）
まず、図１および図２を用いて、実施の形態１の半導体装置が説明される。 (Embodiment 1)
First, the semiconductor device according to the first embodiment will be described with reference to FIGS.

本実施の形態の半導体装置は、図１に示されるように、電気ヒューズ部１０ａおよび１０ｂを備えている。 As shown in FIG. 1, the semiconductor device according to the present embodiment includes electrical fuse portions 10a and 10b.

電気ヒューズ部１０ａにおいては、図１および図２に示されるように、その一方端が導電部１０ｂに接続されており、その他方端が導電部１０ｃに接続されている。また、電気ヒューズ部２０ａは、図１および図２に示されるように、その一方端が導電部２０ｂに接続されており、その他方端が導電部２０ｃに接続されている。 As shown in FIGS. 1 and 2, the electrical fuse portion 10a has one end connected to the conductive portion 10b and the other end connected to the conductive portion 10c. As shown in FIGS. 1 and 2, the electric fuse portion 20a has one end connected to the conductive portion 20b and the other end connected to the conductive portion 20c.

導電部１０ｂおよび２０ｂは、それぞれ、複数のビア１０ｄおよび複数のビア２０ｄに接続されている。また、複数のビア１０ｄおよび複数のビア２０ｄは、それぞれ、配線層１１および配線層２１に接続されている。一方、導電部１０ｃおよび２０ｃは、それぞれ、複数のビア１０ｅおよび複数のビア２０ｅに接続されている。複数のビア１０ｅおよび複数のビア２０ｅは、それぞれ、配線層１２および配線層２２に接続されている。 Conductive portions 10b and 20b are connected to a plurality of vias 10d and a plurality of vias 20d, respectively. The plurality of vias 10d and the plurality of vias 20d are connected to the wiring layer 11 and the wiring layer 21, respectively. On the other hand, the conductive portions 10c and 20c are connected to the plurality of vias 10e and the plurality of vias 20e, respectively. The plurality of vias 10e and the plurality of vias 20e are connected to the wiring layer 12 and the wiring layer 22, respectively.

また、電気ヒューズ部１０ａは、それぞれがビア１０ｄまたはビア１０ｅと同様の形状を有する複数の突出部１０ｆを有している。また、電気ヒューズ部２０ａは、それぞれがビア２０ｄまたはビア２０ｅと同様の形状を有する複数の突出部２０ｆに接続されている。 Further, the electrical fuse portion 10a has a plurality of protruding portions 10f each having the same shape as the via 10d or the via 10e. The electrical fuse portion 20a is connected to a plurality of protruding portions 20f each having the same shape as the via 20d or the via 20e.

なお、電気ヒューズ部１０ａ，２０ａ、導電部１０ｂ，２０ｂ、導電部１０ｃ，２０ｃ、ビア１０ｄ，２０ｄ、ビア１０ｅ，２０ｅ、および突出部１０ｆ，２０ｆの周辺に設けられた層間絶縁層は、説明の簡便のため、各図に描かれていない。 The interlayer insulating layers provided around the electrical fuse portions 10a and 20a, the conductive portions 10b and 20b, the conductive portions 10c and 20c, the vias 10d and 20d, the vias 10e and 20e, and the protruding portions 10f and 20f are described below. For simplicity, it is not drawn in each figure.

また、突出部１０ｆ，２０ｆ、ビア１０ｄ，２０ｄ、およびビア１０ｅ，２０ｅが埋め込まれているホールは、同一のエッチング工程において同時に層間絶縁層に形成されたも
のである。 Further, the protrusions 10f and 20f, the vias 10d and 20d, and the holes in which the vias 10e and 20e are embedded are formed in the interlayer insulating layer at the same time in the same etching process.

図２に示されるように、複数の突出部１０ｆは、電気ヒューズ部１０ａの中央位置からずれた位置、より具体的には、ビア１０ｄに近くかつビア１０ｅから遠い位置に設けられている。また、複数の突出部１０ｆは、電気ヒューズ部１０ａに生じる熱を放散させる機能を有している。したがって、電気ヒューズ部１０ａは、ビア１０ｅに近くかつビア１０ｄから遠い位置１５０で切断されるように、位置１５０が最も高い温度になる。そのため、位置１５０の周辺部１００に位置する層間絶縁層が最も大きな損傷を受ける。 As shown in FIG. 2, the plurality of projecting portions 10f are provided at positions shifted from the central position of the electrical fuse portion 10a, more specifically at positions close to the via 10d and far from the via 10e. Further, the plurality of protruding portions 10f have a function of radiating heat generated in the electric fuse portion 10a. Therefore, the position of the electric fuse portion 10a is the highest so that the electric fuse portion 10a is cut at the position 150 near the via 10e and far from the via 10d. Therefore, the interlayer insulating layer located in the peripheral portion 100 at the position 150 is most damaged.

また、図３に示されるように、複数の突出部２０ｆは、電気ヒューズ部２０ａの中央位置からずれた位置、より具体的には、ビア２０ｄから遠くかつビア２０ｅに近い位置に設けられている。複数の突出部２０ｆは、電気ヒューズ部２０ａに生じる熱を放散させる機能を有している。したがって、電気ヒューズ部２０ａは、ビア２０ｅから遠くかつビア２０ｄに近い切断位置２５０で切断されるように、切断位置２５０が最も高い温度になる。そのため、切断位置２５０の周辺部２００に位置する層間絶縁層が最も大きな損傷を受ける。 As shown in FIG. 3, the plurality of projecting portions 20f are provided at positions shifted from the center position of the electrical fuse portion 20a, more specifically at positions far from the via 20d and close to the via 20e. . The plurality of projecting portions 20f have a function of dissipating heat generated in the electric fuse portion 20a. Therefore, the cutting position 250 is at the highest temperature so that the electrical fuse portion 20a is cut at the cutting position 250 far from the via 20e and close to the via 20d. Therefore, the interlayer insulating layer located in the peripheral portion 200 of the cutting position 250 is damaged most.

また、電気ヒューズ部１０ａ，２０ａ、ならびに、それに接続された導電部１０ｂ，１０ｃ，２０ｂ，２０ｃ、ビア１０ｄ，１０ｅ，２０ｄ，２０ｅ、および突出部１０ｆ，２０ｆが単位構造体であるとすると、本実施の形態の半導体装置においては、この単位構造体が繰り返し形成されている。したがって、突出部１０ｆおよび突出部２０ｆは、ジグザグ状に配置されている。なお、電気ヒューズ部１０ａと電気ヒューズ部２０ａとは常にピッチＰを隔てて設けられている。 If the electric fuse portions 10a and 20a, and the conductive portions 10b, 10c, 20b and 20c connected thereto, the vias 10d, 10e, 20d and 20e, and the protruding portions 10f and 20f are unit structures, In the semiconductor device of the embodiment, this unit structure is formed repeatedly. Therefore, the protruding portion 10f and the protruding portion 20f are arranged in a zigzag shape. The electrical fuse portion 10a and the electrical fuse portion 20a are always provided with a pitch P therebetween.

一般に、直線状の電気ヒューズ部を用いている場合には、電気ヒューズ部に接続された導電部の幅を小さくすると、電気ヒューズ部同士の間のピッチは、電気ヒューズ部の切断位置の周辺の層間絶縁層の損傷部、すなわち周辺部１００および２００等の大きさによって制限される。そのため、周辺部１００および２００が直線状に並ぶように配置されていると、電気ヒューズ部同士の間のピッチを小さくすることができない。そこで、本実施の形態の半導体装置においては、周辺部１００および２００が平面的に見てジグザグ状に配置されるように、複数の突出部１０ｆおよび複数の突出部２０ｆがジグザグ状に配置されている。その結果、電気ヒューズ部１０ａと電気ヒューズ部２０ａとの間のピッチＰを極力低減することができる。 In general, when a linear electric fuse portion is used, if the width of the conductive portion connected to the electric fuse portion is reduced, the pitch between the electric fuse portions is changed around the cutting position of the electric fuse portion. It is limited by the size of the damaged portion of the interlayer insulating layer, that is, the peripheral portions 100 and 200. For this reason, if the peripheral portions 100 and 200 are arranged in a straight line, the pitch between the electrical fuse portions cannot be reduced. Therefore, in the semiconductor device of the present embodiment, the plurality of protrusions 10f and the plurality of protrusions 20f are arranged in a zigzag shape so that the peripheral parts 100 and 200 are arranged in a zigzag shape when seen in a plan view. Yes. As a result, the pitch P between the electrical fuse portion 10a and the electrical fuse portion 20a can be reduced as much as possible.

また、図４に示されるように、配線層１１および１２と同一層において、複数の突出部１０ｆのそれぞれに接続された配線層１３が設けられていれば、突出部１０ｆにおける放熱性能をより向上させることができる。 In addition, as shown in FIG. 4, if the wiring layer 13 connected to each of the plurality of protruding portions 10f is provided in the same layer as the wiring layers 11 and 12, the heat dissipation performance at the protruding portion 10f is further improved. Can be made.

また、電気ヒューズ部１０ａ，２０ａの上側にも突出部１４ｆが設けられていれば、その部分での放熱性能をより向上させることができる。しかしながら、電気ヒューズ部１０ａの上側に突出部１４ｆを設けると、半導体装置の製造工程が増加してしまう。また、電気ヒューズ部１０ａの半導体装置内での占有率が増加してしまう。 Moreover, if the protrusion part 14f is provided also above the electric fuse parts 10a and 20a, the thermal radiation performance in the part can be improved more. However, if the protruding portion 14f is provided on the upper side of the electrical fuse portion 10a, the manufacturing process of the semiconductor device increases. In addition, the occupation ratio of the electrical fuse portion 10a in the semiconductor device increases.

そのため、本実施の形態においては、図２および図３に示されるように、電気ヒューズ部１０ａおよび２０ａの下側にのみ複数のビアからなる複数の突出部１０ｆおよび２０ｆが設けられている。これによれば、突出部１０ｆ，２０ｆは、ビア１０ｄ，１０ｅ，２０ｄ，２０ｅと同一層に同一工程において設けられるため、電気ヒューズ部１０ｆおよび２０ｆを構成する構造体の占有率の増加および電気ヒューズ部１０ａおよび２０ａを製造するための工程の増加はない。 Therefore, in the present embodiment, as shown in FIG. 2 and FIG. 3, a plurality of projecting portions 10f and 20f including a plurality of vias are provided only below electric fuse portions 10a and 20a. According to this, since the projecting portions 10f and 20f are provided in the same layer as the vias 10d, 10e, 20d, and 20e in the same process, an increase in the occupancy rate of the structures constituting the electrical fuse portions 10f and 20f and the electrical fuse There is no increase in the number of processes for manufacturing the parts 10a and 20a.

（実施の形態２）
次に、図５〜図７を用いて、本発明の実施の形態の半導体装置が説明される。 (Embodiment 2)
Next, the semiconductor device according to the embodiment of the present invention will be described with reference to FIGS.

本実施の形態の半導体装置の構造は、実施の形態１の半導体装置の構造とほぼ同様である。そのため、本実施の形態の半導体装置においては、実施の形態１の半導体装置と同様の構造および機能を有する部位に実施の形態１において用いられた参照符号と同一の参照符号が付されている。 The structure of the semiconductor device of the present embodiment is almost the same as the structure of the semiconductor device of the first embodiment. For this reason, in the semiconductor device of the present embodiment, parts having the same structure and function as those of the semiconductor device of the first embodiment are denoted by the same reference numerals as those used in the first embodiment.

本実施の形態の半導体装置は、図５〜図７に示されるように、実施の形態１の複数の突出部１０ｆおよび２０ｆの代わりに、それぞれ、電気ヒューズ部１０ａの下側に配線部１０ｇおよび２０ｇが設けられているという点において、実施の形態１の半導体装置と異なっている。 As shown in FIGS. 5 to 7, in the semiconductor device of the present embodiment, instead of the plurality of projecting portions 10 f and 20 f of the first embodiment, a wiring portion 10 g and a lower portion of the electric fuse portion 10 a are provided. It differs from the semiconductor device of Embodiment 1 in that 20 g is provided.

これによれば、１つの塊からなる突出部１０ｇは、複数の突出部１０ｆの全体より大きな体積を有する。そのため、突出部の放熱効率が増加する。 According to this, the protrusion part 10g which consists of one lump has a larger volume than the whole several protrusion part 10f. For this reason, the heat dissipation efficiency of the protruding portion increases.

また、突出部１０ｇおよび２０ｇの電流密度は、それぞれ、複数の突出部１０ｆおよび２０ｆの電流密度よりも低い。そのため、電気ヒューズ部１０ａおよび２０ａの温度を上昇させるジュール熱そのものが低減される。その結果、電気ヒューズ部１０ａおよび２０ｂの周辺部１００および２００への悪影響が抑制される。 Further, the current densities of the protrusions 10g and 20g are lower than the current densities of the plurality of protrusions 10f and 20f, respectively. Therefore, the Joule heat itself that raises the temperature of the electrical fuse portions 10a and 20a is reduced. As a result, adverse effects on the peripheral portions 100 and 200 of the electrical fuse portions 10a and 20b are suppressed.

なお、電気ヒューズ部１０ａから下側に突出する突出部１０ｇ代わりに、図８に示されるように、電気ヒューズ部１０ａの両側方に突出する突出部１０ｈが設けられていてもよい。これによっても、突出部１０ｆによって得られる効果と同様の効果を得ることができる。この場合においては、図示されていないが、電気ヒューズ部２０ａの両側面から、突出部１０ｈと同様の突出部２０ｈが突出している。 Instead of the protruding portion 10g protruding downward from the electric fuse portion 10a, as shown in FIG. 8, protruding portions 10h protruding on both sides of the electric fuse portion 10a may be provided. Also by this, the effect similar to the effect acquired by the protrusion part 10f can be acquired. In this case, although not shown, protruding portions 20h similar to the protruding portions 10h protrude from both side surfaces of the electrical fuse portion 20a.

（実施の形態３）
次に、図９〜図１５を参照して、本発明の実施の形態３の半導体装置が説明される。 (Embodiment 3)
Next, a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS.

まず、図９〜図１１を用いて、本実施の形態の半導体装置の電気ヒューズ部の単位構造の一例およびその変形例が説明される。 First, an example of the unit structure of the electric fuse portion of the semiconductor device of the present embodiment and its modification will be described with reference to FIGS.

電気ヒューズ部３０ａにおいては、その一方端が配線層３０ｂに接続され、その他方端が配線層３０ｃに接続されている。配線層３０ｃには複数のビア３０ｅが接続されている。配線層３０ｂ、電気ヒューズ部３０ａ、配線層３０ｃ、およびビア３０ｅは、一体的に形成されている。ビア３０ｅには下層配線層３１が接続されている。配線層３０ｂにはビア３２ａが接続されている。ビア３２ａは上層配線層３２と一体的に形成されている。 The electrical fuse portion 30a has one end connected to the wiring layer 30b and the other end connected to the wiring layer 30c. A plurality of vias 30e are connected to the wiring layer 30c. The wiring layer 30b, the electrical fuse portion 30a, the wiring layer 30c, and the via 30e are integrally formed. A lower wiring layer 31 is connected to the via 30e. A via 32a is connected to the wiring layer 30b. The via 32 a is formed integrally with the upper wiring layer 32.

本実施の形態においては、同一電流値で発熱効果を高めるために、図９および図１０に示されるように、配線層３０ｂと上層配線層３２とは１つのビア３２ａのみによって接続されている。 In the present embodiment, in order to enhance the heat generation effect with the same current value, the wiring layer 30b and the upper wiring layer 32 are connected by only one via 32a as shown in FIGS.

また、ビア３２ａの断面積は、複数のビア３０ｅの断面積よりも小さい。そのため、ビア３２ａの発熱量は、複数のビア３０ｅの発熱量よりも大きい。 The cross-sectional area of the via 32a is smaller than the cross-sectional area of the plurality of vias 30e. Therefore, the heat generation amount of the via 32a is larger than the heat generation amount of the plurality of vias 30e.

したがって、本実施の形態の半導体装置によれば、ビア３２ａの近傍の電気ヒューズ部３０ａの温度を複数のビア３０ｅの近傍の温度より高くすることができる。そのため、切断位置３５０およびその周辺部３００を電気ヒューズ部３０ａの中央位置よりビア３２ａ側に偏って形成することができる。 Therefore, according to the semiconductor device of the present embodiment, the temperature of the electrical fuse portion 30a in the vicinity of the via 32a can be made higher than the temperature in the vicinity of the plurality of vias 30e. Therefore, it is possible to form the cutting position 350 and its peripheral portion 300 so as to be biased toward the via 32a side from the central position of the electric fuse portion 30a.

また、図１１および図１２に示されるように、ビア３２ａに接続されている位置の上層配線層３２の一部が他の部分よりも細いことが望ましい。これによれば、ビア３２ａの近傍のヒータ効果をより高めることが可能である。 Further, as shown in FIGS. 11 and 12, it is desirable that a part of the upper wiring layer 32 at a position connected to the via 32a is thinner than the other part. According to this, it is possible to further enhance the heater effect in the vicinity of the via 32a.

次に、図１３〜図１５を用いて、本実施の形態の半導体装置の電気ヒューズ部の構成が説明される。なお、電気ヒューズ部の単位構造は、図９〜図１２に示される電気ヒューズ部の単位構造とは異なっているが、図１３に示される電気ヒューズ部の配置において、図９〜図１２に示される電気ヒューズ部の単位構造が用いられてもよい。 Next, the configuration of the electric fuse portion of the semiconductor device of the present embodiment will be described with reference to FIGS. The unit structure of the electric fuse portion is different from the unit structure of the electric fuse portion shown in FIGS. 9 to 12, but the arrangement of the electric fuse portion shown in FIG. 13 is shown in FIGS. A unit structure of the electric fuse portion may be used.

電気ヒューズ部３０ａは、図１３および図１４に示されるように、その一方端が配線層３０ｂに接続され、その他方端が配線層３０ｃに接続されている。配線層３０ｂにはビア３２ａが接続されている。ビア３２ａは上層配線層３２と一体的に形成されている。また、配線層３０ｃは、一体的に形成された複数のビア３０ｅに接続されている。また、複数のビア３２ｅは下層配線層３１に接続されている。また、複数の突出部３０ｆが電気ヒューズ部３０ａから下方に突出している。複数の突出部３０ｆは、電気ヒューズ部３０ａの中央位置よりも配線層３０ｂ側に偏った位置に設けられている。 As shown in FIGS. 13 and 14, the electrical fuse portion 30a has one end connected to the wiring layer 30b and the other end connected to the wiring layer 30c. A via 32a is connected to the wiring layer 30b. The via 32 a is formed integrally with the upper wiring layer 32. The wiring layer 30c is connected to a plurality of integrally formed vias 30e. The plurality of vias 32e are connected to the lower wiring layer 31. A plurality of projecting portions 30f project downward from the electrical fuse portion 30a. The plurality of projecting portions 30f are provided at positions that are biased toward the wiring layer 30b side from the central position of the electrical fuse portion 30a.

また、ビア３２ａの断面積は、複数のビア３０ｅの断面積よりも小さい。そのため、ビア３２ａの発熱量は、複数のビア３０ｅの発熱量よりも大きい。したがって、本実施の形態の半導体装置によれば、ビア３２ａの近傍の電気ヒューズ部３０ａの温度を複数のビア３０ｅの近傍の温度より高くすることができる。そのため、切断位置３５０およびその周辺部３００を電気ヒューズ部３０ａの中央位置よりビア３２ａ側に偏って形成することができる。 The cross-sectional area of the via 32a is smaller than the cross-sectional area of the plurality of vias 30e. Therefore, the heat generation amount of the via 32a is larger than the heat generation amount of the plurality of vias 30e. Therefore, according to the semiconductor device of the present embodiment, the temperature of the electrical fuse portion 30a in the vicinity of the via 32a can be made higher than the temperature in the vicinity of the plurality of vias 30e. Therefore, it is possible to form the cutting position 350 and its peripheral portion 300 so as to be biased toward the via 32a side from the central position of the electric fuse portion 30a.

また、ビア３２ａに接続されている位置の上層配線層３２の一部が他の部分よりも細い。したがって、ビア３２ａに接続されている位置の近傍の上層配線層３２の抵抗値が他の部分の抵抗値よりも小さい。これによれば、ビア３２ａの近傍のヒータ効果をより高めることが可能である。 Further, a part of the upper wiring layer 32 at a position connected to the via 32a is thinner than the other part. Therefore, the resistance value of the upper wiring layer 32 in the vicinity of the position connected to the via 32a is smaller than the resistance value of other portions. According to this, it is possible to further enhance the heater effect in the vicinity of the via 32a.

また、電気ヒューズ部４０ａは、図１３および図１５に示されるように、その一方端が配線層４０ｂに接続され、その他方端が配線層４０ｃに接続されている。配線層４０ｂにはビア４２ａが接続されている。ビア４２ａは上層配線層４２と一体的に形成されている。また、配線層４０ｃは、複数のビア４０ｅと一体的に形成されている。また、複数のビア４２ｅは下層配線層４１に接続されている。また、複数の突出部４０ｆが電気ヒューズ部４０ａから下方に突出している。複数の突出部４０ｆは、電気ヒューズ部４０ａの中央位置よりも配線層４０ｂ側に偏った位置に設けられている。 Further, as shown in FIGS. 13 and 15, the electrical fuse portion 40a has one end connected to the wiring layer 40b and the other end connected to the wiring layer 40c. A via 42a is connected to the wiring layer 40b. The via 42 a is formed integrally with the upper wiring layer 42. The wiring layer 40c is formed integrally with the plurality of vias 40e. In addition, the plurality of vias 42 e are connected to the lower wiring layer 41. A plurality of projecting portions 40f project downward from the electrical fuse portion 40a. The plurality of protruding portions 40f are provided at positions that are biased toward the wiring layer 40b side with respect to the central position of the electric fuse portion 40a.

また、ビア４２ａの断面積は、複数のビア４０ｅの断面積よりも小さい。そのため、ビア４２ａの発熱量は、複数のビア４０ｅの発熱量よりも大きい。したがって、本実施の形態の半導体装置によれば、ビア３２ａの近傍の電気ヒューズ部４０ａの温度を複数のビア４０ｅの近傍の温度より高くすることができる。そのため、切断位置４５０およびその周辺部４００を電気ヒューズ部４０ａの中央位置よりビア４２ａ側に偏って形成することができる。 The cross-sectional area of the via 42a is smaller than the cross-sectional area of the plurality of vias 40e. Therefore, the heat generation amount of the via 42a is larger than the heat generation amount of the plurality of vias 40e. Therefore, according to the semiconductor device of the present embodiment, the temperature of the electrical fuse portion 40a in the vicinity of the via 32a can be made higher than the temperature in the vicinity of the plurality of vias 40e. Therefore, the cutting position 450 and its peripheral part 400 can be formed biased toward the via 42a side from the central position of the electric fuse part 40a.

また、ビア４２ａに接続されている位置の近傍の上層配線層４２が他の部分よりも細い。したがって、ビア４２ａに接続されている位置の近傍の上層配線層４２の抵抗値が他の部分の抵抗値よりも小さい。これによれば、ビア４２ａの近傍のヒータ効果をより高めることが可能である。 Further, the upper wiring layer 42 in the vicinity of the position connected to the via 42a is thinner than other portions. Therefore, the resistance value of the upper wiring layer 42 in the vicinity of the position connected to the via 42a is smaller than the resistance value of other portions. According to this, it is possible to further enhance the heater effect in the vicinity of the via 42a.

また、本実施の形態の半導体装置によれば、図１３に示されるように、図１４および図１５に示すヒューズユニットが繰り返して形成されている。それにより、複数の突出部３０ｆおよび複数の突出部４０ｆがジグザグ状に配置されている。そのため、電気ヒューズ部３０ａの切断位置３５０（周辺部３００）および電気ヒューズ部４０ａの切断位置４５０（周辺部４００）も、ジグザグ状に配置されることになる。したがって、実施の形態１および２の半導体装置によって得られる効果と同様の効果により、電気ヒューズ部３０ａと電気ヒューズ部４０ａとの間のピッチＰを低減することが可能になる。さらに、図１３に示されるように、下層配線層４１と上層配線層３２とが平面視において重なるように設けられているとともに、下層配線層３１と上層配線層４２とが平面視において重なるように設けられているため、上層配線層３２，４２および下層配線層３１，４１のそれぞれの幅によって上層配線層同士の間のピッチＰおよび下層配線層同士の間のピッチＰが受ける制約が緩和されている。 Further, according to the semiconductor device of the present embodiment, as shown in FIG. 13, the fuse units shown in FIGS. 14 and 15 are formed repeatedly. Thereby, the plurality of protrusions 30f and the plurality of protrusions 40f are arranged in a zigzag shape. Therefore, the cutting position 350 (peripheral part 300) of the electric fuse part 30a and the cutting position 450 (peripheral part 400) of the electric fuse part 40a are also arranged in a zigzag shape. Therefore, the pitch P between the electrical fuse portion 30a and the electrical fuse portion 40a can be reduced by the same effect as that obtained by the semiconductor devices of the first and second embodiments. Further, as shown in FIG. 13, the lower wiring layer 41 and the upper wiring layer 32 are provided so as to overlap in plan view, and the lower wiring layer 31 and the upper wiring layer 42 are overlapped in plan view. Therefore, the restrictions imposed on the pitch P between the upper wiring layers and the pitch P between the lower wiring layers are alleviated by the respective widths of the upper wiring layers 32 and 42 and the lower wiring layers 31 and 41. Yes.

なお、複数の突出部３０ｆおよび４０ｆが設けられていなくても、ビア３２ａと複数のビア３０ｅとの間の断面積の相違およびビア４２ａと複数のビア４０ｅとの間の断面積の相違によって、切断位置３５０および４５０をジグザグに形成することができる。また、本実施の形態においては、ビア３２ａの近傍の上層配線層３２およびビア４２ａの近傍の上層配線層４２が他の部分よりも小さな幅を有しているが、本実施の形態の半導体装置は、ビア３２ａの近傍の上層配線層３２およびビア４２ａの近傍の上層配線層４２が他の部分と同一の幅を有していても、ビア３２ａと複数のビア３０ｅとの間の断面積の相違およびビア４２ａと複数のビア４０ｅとの間の断面積の相違によって、切断位置３５０および４５０をジグザグに形成することができる。 Even if the plurality of protrusions 30f and 40f are not provided, due to the difference in cross-sectional area between the via 32a and the plurality of vias 30e and the difference in cross-sectional area between the via 42a and the plurality of vias 40e, The cutting positions 350 and 450 can be formed in a zigzag manner. In the present embodiment, the upper wiring layer 32 in the vicinity of the via 32a and the upper wiring layer 42 in the vicinity of the via 42a have a smaller width than the other portions, but the semiconductor device of the present embodiment Even if the upper wiring layer 32 in the vicinity of the via 32a and the upper wiring layer 42 in the vicinity of the via 42a have the same width as other portions, the cross-sectional area between the via 32a and the plurality of vias 30e is Due to the difference and the difference in cross-sectional area between the via 42a and the plurality of vias 40e, the cutting positions 350 and 450 can be formed in a zigzag manner.

なお、ビア３２ａ，４２ａと複数のビア３０ｅ，４０ｅとの間の断面積の相違は、ビア３２ａ，４２ａと複数のビア３０ｅ，４０ｅとの間の抵抗値の相違の一例であって、他の構成によってビア３２ａ，４２ａと複数のビア３０ｅ，４０ｅとの間の抵抗値の相違がもたらされてもよい。 The difference in cross-sectional area between the vias 32a and 42a and the plurality of vias 30e and 40e is an example of the difference in resistance value between the vias 32a and 42a and the plurality of vias 30e and 40e. A difference in resistance value between the vias 32a and 42a and the plurality of vias 30e and 40e may be brought about by the configuration.

（実施の形態４）
次に、図１６〜図２０を用いて、本発明の実施の形態４の半導体装置を説明する。 (Embodiment 4)
Next, the semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS.

本実施の形態の半導体装置においては、半導体基板に対して垂直に延びるビアが電気ヒューズ部として機能する。 In the semiconductor device of the present embodiment, a via extending perpendicular to the semiconductor substrate functions as an electric fuse portion.

本実施の形態の半導体装置においては、電気ヒューズ部１０７０は、半導体基板の主表面に対して垂直な方向に延びるビアからなる。電気ヒューズ部１０７０は、図１６〜図１９に示されるように、その一方端が電気ヒューズ部１０７０と同一幅の配線層１０６０に接続され、その他方端が電気ヒューズ部１０７０と同一幅の配線層１０８０に接続されている。配線層１０６０には配線層１０６０よりも大きな幅を有する配線層１０５０が接続されている。一方、配線層１０５０、配線層１０６０、および電気ヒューズ部１０７０は、一体的に形成されている。また、配線層１０８０は、配線層１０８０よりも大きな幅を有する配線層１０９０に接続されている。配線層１０８０および１０９０は一体的に形成されている。 In the semiconductor device of the present embodiment, electric fuse portion 1070 is formed of a via extending in a direction perpendicular to the main surface of the semiconductor substrate. As shown in FIGS. 16 to 19, the electric fuse portion 1070 has one end connected to a wiring layer 1060 having the same width as the electric fuse portion 1070 and the other end being a wiring layer having the same width as the electric fuse portion 1070. 1080. A wiring layer 1050 having a larger width than the wiring layer 1060 is connected to the wiring layer 1060. On the other hand, the wiring layer 1050, the wiring layer 1060, and the electric fuse portion 1070 are integrally formed. The wiring layer 1080 is connected to a wiring layer 1090 having a larger width than the wiring layer 1080. The wiring layers 1080 and 1090 are integrally formed.

電気ヒューズ部１１７０は、図１６〜図１９に示されるように、その一方端が電気ヒューズ部１１７０と同一幅の配線層１１６０に接続され、その他方端が電気ヒューズ部１１７０と同一幅の配線層１１８０に接続されている。配線層１１６０には配線層１１６０よりも大きな幅を有する配線層１１５０が接続されている。一方、配線層１１５０、配線層１１６０、および電気ヒューズ部１１７０は、一体的に形成されている。また、配線層１１８０は、配線層１１８０よりも大きな幅を有する配線層１１９０に接続されている。配
線層１１８０および１１９０は一体的に形成されている。 As shown in FIGS. 16 to 19, the electric fuse portion 1170 has one end connected to the wiring layer 1160 having the same width as the electric fuse portion 1170 and the other end connected to the wiring layer having the same width as the electric fuse portion 1170. 1180. A wiring layer 1150 having a larger width than the wiring layer 1160 is connected to the wiring layer 1160. On the other hand, the wiring layer 1150, the wiring layer 1160, and the electric fuse portion 1170 are integrally formed. The wiring layer 1180 is connected to a wiring layer 1190 having a larger width than the wiring layer 1180. The wiring layers 1180 and 1190 are integrally formed.

本実施の形態の半導体装置によれば、図１６に示されるように、図１７および図１８に示されるヒューズユニットが繰り返して形成され、平面的に見て、電気ヒューズ部１０７０および電気ヒューズ部１１７０はジグザグ状に配置されている。そのため、電気ヒューズ部１０７０の切断位置および電気ヒューズ部１１７０の切断位置は、平面的に見て、ジグザグ状に配置されることになる。したがって、実施の形態１〜３の半導体装置によって得られる効果と同様の効果により、電気ヒューズ部１０７０と電気ヒューズ部１１７０との間のピッチＰを低減することが可能になる。 According to the semiconductor device of the present embodiment, as shown in FIG. 16, the fuse unit shown in FIGS. 17 and 18 is formed repeatedly, and when viewed in plan, electric fuse portion 1070 and electric fuse portion 1170 are formed. Are arranged in a zigzag pattern. Therefore, the cutting position of the electric fuse portion 1070 and the cutting position of the electric fuse portion 1170 are arranged in a zigzag shape when seen in a plan view. Therefore, the pitch P between the electrical fuse portion 1070 and the electrical fuse portion 1170 can be reduced by the same effect as that obtained by the semiconductor devices of the first to third embodiments.

なお、配線層１０６０および配線層１１６０は、それぞれ、図２０に示されるように、電気ヒューズ部１０７０および１１７０との比較においてかなり長いものであってもよい。 Note that the wiring layer 1060 and the wiring layer 1160 may be considerably long in comparison with the electrical fuse portions 1070 and 1170, respectively, as shown in FIG.

（実施の形態５）
次に、図２１〜図２４を用いて、本発明の実施の形態の半導体装置が説明される。 (Embodiment 5)
Next, the semiconductor device according to the embodiment of the present invention will be described with reference to FIGS.

本実施の形態の半導体装置は、図２１〜図２３に示されるように、半導体基板の主表面に対して平行に延びる上層配線層１２５０と、上層配線層１２５０と同一層において上層配線層１２５０に一体的に形成され、上層配線層１２５０よりも小さな幅を有する上層配線層１２６０とを備えている。上層配線層１２６０には上層配線層１２６０から下方に向かって延びる電気ヒューズ部１２７０が一体的に形成されている。電気ヒューズ部１２７０の下端には下層配線層１２８０が接続されている。下層配線層１２８０には、下層配線層１２８０と同一層において、下層配線層１２８０よりも大きな幅を有する下層配線層１２９０が一体的に形成されている。 As shown in FIGS. 21 to 23, the semiconductor device of the present embodiment includes an upper wiring layer 1250 that extends parallel to the main surface of the semiconductor substrate, and an upper wiring layer 1250 in the same layer as the upper wiring layer 1250. The upper wiring layer 1260 is formed integrally and has a width smaller than that of the upper wiring layer 1250. The upper wiring layer 1260 is integrally formed with an electric fuse portion 1270 extending downward from the upper wiring layer 1260. A lower wiring layer 1280 is connected to the lower end of the electrical fuse portion 1270. In the lower wiring layer 1280, a lower wiring layer 1290 having a larger width than the lower wiring layer 1280 is integrally formed in the same layer as the lower wiring layer 1280.

また、半導体基板の主表面に対して平行に延びる上層配線層１３５０と、上層配線層１３５０と同一層において上層配線層１３５０に一体的に形成され、上層配線層１３５０よりも小さな幅を有する上層配線層１３６０とを備えている。上層配線層１３６０には上層配線層１３６０から下方に向かって延びる電気ヒューズ部１３７０が一体的に形成されている。電気ヒューズ部１３７０の下端には上層配線層１３８０が接続されている。上層配線層１３８０には、上層配線層１３８０と同一層において、上層配線層１３８０よりも大きな幅を有する上層配線層１３９０が一体的に形成されている。 Further, an upper wiring layer 1350 extending in parallel to the main surface of the semiconductor substrate, and an upper wiring formed integrally with the upper wiring layer 1350 in the same layer as the upper wiring layer 1350 and having a smaller width than the upper wiring layer 1350 Layer 1360. The upper wiring layer 1360 is integrally formed with an electrical fuse portion 1370 extending downward from the upper wiring layer 1360. An upper wiring layer 1380 is connected to the lower end of the electrical fuse portion 1370. The upper wiring layer 1380 is integrally formed with an upper wiring layer 1390 having a larger width than the upper wiring layer 1380 in the same layer as the upper wiring layer 1380.

前述のような本実施の形態の半導体装置の構成は、実施の形態４の半導体体装置の構成と同様である。つまり、電気ヒューズ部１２７０および１３８０が、平面的に見て、ジグザグ状に配置されている。 The configuration of the semiconductor device of the present embodiment as described above is the same as that of the semiconductor device of the fourth embodiment. That is, the electrical fuse portions 1270 and 1380 are arranged in a zigzag shape when viewed in a plan view.

ここで、実施の形態４の半導体装置の課題が説明される。
前述の実施の形態４の半導体装置のように、ビアを電気ヒューズ部として機能させるためには、ビアに接続された配線層に切断部が形成されてしまうという不具合を防止することが必要である。そのため、通電によってビアの温度が他の部位の温度よりも高くなるような構造を形成しなければならない。したがって、ビアに接続された配線層の幅が電気ヒューズ部の幅と同一かまたはそれ以上でなければならない。 Here, the problem of the semiconductor device of the fourth embodiment will be described.
In order for the via to function as an electrical fuse portion as in the semiconductor device of the fourth embodiment described above, it is necessary to prevent the problem that a cut portion is formed in the wiring layer connected to the via. . For this reason, it is necessary to form a structure in which the temperature of the via becomes higher than the temperature of other parts by energization. Therefore, the width of the wiring layer connected to the via must be equal to or greater than the width of the electric fuse portion.

しかしながら、幅が大きな配線層が直接的にビアに接続されると、配線層が電気ヒューズ部としてのビアのためのヒートシンクとして機能してしまう。その結果、ビアの温度があまり上昇しなくなってしまう。そこで、ビアに直接的に接続される配線層の幅は、図１６に示されるように、或る程度小さいことが望ましい。また、ビアに直接的に接続される配線層の幅は、ビアの幅と同一であることがより好ましい。これは、ビアの近傍の部分の
温度の低下を抑制することができるからである。 However, when a wiring layer having a large width is directly connected to a via, the wiring layer functions as a heat sink for the via serving as an electrical fuse portion. As a result, the via temperature does not rise very much. Therefore, it is desirable that the width of the wiring layer directly connected to the via is somewhat small as shown in FIG. More preferably, the width of the wiring layer directly connected to the via is the same as the width of the via. This is because a decrease in temperature in the vicinity of the via can be suppressed.

ただし、ビアに接続されるビアと同一の幅を有する配線層が長くなり過ぎると、ビアに直接的に接続されたビアと同一幅の配線層において切断が生じてしまう。そのため、電気ヒューズ部同士のピッチを低減できるという利点が損なわれてしまう。したがって、ビアに接続された幅の小さな配線層の長さが１〜３μｍ程度であることが好ましい。 However, if the wiring layer having the same width as the via connected to the via becomes too long, cutting occurs in the wiring layer having the same width as the via directly connected to the via. Therefore, the advantage that the pitch between the electrical fuse portions can be reduced is impaired. Therefore, the length of the small wiring layer connected to the via is preferably about 1 to 3 μm.

また、電気ヒューズ部の発熱効率を向上させるためには、切断位置の電流密度を局所的に大きくすることが効果的である。電気ヒューズ部における電流密度はその幅によって画一的に規定されてしまう。また、電気ヒューズ部の幅は、各世代のプロセスルールに従って規定される。そのため、電気ヒューズ部の断面積を小さくすることによって電流密度を増加させることは困難である。 Further, in order to improve the heat generation efficiency of the electric fuse portion, it is effective to locally increase the current density at the cutting position. The current density in the electric fuse portion is uniformly defined by its width. In addition, the width of the electrical fuse portion is defined according to the process rules of each generation. Therefore, it is difficult to increase the current density by reducing the cross-sectional area of the electric fuse portion.

そこで、本実施の形態の半導体装置においては、図２１〜図２３に示されるように、電気ヒューズ部１２７０および電気ヒューズ部１３７０の底面が、それぞれ、下層配線層１２８０および１３８０からはみ出している。これによれば、電気ヒューズ部１２７０と下層配線層１２８０との間のコンタクト面積を電気ヒューズ部１２７０の横断面の面積より小さくすることができるとともに、電気ヒューズ部１３７０と下層配線層１３８０との間のコンタクト面積を電気ヒューズ部１３７０の横断面の面積よりも小さくすることが可能になる。その結果、電気ヒューズ部１２７０および１３７０のそれぞれの電流密度を局所的に向上させることができる。したがって、電気ヒューズ部１２７０および１３７０のそれぞれの発熱量を局所的に大きくすることができる。故に、電気ヒューズ部１２７０および１３７０のそれぞれにおいて確実に切断を生じさせることが可能になる。 Therefore, in the semiconductor device of the present embodiment, as shown in FIGS. 21 to 23, the bottom surfaces of electrical fuse portion 1270 and electrical fuse portion 1370 protrude from lower wiring layers 1280 and 1380, respectively. According to this, the contact area between the electric fuse portion 1270 and the lower wiring layer 1280 can be made smaller than the area of the cross section of the electric fuse portion 1270, and between the electric fuse portion 1370 and the lower wiring layer 1380. The contact area can be made smaller than the area of the cross section of the electric fuse portion 1370. As a result, the current density of each of the electrical fuse portions 1270 and 1370 can be locally improved. Therefore, each calorific value of electric fuse portions 1270 and 1370 can be locally increased. Therefore, it is possible to reliably cause the disconnection in each of the electric fuse portions 1270 and 1370.

ただし、半導体装置の製造プロセスにおける重ね合わせ精度の誤差によっても、電気ヒューズ部１２７０および１３７０の底面は、それぞれ、下層配線層１２８０および１３８０からはみ出してしまう。しかしながら、本実施の形態の電気ヒューズ部１２７０および１３７０の下層配線層１２８０および１３８０からのそれぞれのずれ量は、図２４に示されるように、電気ヒューズ部１２７０および１３７０と同一工程において同一層に設けられた他のビア１４２０の中心線Ｃ４またはＣ５と他の下層配線層１４５０の中心線Ｃ１またはＣ２とのずれ量とは明らかに異なっている。 However, the bottom surfaces of the electrical fuse portions 1270 and 1370 also protrude from the lower wiring layers 1280 and 1380, respectively, due to an overlay accuracy error in the semiconductor device manufacturing process. However, the displacement amounts of the electrical fuse portions 1270 and 1370 of the present embodiment from the lower wiring layers 1280 and 1380 are provided in the same layer as the electrical fuse portions 1270 and 1370 as shown in FIG. The amount of deviation between the center line C4 or C5 of the other via 1420 and the center line C1 or C2 of the other lower wiring layer 1450 is clearly different.

本実施の形態においては、他のビア１４２０の中心線Ｃ４またはＣ５と他の下層配線層１４５０の中心線Ｃ１またはＣ２とのずれ量Ａがゼロである場合には、電気ヒューズ部１２７０および１３７０の中心線Ｃ６の下層配線層１２８０および１３８０の中心線Ｃ３からのそれぞれのずれ量ΔＸは、下層配線層１２８０および１３８０のそれぞれの幅Ｗの１／３よりも大きい。これによれば、ビア１２７０および１３７０において確実に切断を発生させることができる。 In the present embodiment, when the deviation A between the center line C4 or C5 of the other via 1420 and the center line C1 or C2 of the other lower wiring layer 1450 is zero, the electrical fuse portions 1270 and 1370 The shift amounts ΔX of the center line C6 from the lower wiring layers 1280 and 1380 from the center line C3 are larger than ３ of the width W of the lower wiring layers 1280 and 1380, respectively. According to this, cutting can be reliably generated in the vias 1270 and 1370.

なお、図２４に示されるように、他のビア１４２０の中心線Ｃ４またはＣ５と他の下層配線層１４５０の中心線Ｃ１またはＣ２とのずれ量がＡである場合には、前述のずれ量ΔＸが（ずれ量Ａ＋下層配線層１４５０の幅Ｗの１／３）よりも大きい。 As shown in FIG. 24, when the deviation amount between the center line C4 or C5 of the other via 1420 and the center line C1 or C2 of the other lower wiring layer 1450 is A, the aforementioned deviation amount ΔX Is larger than (deviation amount A + 1/3 of the width W of the lower wiring layer 1450).

なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１０ｆ，２０ｆ，１０ｇ，１０ｈ，３０ｆ，４０ｆ突出部、１０ａ，２０ａ,３０ａ,４０ａ，１０７０，１１７０，１２７０，１３７０電気ヒューズ部。 10f, 20f, 10g, 10h, 30f, 40f Protruding part, 10a, 20a, 30a, 40a, 1070, 1170, 1270, 1370 Electrical fuse part.

Claims

A plurality of upper wiring layers provided in the same layer;
A plurality of lower wiring layers provided in the same layer and provided below the upper wiring layer; and
Each comprising a plurality of electrical fuse portions having vias that contact both the upper wiring layer and the lower wiring layer,
The upper wiring layer is formed integrally with the first upper wiring layer in the same layer as the first upper wiring layer and the first upper wiring layer, and has a smaller width than the first upper wiring layer. A second upper wiring layer having
The lower wiring layer is formed integrally with the first lower wiring layer in the same layer as the first lower wiring layer and the first lower wiring layer, and has a smaller width than the first lower wiring layer. A second lower wiring layer having
Each of the plurality of electrical fuse portions is formed integrally with the second upper wiring layer and has the same width as the second upper wiring layer.
The plurality of electric fuse portions are arranged in a zigzag shape in plan view,
Each of the plurality of electric fuse portions has a bottom surface that protrudes from the lower wiring layer .

The semiconductor device according to claim 1,
Other lower wiring layers provided in the same layer as the plurality of lower wiring layers,
And further comprising another via connected to the other lower wiring layer,
2. A semiconductor device according to claim 1, wherein a deviation amount of each center line of the plurality of electric fuse portions from a center line of the lower wiring layer is larger than 1/3 of a width of the lower wiring layer.

In a semiconductor device including a fuse part and a normal wiring part,
In the fuse part,
A first wiring layer is formed;
A first via connected to the first wiring layer is formed on the first wiring layer,
Wherein the first on the via is formed second wiring layer,
The first wiring layer is formed integrally with the wide first wiring layer in the same layer as the wide first wiring layer and the wide first wiring layer. A first wiring layer having a smaller width than the first wiring layer,
The second wiring layer is formed integrally with the wide second wiring layer in the same layer as the wide second wiring layer, and the wide second wiring layer. A second wiring layer having a smaller width than the second wiring layer,
The first via is formed integrally with the narrow second wiring layer, and has the same width as the narrow second wiring layer,
In the normal wiring part,
A third wiring layer comprising the same layer as the first wiring layer is formed;
A second via made of the same layer as the first via is formed on the third wiring layer,
The first via functions as an electric fuse part,
The semiconductor device, wherein a shift amount between the first wiring layer and the first via is larger than a shift amount between the third wiring layer and the second via.

The semiconductor device according to claim 3.
The shift amount between the first wiring layer and the first via is a shift amount of the center line of the first wiring layer in the first direction with respect to the center line of the first via,
The semiconductor device according to claim 1, wherein the shift amount between the third wiring layer and the second via is a shift amount of the center line of the third wiring layer in the first direction with respect to the center line of the second via.