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JP5570838B2 - 半導体基板、その製造方法、半導体デバイス及びその製造方法 - Google Patents
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半導体基板、その製造方法、半導体デバイス及びその製造方法 Download PDF

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Description

本発明は、半導体基板、その製造方法、半導体デバイス及びその製造方法に関する。特に、基板上にＧａＮ層を形成する半導体基板、その製造方法、半導体デバイス及びその製造方法に関する。
窒化ガリウム（ＧａＮ）系半導体を用いた発光ダイオード（以下、ＬＥＤという）は、信号機や液晶パネルのバックライト等の様々な機器に利用されている。ＬＥＤの発光効率は、結晶の転位密度、欠陥に影響されることが知られている。ＧａＮ系半導体の結晶成長は、サファイア等の異種基板上で行われるが、ＧａＮ層と基板との間の格子不整合及び熱膨張係数のミスマッチが発生し、高転位密度や欠陥の増大をもたらすとされている。
そこで、ＧａＮ系半導体の結晶成長は、ＧａＮ基板等の同種材料の基板上で行うことが望ましい。一方、ＧａＮは窒素の解離率が高いこと等によりＧａＮ融液の形成が難しく、ＧａＮ基板の製造を困難にしている。また、ＧａＮ基板用に成長させたＧａＮバルク結晶をＧａＮ基板として剥離するため、機械研磨やレーザ剥離等が用いられているが、実用的なサイズのＧａＮ基板を再現良く得ることは非常に困難であった。特に、レーザ剥離は膨大な時間を要し、ＧａＮ基板のコストを上昇させる原因になっている。
また、非特許文献１では、石英基板上、Ｗ，Ｍｏ，Ｔａ，及びＮｂの高融点金属基板上、及びＳｉ基板上のそれぞれに、プラズマ分子線エピタキシ(plasma assisted molecular beam epitaxy)を用いてＧａＮを結晶成長させる例を示している。
上述のように、ＧａＮ基板の製造は非常に困難でありコストも高いため、ＬＥＤやレーザダイオード等の半導体デバイスは、サファイア等の異種基板上でＧａＮ層を成長させて製造される場合が多い。しかし、上述の高転位密度や欠陥の増大により、ＬＥＤの発光性能の向上を妨げている。さらに、サファイア基板は、ＧａＮ基板に比べて熱伝導率が低く、デバイスの熱放熱性を低下させる。このことは、ＬＥＤやレーザダイオードを製造する場合、長寿命化を妨げる原因になる。
"Polycrystalline GaN for light emitter and field electron emitter applications" S. Hasegawa, S. Nishida, T. Yamashita, H. Asahi, Thin Solid Films 487 (2005) 260-267 "Buried Tungsten Metal Structure Fabricated by Epitaxial-Lateral-Overgrown GaN via Low-Pressure Metalorganic Vapor Phase Epitaxy" M. Haino, et. Al., Jpn. J. Appl. Phys., 39 (2000) L449
本発明が解決しようとする技術的課題は、異種材料の基板上で平坦かつ剥離が容易なＧａＮ基板を低コストで製造することを可能にする製造方法を提供するとともに、そのＧａＮ基板を用いて製造するＬＥＤやレーザダイオード等の半導体デバイスの性能向上や長寿命化を実現することである。
本発明の一実施形態によれば、基板と、前記基板上に形成された第１のＧａＮ層と、
前記第１のＧａＮ層上の一部領域に形成されたマスクと、前記第１のＧａＮ層上及び前記マスク上に当該マスクと交差する方向に所定のパターン形状で形成された金属性材料層と、前記第１のＧａＮ層上及び前記金属性材料層上に形成された第２のＧａＮ層と、 前記金属性材料層より下層部分の前記第１のＧａＮ層に形成された空洞と、を有し、前記マスクは、ＳｉＯ ２ 、ＳｉＮ、ＳｉＯＮ、ＰｔおよびＭｏのいずれかを含み、前記金属性材料層は、前記第２のＧａＮ層が形成される際に前記第１のＧａＮ層に対してエッチング作用を発揮する金属性材料を含むことを特徴とする半導体基板が提供される。
また、本発明の一実施形態によれば、基板と、前記基板上に形成された第１のＧａＮ層と、前記第１のＧａＮ層上の一部領域に形成されたマスクと、前記第１のＧａＮ層上及び前記マスク上に当該マスクと交差する方向に所定のパターン形状で形成された金属性材料層と、前記第１のＧａＮ層上及び前記金属性材料層上に形成された第２のＧａＮ層と、 前記金属性材料層より下層部分の前記第１のＧａＮ層に形成された空洞と、を有し、前記マスクは、前記第２のＧａＮ層が形成される際に対エッチング性を有し、かつ前記第１のＧａＮ層に対してエッチング作用を有しない材料で形成され、前記金属性材料層は、前記第２のＧａＮ層が形成される際に前記第１のＧａＮ層に対してエッチング作用を発揮する金属性材料を含むことを特徴とする半導体基板が提供される。
また、前記マスクは、前記第１のＧａＮ層上の周縁領域の一部に形成してもよい。
また、前記金属性材料層は、前記マスクと交差する方向に一定の間隔及び幅でストライプ状に形成してもよい。
また、前記基板は、サファイア基板又はシリコン基板であってもよい。
また、本発明の一実施形態によれば、基板上に第１のＧａＮ層を形成し、前記第１のＧａＮ層上の一部領域にマスクを形成し、前記第１のＧａＮ層上及び前記マスク上に当該マスクと交差する方向に所定のパターン形状で金属性材料層を形成し、前記第１のＧａＮ層上及び前記金属性材料層上に第２のＧａＮ層を形成することを含み、前記マスクは、ＳｉＯ ２ 、ＳｉＮ、ＳｉＯＮ、ＰｔおよびＭｏのいずれかを含み、前記金属性材料層は、前記第２のＧａＮ層が形成される際に前記第１のＧａＮ層に対してエッチング作用を発揮する金属性材料を含み、前記第２のＧａＮ層を形成するときに、前記金属性材料層より下層部分の前記第１のＧａＮ層に空洞が形成されること特徴とする半導体基板の製造方法が提供される。
また、本発明の一実施形態によれば、基板上に第１のＧａＮ層を形成し、前記第１のＧａＮ層上の一部領域にマスクを形成し、前記第１のＧａＮ層上及び前記マスク上に当該マスクと交差する方向に所定のパターン形状で金属性材料層を形成し、前記第１のＧａＮ層上及び前記金属性材料層上に第２のＧａＮ層を形成することを含み、前記マスクは、前記第２のＧａＮ層が形成される際に対エッチング性を有し、かつ前記第１のＧａＮ層に対してエッチング作用を有しない材料で形成され、前記金属性材料層は、前記第２のＧａＮ層が形成される際に前記第１のＧａＮ層に対してエッチング作用を発揮する金属性材料を含み、前記第２のＧａＮ層を形成するときに、前記金属性材料層より下層部分の前記第１のＧａＮ層に空洞が形成されること特徴とする半導体基板の製造方法が提供される。
また、前記マスクは、前記第１のＧａＮ層上の周縁領域の一部に形成してもよい。
また、前記金属性材料層は、前記マスクの形成方向に対して交差する方向に一定の間隔及び幅でストライプ状に形成してもよい。
また、前記基板は、サファイア基板又はシリコン系基板であってもよい。
また、本発明の一実施形態によれば、前記半導体基板上に形成される半導体デバイスであって、前記第２のＧａＮ層上に形成された第１の化合物半導体層と、前記第１の化合物半導体層上に形成された活性層と、前記活性層上に形成された第２の化合物半導体層と、を少なくとも有する半導体デバイスが提供される。
また、本発明の一実施形態によれば、前記半導体基板上に形成される半導体デバイスの製造方法であって、前記第２のＧａＮ層上に第１の化合物半導体層を形成し、前記第１の化合物半導体層上に活性層を形成し、前記活性層上に第２の化合物半導体層を形成することを特徴とする半導体デバイスの製造方法が提供される。
本発明によれば、異種基板上で平坦かつ剥離が容易なＧａＮ基板を低コストで製造することを可能にする製造方法を提供することができるとともに、そのＧａＮ基板を用いて製造するＬＥＤやレーザダイオード等の半導体デバイスの低コスト化、性能向上や長寿命化を実現することができる。
本発明に至る経緯を説明するための半導体基板の製造方法の一例を示す図であり、（Ａ）は第１のＧａＮ層を形成する工程を示す断面図、（Ｂ）はＴａ層を形成する工程を示す断面図、（Ｃ）は第２のＧａＮ層及び空洞の形成途中を示す断面図、（Ｄ）は第２のＧａＮ層の形成が完了した状態を示す断面図、（Ｅ）はサファイア基板を剥離する工程を示す断面図、（Ｆ）は完成したＧａＮ基板の断面図である。 図１の製造方法を用いて製造した半導体基板のＳＥＭ断面写真である。 図２の半導体基板に係るＥＤＸのスペクトル図である。 （Ａ）は図２の拡大領域のＳＥＭ断面写真、（Ｂ）はＧａのＥＤＸ図、（Ｃ）はＡｌのＥＤＸ図、（Ｄ）はＯのＥＤＸ図である。 （Ａ）は半導体基板のＳＥＭ断面写真、（Ｂ）は半導体基板のＳＥＭ表面写真である。 図５の半導体基板に係るＥＤＸ図であり、（Ａ）はＧａのＥＤＸ図、（Ｂ）はＴａのＥＤＸ図である。 半導体基板表面の光学顕微鏡写真である。 （Ａ）は厚さ５ｎｍのＴａ層がＴａ２Ｏ５に変化した例を模式的に示す図、（Ｂ）は厚さ１００ｎｍのＴａ層の表面がＴａ２Ｏ５に変化した例を模式的に示す図である。 本発明の実施形態１に係る半導体基板の要部構成を示す斜視図である。 実施形態１に係る半導体基板の製造方法の一例を示す図であり、（Ａ）は第１のＧａＮ層を形成する工程を示す断面図、（Ｂ）はＳｉＯ２層を形成する工程を示す断面図、（Ｃ）はＴａ層を形成する工程を示す断面図、（Ｃ’）はＴａ層を形成する工程を示す他の断面図である。 図１０（Ｃ’）に続く半導体基板の製造方法の一例を示す図であり、（Ａ）は第２のＧａＮ層及び空洞の形成途中を示す断面図、（Ｂ）は第２のＧａＮ層の形成が完了した状態を示す断面図、（Ｃ）はサファイア基板を剥離する工程を示す断面図、（Ｄ）は完成したＧａＮ基板の断面図である。 実施形態１に係る製造方法により製造した半導体基板のＧａＮ表面の光学顕微鏡写真である。 図１２の半導体基板のＳＥＭ断面写真である。 図１２の半導体基板のＳｉＯ２端部表面の光学顕微鏡写真である。 図１２の半導体基板の断面及び表面のＳＥＭ鳥瞰写真である。 図１２の半導体基板のＳｉＯ２端部近傍の断面及び表面のＳＥＭ鳥瞰写真である。 実施形態１に係る半導体基板の他の例を示す図であり、（Ａ）は矩形のサファイア基板上にＳｉＯ２層とＴａ層を形成する例を示す平面図、（Ｂ）は円形のサファイア基板上にＳｉＯ２層とＴａ層を形成する例を示す平面図である。 本発明の実施形態２に係るＬＥＤアレイの構成を示す断面図である。
（発明に至る経緯）
まず、半導体基板の製造方法の一例について図１を参照して説明する。図１において、（Ａ）は第１のＧａＮ層を形成する工程を示す断面図、（Ｂ）はＴａ層を形成する工程を示す断面図、（Ｃ）は第２のＧａＮ層及び空洞の形成途中を示す断面図、（Ｄ）第２のＧａＮ層の形成が完了した状態を示す断面図、（Ｅ）はサファイア基板を剥離する工程を示す断面図、（Ｆ）は完成したＧａＮ基板の断面図である。
図１（Ａ）において、１０１はサファイア（Ａｌ２Ｏ３）基板である。まず、サファイア基板１０１上に２μｍ厚程度の第１のＧａＮ層１０２を形成する。この第１のＧａＮ層１０２の厚さは一例であり、限定するものではない。
次に、図１（Ｂ）において、第１のＧａＮ層１０２上にＥＢ（Electron Beam）蒸着及びリフトオフを用いて５０ｎｍ厚程度のＴａ層（金属性材料層）１０３をストライプ状に５μｍ幅、５μｍ間隔で形成する。
次に、図１（Ｃ）において、第１のＧａＮ層１０２上及びＴａ層１０３上に有機金属気相成長法（以下、ＭＯＣＶＤ法という）を用いて第２のＧａＮ層１０４を形成する。この図１（Ｃ）は、第２のＧａＮ層１０４の形成途中の状態を示している。この場合、ＧａＮ層のＮとＴａが結合してＴａＮができ、これが異物となり、よりＮが濃い気相中に上昇して行く。９００℃以上でＴａＮは不安定になり、その不安定さに伴って穴が深くなっていき、空洞１０２ａが形成される。ＧａＮのＮはＴａＮとなるが、Ｇａが残る。このＧａは、気相成長中に堆積するＧａと同じものなので、原料として使われる。しかし、Ｔａ膜の上にＧａＮを成長させた例がある。上記非特許文献１では、Ｔａ層１０３の表面はＴａだけではなく、空気中で処理されることにより、Ｔａ２Ｏ５になっている可能性があることが判明した。
次に、図１（Ｄ）において、第２のＧａＮ層１０４の形成が終了し、半導体基板１００が完成する。ＭＯＣＶＤ法により第２のＧａＮ層１０４の形成を進めると、図中に示すように、Ｔａ層１０３の下層にある第１のＧａＮ層１０２のエッチングが進み、空洞１０２ａの形成領域もほぼサファイア基板１０１上まで拡大される。また、第２のＧａＮ層１０４の成長とともに、第１のＧａＮ層１０２の成長も進むため、図１（Ｄ）に示すように基板表面は平坦化される。
次に、図１（Ｅ）において、サファイア基板１０１を剥離する。続いて、図１（Ｆ）において、剥離した第１のＧａＮ層１０２を研磨することにより、ＧａＮ基板１００が得られる。
次に、上記製造方法において、ＭＯＣＶＤ装置を用いて第２のＧａＮ層１０４を形成する過程について、図２〜図６を参照して説明する。原料ガスとしてトリメチルガリウム（以下、ＴＭＧという）を用い、ＴＭＧを２０μｍｏｌ／ｍｉｎの流量で流しながら加熱温度を１０４５℃に設定して、結晶成長を５時間行った。また、第１のＧａＮ層１０２上にストライプ状に厚さが５０ｎｍのＴａ層１０３を形成している。
上記条件により第２のＧａＮ層１０４の形成が終了した半導体基板１００を図２に示す。図２は、半導体基板１００の一部分のＳＥＭ断面写真である。この図から明らかなように、Ｔａ層１０３の形成領域の下層にある第１のＧａＮ層１０２には空洞１０２ａが形成されている。この空洞１０２ａを含む図中に示す拡大領域について、エネルギー分散型Ｘ線分光器（以下、ＥＤＸという）を用いて分析した結果を図３に示す。
図３のＥＤＸによるスペクトル図に示すように、第１のＧａＮ層１０２のＧａＮと、サファイア基板１０１のＡｌ及びＯが観測され、Ｔａは殆ど観測されなかった。また、図４（Ｂ）〜（Ｄ）のＥＤＸ図に示すように、第１のＧａＮ層１０２のＧａと、サファイア基板１０１のＡｌ及びＯが観測されたが、Ｔａは観測されなかった。
この例では、第２のＧａＮ層１０４の形成過程でＴａ層１０３に孔１０３ａが形成されることを観測した。このＴａ層１０３に形成された孔１０３ａの分析結果を図５及び図６に示して更に説明する。なお、図５及び図６に示す分析結果は、上述のＭＯＣＶＤ装置を用いた第２のＧａＮ層１０４の形成過程を途中で止めて、ＥＤＸにより分析した結果である。
図５において、（Ａ）は半導体基板１００のＳＥＭ断面写真であり、（Ｂ）は半導体基板１００のＳＥＭ表面写真である。図６において、（Ａ）は図５（Ｂ）の半導体基板１００の表面からＥＤＸ分析したＧａのＥＤＸ図であり、（Ｂ）は図５（Ｂ）の半導体基板１００の表面からＥＤＸ分析したＴａのＥＤＸ図である。
図５（Ａ）に示す半導体基板１００のＳＥＭ断面写真では、Ｔａ層１０３の下層にある第１のＧａＮ層１０２がエッチングされて空洞１０２ａが形成されたことを観測した。図（Ｂ）に示す半導体基板１００のＳＥＭ表面写真では、Ｔａ層１０３の表面に孔１０３ａが形成されたことを観測した。更に、この孔１０３ａを含むＴａ層１０３の表面をＥＤＸ法によりＧａ，Ｔａについて分析した結果を図６（Ａ）及び（Ｂ）に示す。これらのＥＤＸ図により、Ｔａ層１０３が残り、Ｔａ層１０３上にＧａ及びＧａＮが薄く成長していることが判明した。
次に、ＭＯＣＶＤ装置の設定条件を変更して、半導体基板１００の第２のＧａＮ層１０４を形成する例を更に説明する。原料ガスとしてＴＭＧを用い、ＴＭＧを８７μｍｏｌ／ｍｉｎの流量で流しながら加熱温度を１０４５℃に設定して、結晶成長を５時間行った。この例では、サファイア基板１０１上に２μｍ厚程度の第１のＧａＮ層１０２を形成し、第１のＧａＮ層１０２上にＥＢ蒸着及びリフトオフを用いて、５ｎｍ厚程度でピッチ１０μｍ、間隔５μｍのストライプ状のＴａ層１０３を形成した。このＴａ層１０３をストライプ状に形成する際のストライプ軸は、第１のＧａＮ層１０２の
方向である。
上記条件により第２のＧａＮ層１０４の形成が終了した半導体基板１００表面の光学顕微鏡写真を図７に示す。この図において矢印で示すように、第２のＧａＮ層１０４の面上には、粒状物質が析出されている。これらの粒状物質は、ＥＤＸ分析によりＧａとＴａが混合した粒であることが判明した。すなわち、第１のＧａＮ層１０３のエッチングされた部分にＧａとＴａが混合した粒状物質が析出されたことが判明した。これらの粒状物質は、第２のＧａＮ層１０４の内部にも及んでおり、取り除くと第２のＧａＮ層１０４の表面が凹凸状になり、ＧａＮ基板として使えなくなる。
次に、Ｔａ層の表面にＴａ２Ｏ５が形成されることについて説明する。Ｔａ層１０３は、その厚さに応じてＴａ２Ｏ５が生成される領域が変化することを、図８に模式的に示す。図８（Ａ）は、厚さ５ｎｍのＴａ層１０３がＴａ２Ｏ５に変化した例を示し、図８（Ｂ）は、厚さ１００ｎｍのＴａ層１０３の表面がＴａ２Ｏ５に変化した例を示す。第１のＧａＮ層１０２の上面にＴａ層１０３をＥＢ蒸着装置で蒸着した後、ＭＯＣＶＤ装置まで運ぶ間にＴａ層１０３は大気中に曝される。この間にＴａと酸素が反応してＴａ層１０３がＴａ２Ｏ５に変化していることが判明した。このため、図８（Ａ）に示すＴａ層１０３の厚さを５ｎｍにした場合は全体がＴａ２Ｏ５に変化し、図８（Ｂ）に示すＴａ層１０３の厚さを１００ｎｍにした場合は表面がＴａ２Ｏ５に変化することが判明した。すなわち、Ｔａが室温で空気に触れると、Ｔａ２Ｏ５ができる。
Ｔａ層１０３の表面にＴａ２Ｏ５が形成された半導体基板１００をＭＯＣＶＤ装置に入れて第２のＧａＮ層１０４を成長させると、Ｔａ層１０３と第１のＧａＮ層１０２が接触する部分ではＴａＮができるが、加熱温度が１０００℃以上と高温であるため、再びＴａとＮに分解する。この過程において、Ｔａ層１０３と第１のＧａＮ層１０２が第２のＧａＮ層１０４により完全に被われると、第２のＧａＮ層１０４の下層に残るＴａがＴａＮを生成し、再びＴａとＮに分解する。このＴａＮを生成する過程で第１のＧａＮ層１０２のＧａが余る。第１のＧａＮ層１０２の上層は第２のＧａＮ層１０４により被われており、余ったＧａは行き場所がないため第２のＧａＮ層１０４を突き破って第２のＧａＮ層１０４の表面にＧａ粒を析出させる。この現象は、第２のＧａＮ層１０４の厚さに関係なく発生し、第２のＧａＮ層１０４の下層にＴａ層１０３と第１のＧａＮ層１０２がある限り継続する。すなわち、図１に示した半導体基板１００の構成では、粒状物質が析出する現象を回避することはできない。この現象は、第１のＧａＮ層１０２が無くなれば止まるが、半導体基板１００の構成として第１のＧａＮ層１０２が無くなることになり、半導体基板１００としての使用は困難になる。したがって、図１に示したＧａＮ基板を形成する半導体基板１００では、基板表面に粒状物質が析出する現象を抑制して、ＧａＮ基板として利用可能にすることが望ましい。以下に示す本発明に係る実施形態では、半導体基板の基板表面に粒状物質が析出することを抑制する半導体基板の製造方法について説明する。
（実施形態１）
以下、添付した図面に基づいて、本発明に係る実施形態１について詳細に説明する。なお、以下に記載する実施形態は本発明の一形態に過ぎず、本発明はこれらの実施形態に限定されるわけではない。
本発明に係る実施形態１の半導体基板の製造方法について、図９〜図１４を参照して説明する。図９は、実施形態１に係る半導体基板２００の要部構成を示す斜視図である。図１０及び図１１は、実施形態１に係る半導体基板２００の製造方法を示す断面図である。図１２は、実施形態１に係る半導体基板２００のＧａＮ表面の光学顕微鏡写真である。図１３は、実施形態１に係る半導体基板２００のＧａＮのＳＥＭ断面写真である。図１４は、実施形態１に係る半導体基板２００のＳｉＯ２端部表面の光学顕微鏡写真である。
図９において、実施形態１に係る半導体基板２００は、第１のＧａＮ層２０１（第１の半導体層）の上面の一部領域にマスクとしてＳｉＯ２層２０３を形成し、このＳｉＯ２層２０３と交差する方向にストライプ状にＴａ層２０４（金属性材料層）を形成することに特徴がある。後述する製造方法において、ＳｉＯ２層２０３及びＴａ層２０４の上層には第２のＧａＮ層が形成される。なお、Ｔａ層の形成方向は、第１のＧａＮ層２０１の結晶方位とＳｉＯ２層２０３の形成位置に依存する。このＴａ層２０４をストライプ状に形成する際のストライプ軸は、第１のＧａＮ層２０１の
方向である。また、ＳｉＯ２層２０３に対してＴａ層２０４は交差するように形成すればよく、その交差角度は特に制限しない。
次に、実施形態１に係る半導体基板２００の製造方法について図１０及び図１１を参照して説明する。図１０において、（Ａ）は第１のＧａＮ層を形成する工程を示す断面図、（Ｂ）はＳｉＯ２層を形成する工程を示す断面図、（Ｃ）はＴａ層を形成する工程を示す断面図、（Ｃ’）はＴａ層を形成する工程を示す他の断面図である。図１１において、（Ａ）は第２のＧａＮ層及び空洞の形成途中を示す断面図、（Ｂ）は第２のＧａＮ層の形成が完了した状態を示す断面図、（Ｃ）はサファイア基板を剥離する工程を示す断面図、（Ｄ）は完成したＧａＮ基板の断面図である。図１０（Ａ）〜（Ｃ）に示す各断面図は、図９に示すＡ−Ｂ’線を矢印方向から見た断面図であり、図１０（Ｃ’）に示す断面図は図９に示すＢ−Ｂ’線を矢印方向から見た断面図であり、図１１（Ａ）〜（Ｄ）に示す各断面図は図９に示すＢ−Ｂ’線を矢印方向から見た断面図である。なお、以下に示す図１０（Ａ）〜（Ｃ）の各工程では、図９に示すＡ−Ｂ’線を矢印方向から見た断面に基づいて説明する。図１０（Ａ）〜（Ｃ）に示す一点鎖線は、ＳｉＯ２＋Ｔａ（１段目ＧａＮ層）積層領域（図中の左側）とＴａ（２段目ＧａＮ）積層領域との境界を示す。
図１０（Ａ）において、２０１はサファイア（Ａｌ２Ｏ３）基板である。まず、サファイア基板２０１上に２μｍ厚程度の第１のＧａＮ層２０２を形成する。なお、サファイア基板２０１に限定するものではなく、シリコン基板等を用いてもよい。
次いで、図１０（Ｂ）において、第１のＧａＮ層２０２上に５０ｎｍ厚のＳｉＯ２膜をＥＢ蒸着を用いて形成し、これをストライプ状に加工して、マスクとしてＳｉＯ２層２０３を形成する。この場合、境界より左側のＳｉＯ２＋Ｔａ（１段目ＧａＮ層）積層領域にＳｉＯ２層２０３を形成し、境界より右側のＴａ（２段目ＧａＮ）積層領域にはＳｉＯ２層２０３を形成しない。このＳｉＯ２層２０３の形状は、ストライプ状に限るものではなく、第１のＧａＮ層２０２上面の一部領域に、Ｔａ層２０４と交差するような形状であればよい。なお、ＳｉＯ２層２０３の膜厚は、５０ｎｍに限定するものではなく、例えば、１０ｎｍ〜２００ｎｍの範囲で調整してもよい。なお、絶縁層としては、ＳｉＯ２層に限るものではなく、例えば、ＳｉＮ，ＳｉＯＮ等を用いてもよい。また、Ｐｔ，Ｍｏ等を用いてもよい。すなわち、マスクは、第１のＧａＮ層２０２を溶かさない材料を用いて形成すればよく、後述する第２のＧａＮ層２０５の形成時にエッチングされない材料を用いればよい。
次いで、図１０（Ｃ）において、第１のＧａＮ層１０２上及びＳｉＯ２層２０３上にＥＢ蒸着及びリフトオフを用いて５０ｎｍ厚程度のＴａ層（金属性材料層）２０４をストライプ状に５μｍ幅、１０μｍ間隔で形成する。このＴａ層２０４をストライプ状に形成する際の軸方向は、第１のＧａＮ層２０２の
方向である。ここまでの工程により、図９に示した構成が形成される。この場合、境界より左側のＳｉＯ２＋Ｔａ（１段目ＧａＮ層）積層領域ではＳｉＯ２層２０３上にＴａ層２０４を形成し、境界より右側のＴａ（２段目ＧａＮ）積層領域では第１のＧａＮ層１０２上にＴａ層２０４を形成する。このＴａ層２０４の他の断面を図１０（Ｃ’）に示す。この図１０（Ｃ’）は図９に示すＢ−Ｂ’線を矢印方向から見た断面に対応する。この図１０（Ｃ’）に続く工程を図１１（Ａ）〜（Ｄ）に示す。図１１（Ａ）〜（Ｄ）の各工程は、図９に示すＢ−Ｂ’線を矢印方向から見た断面に基づいて説明する。
次いで、図１１（Ａ）において、第１のＧａＮ層２０２上及びＴａ層２０４上に有機金属気相成長法（以下、ＭＯＣＶＤ法という）を用いて第２のＧａＮ層２０５を形成する。この図１１（Ａ）は、第２のＧａＮ層２０５の形成途中の状態を示している。この場合、原料ガスとしてＴＭＧを用い、ＴＭＧを８７μｍｏｌ／ｍｉｎの流量で流しながら加熱温度を１０４５℃に設定して、結晶成長を５時間行った。また、この場合、ＧａＮ層のＮとＴａが結合してＴａＮができ、これが異物となり、よりＮが濃い気相中に上昇して行く。９００℃以上でＴａＮは不安定になり、その不安定さに伴って穴が深くなっていき、空洞２０２ａが形成される。ＧａＮのＮはＴａＮとなるが、Ｇａが残る。このＧａは、気相成長中に堆積するＧａと同じものなので、原料として使われる。なお、５００μｍ幅のＳｉＯ２層２０３上には第２のＧａＮ層２０５は形成されない。但し、第２のＧａＮ層２０５を形成する際のＭＯＣＶＤ装置内の圧力の設定（例えば、５００Ｔｏｒｒ）と、ＳｉＯ２層２０３の幅の設定（例えば、１ｍｍ以上）により、ＳｉＯ２層２０３上に第２のＧａＮ層２０５が成長する場合もある。
次いで、図１１（Ｂ）において、第２のＧａＮ層２０５の形成が終了し、半導体基板２００が完成する。ＭＯＣＶＤ法により第２のＧａＮ層２０５の形成を進めると、図中に示すように、Ｔａ層２０４の下層にある第１のＧａＮ層２０２のエッチングが進み、空洞２０２ａの形成領域もほぼサファイア基板２０１上まで拡大される。また、第２のＧａＮ層２０５の成長とともに、Ｔａ層２０４とＳｉＯ２層２０３の境界部分に穴（図示せず）が上方向（第２のＧａＮ層２０５の方向）に空き、その穴を伝わってＴａＮが蒸発して、図１１（Ｂ）に示すように基板表面は粒状物質のない層が形成される。
次いで、図１１（Ｃ）において、サファイア基板２０１を剥離する。続いて、図１１（Ｄ）において、剥離した第１のＧａＮ層２０２を研磨することにより、ＧａＮ基板２００が得られる。このＧａＮ基板２００の図中の上面側にＳｉやＳｉＣ等のシリコン系基板を貼り付けて下面側を平坦加工し、デバイス製造用の半導体基板としてもよい。サファイア基板２０１を剥離する場合、例えば、レーザ・リフトオフ法を用いてもよいし、研磨法を用いてもよい。本実施形態は、サファイア基板２０１を剥離する方法を特に限定するものではない。
次に、上記製造方法により製造した半導体基板の具体例について、図１２〜図１６を参照して説明する。図１２は、第２のＧａＮ層２０５を形成した後のＧａＮ表面の光学顕微鏡写真である。図１３は、図１２のＳＥＭ断面写真である。図１４は、ＳｉＯ２層２０３＋Ｔａ層２０４とＴａ層２０４との界面近傍における基板表面の光学顕微鏡写真である。図１５は、半導体基板の断面及び表面のＳＥＭ鳥瞰写真である。図１６は、ＳｉＯ２層２０３＋Ｔａ層２０４とＴａ層２０４との界面近傍における半導体基板の断面及び表面のＳＥＭ鳥瞰写真である。なお、図１２〜図１６に示す墓導体基板の製造条件は、図１１において説明した製造条件と同様である。
図１２は、光学顕微鏡写真であるので、半導体基板の表面とＴａ層の両方に焦点が合っている。図１２に示す第２のＧａＮ層２０５を形成した後のＧａＮ表面の光学顕微鏡写真では、第２のＧａＮ層２０５の表面に粒状物質は見られない。また、図１３に示すＳＥＭ断面写真では、Ｔａ層２０４の下層の第１のＧａＮ層２０２に空洞２０２ａが形成されており、第２のＧａＮ層２０５の表面に粒状物質は見られない。
図１４に示すＳｉＯ２層２０３の端部表面の光学顕微鏡写真では、図中に示す点線の上側がＳｉＯ２＋Ｔａ／（１段目ＧａＮ）積層領域、すなわち、第１のＧａＮ層２０２上のＳｉＯ２層２０３とＴａ層２０４の積層領域であり、図中に示す点線の下側がＴａ（２段目ＧａＮ）積層領域、すなわち、第１のＧａＮ層２０２上のＴａ層２０４と第２のＧａＮ層２０５の積層領域である。この図１４において、ＳｉＯ２＋Ｔａ／（１段目ＧａＮ）積層領域とＴａ（２段目ＧａＮ）積層領域との境界部分から下側のＴａ（２段目ＧａＮ）上の第２のＧａＮ層の表面には粒状物質の析出が見られた。但し、図１４に示すように粒状物質の析出領域は、点線で示す境界から下側のＴａ（２段目ＧａＮ）上の約２００μｍ離れた位置までに限られていた。また、ＳｉＯ２＋Ｔａ／（１段目ＧａＮ）上には粒状物質の析出は見られなかった。境界部分から下側のＴａ層２０４上で成長した第２のＧａＮ層２０５には微細な孔が空いており、この孔からＧａ粒が析出することを確認した。
また、成長した第２のＧａＮ層２０５の膜厚を測定したところ、図１４に示すＴａ（２段目ＧａＮ）上の界面から約２００μｍ離れた位置の第２のＧａＮ層２０５の膜厚は、図１３に示すように約３μｍであったが、Ｔａ（２段目ＧａＮ）とＳｉＯ２＋Ｔａ／（１段目ＧａＮ）の境界上の第２のＧａＮ層２０５の膜厚は約１０μｍであった。ＳｉＯ２＋Ｔａ／（１段目ＧａＮ）の境界上の第２のＧａＮ層２０５の成長速度は、境界から約２００μｍ離れた位置の第２のＧａＮ層２０５の成長速度より早く、Ｇａ粒が析出することを確認した。
したがって、図１３及び図１４に示した半導体基板は、境界から約２００μｍの範囲の粒状物質の析出領域を取り除くことにより、残りの第２のＧａＮ層２０５の形成領域はＧａＮ基板として利用することが可能になる。また、図１５に示す半導体基板の断面及び表面のＳＥＭ鳥瞰写真において、第１のＧａＮ層内にエッチングによる空洞が形成されていることを確認した。
以上のように、本実施形態１に係る半導体基板２００では、ＭＯＣＶＤ装置を用いて第２のＧａＮ層１０４を形成する条件を調整して、Ｔａ層を利用して第１のＧａＮ層１０２内にエッチングによる空洞１０２ａを形成することを可能にした。したがって、本実施形態１で示した第２のＧａＮ層２０５を形成する際に、第１のＧａＮ層２０２の成長とともに、第１のＧａＮ層２０２内にエッチングによる空洞２０２ａを形成することが可能になった。すなわち、第１のＧａＮ層２０２上の一部に上述のようなエッチング作用を発生させる金属性材料層を形成することにより、第１のＧａＮ層２０２内に空洞１０２ａを形成することが可能になることが判明した。
なお、本実施形態１に示したＭＯＣＶＤ装置の設定条件は、一例であり、上述の第１のＧａＮ層の成長と空洞２０２ａの形成を同時に進めることが可能な条件であればよい。
また、本実施形態１に係る半導体基板２００では、第１のＧａＮ層２０２の上面の一部領域にマスクとしてＳｉＯ２層２０３を形成し、このＳｉＯ２層２０３と交差する方向にストライプ状にＴａ層２０４を形成した。このＳｉＯ２層２０３とＴａ層２０４が一部積層する構造とすることにより、第２のＧａＮ層２０５を成長させる際に第２のＧａＮ層２０５の表面に粒状物質が析出する領域を、ＳｉＯ２層２０３とＴａ層２０４の境界近傍のＴａ層２０４上の第２のＧａＮ層２０５表面の一部領域（図１４では界面から２００μｍ離れた位置まで）に限定し、この粒状物質析出領域以外の領域には粒状物質が析出しないことを可能にした。したがって、半導体基板２００から粒状物質析出領域のみを取り除くことにより、他の領域をＧａＮ基板として利用することを可能にした。
また、本実施形態１では、Ｔａ層２０４の形状は、上述のストライプ状に限定するものではなく、その形状は半導体基板２００上に形成するデバイスの構造等に合わせて変更してもよい。半導体基板２００を利用したデバイスの例については、後述する。
また、本実施形態１に示した半導体基板２００は、ＧａＮ基板を剥離した後、サファイア基板２０１のＧａＮを形成した面をＲＩＥ等により平坦にすれば、上述の空洞を有するＧａＮ層を形成する基板２０１として再利用可能である。したがって、ＧａＮ基板の製造コストを更に低減することが可能である。
なお、本実施形態１に示した半導体基板２００は、ＳｉＯ２層２０３とＴａ層２０４と交差する方向にストライプ状に形成する場合を示したが、このストライプ状に限定するものではなく、その形状は半導体基板２００上に形成するデバイスの構造等に合わせて変更してもよい。例えば、図１７（Ａ）に示す半導体基板３００のように、第１のＧａＮ層（図示せず）を形成した矩形のサファイア基板３０１上の左右側部の近傍に２本のＳｉＯ２層３０２をストライプ状に形成し、これらＳｉＯ２層３０２と交差するようにストライプ状のＴａ層３０３を形成するようにしてもよい。この半導体基板３００では、上述したＭＯＣＶＤ装置を用いて更に第２のＧａＮ層（図示せず）を形成すると、図１４に示したように粒状物質の析出領域は限られる。すなわち、粒状物質の析出領域は、ＳｉＯ２層３０２とＴａ層３０３の界面からＴａ層３０３側の約２００μｍの範囲に限られる。したがって、粒状物質の析出領域を除いて、図１７（Ａ）に示す領域Ａの範囲がＧａＮ基板として利用可能になる。
また、例えば、図１７（Ｂ）に示す半導体基板４００のように、第１のＧａＮ層（図示せず）を形成した円形のサファイア基板４０１上の周縁領域にＳｉＯ２層４０２を円形状に形成し、このＳｉＯ２層４０２と交差するようにストライプ状のＴａ層４０３を形成するようにしてもよい。この半導体基板４００では、上述したＭＯＣＶＤ装置を用いて更に第２のＧａＮ層（図示せず）を形成すると、図１４に示したように粒状物質の析出領域は限られる。すなわち、粒状物質の析出領域は、ＳｉＯ２層４０２とＴａ層４０３の境界から内側のＴａ層４０３側の約２００μｍの範囲に限られる。したがって、粒状物質の析出領域を取り除いて、図１７（Ｂ）に示す領域Ａの範囲がＧａＮ基板として利用可能になる。
（実施形態２）
次に、上記実施形態１に示した半導体基板２００上に形成した半導体デバイスの例として、ＬＥＤを形成した場合について図１８を参照して説明する。
図１８は、本実施形態２に係るＬＥＤを説明するための部分断面図である。この図１８では、半導体基板２００を適用した場合を示す。
図１８において、半導体基板２００上には複数のＬＥＤ５００が互いに離隔して形成される。各ＬＥＤ５００は、第１の導電型化合物半導体層からなる下部半導体層５０１と、活性層５０２と、第２の導電型化合物半導体層からなる上部半導体層５０３と、を有する。活性層５０２は、バリア層を有する単一又は多重量子井戸構造を有しもよく、要求される発光長により、その物質及び組成が選択される。例えば、活性層５０２は、窒化ガリウム系の化合物半導体で形成されてもよい。下部及び上部半導体層３０１，３０３は、活性層３０２に比べてバンドギャップが大きい物質で形成され、窒化ガリウム系の化合物半導体で形成されてもよい。
この場合、半導体基板２００上に形成される下部半導体層５０１は、第２のＧａＮ層２０５上に形成される。したがって、半導体基板３００を用いてＬＥＤ５００を製造することにより、製造コストを低減することが可能になる。
上部半導体層５０３は、下部半導体層５０１の一部領域の上部に位置し、活性層５０２は、上部半導体層５０３と下部半導体層５０１の間に介在される。また、上部半導体層５０３上に上部電極層５０４を形成してもよい。上部電極層５０４は、透明電極層、例えば、インジウムスズ酸化物膜（ＩＴＯ）、又は、Ｎｉ／Ａｕ等の物質で形成されてもよい。
また、上部電極層５０４上には、上部電極パッド５０５が形成され、下部半導体層５０１の露出した領域には、下部電極５０７が形成される。
このように、単一の半導体基板２００上で複数のＬＥＤ５００を形成した後、ＬＥＤ５００間を切断することにより、個々のＬＥＤ５００に分離することが可能である。このＬＥＤ５００のように、上部電極５０５と下部電極パッド５０７を横型に配置するものだけではなく、各電極を縦型に配置したＬＥＤも製造可能である。すなわち、半導体基板２００の空洞２０２ａを利用してサファイア基板２０１を剥離し、第１のＧａＮ層２０２の剥離面をＲＩＥ等により平坦化した後、下部電極を形成することにより、縦型構造のＬＥＤを製造することが可能である。
以上のように、半導体基板２００上を利用して複数のＬＥＤ５００を製造することにより、ＬＥＤの製造コストを低減することが可能になる。また、第２のＧａＮ層２０５上にＬＥＤ５００を形成する際に、第２のＧａＮ層２０５と下部半導体層５０１の屈折率を互いに異ならせた化合物半導体を形成することにより、発光効率の向上を図ることができ、高輝度のＬＥＤアレイを構成することも可能である。また、サファイア基板２０１を剥離したＧａＮ基板２００を利用してレーザダイオードを形成すれば、サファイア基板２０１よりも熱伝導率が良いＧａＮ層２０５上に形成されるため、放熱特性を向上でき、レーザダイオードの長寿命化を図ることも可能である。
なお、本実施形態２では、半導体基板２００の第２のＧａＮ層上にＬＥＤ５００を形成する場合を示したが、サファイア基板２０１から剥離したＧａＮ基板を利用して同様にＬＥＤ５００を形成してもよい。また、サファイア基板２０１から剥離したＧａＮ基板の被剥離面にＳｉやＳｉＣ等のシリコン系基板を指示材として貼り付け、剥離面をＲＩＥ等により研磨して、ＦＥＴ等の半導体デバイスを形成するようにしてもよい。この場合、大電流デバイスを製造するこが可能になる。
したがって、半導体基板２００を利用してＬＥＤやレーザダイオード等の半導体デバイスを形成することにより、高価なＧａＮ基板を用いることなく、低コストで高性能の半導体デバイスを容易に製造することが可能になる。
なお、上記実施形態１では、金属性材料層としてＴａ層を形成した場合を示したが、Ｔｉ層、Ｃｒ層を形成してもよい。また、金属性材料層として複数の金属の合金や金属と半導体等の合金等を用いてもよく、上述の第１のＧａＮ層に対してエッチング作用を発揮する金属性材料であればよい。
２００，３００，４００：半導体基板、２０１，３０１，４０１：サファイア基板、２０２：第１のＧａＮ層、２０２ａ：空洞、２０３，３０２，４０２：ＳｉＯ２層、２０４，３０３，４０３：Ｔａ層、２０５：第２のＧａＮ層、５００：ＬＥＤ、５０１：下部半導体層、５０２：活性層、５０３：上部半導体層

Claims (12)

  1. 基板と、
    前記基板上に形成された第１のＧａＮ層と、
    前記第１のＧａＮ層上の一部領域に形成されたマスクと、
    前記第１のＧａＮ層上及び前記マスク上に当該マスクと交差する方向に所定のパターン形状で形成された金属性材料層と、
    前記第１のＧａＮ層上及び前記金属性材料層上に形成された第２のＧａＮ層と、 前記金属性材料層より下層部分の前記第１のＧａＮ層に形成された空洞と、を有し、
    前記マスクは、ＳｉＯ ２ 、ＳｉＮ、ＳｉＯＮ、ＰｔおよびＭｏのいずれかを含み、
    前記金属性材料層は、前記第２のＧａＮ層が形成される際に前記第１のＧａＮ層に対してエッチング作用を発揮する金属性材料を含むことを特徴とする半導体基板。
  2. 基板と、
    前記基板上に形成された第１のＧａＮ層と、
    前記第１のＧａＮ層上の一部領域に形成されたマスクと、
    前記第１のＧａＮ層上及び前記マスク上に当該マスクと交差する方向に所定のパターン形状で形成された金属性材料層と、
    前記第１のＧａＮ層上及び前記金属性材料層上に形成された第２のＧａＮ層と、
    前記金属性材料層より下層部分の前記第１のＧａＮ層に形成された空洞と、を有し、
    前記マスクは、前記第２のＧａＮ層が形成される際に耐エッチング性を有し、かつ前記第１のＧａＮ層に対してエッチング作用を有しない材料で形成され、
    前記金属性材料層は、前記第２のＧａＮ層が形成される際に前記第１のＧａＮ層に対してエッチング作用を発揮する金属性材料を含むことを特徴とする半導体基板。
  3. 前記マスクは、前記第１のＧａＮ層上の周縁領域の一部に形成されたことを特徴とする請求項１又は２に記載の半導体基板。
  4. 前記金属性材料層は、前記マスクと交差する方向に一定の間隔及び幅でストライプ状に形成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体基板。
  5. 前記基板は、サファイア基板又はシリコン基板であることを特徴とする請求項１又は２に記載の半導体基板。
  6. 基板上に第１のＧａＮ層を形成し、
    前記第１のＧａＮ層上の一部領域にマスクを形成し、
    前記第１のＧａＮ層上及び前記マスク上に当該マスクと交差する方向に所定のパターン形状で金属性材料層を形成し、
    前記第１のＧａＮ層上及び前記金属性材料層上に第２のＧａＮ層を形成することを含み、
    前記マスクは、ＳｉＯ ２ 、ＳｉＮ、ＳｉＯＮ、ＰｔおよびＭｏのいずれかを含み、
    前記金属性材料層は、前記第２のＧａＮ層が形成される際に前記第１のＧａＮ層に対してエッチング作用を発揮する金属性材料を含み、
    前記第２のＧａＮ層を形成するときに、前記金属性材料層より下層部分の前記第１のＧａＮ層に空洞が形成されること特徴とする半導体基板の製造方法。
  7. 基板上に第１のＧａＮ層を形成し、
    前記第１のＧａＮ層上の一部領域にマスクを形成し、
    前記第１のＧａＮ層上及び前記マスク上に当該マスクと交差する方向に所定のパターン形状で金属性材料層を形成し、
    前記第１のＧａＮ層上及び前記金属性材料層上に第２のＧａＮ層を形成することを含み、
    前記マスクは、前記第２のＧａＮ層が形成される際に耐エッチング性を有し、かつ前記第１のＧａＮ層に対してエッチング作用を有しない材料で形成され、
    前記金属性材料層は、前記第２のＧａＮ層が形成される際に前記第１のＧａＮ層に対してエッチング作用を発揮する金属性材料を含み、
    前記第２のＧａＮ層を形成するときに、前記金属性材料層より下層部分の前記第１のＧａＮ層に空洞が形成されること特徴とする半導体基板の製造方法。
  8. 前記マスクは、前記第１のＧａＮ層上の周縁領域の一部に形成することを特徴とする請求項６又は７に記載の半導体基板の製造方法。
  9. 前記金属性材料層は、前記マスクの形成方向に対して交差する方向に一定の間隔及び幅でストライプ状に形成することを特徴とする請求項６乃至８のいずれかに記載の半導体基板の製造方法。
  10. 前記基板は、サファイア基板又はシリコン系基板であることを特徴とする請求項６又は７に記載の半導体基板の製造方法。
  11. 請求項１乃至５の何れか一項に記載の半導体基板上に形成される半導体デバイスであって、
    前記第２のＧａＮ層上に形成された第１の化合物半導体層と、
    前記第１の化合物半導体層上に形成された活性層と、
    前記活性層上に形成された第２の化合物半導体層と、を少なくとも有することを特徴とする半導体デバイス。
  12. 請求項１乃至５の何れか一項に記載の半導体基板上に形成される半導体デバイスの製造方法であって、
    前記第２のＧａＮ層上に第１の化合物半導体層を形成し、
    前記第１の化合物半導体層上に活性層を形成し、
    前記活性層上に第２の化合物半導体層を形成することを特徴とする半導体デバイスの製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725360B (zh) * 2019-03-22 2023-04-07 安徽三安光电有限公司 一种复合衬底及其制备方法和利用其制备发光元件的方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1000000A (en) * 1910-04-25 1911-08-08 Francis H Holton Vehicle-tire.
US6024884A (en) * 1998-03-12 2000-02-15 Storage Technology Corporation Method for creating microstructures
US6294475B1 (en) * 1998-06-23 2001-09-25 Trustees Of Boston University Crystallographic wet chemical etching of III-nitride material
DE60043122D1 (de) 1999-03-17 2009-11-19 Mitsubishi Chem Corp Halbleiterbasis ihre Herstellung und Halbleiterkristallhersetllungsmethode
EP1104031B1 (en) * 1999-11-15 2012-04-11 Panasonic Corporation Nitride semiconductor laser diode and method of fabricating the same
US6627974B2 (en) 2000-06-19 2003-09-30 Nichia Corporation Nitride semiconductor substrate and method for manufacturing the same, and nitride semiconductor device using nitride semiconductor substrate
JP3556916B2 (ja) 2000-09-18 2004-08-25 三菱電線工業株式会社 半導体基材の製造方法
EP1378949A4 (en) * 2001-03-21 2006-03-22 Mitsubishi Cable Ind Ltd SEMICONDUCTOR LUMINESCENT DEVICE
JP3631724B2 (ja) * 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP3886341B2 (ja) * 2001-05-21 2007-02-28 日本電気株式会社 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
EP1291904A3 (en) * 2001-09-10 2009-10-07 FUJIFILM Corporation GaN substrate formed over GaN layer having discretely formed minute holes produced by selective growth
JP4932121B2 (ja) * 2002-03-26 2012-05-16 日本電気株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法
JP3911699B2 (ja) * 2002-05-15 2007-05-09 松下電器産業株式会社 半導体発光素子及びその製造方法
JP4088111B2 (ja) * 2002-06-28 2008-05-21 日立電線株式会社 多孔質基板とその製造方法、ＧａＮ系半導体積層基板とその製造方法
JP4151421B2 (ja) * 2003-01-23 2008-09-17 セイコーエプソン株式会社 デバイスの製造方法
JP3821232B2 (ja) * 2003-04-15 2006-09-13 日立電線株式会社 エピタキシャル成長用多孔質基板およびその製造方法ならびにｉｉｉ族窒化物半導体基板の製造方法
JP2005057220A (ja) 2003-08-07 2005-03-03 Sony Corp 半導体光素子及びその製造方法
JP4427993B2 (ja) 2003-08-12 2010-03-10 ソニー株式会社 半導体発光素子の製造方法
JP2005101475A (ja) * 2003-08-28 2005-04-14 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
JP2005085851A (ja) 2003-09-05 2005-03-31 Hitachi Cable Ltd 窒化物系化合物半導体発光素子の製造方法
KR100744933B1 (ko) * 2003-10-13 2007-08-01 삼성전기주식회사 실리콘 기판 상에 형성된 질화물 반도체 및 그 제조 방법
JP2005232559A (ja) * 2004-02-23 2005-09-02 Meltex Inc チタン剥離液
JP4581490B2 (ja) * 2004-05-31 2010-11-17 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法、及びｉｉｉ−ｖ族窒化物系半導体の製造方法
US7560294B2 (en) * 2004-06-07 2009-07-14 Toyoda Gosei Co., Ltd. Light emitting element and method of making same
JP4720125B2 (ja) * 2004-08-10 2011-07-13 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法並びにｉｉｉ−ｖ族窒化物系半導体
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
KR100682879B1 (ko) 2005-01-07 2007-02-15 삼성코닝 주식회사 결정 성장 방법
US20060151801A1 (en) * 2005-01-11 2006-07-13 Doan Trung T Light emitting diode with thermo-electric cooler
JP5023318B2 (ja) * 2005-05-19 2012-09-12 国立大学法人三重大学 ３−５族窒化物半導体積層基板、３−５族窒化物半導体自立基板の製造方法、及び半導体素子
KR100797180B1 (ko) 2005-06-25 2008-01-23 (주)에피플러스 휘도가 향상된 반도체 발광 소자 및 그 제조 방법
KR101132910B1 (ko) 2005-07-05 2012-04-04 엘지이노텍 주식회사 발광 다이오드 제조방법
KR20070009854A (ko) 2005-07-14 2007-01-19 에피밸리 주식회사 화합물 반도체 발광소자
JP4879614B2 (ja) * 2006-03-13 2012-02-22 住友化学株式会社 ３−５族窒化物半導体基板の製造方法
JP4862442B2 (ja) * 2006-03-15 2012-01-25 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法及びｉｉｉ−ｖ族窒化物系デバイスの製造方法
KR100794121B1 (ko) 2006-04-10 2008-01-10 광주과학기술원 발광 다이오드
US7470599B2 (en) * 2006-04-14 2008-12-30 Applied Materials, Inc. Dual-side epitaxy processes for production of nitride semiconductor structures
US7364991B2 (en) * 2006-04-27 2008-04-29 Applied Materials, Inc. Buffer-layer treatment of MOCVD-grown nitride structures
US7943485B2 (en) * 2007-01-22 2011-05-17 Group4 Labs, Llc Composite wafers having bulk-quality semiconductor layers and method of manufacturing thereof
JP4191227B2 (ja) * 2007-02-21 2008-12-03 昭和電工株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子並びにランプ
KR101338698B1 (ko) 2007-04-16 2013-12-06 엘지이노텍 주식회사 질화물 반도체 발광소자
KR101459754B1 (ko) * 2007-09-06 2014-11-13 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP4892445B2 (ja) * 2007-10-01 2012-03-07 昭和電工株式会社 半導体発光素子および半導体発光素子の製造方法
TWI368293B (en) * 2007-11-21 2012-07-11 Nanya Technology Corp Method for fabricating a deep trench in a substrate
WO2009070625A1 (en) * 2007-11-27 2009-06-04 Nanocrystal, Llc Ultra-low dislocation density group iii - nitride semiconductor substrates grown via nano-or micro-particle film
JP4996448B2 (ja) * 2007-12-25 2012-08-08 パナソニック株式会社 半導体基板の作成方法
TWI407491B (zh) * 2008-05-09 2013-09-01 榮創能源科技股份有限公司 分離半導體及其基板之方法
TWI377685B (en) * 2008-12-08 2012-11-21 Pvnext Corp Photovoltaic cell structure and manufacturing method thereof
US8860183B2 (en) * 2009-06-10 2014-10-14 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
KR101220433B1 (ko) * 2009-06-10 2013-02-04 서울옵토디바이스주식회사 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
WO2011025149A2 (ko) * 2009-08-26 2011-03-03 서울옵토디바이스주식회사 반도체 기판 제조 방법 및 발광 소자 제조 방법

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