JP5582582B2 - ＳｉＧｅチャネルを有するデュアル高Ｋ酸化物 - Google Patents

Description

本発明は、一般に半導体デバイス分野、特に、半導体デバイスに用いた金属ゲート電極製造に関する。

半導体デバイスがスケール化されると、以前にはロングチャネルデバイス内で第２次効果のみを起こしたデバイスのデザインおよびデバイス製造のアスペクトが無視できなくなる。例えば、従来ＭＯＳトランジスタのチャネル長さおよびゲート酸化膜厚のスケーリングはポリシリコンゲート空乏、高ゲート抵抗、高ゲートトンネリング漏洩電流、およびデバイスのチャネル領域へのドーパント（すなわち、ホウ素）透過の問題を悪化させる。その結果、ＣＭＯＳ技術は、二酸化ケイ素ゲート誘電体およびポリシリコンゲート導電体を、高い誘電率（高Ｋ）の誘電体とポリシリコンのゲートスタックおよび１つまたは複数の金属層から形成された金属ゲート電極と組み合わせたものと、およびますます置き換えている。このような技術について、金属ゲート層はゲート空乏およびホウ素透過効果を解消するのみではなく、大幅により低いシート抵抗も提供する。

高Ｋ誘電体と組み合わされた金属ゲート電極は改善したトランジスタ性能を有利的に示すが、新金属層技術の使用は新技術問題を起こす。例えば、金属ゲートＰＭＯＳデバイスの閾値電圧が、ＰＭＯＳチャネル領域内にシリコンゲルマニウム層を含むことによって調整される時、既存のデュアルゲート酸化物（ＤＧＯ）製造工程が、シリコンゲルマニウム層上に厚いゲート酸化物を形成すべく熱酸化または高温熱酸化工程を用いる場合、かかる既存のデュアルゲート酸化物（ＤＧＯ）製造工程は完全に一定しない可能がある。なぜなら、高温工程はゲルマニウムを基板の領域に拡散させるか、またはゲルマニウムを有しないはずのゲート酸化物の領域に拡散させ、従ってシリコンゲルマニウムチャネルのプロファイルを低下するためである。シリコンゲルマニウムチャネル層の熱酸化は、深刻な経時絶縁破壊（ＴＤＤＢ）の問題を生じさせることによってコアおよびＤＧＯデバイスの性能に悪影響を及ぼす高界面状態密度を生成する可能性もある。

従って、当該技術分野における上述の問題を解消するために、改善された金属ゲート電極および１つまたは複数の高Ｋ誘電性材料を組み込んだ改善されたデュアルゲート酸化物デバイス集積の製造方法の必要性が存在する。当業者には本願の以下の部分および図面を参考すると、従来工程および従来技術の他の制限および欠点がより明確になる。

半導体層を備えた半導体ウェハ構造の部分断面図。 半導体ウェハ構造のＮＭＯＳ領域上にマスク層が形成され、半導体ウェハ構造のＰＭＯＳ領域上にエピタキシャルＳｉＧｅ層が選択的に形成された図１に続く処理を示す。 マスク層が除去され、半導体ウェハ構造上に第１高Ｋゲート誘電体層が配置された後の、図２に続く処理を示す。 ＤＧＯデバイス領域内の第１高Ｋゲート誘電体層にパターン化エッチングマスクが形成された後の、図３に続く処理を示す。 第１高Ｋゲート誘電体層の露出された部分がコアデバイス領域から除去された後の、図４に続く処理を示す。 パターン化エッチングマスクが除去された後の、図５に続く処理を示す。 第２高Ｋゲート誘電体層が半導体ウェハ構造上に配置された後の、図６に続く処理を示す。 第１金属ベースゲート層が半導体ウェハ構造上に堆積された後の、図７に続く処理を示す。 シリコン含有ゲート層が第１金属ベースゲート層上に配列された後の、図８に続く処理を示す。 ゲート電極を形成するために単一金属ゲートスタックが選択的にエッチングされ、ＮＭＯＳコアおよびＰＭＯＳコアとＤＧＯデバイスが少なくとも部分的に完成した後の、図９に続く処理を示す。

デュアルゲート酸化物（ＤＧＯ）とコアトランジスタデバイスを単一基板で集積する方法および装置が記載する。ここで、各トランジスタは金属ゲートと１つまたは複数の高Ｋゲート誘電体層とを含む。開示されるように、デバイスのより高い電圧要求のための領域（例えばＩ／Ｏ領域）に第１の相対的により低い高Ｋ誘電体層と第２の相対的により高い高Ｋ金属酸化層とを有するように、より厚いゲート誘電体を形成し、デバイスのより低い電圧要求のための領域（例えばコアデバイス領域）に該第２の相対的により高い高Ｋ金属酸化層を有するように、より薄い第２ゲート誘電体を形成する。ＰＭＯＳデバイス領域またはＮＭＯＳデバイス領域の一方または両方にチャネル層を含むように基板を形成しても良い。ここで、チャネル層は下にある半導体基板と異なる電気的特性を有する半導体材料から形成する（例えばＮＭＯＳデバイス領域内ＳｉＣチャネル層またはＰＭＯＳデバイス領域内ＳｉＧｅチャネル層）。ＰＭＯＳデバイスをＳｉＧｅチャネル層に形成する時、ＰＭＯＳ金属ゲートデバイスの閾値電圧はＮＭＯＳデバイスから独立して調整できる。ＤＧＯトランジスタデバイスは、第１の相対的により低い高Ｋ誘電体層（例えば、ハフニウムシリケートまたはＨＦＳｉＯ_xＮ_y）および第２の相対により高い高Ｋ金属酸化層（例えば、酸化ハフニウム）を含むように製造しても良いが、コアトランジスタデバイスは、コアゲート誘電体層として第２の相対的により高い高Ｋ金属酸化層を用いて製造しても良い。最後に、単一金属層およびポリシリコン層をＤＧＯおよびコアデバイス領域上に順番的に形成または堆積した後、調整された閾値電圧および改善したゲート酸化物完全性を有するＰＭＯＳおよびＮＭＯＳゲート電極を形成するように選択的にエッチングされる。

本発明の種々の例示的な実施形態を、添付の図面を参考しつつ、ここで詳細に説明する。以下の詳細な説明において、種々の詳細について説明するが、当業者には、本発明がこれらの特定の詳細がなくても実施可能であり例えば実施によって変更される処理技術の遵守やデザインに関する制限等のデバイス設計者の特定の目的を達成すべく本明細書で説明する発明に対して多くの実施に特有の決定をなし得ることが理解されるであろう。このような開発の努力は複雑で、時間がかかるが、それに関わらず、本発明の開示の恩恵を受ける当業者にとっては通常の技能である。例えば、本発明の詳細な説明全体を通して、示された半導体構造を形成するようにある材料の特定層を堆積したり、除去したりすることを理解されたい。このような層を堆積または除去する特定の手順については以下に詳細に説明しないが、そのような層を堆積、除去、または適切な厚さで形成する当業者に公知の従来技術を意味するものとする。このような詳細は周知であり、当業者に本発明の製造および使用方法を教示するために必要ではないと考えられる。また、本発明を限定したり不明確にしたりしないためにすべてのデバイスの特徴または形状は含めず、半導体デバイスの簡略された断面図を参考して、選択された態様を示す。そのような記載および表示は、当業者は別の当業者に自身の仕事の本質を説明し伝えるために使用される。この詳細な説明を通して、図中の構成要素は、簡潔性かつ明確性のために示されているものであり、必ずしも正確に縮尺されたものではないことに留意する。例えば、図中の構成要素のうちの幾つかの寸法は、本発明の実施形態の理解を深めるために、他の構成要素に対して誇張されている。

図１を参考すると、半導体ウェハ構造１の部分的断面図が示される。構造１は第１結晶方向を有する半導体基板１５の上にまたは半導体基板１５の一部として形成された半導体層１６を含む。層１６を、例えばＮＭＯＳデュアルゲート酸化（Ｎ−ＤＧＯ）領域１１０、ＮＭＯＳコア（Ｎ−コア）領域１１１、ＰＭＯＳデュアルゲート酸化（Ｐ−ＤＧＯ）領域１１２、ＰＭＯＳコア（Ｐ−コア）領域１１３等の、複数の別々の領域に分割する複数の浅い分離溝１７も示される。図で示されないが、ＮＭＯＳデバイス領域１１０、１１１の材料とＰＭＯＳデバイス１１２、１１３の材料は異なっても良い。例えば、Ｐ−ウェル領域を形成するためにＮ−ＤＧＯ領域１１０およびＮ―コア領域１１１はホウ素が注入されても良く、Ｎ−ウェル領域（図示せず）を形成するためにＰ−ＤＧＯ領域１１２およびＰＭＯＳコア領域１１３に砒素またはリンが注入されても良い。ＮＭＯＳデバイスをＮ−ＤＧＯ領域１１０およびＮ−コア領域１１１に形成しても良い。ＰＭＯＳデバイスをＰ−ＤＧＯ領域１１２およびＰ−コア領域１１３に形成しても良い。デュアルゲート酸化領域１１０、１１２に形成されるデバイスはより厚いゲート酸化物を有するように形成し、コア領域１１１、１１３に形成されるデバイスはより薄いゲート酸化物を有するように形成する。

製造されているトランジスタデバイスの種類に依存して、半導体１５、１６はバルクシリコン基板、単一結晶シリコン（ドープされてもドープされなくてもよい）、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板、または任意の半導体化合物（例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＩＩＩ／Ｖ族またはＩＩ／ＶＩ族の半導体化合物を含む）、もしくはこれらの組み合わせとして実施されても良く、バルク処理ウェハとして任意選択で形成されても良い。半導体１５、１６はチャネル結晶方向＜１００＞を有する。キャリア移動度を改善するために本開示を好適な結晶方向＜１１０＞、＜１１１＞のような他の結晶方向を有するデバイスで実施してもよい。任意のＦＥＴタイプ（ＮＭＯＳまたはＰＭＯＳ）において、層１６は複数のスタックの材料よりなる。本発明の説明のためにここではバルクタイプの基板が示されるが、本発明はいかなる特定の基板のタイプにも制限されないことに留意する。例えば、本発明のスタート基板は半導体の上層の下に埋めた絶縁層を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）タイプまたはバルクおよびＳＯＩと異なる方向を有する部分的バルクまたは部分的ＳＯＩのようなデュアル基板方向基板であっても良い。

分離構造または溝１７が、ＮＭＯＳデバイス領域１１０、１１０をＰＭＯＳデバイス領域１１２、１１３から電気的に分離するように形成される。分離構造１７はアクティブ層１６のアクティブ領域またはトラジスタ領域１１０〜１１３の側方境界を画定し、いかなる所望の技術を用いて形成されても良く、かかる技術は、例えば、パターン化マスクまたはフォトレジスト層（図示せず）を用いて第２半導体層１６に開口部を選択的にエッチングし、開口部を充填するために誘電体層（すなわち、酸化物）を堆積し、次に、残りの第２半導体層１６と面一になるまで堆積した誘電体層を研磨することである。パターン化マスクまたはフォトレジスト層の任意の残りエッチングされていない部分は除去される。分離涼気または構造１７は他の実施形態で他の方法で形成できることを理解されたい。

図２は図１の後の半導体ウェハ構造２の処理を示す。ここで、半導体ウェハ構造のＮＭＯＳ領域１１０、１１１上にパターン化マスク層２０が選択的に形成され、半導体ウェハ構造のＰＭＯＳ領域１１２、１１３上にエピタキシャルＳｉＧｅ層２１が選択的に形成されている。例えば、１つまたは複数のマスク層２０（すなわち、酸化層または窒化層）が半導体ウェハ構造上に堆積および／または成長され、次に、従来のパターン化およびエッチング技術を用いて少なくともＰＭＯＳデバイス領域１１２、１１３を露出させる孔をマスク層２０に形成しても良い。選択的に形成されたマスク層２０は、後にウェハ構造１６に形成されるＮＭＯＳおよびＰＭＯＳデバイスのアクティブ領域と区別および画定するために用いる。パターン化マスク層を形成した後、薄い圧縮応力を受けた半導体層２１が、ＰＭＯＳデバイスを形成するために用いられる半導体ウェハ構造のＰＭＯＳ領域１１２、１１３上に選択的に形成される。図では半導体層２１が半導体層１６上に形成されたように示すが、半導体層２１が半導体層１６に埋め込まれてもよいことを理解されたい。選択された実施形態において、薄い圧縮応力を受けた半導体層２１は、下にある第２半導体層１６より大きい原子対原子間隔を有する半導体材料で形成される。かかる材料は、例えばＳｉＧｅ、ＳｉＧｅＣ、またはこれらの組み合わせであり、選択的エピタキシャル成長方法または他の堆積方法と、それに伴う後続の再結晶化とを用いて形成可能である。例えば、ＰＭＯＳデバイスがＰＭＯＳ領域１１２、１１３の半導体層１６上に形成され、層１６の半導体材料がシリコンからなる場合、半導体層２１は、圧縮したＳｉＧｅ層２１を形成するために、臨界緩和厚より薄いＳｉＧｅ層をエピタキシャル成長することによって形成できる。エピタキシャル成長は、水素ガス、ＨＣｌ、ゲルマン（ＧｅＨ４）、ジクロロシランの存在下で４００〜９００℃間のチャンバ温度での化学蒸着（ＣＶＤ）の工程によって達成できる。ＳｉＧｅ層２１の厚さが臨界緩和厚より薄い限り、ＳｉＧｅ層２１は圧縮応力される。ＳｉＧｅ層の臨界緩和厚は、層２１に含有するゲルマニウムの量および層厚に依存する。例証的実施形態において、１０〜５０％ゲルマニウム（例えば２０〜３５％ゲルマニウム）を有し、かつ少なくとも３０オングストローム〜１５０オングストローム（例えば、約１００オングストローム）の所定厚を有するエピタキシャル成長させたＳｉＧｅ層２１は、層２２、１６の格子不整合のため二軸性圧縮歪を有する。ＳｉＧｅの圧縮応力およびより低いバンドギャップは領域１１２、１１３内ＰＭＯＳデバイスの閾値電圧を低下させると共に、移動度を改善させる。また、ＰＭＯＳ閾値電圧をさらに低下するためにホウ素をＳｉＧｅにドープしても良い。シリコンゲルマニウムのチャネル層２１が形成されたが、半導体基板１６と異なる電気的特性を有する他の半導体を使用できることを理解されたい。例えば、１つの実施形態において、炭化ケイ素を使用してもよいし、またはＮＭＯＳデバイスのチャネル領域のバンドギャップを変化させるいかなる半導体材料を使用してもよい。別の実施形態において、薄いゲートデバイスのチャネル領域に対して厚いゲートデバイスのチャネル領域のバンドギャップを変化させるいかなる半導体材料を使用しても良い。図で示されないが、
シリコンの層を下にあるＳｉＧｅ層２２上に、シリコンの層を約１５オングストロームの所定厚までエピタキシャル成長または堆積することによって、エピタキシャル半導体層２１上に半導体キャップ層を形成できることを理解されたい。ただし、他の厚さおよび材料を用いても良い。

図３は、マスク層２０を除去し、第１高Ｋゲート誘電体層２２を半導体ウェハ構造上に配置した後の、図２の後の半導体ウェハ構造３の処理を示す。選択された実施形態では、化学蒸着法（ＣＶＤ）、プラズマ増強化学気相蒸着法（ＰＥＣＶＤ）、プラズマ蒸着法（ＰＶＤ）、原子層成長法（ＡＬＤ）、またはこれらの組み合わせを用いて、ＤＧＯデバイス領域およびコアデバイス領域１１０〜１１３上に相対的に低い誘電率を有する高Ｋゲート誘電性材料を堆積することにより、第１高Ｋゲート誘電体層２２を形成する。選択された実施形態では、所定最終厚が１〜１００オングストローム（すなわち、１０〜５０オングストローム、または、より具体的には２０〜３０オングストローム）の範囲になるまで低温度ＣＶＤまたはＡＬＤ処理することによって高Ｋゲート誘電体層２２を形成できるが、他の厚さも使用可能である。ゲート誘電体層２２に適した高Ｋゲート誘電性材料は、第２高Ｋゲート誘電体層２４（下記で説明する）の誘電率よりも低い７．０またはそれより大きい誘電率ｋを有する絶縁材料である。堆積工程の適切温度は約２００℃〜約４００℃の範囲であり、ゲルマニウムの拡散を低減または除去するために制御される。第１高Ｋゲート誘電体層２２として使用されるのに適した高Ｋゲート誘電体材料は、下にあるシリコンゲルマニウム層２１と不都合な相互作用を生じないハフニウムベースの誘電体であり、例えば、ハフニウムシリケート（例えば、Ｈｆ_xＳｉ_1-xＯ_y）または酸窒化ハフニウム（例えば、Ｈｆ_xＳｉ_1-xＯ_yＮ_z）であるが、ＨＦＳｉＯ_x、ＺＲＳｉＯ_x、ＬａＳｉＯ_x、ＹＳｉＯ_x、ＳｃＳｉＯ_x、ＣｅＳｉＯ_x、ＨｆＬａＳｉＯ_xを含むがそれらに限られないジルコニウム、アルミニウム、ランタン、ストロンチウム、タンタル、チタニウム、およびこれらの組み合わせの他のシリケートを使用してもよい。さらに、複数の金属からなる酸化物（例えば、チタン酸バリウムストロンチウム、ＢＳＴ）も高Ｋ誘電体特性を提供できる。第１高Ｋ誘電体層２２は他の実施形態における他の方法に従って形成してもよい。

図４は、ＤＧＯデバイス領域１１０、１１２の第１高Ｋゲート誘電体層２２上にパターン化エッチングマスク２３を形成した後の、図３に後続する処理を示す。パターン化エッチングマスク２３は、ＤＧＯデバイス領域１１０、１１２をマスキングするために第１高Ｋゲート誘電体層２２に直接パターン化されるフォトレジストの層を塗布することにより形成されてもよいし、または、多層マスキング技術を使用してＤＧＯデバイス領域１１０、１１２の第１高Ｋゲート誘電体層２２上にエッチングマスクパターン２３を形成してもよい
図５は、第１高Ｋゲート誘電体層の露出された部分がコアデバイス領域１１１，１１３から除去された後の、図４に後続する処理を示す。詳細には、パターン化レジストまたはマスク層２３を定位置に配置し、第１高Ｋ誘電体層２２の露出された部分を選択的にエッチングし、コアデバイス領域１１１、１１３から除去し、従ってＤＧＯデバイス領域内１１０、１１２の第１高Ｋゲート誘電体領域２２の部分が残る。第１高Ｋ誘電体層２２の保護されていない部分を除去するために、マスク層２３のパターン転写およびエッチングは１つまたは複数のエッチングステップを使用してもよく、それには反応性イオンエッチング、イオンビームエッチング、プラズマエッチング、またはレーザエッチングのような乾式エッチング工程、化学的エッチャントが使用される湿式エッチング工程、またはその組み合わせが含まれる。例えば、反応性イオンエッチング工程を用いて第１高Ｋ誘電体層２２の露出された部分を異方的エッチングし、Ｎ−ＤＧＯ領域１１０とＰ−ＤＧＯ領域１１２に下部ゲート酸化領域２２を残す。他の実施形態では、希ＨＦ洗浄工程のようなフッ化水素酸洗浄工程を用いて第１高Ｋ誘電体層２２の露出された部分をＮ−コア領域１１１とＰ−コア領域１１３から除去する。

マスクエッチング工程後、パターン化フォトレジスト層２３が除去される。これは、図６に示されており、例えば、ピラニア溶液洗浄工程または溶剤洗浄工程を用いてパターン化エッチングマスク２３を除去された後の、図５に後続する半導体ウェハ構造６の処理を示す。

図７は、第２高Ｋゲート誘電体層を半導体ウェハ構造上に配置した後の、図６に後続する処理を示す。第２高Ｋゲート誘電体層２４を形成される前に、関連領域の上面を洗浄するために前洗浄工程（例えば、ＨＦを含まないＲＣＡ標準洗浄溶液の１または２）が適用されてもよい。図示されるように、第２高Ｋゲート誘電体層２４は、第２高Ｋゲート誘電体層２４がＮ−ＤＧＯ領域１１０の下部ゲート酸化領域２２、Ｎ−コア領域１１１の半導体層１６の部分、Ｐ−ＤＧＯ領域１１２の下部ゲート酸化領域２２、およびＰ−コア領域１１３のＳｉＧｅ層２１、を直接覆うように相対的に高い誘電率を有する高Ｋゲート誘電体材料をＤＧＯデバイス領域およびコアデバイス領域１１０〜１１３の上部に堆積することによって形成される。選択された実施形態では、１〜１００オングストローム（例えば１０〜５０オングストローム、より具体的には１５〜２０オングストローム）の範囲の所定最後厚までに、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの組み合わせを用いて第２高Ｋゲート誘電体層２４を堆積するが、他の厚さも使用できる。ゲート誘電体層２４に適した高Ｋゲート誘電体材料は、第１高Ｋゲート誘電体層２２の誘電率より高い７．０よりも高い誘電率を有する絶縁材料である。例えば、シリコンを含まない金属酸化化合物（例えばＨｆＯ₂）を使用できるが、他の酸化物、シリケート、またはアルミン酸、すなわちＴａ₂Ｏ_５、ＺｒＯ₂、ＴｉＯ₂、Ａｌ₂Ｏ₃、Ｙ₂Ｏ₃、Ｌａ₂Ｏ₃、ＨｆＳｉＮ_ｙＯ_x、ＺｒＳｉＮ_yＯ_x、ＺｒＨｆＯ_x、ＬａＳｉＯ_x、ＹＳｉＯ_x、ＳｃＳｉＯ_x、ＣｅＳｉＯ_x、ＨｆＬａＳｉＯ_x、ＨｆＡｌＯ_x、ＬａＡｌＯ_xも含むがそれらに限られないジルコニウム、アルミニウム、ランタン、ストロンチウム、タンタル、チタン、およびこれらの組み合わせも使用できる。更に、多金属酸化物（例えば、チタン酸バリウムストロンチウム、ＢＳＴ）も高Ｋ誘電体特性も提供できる。第２高Ｋゲート誘電体層２４は他の実施形態で他の方法で形成できることを理解されたい。

次に、図７に後続する半導体ウェハ構造の処理を示す図８に示されるように、第２高Ｋゲート誘電体層２４上に第１金属ベースゲート層２５が堆積される。選択された実施形態においては、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、分子線堆積法（ＭＢＤ）、またはこれらの組み合わせのような任意の所望の堆積工程またはスパッタリング工程を用いて金属ベース層２５は第２高Ｋゲート誘電体層２４上に堆積される。金属ベース層２５として使用される適切な材料は、２０〜１５０オングストローム（例えば５０〜１００オングストローム）の所定厚までＮＭＯＳおよびＰＭＯＳ領域１１０〜１１３上に堆積される元素または合金（例えばＴａｃまたはＷ）であるが、異なる厚さを有するほかの金属層材料が使用されてもよい。選択された実施形態においては、金属ベース層２５は、炭素および／または窒素（例えば、ＴｉＮ、ＴａＣ、ＨｆＣ、ＴａＳｉ、ＺｒＣ、Ｈｆ等）または導電性金属酸化物（例えば、ＩｒＯ₂）さえ含む金属または金属ベース層を形成するためのＴｉ、Ｔａ、Ｌａ、Ｉｒ、Ｍｏ、Ｒｕ、Ｗ、Ｏｓ、Ｎｂ、Ｔｉ、Ｖ、Ｎｉ、Ｗ、Ｒｅの族から選択された元素を含む。

図９は、金属ゲートスタックを形成するためにシリコンを含有するゲート層２６を金属ベース層２５上に堆積した後の、図８に後続する半導体ウェハ構造９の処理を示す。選択された実施形態において、シリコン含有層２６は、２００〜１０００オングストローム（例えば５００〜６００オングストローム）の範囲の所定厚までＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＢＤ、またはこれらの組み合わせを用いて形成されたアモルファス或いはポリシリコンキャップ層、もしくはアモルファス或いはポリシリコンゲルマニウムキャップ層であるが、他の材料および厚も使用できる。シリコン含有層２６はドープされたまたはドープされていないアモルファスシリコンまたはシリコンゲルマニウム層である。シリコン含有ゲート層２６上には、反射防止コーティング（ＡＲＣ）（図示せず）を続いて約１０〜２００オングストロームの範囲までの厚さで形成できるが、他の厚も使用できる。選択された実施形態において、ＡＲＣ層は、シリコンリッチ窒化シリコン、有機ＡＲＣ、酸窒化シリコン、または特定リソグラフィプロセスのためのＡＲＣ機能として働く任意のＡＲＣ材料を堆積することによって形成される。ＡＲＣ層は、シリコン含有層２６に直接的に適用してもよいし、またはシリコン含有層２６上の多層マスクの一部として適用してもよい。堆積すると、アモルファスシリコン含有層２６はＮＭＯＳまたはＰＭＯＳデバイス領域１１０〜１１３を覆う。

図１０は、ＰＭＯＳおよびＮＭＯＳデバイス５０〜５３を形成された後の、図９に後続する半導体ウェハ構造１０の工程を示す。予備ステップとして、コアデバイス領域およびＤＧＯデバイス領域１１０〜１１３内にＮＭＯＳゲート電極およびＰＭＯＳゲート電極を形成するために、金属ゲートスタックが、フォトレジストをＡＲＣ層上に直接的に塗布およびパターン化することを含む任意の所望パターン化工程およびエッチング工程を用いて選択的にエッチングされるが、他の多層マスキング技術も使用できる。例としてであるが、Ｎ−ＤＧＯデバイス５０はＮ−ＤＧＯ領域１１０内に形成でき、Ｎ−コアデバイス５１はＮ−コア領域１１１内に形成でき、Ｐ−ＤＧＯデバイス５２はＰ−ＤＧＯ領域１１２内に形成でき、Ｐ−コアデバイス５３はＰ−コア領域１１３内に形成できる。これらのデバイスは、従来半導体処理ステップを用いてゲート電極、スペーサ、およびソース／ドレイン領域を形成することによって形成できる。従って、例えば、Ｎ−ＤＧＯデバイス５０は、下部ゲート酸化領域５８（第１の相対的に低い高Ｋ誘電体層２２から形成される）、上部ゲート酸化領域６０（第２の相対的に高い高Ｋ層２４から形成される）、金属ゲート電極領域６２、ポリシリコンゲート電極領域６４を含んでよい。Ｎ−ＤＧＯデバイス５０は、ゲート構造に隣接して形成されたスペーサ６６をさらに含んでよい。Ｎ−ＤＧＯデバイス５０は、少なくともゲート構造またはスペーサ６６の周辺の一部に埋め込んだソース／ドレイン領域６８、７０をさらに含んでよい。Ｎ−コアデバイス５１は、ポリシリコンゲート電極領域７６、金属ゲート電極領域７４、ゲート酸化領域７２（第２相対高い高Ｋ層２４から形成される）を含むゲート構造を含んでよい。Ｎ−コアデバイス５２は、ゲート構造に隣接して形成されたスペーサ７８と、少なくともゲート構造および／またはスペーサ７８の周辺の一部に埋め込んだソース／ドレイン領域８０、８２とをさらに含んでよい。Ｐ−ＤＧＯデバイス５２はシリコンゲルマニウム領域３０を含んでよい。Ｐ−ＤＧＯデバイス５２は、下部ゲート酸化領域８４（第１相対低い高Ｋ誘電体層２２から形成される）、上部ゲート酸化領域８６（第２相対高い高Ｋ層２４から形成される）、金属ゲート電極領域８８、およびポロシリコンゲート電極領域９０を含むゲート構造をさらに含んでよい。Ｐ−ＤＧＯデバイス５２は、ゲート構造に隣接して形成されたスペーサ９２と、少なくともゲート構造および／またはスペーサ９２の周辺の一部に埋め込んだソース／ドレイン領域９４、９６とをさらに含んでよい。Ｐ−コアデバイス５３はシリコンゲルマニウム領域３２を含んでよい。Ｐ−コアデバイス５３は、ゲート酸化領域９８（第２の相対的に高い高Ｋ層２４から形成される）、金属ゲート電極領域１００、ポリシリコンゲート電極領域１０２を含むゲート構造をさらに含める。Ｐ−コアデバイス５３は、ゲート酸化領域９８（第２相対高い高Ｋ層２４から形成される）、金属ゲート電極領域１００、ポリシリコンゲート電極領域１０２を含むゲート構造をさらに含める。Ｐ−コアデバイス５３は、ゲート構造に隣接して形成されたスペーサ１０４と、少なくともゲート構造またはスペーサ１０４の周辺の一部に埋め込んだソース／ドレイン領域１０６、１０８とをさらに含んでよい。

以下で記載されるように、第１高Ｋゲート誘電体層２２（例えば、ＨｆＳｉＯ_x）と第２高Ｋゲート誘電体層２４（例えば、ＨｆＯ₂）が材料に対して類似するので、ＤＧＯＮＭＯＳデバイスおよびＰＭＯＳデバイス５０、５２内に下部ゲート酸化領域５８、８４を含むことが上部ゲート酸化領域６０、８４とのインタフェースの質を向上させる。更に、相対的に低いＫを有する高Ｋゲート誘電体層２２から下部ゲート酸化領域５８、８４を形成することによって、所望電気酸化物の厚（Ｔｏｘ）を満たす物理的厚増加が最小され、従って、より優れた膜の質を保証する。最後に、高温度熱酸化処理によってゲート誘電体を形成することに比較すると、第１高Ｋ誘電体層２２の相対的に低い温度堆積を有する下部ゲート酸化領域５８、８４の形成は、高インタフェース状態密度およびＴＤＤＢ問題を引き起こすシリコンゲルマニウムチャネル層によるゲルマニウム拡散を減少させる。更に、第２の相対的に高い高Ｋ層２４を有するゲート酸化領域７２、９８の形成がＮコアデバイス５１とＰコアデバイス５３に改善されたコアデバイス性能を提供する。

図示された構造５０〜５３を機能デバイスに製造することを完了するために追加的または異なる処理ステップが使用できる。様々のフロントエンド工程ステップ（例えば、犠牲酸化形成、ストリッピング、分離領域形成、ゲート電極形成、エクステンション注入、ハロ注入、スペーサ形成、ソース／ドレイン注入、アニーリング、珪化形成、研磨ステップ）に加えて、追加のバックエンド処理ステップも実行でき、例えば、所望機能を達成するために所望の態様でデバイス要素を接続するように使用される接触プラグおよび複数のレベルの接続部を形成する。ウェハ製造工程が完了した後、ウェハは、例えば、リードフレーム、ワイヤボンディング、封入によって後の電気接続のために個別集積回路に切断またはダイスできる。従って、デバイスを製造するために使用されたステップの具体的順番が変化し、デザイン要求または工程に依存する。

今までは単一の基板上にＤＧＯとコアトランジスタを集積する半導体製造方法を開示してきた。開示された方法において、ＤＧＯＮＭＯＳデバイス領域、ＮＭＯＳコアデバイス領域、ＤＧＯ ＰＭＯＳデバイス領域、ＰＭＯＳコアデバイス領域を含むＰＭＯＳデバイス領域およびＮＭＯＳ領域を有する、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板構造またはバルク基板構造として第１半導体層を含むウェハが備えられる。少なくとも第１半導体層の部分上には、例えば、シリコンゲルマニウムを所定厚までエピタキシャル成長することによって、圧縮シリコンゲルマニウム層が形成される。Ｐ−ＤＧＯの圧縮シリコンゲルマニウム層およびＮ−ＤＧＯのシリコン上に、堆積第１高Ｋ誘電体層が、７．０より大きい第１誘電率を有する第１誘電体材料（例えば、Ｈｆ_xＳｉ_1-xＯ_yまたはＨｆ_xＳｉ_1-xＯ_yＮ_zのようなシリケートまたは金属酸窒化材料）から選択的に形成される。第１高Ｋ誘電体層の選択的形成は、ＮＭＯＳデバイス領域およびＰＭＯＳデバイス領域上に（ＰＭＯＳデバイス領域に圧縮シリコンゲルマニウム層を含む）第１高Ｋ誘電体層をブランケット堆積するステップと、続いて圧縮シリコンゲルマニウム層を覆うためにパターン化エッチングマスクを形成するステップと、その後に圧縮シリコンゲルマニウム層上に第１高Ｋ誘電体層を残しながらＮＭＯＳデバイス領域を露出するために第１高Ｋ誘電体層を選択的にエッチングするステップとを含む。選択された実施形態において、シリケートまたは金属酸窒化材料を堆積するために低温度堆積工程が使用される。この工程において圧縮シリコンゲルマニウム層からゲルマニウム拡散を減少あるいは除去する温度が選択される。その後、第２高Ｋ誘電体層がＰＭＯＳデバイス領域およびＮＭＯＳデバイス領域上に堆積される。ここで、第２高Ｋ誘電体層は、第１誘電率より高い誘電率を有する第２誘電体材料から形成される。例えば、第２高Ｋ誘電体層はＨｆＯ2の層であり、ＰＭＯＳデバイス領域内の第１高Ｋ誘電体層上およびＮＭＯＳデバイス領域内の第１半導体層上に堆積される。この工程は、１つまたは複数のゲート電極層を第２高Ｋ誘電体層上に堆積するステップを更に含む。

別の形態では、デバイスを形成する方法が提供される。開示された方法においては、第１ゲート誘電体デバイスが半導体基板の第１（ＤＧＯ）領域内に形成され、ここで、圧縮したシリコンゲルマニウム層または炭化珪素層は第１チャネル領域でエピタキシャル成長できる。第１ゲート誘電体デバイスの形成において、第１ゲート誘電体は、第１高Ｋ誘電体層（例えば、Ｈｆ_xＳｉ_1-xＯ_yまたはＨｆ_xＳｉ_1-xＯ_yＮ_z）および第２高Ｋ誘電体層（例えば、ＨｆＯ₂）を半導体基板の第１チャネル領域内シリコンゲルマニウム層上に堆積することによって形成される。ここで、第１高Ｋ誘電体層は、第２高Ｋ誘電体層の第２誘電率の値より小さい第１誘電率の値を有する。選択された実施形態において、圧縮シリコンゲルマニウム層からのゲルマニウム拡散を減少または除去する温度で行う堆積工程で、第１高Ｋ誘電体はシリケートまたは金属酸窒化材料として堆積される。更に、第２高Ｋ誘電体層上にゲート電極材料が堆積される。開示された方法は、第１ゲート誘電体より薄い第２ゲート誘電体を形成することによって半導体基板の第２コア領域内に第２ゲート誘電体デバイスをも形成するが、第２ゲート誘電体は、第２高Ｋ誘電体層（例えば、ＨｆＯ₂）を半導体基板の第２チャネル領域上に堆積することによって形成される。更に、第２高Ｋ誘電体層上にゲート電極材料が堆積される。最後に、開示された方法は、半導体基板の第３（ＤＧＯ）領域内に第１高Ｋ誘電体層および第２高Ｋ誘電体層を半導体基板の第３チャネル領域上に順番的に堆積することによって形成された第３ゲート誘電体を含む第３ゲート誘電体デバイスをも形成できる。更に、半導体基板の第４コア領域内に第４ゲート誘電体デバイスが形成され、第４コア領域は、第２ゲート高Ｋ誘電体層を半導体の第４チャネル領域上に堆積することによって形成された、第３ゲート誘電体より薄い第４ゲート誘電体を含む。

また更なる形態では、第１デバイス領域および第２デバイス領域（例えばＤＧＯおよびコアデバイス領域）を有する半導体基板上に半導体デバイスを形成する方法が提供される。開示されたように、圧縮したシリコンゲルマニウム層が半導体基板（例えば、第１デバイス領域または第２デバイス領域内に）の１つまたは複数のＰＭＯＳチャネル領域にエピタキシャル成長される。続いて、７．０以上の誘電率の値を有する第１高Ｋ誘電体が、例えば、Ｈｆ_xＳｉ_1-xＯ_yまたはＨｆ_xＳｉ_1-xＯ_yＮ_zの層をシリコンゲルマニウム層上に堆積することによって第１デバイス領域上に形成され、この堆積工程は、圧縮したシリコンゲルマニウム層からゲルマニウム拡散を減少または除去するために選択された温度で行う。第１領域内に第１高Ｋ誘電体層を形成するために、第１デバイス領域および第２デバイス領域上に第１高Ｋ誘電体層がシリケートまたは金属酸窒化物として堆積され、次に、第２デバイス領域の半導体基板を露出するように第２デバイス領域から選択的にエッチングされる。更に、第２高Ｋ誘電体層（例えば、ＨｆＯ₂）が、第１デバイス領域内の第１高Ｋ誘電体層および第２デバイス領域内の半導体基板上に形成される。ここで、第２高Ｋ誘電体層は第１誘電率より高い誘電率を有する。第２高Ｋ誘電体層上に１つまたは複数のゲート電極層が重ねられ、第１デバイス領域および第２デバイス領域上にある１つまたは複数のゲート電極構造を形成するために選択的にエッチングされる。より高い誘電率を有する材料で第１高Ｋ誘電体層を形成することに比較すると、相対的に低い誘電率を有する第１高Ｋ誘電体層を第１デバイス領域上に形成することは、所定電気酸化物の厚（Ｔｏｘ）要求を満たすために必要とされる第１デバイス領域内第１高Ｋ誘電体層の厚を減少させる。

本明細書に開示された代表的実施形態は、多様な半導体デバイス構造およびその製造方法を対象とするが、本発明は、多様な半導体工程またはデバイスに適用される本発明の創作的態様を示す代表的実施形態に限定しないことを認識すべきである。例えば、上記工程フローはシリコンゲルマニウム領域を有するＰＭＯＳデバイスに対して記載されたが、同様な工程フローは珪素炭素を有するＮＭＯＳデバイスに使用できる。ＮＭＯＳデバイス工程フローでは、ＮＭＯＳチャネル領域のバンドギャップを変更するために半導体層２１が炭化珪素層として形成され、そのような場合において、ＤＧＯデバイス５２はＮ−ＤＧＯデバイスとして形成され、コアデバイス５３はＮ−コアデバイスとして形成される。

本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形および実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における材料を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述 した特定の実施形態は、変形および修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨および範囲内のものである。従って、本発明 の保護は、請求の範囲によってのみ限定されるものである。

利点、他の有利な点、および問題の解決策が特定の実施形態に基づいて記載されてきた。しかし、利点、他の有利な点、問題の解決策、およびいかなる利点の要因、 有利な点の要因、解決策を生じ或いはより明白とする要因はいかなる請求項の重要な、必要な、または不可欠な特性または要素として解釈されない。ここで使用され た、“からなる”、“構成されている”の用語、またはそれらの他の表現は非排除的な包括として規定し、要素のリストとして構成されるこれらの処理、方法、物 品、または装置は、それらの要素だけを含むのではなく、リストに明示されなかったまたは固有の処理、方法、物品、装置等の他の要素を含み得る。

Claims (4)

1. 半導体製造方法であって、
   ＮＭＯＳデバイス領域およびＰＭＯＳデバイス領域を有する第１半導体層を備えたウェハを提供するステップと、
   少なくとも前記ＰＭＯＳデバイス領域の上に、圧縮シリコンゲルマニウム層を形成するステップと、
   前記圧縮シリコンゲルマニウム層の上に、堆積された第１高Ｋ誘電体層を選択的に形成するステップであって、第１高Ｋ誘電体層は７．０またはそれより高い第１誘電率を有する第１誘電体材料から形成されるステップと、
   前記ＮＭＯＳデバイス領域の前記第１半導体層上に、および前記ＰＭＯＳデバイス領域の前記第１半導体層上に、第２高Ｋ誘電体層を堆積させるステップであって、第２高Ｋ誘電体層は前記第１誘電率より高い誘電率を有する第２誘電体材料から形成されるステップと、
   前記第２高Ｋ誘電体層上に、１つまたは複数のゲート電極層を堆積するステップと、
   を含み、
   前記堆積された前記第１高Ｋ誘電体層を選択的に形成するステップは、前記圧縮シリコンゲルマニウム層からゲルマニウム拡散を減少または除去するために選択された温度で行う堆積工程で、シリケートまたは金属酸窒化材料を堆積させることを含む方法。
2. 請求項１に記載の半導体製造方法であって、
   前記圧縮シリコンゲルマニウム層を形成するステップは、シリコンゲルマニウムを所定厚までエピタキシャル成長させるステップを含む方法。
3. 請求項１に記載の半導体製造方法であって、
   前記堆積された前記第１高Ｋ誘電体層を選択的に形成するステップは、
   前記ＮＭＯＳデバイス領域および前記ＰＭＯＳデバイス領域上に、前記第１高Ｋ誘電体層をブランケット堆積するステップと、
   前記ＰＭＯＳデバイス領域の前記圧縮シリコンゲルマニウム層を覆うように、パターン化エッチングマスクを形成するステップと、
   前記圧縮シリコンゲルマニウム層上の第１高Ｋ誘電体層を残しつつＮＭＯＳデバイス領域を露出させるように、前記第１高Ｋ誘電体層を選択的にエッチングするステップと、
   を含む方法。
4. 請求項１に記載の半導体製造方法であって、
   前記第２高Ｋ誘電体層を堆積させるステップは、前記ＰＭＯＳデバイス領域の前記第１高Ｋ誘電体層上に、および前記ＮＭＯＳデバイス領域の前記第１半導体層上に、ＨｆＯ_２の層を堆積させることを含む方法。

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