JP5584150B2

JP5584150B2 - 半導体装置の作製方法

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Publication number: JP5584150B2
Application number: JP2011028340A
Authority: JP
Inventors: 健吾秋元; 了介渡邊; 将志津吹; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-02-19
Filing date: 2011-02-14
Publication date: 2014-09-03
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Description

トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や、有機発光素子を有する発光表示装置や、パワーデバイスや、メモリを部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いトランジスタを構成する技術が注目されている。トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用されている。

また、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。

特開２００７−１２３８６１号公報特開２００７−９６０５５号公報

トランジスタの動作の高速化、トランジスタを有する半導体装置の低消費電力化や低製造コスト化などを達成するためには、トランジスタの微細化は必須である。

そこで、開示する発明の一態様は、良好な電気特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを課題の一とする。

トランジスタを微細化すると、トランジスタそのものが有する寄生容量を減らせるため、高速駆動が可能となる。

トランジスタの微細化に伴い、回路の集積化、または高速化が行われると、トランジスタにかかる電界も増大することになる。トランジスタにおいては、特にドレイン端に電界が集中しやすく、電界緩和のなされたトランジスタ構造とすることが好ましい。

そこで、開示する発明の一態様は、微細化を達成し、電界緩和がなされた、酸化物半導体を用いた半導体装置を提供することも課題の一とする。

トランジスタを用いたアクティブマトリクス型の表示装置において、単位面積当たりの画素数を多くすることで表示画像を高品質なものとすることが望まれているが、画像表示領域を占める配線や電極等の比率が高まってしまい、開口率が低下してしまう。

そこで、開示する発明の一態様は、トランジスタを微細化することにより、単位面積当たりの開口率を向上でき、より明るい画像表示を可能とすることも課題の一とする。

また、パワーデバイスを作製するにあたり、電界緩和がなされたデバイス構造を実現することのできる半導体装置を提供することを課題とする。

トランジスタがオフ状態での電流はリーク電流と呼ばれ、半導体装置の全ての回路に関わるため、消費電力の増大の要因となる。そこで、酸化物半導体層を用いてトランジスタを作製し、半導体装置の低消費電力化を実現する。また、酸化物半導体層を用いたトランジスタのリーク電流は少ないため、表示装置において、画素にトランジスタとともに設けられていた画素容量部も小さく設計でき、開口率を向上させた明るい画像表示が可能な装置を実現できる。

トランジスタを微細化するために、ゲート電極の線幅を微細化し、ソース電極層とドレイン電極層の間隔（基板の厚さ方向の断面におけるソース電極層とドレイン電極層の距離）を短縮することによって、トランジスタの高速駆動を実現する。酸化物半導体層には、ゲート電極とゲート絶縁層を介して重なるチャネル形成領域に接して低抵抗領域（ｎ⁻領域とも呼ぶ）を設けることによって、ドレイン端への電界集中を緩和する構造とする。

酸化物半導体層の低抵抗領域は、酸化物半導体層に希ガス元素（Ａｒ、Ｘｅ、Ｋｒ、Ｎｅ、Ｈｅ）を添加することで形成する。希ガス元素の添加は、イオン注入装置、イオンドーピング装置、プラズマ処理装置、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）型エッチング装置などを用いて行う。なお、ＩＣＰ型エッチング装置は、誘導結合プラズマを用いたエッチング装置である。コイルのインダクタンスを低下させるためにコイルを分割したマルチスパイラル方式のＩＣＰエッチング装置や、くし形コイルを円状の平板に配置したスポーク形のＩＣＰエッチング装置を用いることができる。また、ＩＣＰ型エッチング装置に限定されず、ＲＩＥエッチング装置、例えば、平行平板型エッチング装置、ＥＣＲエッチング装置、マグネトロン型エッチング装置を用いることができる。

本明細書で開示する本発明の一態様は、絶縁表面上に酸化物半導体層と、酸化物半導体層上にゲート絶縁層と、ゲート絶縁層上にゲート電極とを有し、酸化物半導体層は、ゲート絶縁層を介してゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接してチャネル形成領域よりも高濃度の希ガスを含む低抵抗領域を有する半導体装置である。

上記構成とすることでソース電極層からドレイン電極層に流れる電流経路は、少なくともソース電極層、ソース電極層と接する酸化物半導体層の領域、チャネル形成領域、低抵抗領域、ドレイン電極層と接する酸化物半導体層の領域、ドレイン電極層となり、ドレイン端への電界集中を緩和する構造となる。

上記構成は、上記課題の少なくとも一つを解決する。

例えば、ｉ型化または実質的にｉ型化された酸化物半導体をチャネル領域に用いたトランジスタを用いてパワーデバイスを作製すると、酸化物半導体のうち、ゲート電極及びドレイン電極層の両方と重なっていない領域は、流れる電流は限りなく低くなる。ドレイン電極層に印加する電圧が高くなると、トンネル効果などに起因するゲートリークが問題となる。そこで、ゲート電極と重なっていない領域に希ガスを添加し、ドリフト層となる低抵抗領域（ｎ⁻領域）を形成することができる。低抵抗領域（ｎ⁻領域）を設けることによって、電界緩和がなされたデバイス構造を実現する。

なお、トランジスタは、回路の動作条件等によってソースとドレインが変わることがある。例えば、液晶表示装置の画素電極と接続されるトランジスタにおいては、液晶材料の劣化を防ぐため、一定周期で電圧の極性を反転させる反転駆動を行っていることにより、ソースとドレインが変わる。

そこで、さらに低抵抗領域の形成と同じ工程でチャネル形成領域を挟むように２つ目の低抵抗領域を形成してもよく、チャネル形成領域と接してチャネル形成領域よりも高濃度の希ガスを含む第２の低抵抗領域を有し、該第２の低抵抗領域と低抵抗領域の間にチャネル形成領域が挟まれる構造とする。この場合、ソース電極層からドレイン電極層に流れる電流経路は、少なくともソース電極層、ソース電極層と接する酸化物半導体層の領域、第２の低抵抗領域、チャネル形成領域、低抵抗領域、ドレイン電極層と接する酸化物半導体層の領域、ドレイン電極層となり、動作条件等によってソースとドレインが変わったとしてもドレイン端への電界集中を緩和する構造とすることができる。

また、上記構成を得るための作製方法も本発明の一つであり、その構成は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層上に一部接するソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に接する絶縁層を形成し、絶縁層上に前記酸化物半導体層と重なるゲート電極を形成し、ゲート電極、ソース電極層、及びドレイン電極層をマスクとして自己整合的に前記絶縁層を介して前記酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法である。

また、酸化物半導体層の形成よりも前にソース電極層及びドレイン電極層を形成する作製方法としてもよく、その構成は、絶縁表面上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上に一部接する酸化物半導体層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に接する絶縁層を形成し、絶縁層上に酸化物半導体層と重なるゲート電極を形成し、ゲート電極をマスクとして自己整合的に絶縁層を介して酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法である。

また、希ガスを添加する前に酸化物半導体層を露出させる作製方法としてもよく、その構成は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層上に一部接するソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上に接する絶縁層を形成し、絶縁層上に酸化物半導体層と重なるゲート電極を形成し、絶縁層を選択的にエッチングして酸化物半導体層の一部を露出させ、露出している酸化物半導体層の一部に希ガスを添加することを特徴とする半導体装置の作製方法である。

なお、酸化物半導体層の一部を露出させて希ガスを添加する場合には、プラズマ処理装置、ＩＣＰ型エッチング装置などを用いるプラズマ処理によって酸化物半導体層の露出表面から５ｎｍ程度の領域に対してチャネル形成領域よりも高濃度の希ガスを添加することができる。

ゲート電極と酸化物半導体層の間に設けられる絶縁層は、ゲート絶縁層として機能し、酸化物半導体層と接する。さらに酸化物半導体層は、下地絶縁層と接する構造とすることによって、酸化物半導体層をゲート絶縁層と、下地絶縁層とで挟むことができる。なお、下地絶縁層はスパッタ法で形成することが好ましい。下地絶縁層をスパッタ法で形成することにより、酸化物半導体層及びゲート絶縁層もスパッタ法で形成することができるため、同じスパッタ装置を用いて作製することができる。

酸化物半導体層に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ_２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その化学量論比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。

酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる場合は、希ガスを添加する前に４００℃以上の加熱処理を行ってもよい。４００℃以上基板の歪み点未満の加熱処理により、酸化物半導体に含まれる水素濃度が十分に低減されて高純度化された酸化物半導体層を用いることによりトランジスタのオフ電流を下げることができる。

酸化物半導体層は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は真性型としたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。

例えば、チャネル幅（Ｗ）が１×１０^４μｍでチャネル長が３μｍのトランジスタであっても、室温において、オフ電流が１０^−１３Ａ以下であり、Ｓ値が０．１Ｖ／ｄｅｃａｄｅ（ゲート絶縁層膜厚１００ｎｍ）であることが可能である。さらにトランジスタは、チャネル幅（ｗ）１μｍあたりの電流値が１００ａＡ／μｍ以下、好ましくは１０ｚＡ／μｍ（ゼプトアンペア）以下、更に好ましくは１ｚＡ／μｍ以下とすることが好ましい。

このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。また、高純度化された酸化物半導体層を有するトランジスタは、光劣化によるトランジスタ特性の変動も少ない。

上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を意図的に排除し、且つ、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料である酸素を供給することにより高純度化及び電気的にｉ型（真性）化された酸化物半導体である。

４００℃以上基板の歪み点未満の加熱処理により酸化物半導体に含まれる水素濃度を十分に低減して高純度化された酸化物半導体層に対して、ゲート電極をマスクとして自己整合的に希ガス、代表的にはアルゴンを添加する。酸化物半導体層は、スパッタ成膜時にアルゴンガスを用いるため、成膜直後の膜中にアルゴンを微量に含む。成膜時に混入したアルゴンは、微量であり、真空下での４５０℃の熱処理を行ってもほとんど放出されず、ＴＤＳによってもほとんど検出されない。ゲート電極形成後にアルゴンを添加すれば、ゲート電極と重なりアルゴンが添加されていないチャネル形成領域と、アルゴンが添加された低抵抗領域とはアルゴンの濃度差を有する。

ゲート電極をマスクとして自己整合的に希ガスを添加し、チャネル形成領域に接する低抵抗領域を酸化物半導体層に設けることができるため、ゲート電極の幅、即ちゲート配線の線幅を小さく加工しても位置精度よく低抵抗領域を設けることができ、トランジスタの微細化を実現できる。

本発明により、ゲート配線の線幅が１μｍよりも小さい線幅、例えば０．２５μｍや、０．１３μｍの線幅のゲート配線を有するトランジスタを実現することができる。

本発明の一態様を示す断面図である。本発明の一態様を示す断面図である。本発明の一態様を示す断面図である。本発明の一態様を示す断面図である。本発明の一態様を示す断面図である。本発明の一態様を示す断面図である。本発明の一態様を示す上面図及び断面図である。本発明の一態様を示す回路図である。本発明の一態様を示す回路図である。電子機器の一例を示す図。プラズマ照射時間と抵抗の関係を示すグラフである。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、絶縁層を介して希ガスを自己整合的に添加した低抵抗領域を有するトランジスタの作製例の一つを以下に説明する。

以下、図１（Ａ）乃至（Ｃ）を用い、基板１０１上にトランジスタ１１０を作製する工程を説明する。図１（Ｃ）に示すトランジスタ１１０は、トップゲート構造のトランジスタである。

まず、絶縁表面を有する基板１０１上に下地絶縁層１０２を形成する。下地絶縁層１０２は、基板１０１からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。本実施の形態では、絶縁表面を有する基板１０１としてガラス基板を用い、ガラス基板に接する下地絶縁層１０２として、酸化シリコンをターゲット材とするスパッタ法により、膜厚１００ｎｍの酸化シリコン膜を形成する。

また、メモリなどの集積回路を形成する場合には、絶縁表面を有する基板１０１としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板を用いてもよく、下地絶縁層１０２を形成する前に予め作製されたトランジスタを有するＳＯＩ基板を用いることが好ましい。

次いで、酸化物半導体膜を形成し、第１のフォトリソグラフィ工程により、酸化物半導体層１０３を形成する。この段階での断面図が図１（Ａ）に相当する。本実施の形態では、酸化物半導体膜として膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。

次いで、酸化物半導体層に加熱処理を行う。この加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。加熱処理の温度は、４００℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。本実施の形態では、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用い、窒素雰囲気下で６５０℃、６分の加熱処理を行った後、大気に触れることなく、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して乾燥空気雰囲気下４５０℃において１時間の加熱処理を行った後、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。

次いで、スパッタ法により導電膜を形成した後、第２のフォトリソグラフィ工程により、ソース電極層１０４ｂ及びドレイン電極層１０４ａを形成する。導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。本実施の形態では導電膜として１５０ｎｍのＴｉ膜を用いる。

次いで、ソース電極層１０４ｂまたはドレイン電極層１０４ａを覆い、且つ、酸化物半導体層と一部接するゲート絶縁層１０５を形成する。ゲート絶縁層１０５は、窒化シリコン膜、酸化ハフニウム膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。本実施の形態ではゲート絶縁層１０５としてスパッタ法による１００ｎｍの酸化シリコン膜を用いる。

次いで、ゲート絶縁層１０５上に、導電膜を形成する。導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。導電膜を形成した後、第３のフォトリソグラフィ工程により、ゲート電極１０６を形成する。本実施の形態では導電膜として１５０ｎｍのＷ膜を用いる。この段階での断面図が図１（Ｂ）に相当する。

第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。ゲート電極１０６の幅によって後に形成されるトランジスタのチャネル長が決定される。なお、チャネル長が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数十ｎｍと極めて波長が短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。

次いで、図１（Ｃ）に示すようにゲート電極１０６、ソース電極層１０４ｂ、及びドレイン電極層１０４ａをマスクとして希ガスの添加を行い、自己整合的に第１の低抵抗領域１０７ｄ、及び第２の低抵抗領域１０７ｅを形成する。本実施の形態では、イオンドーピング装置を用いてアルゴンを条件（加速電圧１０ｋｅＶ、ドーズ量２×１０^１５／ｃｍ^２）で添加する。なお、アルゴンの添加工程によるゲート電極１０６へのダメージを低減するために、ゲート電極形成時のレジストマスクをゲート電極上に残したままアルゴンの添加を行ってもよく、その場合にはアルゴンの添加後にゲート電極上のレジストマスクの除去を行う。

以上の工程で、ゲート絶縁層１０５を介してゲート電極１０６と重なるチャネル形成領域１０７ｃを有し、チャネル長が１０ｎｍ以上１０００ｎｍ以下であるトランジスタ１１０を作製できる。また、チャネル長が１０ｎｍ以上１０００ｎｍ以下のチャネル形成領域１０７ｃに接して第１の低抵抗領域１０７ｄ及び第２の低抵抗領域１０７ｅが設けられ、ドレイン端への電界集中が緩和されたトランジスタ１１０を作製できる。

なお、トランジスタ１１０のドレイン電極層１０４ａと接して重なる酸化物半導体層の第１領域１０７ａは、チャネル形成領域１０７ｃと同程度のアルゴン濃度を有する。また、ソース電極層１０４ｂと接して重なる酸化物半導体層の第２領域１０７ｂも、チャネル形成領域１０７ｃと同程度のアルゴン濃度を有する。

また、図１（Ｃ）では、酸化物半導体層に２つの低抵抗領域、即ち第１の低抵抗領域１０７ｄ、及び第２の低抵抗領域１０７ｅを設ける例を示したが特に限定されない。図２に図１（Ｃ）とはゲート電極の形成位置が異なり、一つの低抵抗領域１１７ｄを有するトランジスタ１２０の断面構造例を示す。

なお、ゲート電極の形成位置が異なる以外は、図１（Ｃ）に示すトランジスタ１１０と同じ作製方法でトランジスタ１２０を作製することができるため、ここでは作製方法の説明を省略し、図２においては図１と同じ箇所には同じ符号を用いる。

図２に示すトランジスタ１２０は、ゲート電極１１６がソース電極層１０４ｂとゲート絶縁層１０５を介して一部重なる位置に形成されている例である。従って、第３のフォトリソグラフィ工程での露光マスクを変更することによって、同一基板上にトランジスタ１１０とトランジスタ１２０を工程の増加なく作製することもできる。

アルゴンの添加により低抵抗領域１１７ｄがチャネル形成領域１１７ｃに隣接して設けられており、チャネル形成領域１１７ｃよりも高濃度にアルゴンを含んでいる。チャネル形成領域１１７ｃに接して低抵抗領域１１７ｄが設けられ、ドレイン端への電界集中が緩和された構造をトランジスタ１２０は有している。なお、チャネル形成領域１１７ｃは、ゲート絶縁層１０５を介してゲート電極１１６と重なる酸化物半導体層の一部であり、ドレイン電極層１０４ａと接して重なる酸化物半導体層の第１領域１１７ａと同程度のアルゴン濃度を有する。

回路の動作条件等によってソースとドレインが変わるトランジスタには、トランジスタ１１０の構造を用い、回路の動作条件等によってソースとドレインが変わらないトランジスタにはトランジスタ１２０の構造を用い、適宜、実施者が回路に合わせて作製すればよい。

例えば、回路の動作条件等によってソースとドレインが変わらないパワーデバイスを作製する場合には、トランジスタ１２０の構造を用いる。

トランジスタ１２０の低抵抗領域１１７ｄはドリフト層と呼ぶことができ、希ガス、代表的にはアルゴンを添加して所望のドナー密度とすることが望ましい。

ドレイン耐圧と活性層の最大許容電界強度から、ドリフト層のドナー密度を最適化する手順を以下に示す。

パワーＭＯＳの一般的な使い方では、オフ時にドレイン−ソース間に高電圧がかかる。つまり、要求仕様として保証すべきドレイン−ソース間電圧Ｖｍｉｎがある。また、材料によって最大許容電界強度Ｅｂｒｅａｋが決まる。ここで、ドナー密度Ｎｄのドリフト層にドレイン電圧Ｖｄｓを印加することを考える。形成される空乏層幅をＷとすると、ポアソンの式より、式（１）という関係式が成り立つ（ただし、チャネル長方向のドリフト層長さはＷ以上と仮定）。

従って、Ｅｍａｘ＝Ｅｂｒｅａｋに達するときのＶｄｓがこのデバイスでのドレイン−ソース間耐圧Ｖｂｒｅａｋを表すことになりうる。勿論、Ｖｍｉｎ＜Ｖｂｒｅａｋである必要がある。なお、ＶｂｒｅａｋとＶｍｉｎの大小関係を式（２）に示す。

つまり、ドリフト層のドナー密度は以下の式（３）を満たす必要がある。

一方で、ドリフト層のドナー密度はオン抵抗にも影響する。パワーＭＯＳの一般的な使い方では、オン時にＶｄｓ≒０なので、このときのドリフト層のキャリア密度ｎはＮｄにほぼ等しい。従って、オン時のドリフト層の抵抗Ｒは以下の式（４）と表現できる（ただし、ドリフト層長さはＷに等しいと仮定）。

式（１）、（４）より、ドナー密度が高いほど低抵抗になるので、結局のところ、ドリフト層のドナー密度は式（３）を満たす範囲内でできるだけ高くすべきである。このように、ドナー密度が決まれば、以下の手順によって、ドリフト層長さを決定できる。

まず、オフ状態において、長さｄのドリフト層にドレイン電圧Ｖｄｓが印加されている際に、（ａ）形成される空乏層幅ＷがＷ＜ｄの場合と、（ｂ）空乏層がドリフト層全域に渡って伸びきる場合を考える。ドレイン電圧Ｖｄｓとドリフト層の長さｄを同一にして比較したとき、後者（ｂ）の方が活性層中の最大電界強度Ｅｍａｘが大きくなる、と考えられる。

Ｅｍａｘが上限を超えないようにドレイン電圧Ｖｄｓを加減した場合、前者（ａ）の方が印加しうるＶｄｓの最大値が大きくなる、といえる。このことからドリフト層の長さｄが満たすべき条件式が求まる。前者（ａ）の範囲では式（１）が成り立つので、ドレイン耐圧Ｖｍｉｎと前段階で決めたドナー密度Ｎｄを用いて表すと、以下の式（５）と表現できる。

一方で、オン抵抗のことを考えると、ドリフト層の長さｄは短い方が望ましいので、結局のところ、ドリフト層の長さｄは、式（５）を満たす範囲内でできるだけ短くすべき（つまりｄ≒Ｗで式（４）が近似で成り立つ）、といえる。

ドリフト層の長さｄは、ゲート電極１１６と、ドレイン電極層１０４ａの形成位置によって決まる。よって、ドリフト層のドナー密度は、酸化物半導体の材料と、アルゴンの添加量によって調節し、そのドナー密度に基づいてマスク設計を行い、ドリフト層の長さｄを決定することが好ましい。

（実施の形態２）
本実施の形態では、実施の形態１と一部工程の異なるトランジスタ２１０の作製例を以下に示す。以下、図３（Ａ）乃至（Ｃ）を用い、基板２０１上にトランジスタ２１０を作製する工程を説明する。

まず、実施の形態１と同様に、絶縁表面を有する基板２０１上に下地絶縁層２０２を形成する。

次いで、スパッタ法により導電膜を形成した後、第１のフォトリソグラフィ工程により、ソース電極層２０４ｂまたはドレイン電極層２０４ａを形成する。導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。本実施の形態では導電膜として１５０ｎｍのＷ膜を用いる。

次いで、ソース電極層２０４ｂまたはドレイン電極層２０４ａ上に接する酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により、酸化物半導体層２０３を形成する。この段階での断面図が図３（Ａ）に相当する。本実施の形態では、酸化物半導体膜として膜厚１００ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する。

次いで、酸化物半導体層に加熱処理を行う。この加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。加熱処理の温度は、４００℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。ただし、ソース電極層２０４ｂまたはドレイン電極層２０４ａに用いる材料が耐えうる加熱処理とする。本実施の形態では、ＲＴＡ装置を用い、窒素雰囲気下で６５０℃、６分の加熱処理を行った後、大気に触れることなく、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して乾燥空気雰囲気下４５０℃において１時間の加熱処理を行った後、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。本実施の形態では、ソース電極層２０４ｂまたはドレイン電極層２０４ａとしてＷ膜を用いているため、上記加熱処理に耐えうる。

次いで、酸化物半導体層を覆い、且つ、ソース電極層２０４ｂまたはドレイン電極層２０４ａと一部接するゲート絶縁層２０５を形成する。ゲート絶縁層２０５は、窒化シリコン膜、酸化シリコン膜、酸化ハフニウム膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。本実施の形態ではゲート絶縁層２０５としてスパッタ法による１００ｎｍの酸化シリコン膜を用いる。

次いで、ゲート絶縁層２０５上に、導電膜を形成する。導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。導電膜を形成した後、第３のフォトリソグラフィ工程により、ゲート電極２０６を形成する。本実施の形態では導電膜として２００ｎｍのＴｉ膜を用いる。この段階での断面図が図３（Ｂ）に相当する。

次いで、図３（Ｃ）に示すようにゲート電極２０６をマスクとして希ガスの添加を行い、自己整合的に第１の低抵抗領域２０７ａ、及び第２の低抵抗領域２０７ｂを形成する。本実施の形態では、イオン注入装置を用いてアルゴンをイオン注入する。なお、アルゴンのイオン注入工程によるゲート電極２０６へのダメージを低減するために、ゲート電極形成時のレジストマスクをゲート電極上に残したままアルゴンのイオン注入を行ってもよく、その場合にはアルゴンのイオン注入後にゲート電極上のレジストマスクの除去を行う。

以上の工程で、ゲート絶縁層２０５を介してゲート電極２０６と重なるチャネル形成領域２０７ｃを有し、チャネル形成領域２０７ｃに接して第１の低抵抗領域２０７ａ、及び第２の低抵抗領域２０７ｂが設けられ、ドレイン端への電界集中が緩和されたトランジスタ２１０を作製できる。

また、図３（Ｃ）に示すトランジスタ２１０の構造に特に限定されず、例えば図４に示すトランジスタ２２０の断面構造としてもよい。

図４に示すトランジスタ２２０は、ドレイン電極層２０４ａの下に第１の導電層２１４ａを有し、ソース電極層２０４ｂの下に第２の導電層２１４ｂを有している。そして、第１の導電層２１４ａは、ドレイン電極層２０４ａの端面からチャネル長方向に伸長した領域を有しており、第２の導電層２１４ｂは、ソース電極層２０４ｂの端面からチャネル長方向に伸長した領域を有している。

図４に示すトランジスタ２２０は、ソース電極層２０４ｂの下またはドレイン電極層２０４ａの下に導電層（第１の導電層２１４ａまたは第２の導電層２１４ｂ）が形成されている以外は、図３（Ｃ）に示すトランジスタ２１０と同じ作製方法でトランジスタ２２０を作製することができるため、ここでは作製方法の詳細な説明を省略し、図４においては図３と同じ箇所には同じ符号を用いる。

第１の導電層２１４ａ及び第２の導電層２１４ｂは、ソース電極層２０４ｂ及びドレイン電極層２０４ａを形成する前に形成することが好ましく、第１の導電層２１４ａ及び第２の導電層２１４ｂは、同一の導電膜をパターニングすることで形成する。第１の導電層２１４ａ及び第２の導電層２１４ｂの膜厚は、３ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上１５ｎｍ以下とする。ただし、第１の導電層２１４ａ及び第２の導電層２１４ｂは、ソース電極層２０４ｂ及びドレイン電極層２０４ａとエッチング選択比が確保される金属材料を用いる。このような金属材料としては、例えば、窒化モリブデン、窒化チタン、酸化インジウム酸化スズ合金等が挙げられる。

また、第１の導電層２１４ａにおける、ドレイン電極層２０４ａの端面よりチャネル長方向に伸長した領域は、他の領域（ドレイン電極層２０４ａと第１の導電層２１４ａの積層でなる領域）と比較して電極の厚さが小さい。つまり、電荷の流れに垂直な断面の面積が小さくなっている。抵抗は断面積に反比例するから、第１の導電層２１４ａにおける、ドレイン電極層２０４ａの端面よりチャネル長方向に伸長した領域は、他の領域と比較して抵抗が高い、高抵抗領域（ＨＲＲ：Ｈｉｇｈ−ＲｅｓｉｓｔａｎｃｅＲｅｇｉｏｎ）であるということができる。第２の導電層２１４ｂについても同様のことがいえる。

トランジスタ２２０は、金属からなる高抵抗領域を設けることによって、ソース電極層２０４ｂとドレイン電極層２０４ａの間の電界を緩和することができる。

また、図５に図３（Ｃ）とはゲート電極の形成位置が異なり、２つの低抵抗領域２１７ａ、２１７ｂを有するトランジスタ２００の断面構造例を示す。

なお、ゲート電極の形成位置が異なる以外は、図３（Ｃ）に示すトランジスタ２１０と同じ作製方法でトランジスタ２００を作製することができるため、ここでは作製方法の説明を省略し、図５においては図３と同じ箇所には同じ符号を用いる。

図５に示すトランジスタ２００は、ゲート電極２１６がソース電極層２０４ｂとゲート絶縁層２０５を介して一部重なる位置に形成されている例である。従って、第３のフォトリソグラフィ工程での露光マスクを変更することによって、同一基板上にトランジスタ２１０とトランジスタ２００を工程の増加なく作製することもできる。

アルゴンの添加により低抵抗領域２１７ａがチャネル形成領域２１７ｃに隣接して設けられており、チャネル形成領域２１７ｃよりも高濃度にアルゴンを含んでいる。チャネル形成領域２１７ｃに接して低抵抗領域２１７ａが設けられ、ドレイン端への電界集中が緩和された構造をトランジスタ２００は有している。なお、チャネル形成領域２１７ｃは、ゲート絶縁層２０５を介してゲート電極２１６と重なる酸化物半導体層の一部である。また、ソース電極層２０４ｂと重なる低抵抗領域２１７ｂは、特に設けなくともよいが、自己整合的にアルゴンを添加するプロセスとすると低抵抗領域２１７ａと同時に形成される。

回路の動作条件等によってソースとドレインが変わるトランジスタには、トランジスタ２１０の構造を用い、回路の動作条件等によってソースとドレインが変わらないトランジスタにはトランジスタ２００の構造を用い、適宜、実施者が回路に合わせて作製すればよい。

例えば、回路の動作条件等によってソースとドレインが変わらないパワーデバイスを作製する場合には、トランジスタ２００の構造を用いる。

トランジスタ２００の低抵抗領域２１７ａはドリフト層と呼ぶことができ、希ガス、代表的にはアルゴンを添加して所望のドナー密度とすることが望ましい。また、チャネル長方向のドリフト層の長さｄは、実施の形態１に示した手順によって決定すればよい。

なお、本実施の形態は、実施の形態１と自由に組み合わせることができる。

（実施の形態３）
本実施の形態では、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体層を部分的に露出させ、ＩＣＰエッチング装置を用いて露出した領域にアルゴンガスを用いたプラズマ処理を行ってトランジスタを作製する一例を示す。

本実施の形態は、実施の形態１と一部工程及び材料の異なるトランジスタ１３０の作製例を以下に示す。以下、図６（Ａ）乃至（Ｄ）を用い、基板１０１上にトランジスタ１３０を作製する工程を説明する。なお、図６においては図１と同じ箇所には同じ符号を用いる。

まず、実施の形態１と同様に、絶縁表面を有する基板１０１上に下地絶縁層１０２を形成する。

次いで、酸化物半導体膜を形成し、第１のフォトリソグラフィ工程により、酸化物半導体層１２３を形成する。この段階での断面図が図６（Ａ）に相当する。本実施の形態では、酸化物半導体膜として膜厚５０ｎｍのＩｎ−Ｚｎ−Ｏ膜を用いる。酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：ＺｎＯ＝１：２［ｍｏｌ数比］の酸化物ターゲットを用い、Ｉｎ−Ｚｎ−Ｏ膜を成膜する。

次いで、酸化物半導体層に加熱処理を行う。加熱処理の温度は、２００℃以上６００℃以下とする。本実施の形態では、電気炉を用い、乾燥空気雰囲気下で２００℃、１時間の加熱処理を行う。

次いで、実施の形態１と同様に、スパッタ法により導電膜を形成した後、第２のフォトリソグラフィ工程により、ソース電極層１０４ｂまたはドレイン電極層１０４ａを形成する。本実施の形態では導電膜として１５０ｎｍのＴｉ膜を用いる。

次いで、必要があれば、ソース電極層１０４ｂまたはドレイン電極層１０４ａを形成した後、露出しているＩｎ−Ｚｎ−Ｏ膜に対してＮ_２Ｏプラズマ処理を行ってもよい。

次いで、実施の形態１と同様に、ソース電極層１０４ｂまたはドレイン電極層１０４ａを覆い、且つ、酸化物半導体層と一部接するゲート絶縁層１０５を形成する。本実施の形態ではゲート絶縁層１０５としてスパッタ法による１００ｎｍの酸化シリコン膜を用いる。

次いで、本実施の形態において２回目の加熱処理となる、窒素雰囲気下で２００℃以上３５０℃以下の加熱を行う。本実施の形態では、２００℃、１時間の加熱処理を行う。

次いで、ゲート絶縁層１０５上に、導電膜を形成する。導電膜を形成した後、第３のフォトリソグラフィ工程により、ゲート電極１０６を形成する。本実施の形態では導電膜として１５０ｎｍのＷ膜を用いる。この段階での断面図が図６（Ｂ）に相当する。

次いで、図６（Ｃ）に示すようにゲート電極１０６を覆う絶縁層１２８を形成する。本実施の形態では絶縁層１２８としてスパッタ法による１００ｎｍの酸化シリコン膜を用いる。

次いで、第４のフォトリソグラフィ工程により、絶縁層１２８及びゲート絶縁層１０５を選択的に除去して、酸化物半導体層の一部を露出させる開口を形成する。

次いで、図６（Ｄ）に示すようにゲート電極１０６、ソース電極層１０４ｂ、及びドレイン電極層１０４ａをマスクとしてＩＣＰエッチング装置を用いた希ガスのプラズマ処理を行い、自己整合的に第１の低抵抗領域１２７ａ、及び第２の低抵抗領域１２７ｂを形成する。本実施の形態ではアルゴンガスを用いたプラズマ処理を行うため、露呈している酸化物半導体層の表面から５ｎｍまでの範囲の領域にアルゴンが添加される。従って、第１の低抵抗領域１２７ａ、及び第２の低抵抗領域１２７ｂは酸化物半導体層の表面近傍に形成される。

以上の工程で、ゲート絶縁層１０５を介してゲート電極１０６と重なるチャネル形成領域を有し、チャネル形成領域に接して第１の低抵抗領域１２７ａ及び第２の低抵抗領域１２７ｂが設けられ、ドレイン端への電界集中が緩和されたトランジスタ１３０を作製できる。

（実施の形態４）
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図７を用いて説明する。図７は、トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図７（Ｂ）は、図７（Ａ）または図７（Ｃ）のＭ−Ｎにおける断面図に相当する。

第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図７（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図７（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図７（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。トランジスタ４０１１は、下地絶縁層４０４１上に設けられ、酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層４０２０と、ゲート絶縁層４０２０上にゲート電極を有している。トランジスタ４０１０、４０１１上には保護絶縁層４０４２、絶縁層４０２１が設けられている。

駆動回路用のトランジスタ４０１１及び画素用のトランジスタ４０１０は、実施の形態１で示したゲート電極をマスクとして酸化物半導体層に希ガスを添加して自己整合的に形成された２つの低抵抗領域を有するトランジスタ１１０を適用することができる。また、駆動回路用のトランジスタ４０１１及び画素用のトランジスタ４０１０としては、実施の形態２で示したトランジスタ２１０、２２０も用いることができる。また、駆動回路用のトランジスタ４０１１として実施の形態１で示したトランジスタ１２０も用いることができる。本実施の形態において、トランジスタ４０１０、４０１１はｎチャネル型トランジスタである。

また、液晶素子４０１３が有する画素電極層４０３０は、トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。

なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることができ、ポリエステルフィルム、またはアクリル樹脂フィルムなどのプラスチックや、ガラスや、セラミックスなどを用いることができる。

また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。

また、配向膜を用いないブルー相を示す液晶を用いてもよく、その場合には横電界方式とするため、図７に示す電極配置と異なる配置とする。例えば、同一絶縁層上に画素電極層と共通電極層とを並べて配置し、液晶層に横電界を印加する。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。

なお、透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。

また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとして機能する遮光膜を設けてもよい。

トランジスタ４０１１、４０１０上には、ゲート電極に接して保護絶縁層４０４２が形成されている。保護絶縁層４０４２は実施の形態３で示した絶縁膜１２８と同様な材料及び方法で形成すればよい。また、トランジスタの表面凹凸を低減するために、保護絶縁層４０４２を平坦化絶縁膜として機能する絶縁層４０２１で覆う構成となっている。

また、平坦化絶縁膜として機能する絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。

絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）を用いることができ、これらの塗布法での成膜の際にドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等も使用することができる。

画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。

接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極及びドレイン電極と同じ導電膜で形成されている。

接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

また図７においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図８を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。

図８（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ３００のソース電極層とは、電気的に接続され、第２の配線（２ｎｄＬｉｎｅ）とトランジスタ３００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ３１０のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極層またはドレイン電極層の他方は、容量素子３２０の電極の一方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ）と、容量素子３２０の電極の他方は電気的に接続されている。

トランジスタ３１０には、実施の形態１乃至３のいずれか一の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さい。このため、トランジスタ３１０をオフ状態とすることで、トランジスタ３００のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子３２０を有することにより、トランジスタ３００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。

なお、トランジスタ３００については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンウェハを用いたトランジスタや、ＳＯＩ基板を用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。

また、図８（Ｂ）に示すように、容量素子３２０を設けない構成とすることも可能である。

図８（Ａ−１）に示す半導体装置では、トランジスタ３００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

はじめに、情報の書き込み動作および保持動作について説明する。まず、第４の配線の電位を、トランジスタ３１０がオン状態となる電位にして、トランジスタ３１０をオン状態とする。これにより、第３の配線の電位が、トランジスタ３００のゲート電極、および容量素子３２０に与えられる。すなわち、トランジスタ３００のゲート電極には、所定の電荷が与えられる（書き込み動作）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷Ｑ_Ｌ、高電位を与える電荷を電荷Ｑ_Ｈという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ３１０がオフ状態となる電位にして、トランジスタ３１０をオフ状態とすることにより、トランジスタ３００のゲート電極に与えられた電荷が保持される（保持動作）。

トランジスタ３１０のオフ電流は極めて小さいため、トランジスタ３００のゲート電極の電荷は長時間にわたって保持される。

次に、情報の読み出し動作について説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲート電極にＱ_Ｈが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３００のゲート電極にＱ_Ｌが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ３００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｑ_Ｈが与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３００は「オン状態」となる。Ｑ_Ｌが与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ３００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

次に、情報の書き換え動作について説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ３１０がオン状態となる電位にして、トランジスタ３１０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ３００のゲート電極および容量素子３２０に与えられる。その後、第４の配線の電位を、トランジスタ３１０がオフ状態となる電位にして、トランジスタ３１０をオフ状態とすることにより、トランジスタ３００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。

このように、半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。

なお、トランジスタ３１０のソース電極層またはドレイン電極層は、トランジスタ３００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ３１０のソース電極層またはドレイン電極層とトランジスタ３００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ３１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ３１０のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ３１０のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ３１０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。

例えば、トランジスタ３１０の室温でのオフ電流が１０ｚＡ（なお、１ｚＡは１×１０^−２１Ａ）以下であり、容量素子３２０の容量値が１０ｆＦ程度である場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。

また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。

図８（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図８（Ａ−２）のように考えることが可能である。つまり、図８（Ａ−２）では、トランジスタ３００および容量素子３２０が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子３２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子３２０を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ３００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ３００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極層またはドレイン電極層との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。

トランジスタ３１０がオフ状態にある場合のソース電極層とドレイン電極層の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ３１０のゲートリークが十分に小さい条件において、Ｒ１の値がＲＯＳの値以上、且つ、Ｒ２の値がＲＯＳの値以上を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ３１０のオフ電流によって決定されることになる。

当該条件を満たさない場合には、トランジスタ３１０のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ３１０のオフ電流以外のリーク電流（例えば、ソース電極層とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。

一方で、Ｃ１とＣ２の大小関係は、Ｃ１の値はＣ２の値以上である関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。

上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ３００のゲート絶縁層や容量素子３２０の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

以上示したように、半導体装置は、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。

書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ以下、好ましくは１０ｚＡ以下、さらに好ましくは、１ｚＡ以下である。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体層を用いたトランジスタを用いることが好ましい。

メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極層またはドレイン電極層の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲート部ＦＧに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、フローティングゲート部ＦＧに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部ＦＧに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導体装置の消費電力を十分に低減することができる。

また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下である。

半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子の面積は小さくても動作可能である。

メモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、書き換え耐性が極めて高い。例えば、メモリセルは、１×１０^９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られない。

実施の形態１乃至３のいずれか一に示した酸化物半導体を用いたトランジスタは、微細化を達成することができる。そして、このようなトランジスタを用いることにより、上述のような優れた記憶装置を、高度に集積化することができる。

記憶装置を集積化する一例を図９（Ａ）及び図９（Ｂ）に示す。図９（Ａ）および図９（Ｂ）は、図８（Ａ−１）に示す半導体装置（以下、メモリセル４００とも記載する。）を複数用いて形成される半導体装置の回路図である。図９（Ａ）は、メモリセル４００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図９（Ｂ）は、メモリセル４００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。

図９（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル４００を有する。図９（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。

各メモリセル４００において、トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極層またはドレイン電極層の一方と、容量素子３２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３１０のソース電極層またはドレイン電極層の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３２０の電極の他方は電気的に接続されている。

また、メモリセル４００が有するトランジスタ３００のソース電極層は、隣接するメモリセル４００のトランジスタ３００のドレイン電極層と電気的に接続され、メモリセル４００が有するトランジスタ３００のドレイン電極層は、隣接するメモリセル４００のトランジスタ３００のソース電極層と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル４００が有するトランジスタ３００のドレイン電極層は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル４００が有するトランジスタ３００のソース電極層は、ソース線と電気的に接続される。

図９（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ３１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ３１０をオン状態にする。これにより、指定した行のトランジスタ３００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。

また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ３００のゲート電極に与えられた電荷によらず、トランジスタ３００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ３００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３００のゲート電極が有する電荷によって、トランジスタ３００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ３００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ３００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。

図９（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル４００を有する。各トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極層またはドレイン電極層の一方と、容量素子３２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ３００のソース電極層とは、電気的に接続され、ビット線ＢＬとトランジスタ３００のドレイン電極層とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３１０のソース電極層またはドレイン電極層の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３２０の電極の他方は電気的に接続されている。

図９（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図９（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ３００のゲート電極に与えられた電荷によらず、トランジスタ３００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ３００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３００のゲート電極が有する電荷によって、トランジスタ３００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ３００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。

なお、上記においては、各メモリセル４００に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ３００のゲート電極に与える電位を３種類以上用意して、各メモリセル４００が保持する情報量を増加させても良い。例えば、トランジスタ３００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。

次に、図９に示す半導体装置などに用いることができる読み出し回路の一例について説明する。

メモリセルは、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル４００のトランジスタ３００がオン状態の場合には低抵抗状態となり、選択したメモリセル４００のトランジスタ３００がオフ状態の場合には高抵抗状態となる。

トランジスタとセンスアンプ回路を有する読み出し回路を用いることで、メモリセルからデータを読み出すことができる。また、読み出し回路は、プリチャージ回路を有しても良い。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。

本実施の形態では、実施の形態１乃至３のいずれか一で述べられたドレイン端への電界集中を緩和する構造を備えたトランジスタを搭載した電子機器の例について図１０を用いて説明する。

図１０（Ａ）は、少なくとも表示装置を一部品として実装して作製したノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、実施の形態１に示す微細化が可能なトランジスタを有し、トランジスタの占める面積が縮小され、開口率の高い表示装置をノート型のパーソナルコンピュータは有している。また、実施の形態５に示す記憶装置をノート型のパーソナルコンピュータに備えてもよい。

図１０（Ｂ）は、少なくとも表示装置を一部品として実装して作製した携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。なお、実施の形態１に示す微細化が可能なトランジスタを有し、トランジスタの占める面積が縮小され、開口率の高い表示装置を携帯情報端末は有している。また、実施の形態５に示す記憶装置を携帯情報端末に備えてもよい。

図１０（Ｃ）は実施の形態２に示すドレイン端への電界集中を緩和する構造を備えたトランジスタを有し、信頼性の高い電子ペーパーを一部品として実装して作製した電子書籍である。図１０（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１０（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１０（Ｃ）では表示部２７０７）に画像を表示することができる。

また、図１０（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

図１０（Ｄ）は、実施の形態１に示す微細化が可能なトランジスタを有し、トランジスタの占める面積が縮小され、開口率の高い表示装置を一部品として実装して作製した携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８０１には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。

また、表示パネル２８０２はタッチパネルを備えており、図１０（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。昇圧回路に実施の形態２に示すドレイン端への電界集中を緩和する構造を備えたトランジスタを用いて信頼性の向上を図ることができる。

表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。

外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。記録媒体として、実施の形態５に示す半導体装置を用いることができる。実施の形態５によれば、オフ電流を十分に低減することができるトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。

図１０（Ｅ）は実施の形態１に示す微細化が可能なトランジスタを有し、トランジスタの占める面積が縮小され、開口率の高い表示装置を一部品として実装して作製したデジタルカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。

本実施の形態は、実施の形態１乃至５のいずれか一と自由に組み合わせることができる。

以下の実験を行い、アルゴンガスを用いたプラズマ処理によって酸化物半導体層が低抵抗化することを確認した。

ガラス基板上に膜厚５０ｎｍのＩｎ−Ｚｎ−Ｏ膜を成膜した。成膜条件は、Ｉｎ_２Ｏ_３：ＺｎＯ＝１：２［ｍｏｌ数比］の酸化物ターゲット（直径４インチ）を用い、アルゴンガス流量１０．５ｓｃｃｍ、酸素流量４．５ｓｃｃｍ、基板温度３００℃、電力１００Ｗとした。

また、成膜後、Ｉｎ−Ｚｎ−Ｏ膜に対して、アルゴンガス流量１００ｓｃｃｍを流して１．５Ｐａの圧力でコイル型の電極に３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してアルゴンガスを用いたプラズマ処理を行った。なお、基板温度は７０℃とし、基板側（試料ステージ）にも８０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。

Ｉｎ−Ｚｎ−Ｏ膜の成膜直後の抵抗率は、約２．９６Ω・ｃｍであったが、アルゴンプラズマを２０秒照射することにより、抵抗率が約０．０１Ω・ｃｍにまで低抵抗化することが確認できた。また、４０秒、６０秒、８０秒、１００秒とプラズマ照射時間を長くしたが、全て約０．０１Ω・ｃｍの抵抗率となった。

これらの実験結果を図１１に示す。図１１において、縦軸は抵抗率、横軸はアルゴンプラズマ照射時間である。なお、Ｉｎ−Ｚｎ−Ｏ膜の成膜直後の抵抗率は、約２．９６Ω・ｃｍであり、図１１のグラフには図示していない。

１０１：基板
１０２：下地絶縁層
１０３：酸化物半導体層
１０４ａ：ドレイン電極層
１０４ｂ：ソース電極層
１０５：ゲート絶縁層
１０６：ゲート電極
１０７ａ：第１領域
１０７ｂ：第２領域
１０７ｃ：チャネル形成領域
１０７ｄ：第１の低抵抗領域
１０７ｅ：第２の低抵抗領域
１１０：トランジスタ
１１６：ゲート電極
１１７ｄ：低抵抗領域
１２０：トランジスタ
１２３：酸化物半導体層
１２７ａ：第１の低抵抗領域
１２７ｂ：第２の低抵抗領域
１２８：絶縁層
１３０：トランジスタ
２００トランジスタ
２０１：基板
２０２：下地絶縁層
２０３：酸化物半導体層
２０４ａ：ドレイン電極層
２０４ｂ：ソース電極層
２０５：ゲート絶縁層
２０６：ゲート電極
２０７ａ：第１の低抵抗領域
２０７ｂ：第２の低抵抗領域
２０７ｃ：チャネル形成領域
２１０：トランジスタ
２１４ａ：第１の導電層
２１４ｂ：第２の導電層
２１７ａ低抵抗領域
２１７ｂ低抵抗領域
２１７ｃチャネル形成領域
２２０：トランジスタ
３００トランジスタ
３１０トランジスタ
３２０容量素子
４００メモリセル
２７００電子書籍
２７０１筐体
２７０３筐体
２７０５表示部
２７０７表示部
２７１１軸部
２７２１電源
２７２３操作キー
２７２５スピーカ
２８００筐体
２８０１筐体
２８０２表示パネル
２８０３スピーカー
２８０４マイクロフォン
２８０５操作キー
２８０６ポインティングデバイス
２８０７カメラ用レンズ
２８０８外部接続端子
２８１０太陽電池セル
２８１１外部メモリスロット
３００１本体
３００２筐体
３００３表示部
３００４キーボード
３０２１本体
３０２２スタイラス
３０２３表示部
３０２４操作ボタン
３０２５外部インターフェイス
３０５１本体
３０５３接眼部
３０５４操作スイッチ
３０５５表示部（Ｂ）
３０５６バッテリー
３０５７表示部（Ａ）
４００１基板
４００２画素部
４００３信号線駆動回路
４００４走査線駆動回路
４００５シール材
４００６基板
４００８液晶層
４０１０トランジスタ
４０１１トランジスタ
４０１３液晶素子
４０１５接続端子電極
４０１６端子電極
４０１８ＦＰＣ
４０１９異方性導電膜
４０２０ゲート絶縁層
４０２１絶縁層
４０３０画素電極層
４０３１対向電極層
４０３２絶縁層
４０４１下地絶縁層
４０４２保護絶縁層

Claims

基板上に酸化物半導体膜を形成する工程と、
前記酸化物半導体膜に４００℃以上７５０℃以下の熱処理を行う工程と、
前記熱処理後、前記酸化物半導体膜上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記酸化物半導体膜と重なるようにゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記酸化物半導体膜の一部に自己整合的に希ガスを添加する工程と、を有し、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有し、
前記希ガスを添加する工程において、前記基板にバイアスを印加しながら、前記希ガスを用いて前記酸化物半導体膜にプラズマ処理を行うことを特徴とする半導体装置の作製方法。
基板上に酸化物半導体膜を形成する工程と、
前記酸化物半導体膜に４００℃以上７５０℃以下の熱処理を行う工程と、
前記熱処理後、前記酸化物半導体膜上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記酸化物半導体膜と重なるようにゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記酸化物半導体膜の一部に自己整合的に希ガスを添加する工程と、を有し、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有することを特徴とする半導体装置の作製方法。
請求項１又は２において、
前記酸化物半導体層は、実質的に真性な半導体領域を有することを特徴とする半導体装置の作製方法。
請求項１乃至３のいずれか一において、
前記ゲート電極は、１μｍ未満の幅を有する領域を含むことを特徴とする半導体装置の作製方法。