JP5589313B2 - Integrated electronic components - Google Patents
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Description
本発明は、複数の電子部品が一体化されている集積型電子部品に関する。 The present invention relates to an integrated electronic component in which a plurality of electronic components are integrated.
情報社会を支える大型コンピュータ、パーソナルコンピュータ、および移動通信端末などの情報処理装置においては、処理速度の高速化、並びに、装置の小型化、多機能化、および低消費電力化などが進められている。このような性能向上は、主に、装置に組み込まれる多数の半導体デバイス等の電子部品の高集積化や高性能化により図られる。複数の電子部品が一体化されている集積型電子部品は、例えば、表面に配線を伴う配線基板と、機能素子を伴って配線基板に実装された複数の実装部品とを備える。電子部品の集積化技術については、例えば下記の特許文献1,2に記載されている。
In information processing devices such as large computers, personal computers, and mobile communication terminals that support the information society, speeding up of processing speed, downsizing, multi-functionality, and low power consumption of devices are being promoted. . Such performance improvement is achieved mainly by higher integration and higher performance of electronic components such as a large number of semiconductor devices incorporated in the apparatus. An integrated electronic component in which a plurality of electronic components are integrated includes, for example, a wiring substrate with wiring on the surface and a plurality of mounting components mounted on the wiring substrate with functional elements. Electronic device integration techniques are described in, for example,
本発明は、配線基板上の配線と当該配線基板に実装された実装部品側の機能素子との間において容量結合による寄生容量が発生するのを抑制するのに適した集積型電子部品を提供することを、目的とする。 The present invention provides an integrated electronic component suitable for suppressing the occurrence of parasitic capacitance due to capacitive coupling between a wiring on a wiring board and a functional element on the mounting component side mounted on the wiring board. That is the purpose.
本発明の一の側面によると集積型電子部品が提供される。この集積型電子部品は、配線基板、および、当該配線基板に実装されている少なくとも一つの実装部品を備える。配線基板は、第1面、並びに、当該第1面上に設けられた第1配線および第2配線を有する。実装部品は、配線基板の第1面に対向する第2面を有する素子基板と、第2面側に設けられた機能素子と、第2面上に設けられた少なくとも一つの連絡配線とを有する。実装部品の機能素子は、第1配線と電気的に接続されている。配線基板の第2配線は、実装部品の一の連絡配線を介して電気的に接続されている二つ一組の部分配線を少なくとも一組含む。 According to one aspect of the present invention, an integrated electronic component is provided. The integrated electronic component includes a wiring board and at least one mounting component mounted on the wiring board. The wiring board has a first surface, and a first wiring and a second wiring provided on the first surface. The mounting component includes an element substrate having a second surface facing the first surface of the wiring substrate, a functional element provided on the second surface side, and at least one connection wiring provided on the second surface. . The functional element of the mounting component is electrically connected to the first wiring. The second wiring of the wiring board includes at least one set of two partial wirings that are electrically connected via one connection wiring of the mounted component.
上記集積型電子部品は、実装部品側の機能素子と電気的に接続されて信号が伝搬可能な第1配線と共に、当該第1配線とは異なる第2配線を配線基板上に有するところ、当該第2配線と実装部品側の機能素子とが相対向するのを回避するのに適する。配線基板の第1面上の第2配線における二つの部分配線が、実装部品の素子基板の第2面上の連絡配線を介して電気的に接続されているため、第1面にて実装部品側の素子が対向する領域を通過して当該二つの部分配線を接続する配線を設ける必要がないからである。すなわち、本集積型電子部品では、配線基板の第1面において実装部品側の機能素子が対向する領域を通過するように第2配線を引き回す必要が、ないのである。第2配線と実装部品側の機能素子とが相対向するのを回避するのに適するこのような集積型電子部品は、第2配線と実装部品側の機能素子との間において容量結合による寄生容量が発生するのを、抑制するのに適する。具体的には、本集積型電子部品では、実装部品側の機能素子と電気的に接続されて信号が伝搬可能な配線基板上の第1配線とは異なる配線基板上の第2配線と、実装部品側の機能素子との間に、容量結合による寄生容量が発生するのを抑制することが可能である。このような集積型電子部品は、集積化される電子部品(前記の実装部品ないし機能素子を含む)について、特性劣化を防止するのに適する。 The integrated electronic component includes a first wiring that is electrically connected to a functional element on the mounting component side and capable of propagating a signal, and a second wiring different from the first wiring on the wiring board. It is suitable for avoiding the two wirings and the functional element on the mounting component side to face each other. Since the two partial wirings in the second wiring on the first surface of the wiring substrate are electrically connected via the connection wiring on the second surface of the element substrate of the mounting component, the mounting component on the first surface This is because it is not necessary to provide a wiring that connects the two partial wirings through a region where the element on the side faces. That is, in the present integrated electronic component, it is not necessary to route the second wiring so as to pass through the region where the functional element on the mounting component side faces on the first surface of the wiring board. Such an integrated electronic component suitable for avoiding the second wiring and the functional element on the mounting component side to oppose each other has a parasitic capacitance due to capacitive coupling between the second wiring and the functional element on the mounting component side. Suitable for suppressing the occurrence of Specifically, in the present integrated electronic component, a second wiring on a wiring board different from the first wiring on the wiring board that is electrically connected to the functional element on the mounting component side and can transmit a signal, and mounting It is possible to suppress the occurrence of parasitic capacitance due to capacitive coupling between the functional elements on the component side. Such an integrated electronic component is suitable for preventing deterioration of characteristics of the integrated electronic component (including the mounting component and the functional element).
図1および図2は、本発明の第1の実施形態に係る集積型電子部品X1を表す。図1は集積型電子部品X1の平面図(一部模式化)であり、図2は集積型電子部品X1の平面図(一部模式化,一部透視化)である。また、図3は、集積型電子部品X1の部分拡大平面図(一部模式化,一部透視化)である。加えて、図4は、集積型電子部品X1の部分拡大平面図(一部透視化)である。そして、図5から図10は、それぞれ、図4の線V−V、線VI−VI、線VII−VII、線VIII−VIII、線IX−IX、および線X−Xに沿った部分断面図である。 1 and 2 show an integrated electronic component X1 according to the first embodiment of the present invention. FIG. 1 is a plan view (partially modeled) of the integrated electronic component X1, and FIG. 2 is a plan view (partially modeled and partially see-through) of the integrated electronic component X1. FIG. 3 is a partially enlarged plan view (partially modeled, partly see-through) of the integrated electronic component X1. In addition, FIG. 4 is a partially enlarged plan view (partially see through) of the integrated electronic component X1. 5 to 10 are partial sectional views taken along lines VV, VI-VI, VII-VII, VIII-VIII, IX-IX, and XX in FIG. 4, respectively. It is.
集積型電子部品X1は、通過を許容する信号の周波数帯域が可変のバンドパスフィルタであり、配線基板10と、複数の実装部品20(図1および図2では一部の実装部品20を省略)と、複数のスイッチング素子30(図1から図3では模式的に表す)とを備える。可変のバンドパスフィルタは、例えば、携帯電話など無線通信機器におけるRF回路部の構成要素として用いることができる。
The integrated electronic component X1 is a bandpass filter in which the frequency band of a signal that allows passage is variable, and includes a
配線基板10は、基板11と、配線12,13,14とを有する。基板11は、例えばシリコン基板であり、実装対象面11aを有する。配線12は、基板11の実装対象面11a上にパターン形成された信号線であり、端子部12a,12bを有する。配線13は、実装対象面11a上にパターン形成された駆動線であり、離隔する複数の部分配線13aを含み、また、複数の端子部13bを有する。配線14は、実装対象面11a上にパターン形成されたグラウンド線であり、離隔する複数の部分配線14aを含み、また、端子部14bを有する。端子部14bにて配線14はグラウンド接続されている。図1および図2では、配線基板10における配線構造(配線12〜14)について、一部を省略して等価回路図で表す。
The
実装部品20は、例えば図3から図10に示すように、素子基板21と、バンドパスフィルタ(BPF)素子22と、連絡配線23,24とを有し、バンプ25を介して配線基板10に接合されている。図2では、各実装部品20について、素子基板21を透視化して表す。図3では、隣り合う特定の二つの実装部品20について、素子基板21を透視化して表す。図4では、一の実装部品20について、素子基板21を透視化して表す。
3 to 10, the mounting
実装部品20の素子基板21は、例えばシリコン基板であり、配線基板10(ないし基板11の実装対象面11a)に対向する主面21aを有する。BPF素子22および連絡配線23,24は、素子基板21の主面21a上に設けられている。図2では、素子基板21の主面21a側に設けられているBPF素子22を概略化して表し、且つ、主面21a上の連絡配線23,24について一部を省略して等価回路図で表す。図3では、素子基板21の主面21a側に設けられているBPF素子22および連絡配線23,24を等価回路図で表す。
The
実装部品20のBPF素子22は、一定範囲の周波数帯域内の信号の通過を許容する素子であり、図3および図4に示すように、キャパシタC1,C2,C3、インダクタD1,D2,D3、および端子部E1,E2を含む。本実施形態では、キャパシタC1,C2,C3は、例えば図5から図8に示すように、それぞれ、相対向するキャパシタ電極22a,22bおよびこれらの間に介在する誘電体膜22cを有する。インダクタD1,D2,D3は、特定の長さ及び幅を有する線路である。キャパシタC2のキャパシタ電極22a、インダクタD1,D2、および端子部E1は、配線部22dを介して電気的に接続されている。インダクタD1は、キャパシタC1のキャパシタ電極22aと電気的に接続されている。キャパシタC1のキャパシタ電極22b、キャパシタC3のキャパシタ電極22a、インダクタD3、および端子部E2は、配線部22eを介して電気的に接続されている。キャパシタC2,C3のキャパシタ電極22b,22bおよびインダクタD2,D3は、配線部22fを介して電気的に接続されている。端子部E1,E2は、図5に示すように、バンプ25を介して配線基板10側の配線12と電気的に接続されている。キャパシタC1,C2,C3、インダクタD1,D2,D3、および端子部E1,E2の具体的構造は、BPF素子22の図3に示す等価回路が素子基板21上にて成立するのであれば、限定されない。また、集積型電子部品X1における複数のBPF素子22は、回路構成上並列に配されており、BPF素子22間において、通過が許容される信号の周波数帯域は異なるか、或は一致しない。このようなBPF素子22は、素子基板21の主面21a上における薄膜形成およびパターニングなどの組み合わせによって、形成することができる。
The
実装部品20の各連絡配線23は、上述の配線基板10の配線13(駆動線)に含まれる特定の二つ一組の部分配線13a間を電気的に接続するためのものである。図9に示すように、連絡配線23は、バンプ25を介して部分配線13aと電気的に接続されている。すなわち、配線基板10の配線13に含まれる特定の二つ一組の部分配線13a間は、バンプ25および実装部品20の連絡配線23を介して電気的に接続されている。また、各実装部品20には、必要な本数の連絡配線23が設けられている(図2では、複数の実装部品20のうち集積型電子部品X1の回路構成上一番外側に位置する実装部品20について、連絡配線23の一部を省略している)。一の実装部品20が有すべき連絡配線23の本数は、当該実装部品20が集積型電子部品X1の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線23は、素子基板21の主面21a上にパターン形成されたものである。
Each
実装部品20の連絡配線24は、上述の配線基板10の配線14(グラウンド線)に含まれる特定の複数の部分配線14a間を電気的に接続するためのものである。図6および図10に示すように、連絡配線24は、バンプ25を介して部分配線14aと電気的に接続されている。すなわち、配線基板10の配線14に含まれる特定の複数の部分配線14a間は、バンプ25および実装部品20の連絡配線24を介して電気的に接続されている。また、実装部品20内において、連絡配線24は上述のBPF素子22と電気的に接続されている。具体的には、図4に示すように、BPF素子22の上述の配線部22fと連絡配線24とが接続されている。このような連絡配線24は、素子基板21の主面21a上にパターン形成されたものである。
The
各スイッチング素子30は、配線12(信号線)の途中を継断するためのものであり、図11および図12に示す構造を有する。スイッチング素子30は、具体的には、アンカー部31と、可動部32と、コンタクト電極33と、一対の駆動電極34,35とを備える。アンカー部31は、配線基板10の基板11上に立設されている。可動部32は、カンチレバー形状を有し、基板11に沿ってアンカー部31から延出している。コンタクト電極33は、可動部32における基板11の側にて、配線基板10の配線12(信号線)の一部12cに対向するように設けられている。駆動電極34は、可動部32上、アンカー部31上、および基板11上にわたってパターン形成されている。駆動電極35は、基板11上において、図12に示すように駆動電極34に対向する部位を有するようにパターン形成されている。駆動電極34は、配線基板10の配線13(駆動線)と接続され、駆動電極35は配線14(グラウンド線)と接続されている(具体的接続態様は図示略)。このようなスイッチング素子30は、MEMS(micro-electromechanical systems)技術を利用して、材料成膜およびパターニングなどの組み合わせによって形成することができる。また、集積型電子部品X1では、全てのスイッチング素子30が、配線12によって実質的に囲まれた領域内に配されている。
Each switching
スイッチング素子30では、駆動電極34に駆動電位を付与して駆動電極34,35間に駆動電圧を印加すると、駆動電極34,35間に静電引力が発生する。その結果、可動部32は、コンタクト電極33が配線12の一部12cに当接するように弾性変形する。このようにして、スイッチング素子30の閉状態が達成される。閉状態においては、コンタクト電極33により配線12の一部12cが電気的に橋渡しされる。一方、閉状態にあるスイッチング素子30において、駆動電極34,35間に作用する静電引力を消滅させると、可動部32はその自然状態に復帰し、コンタクト電極33は、配線12の一部12cから離隔する。このようにして、スイッチング素子30の開状態が達成される。
In the switching
以上の構成を具備する集積型電子部品X1(可変バンドパスフィルタ)の駆動時においては、複数のBPF素子22から一のBPF素子22を選択して端子部12a,12bと電気的に接続する。具体的には、選択すべきBPF素子22に対して直列に配されて当該BPF素子22を間に配する一対のスイッチング素子30を選択し、これらスイッチング素子30を共に閉状態とする。集積型電子部品X1において目的のスイッチング素子30について閉状態を実現する手法は、次の通りである。
At the time of driving the integrated electronic component X1 (variable bandpass filter) having the above configuration, one
配線基板10の配線13と、実装部品20の連絡配線23と、これらを連結するバンプ25とから形成される複数の導電経路(それぞれが端子部13bを有する)のうち、目的のスイッチング素子30の駆動電極34と接続されている導電経路を選択する。そして、選択した導電経路の端子部13bから、当該導電経路を介して目的スイッチング素子30の駆動電極34に対して駆動電位を付与する。これにより、目的スイッチング素子30において、駆動電極34,35間に静電引力が発生し、コンタクト電極33が配線12の一部12cに当接するように可動部32が弾性変形し、閉状態が達成される。
Of a plurality of conductive paths (each having a
選択された一対のスイッチング素子30について以上のようにして閉状態を実現すると、配線12の端子部12a,12b間を通過可能な信号の周波数が、選択されたBPF素子22に係る周波数帯域に限定されることとなる。
When the closed state of the selected pair of switching
集積型電子部品X1は、実装部品20に設けられたBPF素子22と電気的に接続された配線12(信号線)と共に、配線12とは異なる配線13(駆動線)を基板11上に有する。集積型電子部品X1では、このような配線13と実装部品20のBPF素子22とが相対向するのを、回避することができる。配線13に含まれる二つの部分配線13aが、実装部品20の連絡配線23を介して電気的に接続されるため、基板11にて実装部品20のBPF素子22が対向する領域を通過するように配線13を引き回す必要がないからである。集積型電子部品X1では、配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線13を前記領域外に引き出す上で、基板11にてBPF素子22が対向する領域を通過するように配線13を引き回す必要がないのである。配線13と実装部品20のBPF素子22とが相対向するのを回避することができるこのような集積型電子部品X1は、配線13と実装部品20のBPF素子22との間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X1は、集積化されるBPF素子22について、特性劣化を防止するのに適する。
The integrated electronic component X1 has a wiring 13 (drive line) different from the
また、集積型電子部品X1は、実装部品20に設けられたBPF素子22と電気的に接続された配線12(信号線)と共に、配線12とは異なる配線14(グラウンド線)を基板11上に有する。集積型電子部品X1では、このような配線14と実装部品20のBPF素子22とが相対向するのを、回避することができる。配線14に含まれる複数の部分配線14aが、実装部品20の連絡配線24を介して電気的に接続されるため、基板11にて実装部品20のBPF素子22が対向する領域を通過するように配線14を引き回す必要がないからである。集積型電子部品X1では、配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線14を前記領域外に引き出す上で、基板11にてBPF素子22が対向する領域を通過するように配線14を引き回す必要がないのである。配線14と実装部品20のBPF素子22とが相対向するのを回避することができるこのような集積型電子部品X1は、配線14と実装部品20のBPF素子22との間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X1は、集積化されるBPF素子22について、特性劣化を防止するのに適する。
Further, the integrated electronic component X1 has a wiring 12 (signal line) electrically connected to the
加えて、集積型電子部品X1は、配線基板10および実装部品20の接合について、高い接合信頼性を得るのに適する。配線基板10と実装部品20の間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板10と実装部品20の間に介在させる必要は必ずしもないからである。実装領域内に配線が引き回された配線基板にバンプを介して実装部品をフェイスダウン実装する場合、相対向する配線基板側の配線と実装部品側の素子との間の離隔距離を確保して、当該配線―素子間の容量結合により発生する寄生容量を低減することが考えられる。これに対し、集積型電子部品X1では、配線基板10のBPF素子22対向領域内に配線13,14を引き回す必要がないため、容量結合に起因する寄生容量を低減するという観点からは配線基板10―実装部品20間に大きな離隔距離を確保する必要はない。したがって、集積型電子部品X1では、背の高いバンプや積層したバンプを配線基板10―実装部品20間に介在させる必要は必ずしもなく、配線基板10および実装部品20の接合について、高い接合信頼性を得るのに適するのである。
In addition, the integrated electronic component X1 is suitable for obtaining high bonding reliability with respect to the bonding of the
以上のように、集積型電子部品X1は、配線13,14と実装部品20のBPF素子22との間において容量結合による寄生容量が発生するのを抑制するのに適するとともに、配線基板10および実装部品20の接合について、高い接合信頼性を得るのに適するのである。
As described above, the integrated electronic component X1 is suitable for suppressing the generation of parasitic capacitance due to capacitive coupling between the
図13は、本発明の第2の実施形態に係る集積型電子部品X2の平面図(一部模式化,一部透視化)である。また、図14は、集積型電子部品X2の部分拡大平面図(一部模式化,一部透視化)であり、図15は、集積型電子部品X2の部分拡大平面図(一部透視化)である。そして、図16から図18は、それぞれ、図15の線XVI−XVI、線XVII−XVII、および線XVIII−XVIIIに沿った部分断面図である。 FIG. 13 is a plan view (partially schematic, partly transparent) of the integrated electronic component X2 according to the second embodiment of the present invention. 14 is a partially enlarged plan view (partially modeled, partially transparent) of the integrated electronic component X2, and FIG. 15 is a partially enlarged plan view (partially transparent) of the integrated electronic component X2. It is. 16 to 18 are partial cross-sectional views taken along line XVI-XVI, line XVII-XVII, and line XVIII-XVIII in FIG. 15, respectively.
集積型電子部品X2は、通過を禁止する信号の周波数帯域が可変のバンドエリミネーションフィルタであり、配線基板10と、複数の実装部品20A(図13では一部の実装部品20Aを省略)と、複数のスイッチング素子30(図13および図14では模式的に表す)とを備える。可変のバンドエリミネーションフィルタは、例えば、携帯電話など無線通信機器におけるRF回路部の構成要素として用いることができる。
The integrated electronic component X2 is a band elimination filter in which the frequency band of a signal that prohibits passage is variable, and includes a
配線基板10は、基板11と、端子部12a,12bを有する配線12と、複数の部分配線13aを含み且つ複数の端子部13bを有する配線13と、複数の部分配線14aを含み且つ端子部14bを有する配線14とを有する。配線基板10の構成は、集積型電子部品X1の配線基板10の上述の構成と同様である。図13では、配線基板10における配線構造(配線12〜14)について、一部を省略して等価回路図で表す。
The
各実装部品20Aは、例えば図14から図18に示すように、素子基板21と、バンドエリミネーションフィルタ(BEF)素子22Aと、連絡配線23,24とを有し、バンプ25を介して配線基板10に接合されている。図13では、各実装部品20Aについて、素子基板21を透視化して表す。図14では、隣り合う特定の二つの実装部品20Aについて、素子基板21を透視化して表す。図15では、一の実装部品20Aについて、素子基板21を透視化して表す。
Each mounting
実装部品20Aの素子基板21は、例えばシリコン基板であり、配線基板10(ないし基板11の実装対象面11a)に対向する主面21aを有する。BEF素子22Aおよび連絡配線23,24は、素子基板21の主面21a上に設けられている。図13では、素子基板21の主面21a側に設けられているBEF素子22Aを概略化して表し、且つ、主面21a上の連絡配線23,24について一部を省略して等価回路図で表す。図14では、素子基板21の主面21a側に設けられているBEF素子22Aについて、等価回路図を伴って概略化して表し、且つ、主面21a上の連絡配線23,24を等価回路図で表す。また、図15では、素子基板21の主面21a側に設けられているBEF素子22Aについて、等価回路図を伴って概略化して表す。
The
実装部品20AのBEF素子22Aは、一定範囲の周波数帯域内の信号の通過を禁止する素子であり、図14および図15に示すように、キャパシタC、インダクタD、抵抗R、および端子部E1,E2を含む。端子部E1,E2は、図16に示すバンプ25を介して配線基板10側の配線12と電気的に接続されている。キャパシタC、インダクタD、抵抗R、および端子部E1,E2の具体的構造は、BEF素子22Aの図14および図15に示す等価回路が素子基板21上にて成立するのであれば、限定されない。また、集積型電子部品X2における複数のBEF素子22Aは、回路構成上並列に配されており、BEF素子22A間において、通過が禁止される信号の周波数帯域は異なるか、或は一致しない。
The
実装部品20Aの各連絡配線23は、上述の配線基板10の配線13(駆動線)に含まれる特定の二つ一組の部分配線13a間を電気的に接続するためのものである。図18に示すように、連絡配線23は、バンプ25を介して部分配線13aと電気的に接続されている。すなわち、配線基板10の配線13に含まれる特定の二つ一組の部分配線13a間は、バンプ25および実装部品20Aの連絡配線23を介して電気的に接続されている。また、各実装部品20Aには、必要な本数の連絡配線23が設けられている(図13では、複数の実装部品20Aのうち集積型電子部品X2の回路構成上一番外側に位置する実装部品20Aについて、連絡配線23の一部を省略している)。一の実装部品20Aが有すべき連絡配線23の本数は、当該実装部品20Aが集積型電子部品X2の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線23は、素子基板21の主面21a上にパターン形成されたものである。
Each
実装部品20Aの連絡配線24は、上述の配線基板10の配線14(グラウンド線)に含まれる特定の複数の部分配線14a間を電気的に接続するためのものである。図17に示すように、連絡配線24は、バンプ25を介して部分配線14aと電気的に接続されている。すなわち、配線基板10の配線14に含まれる特定の複数の部分配線14a間は、バンプ25および実装部品20Aの連絡配線24を介して電気的に接続されている。また、実装部品20A内において、連絡配線24は上述のBEF素子22Aと電気的に接続されている。このような連絡配線24は、素子基板21の主面21a上にパターン形成されたものである。
The
各スイッチング素子30は、配線12(信号線)の途中を継断するためのものであり、図11および図12を参照して集積型電子部品X1のスイッチング素子30に関して上述したのと同様の構造を有する。スイッチング素子30における駆動電極34は、配線基板10の配線13(駆動線)と接続され、駆動電極35は配線14(グラウンド線)と接続されている。また、集積型電子部品X2では、全てのスイッチング素子30が、配線12によって実質的に囲まれた領域内に配されている。
Each switching
以上の構成を具備する集積型電子部品X2(可変バンドエリミネーションフィルタ)の駆動時においては、複数のBEF素子22Aから一のBEF素子22Aを選択して端子部12a,12bと電気的に接続する。具体的には、選択すべきBEF素子22Aに対して直列に配されて当該BEF素子22Aを間に配する一対のスイッチング素子30を選択し、これらスイッチング素子30を共に閉状態とする。集積型電子部品X2において目的のスイッチング素子30について閉状態を実現する手法は、次の通りである。
At the time of driving the integrated electronic component X2 (variable band elimination filter) having the above configuration, one
配線基板10の配線13と、実装部品20Aの連絡配線23と、これらを連結するバンプ25とから形成される複数の導電経路(それぞれが端子部13bを有する)のうち、目的のスイッチング素子30の駆動電極34と接続されている導電経路を選択する。そして、選択した導電経路の端子部13bから、当該導電経路を介して目的スイッチング素子30の駆動電極34に対して駆動電位を付与する。これにより、目的スイッチング素子30において、駆動電極34,35間に静電引力が発生し、コンタクト電極33が配線12の一部12cに当接するように可動部32が弾性変形し、閉状態が達成される。
Of a plurality of conductive paths (each having a
選択された一対のスイッチング素子30について以上のようにして閉状態を実現すると、配線12の端子部12a,12b間の通過を禁止される信号の周波数が、選択されたBEF素子22Aに係る周波数帯域に限定されることとなる。
When the closed state is realized for the selected pair of switching
集積型電子部品X2は、実装部品20Aに設けられたBEF素子22Aと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線13(駆動線)を基板11上に有する。集積型電子部品X2では、このような配線13と実装部品20AのBEF素子22Aとが相対向するのを、回避することができる。配線13に含まれる二つの部分配線13aが、実装部品20Aの連絡配線23を介して電気的に接続されるため、基板11にて実装部品20AのBEF素子22Aが対向する領域を通過するように配線13を引き回す必要がないからである。集積型電子部品X2では、配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線13を前記領域外に引き出す上で、基板11にてBEF素子22Aが対向する領域を通過するように配線13を引き回す必要がないのである。配線13と実装部品20AのBEF素子22Aとが相対向するのを回避することができるこのような集積型電子部品X2は、配線13と実装部品20AのBEF素子22Aとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X2は、集積化されるBEF素子22Aについて、特性劣化を防止するのに適する。
The integrated electronic component X2 includes a wiring 12 (signal line) electrically connected to the
また、集積型電子部品X2は、実装部品20Aに設けられたBEF素子22Aと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線14(グラウンド線)を基板11上に有する。集積型電子部品X2では、このような配線14と実装部品20AのBEF素子22Aとが相対向するのを、回避することができる。配線14に含まれる複数の部分配線14aが、実装部品20Aの連絡配線24を介して電気的に接続されるため、基板11にて実装部品20AのBEF素子22Aが対向する領域を通過するように配線14を引き回す必要がないからである。集積型電子部品X2では、配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線14を前記領域外に引き出す上で、基板11にてBEF素子22Aが対向する領域を通過するように配線14を引き回す必要がないのである。配線14と実装部品20AのBEF素子22Aとが相対向するのを回避することができるこのような集積型電子部品X2は、配線14と実装部品20AのBEF素子22Aとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X2は、集積化されるBEF素子22Aについて、特性劣化を防止するのに適する。
In addition, the integrated electronic component X2 includes a wiring 12 (signal line) electrically connected to the
加えて、集積型電子部品X2は、配線基板10および実装部品20Aの接合について、高い接合信頼性を得るのに適する。配線基板10と実装部品20Aの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板10と実装部品20Aの間に介在させる必要は必ずしもないからである。
In addition, the integrated electronic component X2 is suitable for obtaining high bonding reliability with respect to the bonding of the
以上のように、集積型電子部品X2は、配線13,14と実装部品20AのBEF素子22Aとの間にて容量結合による寄生容量が発生するのを抑制するのに適すると共に、配線基板10および実装部品20Aの接合につき高い接合信頼性を得るのに適するのである。
As described above, the integrated electronic component X2 is suitable for suppressing the generation of parasitic capacitance due to capacitive coupling between the
図19および図20は、本発明の第3の実施形態に係る集積型電子部品X3を表す。図19は、集積型電子部品X3の平面図(一部模式化)である。図20は、集積型電子部品X3の平面図(一部模式化,一部透視化)である。また、図21および図22は、それぞれ、集積型電子部品X3の部分拡大平面図(一部模式化,一部透視化)である。加えて、図23は、集積型電子部品X3の部分拡大平面図(一部透視化)である。そして、図24から図26は、それぞれ、図23の線XXIV−XXIV、線XXV−XXV、および線XXVI−XXVIに沿った部分断面図である。更に加えて、図27は、集積型電子部品X3の部分拡大平面図(一部透視化)である。そして、図28から図30は、それぞれ、図27の線XXVIII−XXVIII、線XXIX−XXIX、および線XXX−XXXに沿った部分断面図である。 19 and 20 show an integrated electronic component X3 according to the third embodiment of the present invention. FIG. 19 is a plan view (partially modeled) of the integrated electronic component X3. FIG. 20 is a plan view (partially schematic, partly transparent) of the integrated electronic component X3. 21 and 22 are partially enlarged plan views (partially modeled and partly transparent) of the integrated electronic component X3, respectively. In addition, FIG. 23 is a partially enlarged plan view (partially see through) of the integrated electronic component X3. 24 to 26 are partial cross-sectional views taken along line XXIV-XXIV, line XXV-XXV, and line XXVI-XXVI in FIG. 23, respectively. In addition, FIG. 27 is a partially enlarged plan view (partially see through) of the integrated electronic component X3. 28 to 30 are partial cross-sectional views taken along line XXVIII-XXVIII, line XXIX-XXIX, and line XXX-XXX in FIG. 27, respectively.
集積型電子部品X3は、通過を許容する信号の周波数帯域が可変のバンドパスフィルタであり、配線基板10と、複数の実装部品20B,20C(図19および図20では一部の実装部品20B,20Cを省略)と、複数のスイッチング素子30(図19から図22では模式的に表す)とを備える。
The integrated electronic component X3 is a band-pass filter in which the frequency band of a signal that allows passage is variable, and includes a
配線基板10は、基板11と、端子部12a,12bを有する配線12と、複数の部分配線13aを含み且つ複数の端子部13bを有する配線13と、複数の部分配線14aを含み且つ端子部14bを有する配線14とを有する。配線基板10の構成は、集積型電子部品X1の配線基板10の上述の構成と同様である。図19および図20では、配線基板10における配線構造(配線12〜14)について、一部を省略して等価回路図で表す。
The
各実装部品20Bは、例えば図21および図23から図26に示すように、素子基板21と、ハイパスフィルタ(HPF)素子22Bと、連絡配線23,24とを有し、バンプ25を介して配線基板10に接合されている。図20では、各実装部品20Bについて、素子基板21を透視化して表す。図21では、隣り合う特定の二つの実装部品20Bについて、素子基板21を透視化して表す。図23では、一の実装部品20Bについて、素子基板21を透視化して表す。
Each mounting
実装部品20Bの素子基板21は、例えばシリコン基板であり、配線基板10(ないし基板11の実装対象面11a)に対向する主面21aを有する。HPF素子22Bおよび連絡配線23,24は、素子基板21の主面21a上に設けられている。図20では、素子基板21の主面21a側に設けられているHPF素子22Bを概略化して表し、且つ、主面21a上の連絡配線23,24について一部を省略して等価回路図で表す。図21では、素子基板21の主面21a側に設けられているHPF素子22Bについて、等価回路図を伴って概略化して表し、且つ、主面21a上の連絡配線23,24を等価回路図で表す。また、図23では、素子基板21の主面21a側に設けられているHPF素子22Bについて、等価回路図を伴って概略化して表す。
The
実装部品20BのHPF素子22Bは、特定の閾値周波数以上の信号の通過を許容する素子であり、図21および図23に示すように、キャパシタC、インダクタD1,D2、および端子部E1,E2を含む。端子部E1,E2は、図24に示すバンプ25を介して配線基板10側の配線12と電気的に接続されている。キャパシタC、インダクタD1,D2、および端子部E1,E2の具体的構造は、HPF素子22Bの図21および図23に示す等価回路が素子基板21上にて成立するのであれば、限定されない。また、集積型電子部品X3における複数のHPF素子22Bは、回路構成上並列に配されており、HPF素子22B間において閾値周波数は異なる。
The
実装部品20Bの各連絡配線23は、上述の配線基板10の配線13(駆動線)に含まれる特定の二つ一組の部分配線13a間を電気的に接続するためのものである。図26に示すように、連絡配線23は、バンプ25を介して部分配線13aと電気的に接続されている。すなわち、配線基板10の配線13に含まれる特定の二つ一組の部分配線13a間は、バンプ25および実装部品20Bの連絡配線23を介して電気的に接続されている。また、各実装部品20Bには、必要な本数の連絡配線23が設けられている(図20では、複数の実装部品20Bのうち集積型電子部品X3の回路構成上一番外側に位置する実装部品20Bについて、連絡配線23の一部を省略している)。一の実装部品20Bが有すべき連絡配線23の本数は、当該実装部品20Bが集積型電子部品X3の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線23は、素子基板21の主面21a上にパターン形成されたものである。
Each
実装部品20Bの連絡配線24は、上述の配線基板10の配線14(グラウンド線)に含まれる特定の複数の部分配線14a間を電気的に接続するためのものである。図25に示すように、連絡配線24は、バンプ25を介して部分配線14aと電気的に接続されている。すなわち、配線基板10の配線14に含まれる特定の複数の部分配線14a間は、バンプ25および実装部品20Bの連絡配線24を介して電気的に接続されている。また、実装部品20B内において、連絡配線24は上述のHPF素子22Bと電気的に接続されている。このような連絡配線24は、素子基板21の主面21a上にパターン形成されたものである。
The
各実装部品20Cは、例えば図22および図27から図30に示すように、素子基板21と、ローパスフィルタ(LPF)素子22Cと、連絡配線23,24とを有し、バンプ25を介して配線基板10に接合されている。図20では、各実装部品20Cについて、素子基板21を透視化して表す。図22では、隣り合う特定の二つの実装部品20Cについて、素子基板21を透視化して表す。図27では、一の実装部品20Cについて、素子基板21を透視化して表す。
Each mounting
実装部品20Cの素子基板21は、例えばシリコン基板であり、配線基板10(ないし基板11の実装対象面11a)に対向する主面21aを有する。LPF素子22Cおよび連絡配線23,24は、素子基板21の主面21a上に設けられている。図20では、素子基板21の主面21a側に設けられているLPF素子22Cを概略化して表し、且つ、主面21a上の連絡配線23,24について一部を省略して等価回路図で表す。図22では、素子基板21の主面21a側に設けられているLPF素子22Cについて、等価回路図を伴って概略化して表し、且つ、主面21a上の連絡配線23,24を等価回路図で表す。また、図27では、素子基板21の主面21a側に設けられているLPF素子22Cについて、等価回路図を伴って概略化して表す。
The
実装部品20CのLPF素子22Cは、特定の閾値周波数以下の信号の通過を許容する素子であり、図22および図27に示すように、キャパシタC1,C2、インダクタD、および端子部E1,E2を含む。端子部E1,E2は、図28に示すバンプ25を介して配線基板10側の配線12と電気的に接続されている。キャパシタC1,C2、インダクタD、および端子部E1,E2の具体的構造は、LPF素子22Cの図22および図27に示す等価回路が素子基板21上にて成立するのであれば、限定されない。また、集積型電子部品X3における複数のLPF素子22Cは、回路構成上、相互に並列に配されており、LPF素子22C間において閾値周波数は異なる。これともに、並列に配されたLPF素子22C群と、並列に配された上述のHPF素子22B群とは、回路構成上直列に配されている。
The
実装部品20Cの各連絡配線23は、上述の配線基板10の配線13(駆動線)に含まれる特定の二つ一組の部分配線13a間を電気的に接続するためのものである。図30に示すように、連絡配線23は、バンプ25を介して部分配線13aと電気的に接続されている。すなわち、配線基板10の配線13に含まれる特定の二つ一組の部分配線13a間は、バンプ25および実装部品20Cの連絡配線23を介して電気的に接続されている。また、各実装部品20Cには、必要な本数の連絡配線23が設けられている(図20では、複数の実装部品20Cのうち集積型電子部品X3の回路構成上一番外側に位置する実装部品20Cについて、連絡配線23の一部を省略している)。一の実装部品20Cが有すべき連絡配線23の本数は、当該実装部品20Cが集積型電子部品X3の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線23は、素子基板21の主面21a上にパターン形成されたものである。
Each
実装部品20Cの連絡配線24は、上述の配線基板10の配線14(グラウンド線)に含まれる特定の複数の部分配線14a間を電気的に接続するためのものである。図29に示すように、連絡配線24は、バンプ25を介して部分配線14aと電気的に接続されている。すなわち、配線基板10の配線14に含まれる特定の複数の部分配線14a間は、バンプ25および実装部品20Cの連絡配線24を介して電気的に接続されている。また、実装部品20C内において、連絡配線24は上述のLPF素子22Cと電気的に接続されている。このような連絡配線24は、素子基板21の主面21a上にパターン形成されたものである。
The
各スイッチング素子30は、配線12(信号線)の途中を継断するためのものであり、図11および図12を参照して集積型電子部品X1のスイッチング素子30に関して上述したのと同様の構造を有する。スイッチング素子30における駆動電極34は、配線基板10の配線13(駆動線)と接続され、駆動電極35は配線14(グラウンド線)と接続されている。また、集積型電子部品X3では、全てのスイッチング素子30が、配線12によって実質的に囲まれた領域内に配されている。
Each switching
以上の構成を具備する集積型電子部品X3(可変バンドパスフィルタ)の駆動時においては、端子部12a,12b間において、複数のHPF素子22Bから一のHPF素子22Bを選択し且つ複数のLPF素子22Cから一のLPF素子22Cを選択する。具体的には、選択すべきHPF素子22Bに対して直列に配されて当該HPF素子22Bを間に配する一対のスイッチング素子30を選択し、これらスイッチング素子30を共に閉状態とする。これとともに、選択すべきLPF素子22Cに対して直列に配されて当該LPF素子22Cを間に配する一対のスイッチング素子30を選択し、これらスイッチング素子30を共に閉状態とする。集積型電子部品X3において目的のスイッチング素子30について閉状態を実現する手法は、次の通りである。
When driving the integrated electronic component X3 (variable bandpass filter) having the above-described configuration, one
配線基板10の配線13と、実装部品20B,20Cの連絡配線23と、これらを連結するバンプ25とから形成される複数の導電経路(それぞれが端子部13bを有する)のうち、目的のスイッチング素子30の駆動電極34と接続されている導電経路を選択する。そして、選択した導電経路の端子部13bから、当該導電経路を介して目的スイッチング素子30の駆動電極34に対して駆動電位を付与する。これにより、目的スイッチング素子30において、駆動電極34,35間に静電引力が発生し、コンタクト電極33が配線12の一部12cに当接するように可動部32が弾性変形し、閉状態が達成される。
Of a plurality of conductive paths (each having a
選択されたスイッチング素子30について以上のようにして閉状態を実現すると、配線12の端子部12a,12b間の通過を許容される信号の周波数が、選択HPF素子22Bの閾値以上であって選択LPF素子22Cの閾値以下の帯域に限定されることとなる。選択LPF素子22Cの閾値周波数は、選択HPF素子22Bの閾値周波数より大きい。
When the closed state of the selected switching
集積型電子部品X3は、実装部品20B,20Cに設けられたHPF素子22BおよびLPF素子22Cと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線13(駆動線)を基板11上に有する。集積型電子部品X3では、このような配線13と実装部品20B,20CのHPF素子22BおよびLPF素子22Cとが相対向するのを、回避することができる。配線13に含まれる二つの部分配線13aが、実装部品20B,20Cの連絡配線23を介して電気的に接続されるため、基板11においてHPF素子22BおよびLPF素子22Cが対向する領域を通過するように配線13を引き回す必要がないからである。集積型電子部品X3では、配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線13を前記領域外に引き出す上で、基板11にて素子22B,22Cが対向する領域を通過するように配線13を引き回す必要がないのである。配線13とHPF素子22BおよびLPF素子22Cとが相対向するのを回避することができるこのような集積型電子部品X3は、配線13とHPF素子22BおよびLPF素子22Cとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X3は、集積化されるHPF素子22BおよびLPF素子22Cについて、特性劣化を防止するのに適する。
The integrated electronic component X3 includes a wiring 12 (signal line) electrically connected to the
また、集積型電子部品X3は、実装部品20B,20Cに設けられたHPF素子22BおよびLPF素子22Cと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線14(グラウンド線)を基板11上に有する。集積型電子部品X3では、このような配線14と実装部品20B,20CのHPF素子22BおよびLPF素子22Cとが相対向するのを、回避することができる。配線14に含まれる複数の部分配線14aが、実装部品20B,20Cの連絡配線24を介して電気的に接続されるため、基板11においてHPF素子22BおよびLPF素子22Cが対向する領域を通過するように配線14を引き回す必要がないからである。集積型電子部品X3では、配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線14を前記領域外に引き出す上で、基板11にて素子22B,22Cが対向する領域を通過するように配線14を引き回す必要がないのである。配線14とHPF素子22BおよびLPF素子22Cとが相対向するのを回避することができるこのような集積型電子部品X3は、配線14とHPF素子22BおよびLPF素子22Cとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X3は、集積化されるHPF素子22BおよびLPF素子22Cについて、特性劣化を防止するのに適する。
Also, the integrated electronic component X3 includes a wiring 12 (signal line) electrically connected to the
加えて、集積型電子部品X3は、配線基板10および実装部品20B,20Cの接合について、高い接合信頼性を得るのに適する。配線基板10と実装部品20B,20Cの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板10と実装部品20B,20Cとの間に介在させる必要は必ずしもないからである。
In addition, the integrated electronic component X3 is suitable for obtaining high bonding reliability with respect to the bonding of the
以上のように、集積型電子部品X3は、配線13,14とHPF素子22B及びLPF素子22Cとの間で容量結合による寄生容量が発生するのを抑制するのに適し、配線基板10及び実装部品20B,20Cの接合につき高い接合信頼性を得るのに適するのである。
As described above, the integrated electronic component X3 is suitable for suppressing the generation of parasitic capacitance due to capacitive coupling between the
集積型電子部品X1〜X3におけるBPF素子22、BEF素子22A、HPF素子22B、およびLPF素子22Cは、上述の実施形態ではLCフィルタであるが、SAWフィルタや、境界波フィルタ、FBARフィルタ、誘電体フィルタであってもよい。
The
図31および図32は、本発明の第4の実施形態に係る集積型電子部品X4を表す。図31は、集積型電子部品X4の平面図(一部模式化)である。図32は、集積型電子部品X4の平面図(一部模式化,一部透視化)である。また、図33は、集積型電子部品X4の部分拡大平面図(一部透視化)である。そして、図34から図36は、それぞれ、図33の線XXXIV−XXXIV、線XXXV−XXXV、および線XXXVI−XXXVIに沿った部分断面図である。加えて、図37は、集積型電子部品X4の部分拡大平面図(一部透視化)である。そして、図38から図40は、それぞれ、図37の線XXXVIII−XXXVIII、線XXXIX−XXXIX、および線XL−XLに沿った部分断面図である。 31 and 32 show an integrated electronic component X4 according to the fourth embodiment of the present invention. FIG. 31 is a plan view (partially schematic) of the integrated electronic component X4. FIG. 32 is a plan view (partially schematic, partly transparent) of the integrated electronic component X4. FIG. 33 is a partially enlarged plan view (partially see through) of the integrated electronic component X4. 34 to 36 are partial cross-sectional views taken along line XXXIV-XXXIV, line XXXV-XXXV, and line XXXVI-XXXVI in FIG. 33, respectively. In addition, FIG. 37 is a partially enlarged plan view (partially see through) of the integrated electronic component X4. 38 to 40 are partial cross-sectional views taken along line XXXVIII-XXXVIII, line XXXIX-XXXIX, and line XL-XL in FIG. 37, respectively.
集積型電子部品X4は、移相量を変化させることが可能な可変移相器であり、配線基板10と、複数の実装部品20D,20Eと、複数のスイッチング素子30(図31および図32では模式的に表す)とを備える。可変移相器は、例えば、携帯電話など無線通信機器におけるRF回路部の構成要素として用いることができる。
The integrated electronic component X4 is a variable phase shifter capable of changing the amount of phase shift, and includes a
配線基板10は、基板11と、端子部12a,12bを有する配線12と、複数の部分配線13aを含み且つ複数の端子部13bを有する配線13と、複数の部分配線14aを含み且つ端子部14bを有する配線14とを有する。配線基板10の構成は、集積型電子部品X1の配線基板10の上述の構成と同様である。図31および図32では、配線基板10における配線構造(配線12〜14)を等価回路図で表す。
The
各実装部品20Dは、例えば図33から図36に示すように、素子基板21と、HPF素子22Dと、連絡配線23,24とを有し、バンプ25を介して配線基板10に接合されている。図32では、各実装部品20Dについて、素子基板21を透視化して表す。図33では、一の実装部品20Dについて、素子基板21を透視化して表す。
Each mounting
実装部品20Dの素子基板21は、例えばシリコン基板であり、配線基板10(ないし基板11の実装対象面11a)に対向する主面21aを有する。HPF素子22Dおよび連絡配線23,24は、素子基板21の主面21a上に設けられている。図32では、素子基板21の主面21a側に設けられているHPF素子22Dを概略化して表し、且つ、主面21a上の連絡配線23,24を等価回路図で表す。図33では、素子基板21の主面21a側に設けられているHPF素子22Dについて、等価回路図を伴って概略化して表す。
The
実装部品20DのHPF素子22Dは、図33に示すように、キャパシタC、インダクタD1,D2、および端子部E1,E2を含む。端子部E1,E2は、図34に示すバンプ25を介して配線基板10側の配線12と電気的に接続されている。キャパシタC、インダクタD1,D2、および端子部E1,E2の具体的構造は、HPF素子22Dの図33に示す等価回路が素子基板21上にて成立するのであれば、限定されない。
The
実装部品20Dの各連絡配線23は、上述の配線基板10の配線13(駆動線)に含まれる特定の二つ一組の部分配線13a間を電気的に接続するためのものである。図36に示すように、連絡配線23は、バンプ25を介して部分配線13aと電気的に接続されている。すなわち、配線基板10の配線13に含まれる特定の二つ一組の部分配線13a間は、バンプ25および実装部品20Dの連絡配線23を介して電気的に接続されている。このような連絡配線23は、素子基板21の主面21a上にパターン形成されたものである。
Each
実装部品20Dの連絡配線24は、上述の配線基板10の配線14(グラウンド線)に含まれる特定の複数の部分配線14a間を電気的に接続するためのものである。図35に示すように、連絡配線24は、バンプ25を介して部分配線14aと電気的に接続されている。すなわち、配線基板10の配線14に含まれる特定の複数の部分配線14a間は、バンプ25および実装部品20Dの連絡配線24を介して電気的に接続されている。このような連絡配線24は、素子基板21の主面21a上にパターン形成されたものである。
The
各実装部品20Eは、例えば図37から図40に示すように、素子基板21と、LPF素子22Eと、連絡配線23,24とを有し、バンプ25を介して配線基板10に接合されている。図32では、各実装部品20Eについて、素子基板21を透視化して表す。図37では、一の実装部品20Eについて、素子基板21を透視化して表す。
For example, as shown in FIGS. 37 to 40, each mounting
実装部品20Eの素子基板21は、例えばシリコン基板であり、配線基板10(ないし基板11の実装対象面11a)に対向する主面21aを有する。LPF素子22Eおよび連絡配線23,24は、素子基板21の主面21a上に設けられている。図32では、素子基板21の主面21a側に設けられているLPF素子22Eを概略化して表し、且つ、主面21a上の連絡配線23,24を等価回路図で表す。図37では、素子基板21の主面21a側に設けられているLPF素子22Eについて、等価回路図を伴って概略化して表す。
The
実装部品20EのLPF素子22Eは、図37に示すように、キャパシタC1,C2、インダクタD、および端子部E1,E2を含む。端子部E1,E2は、図38に示すバンプ25を介して配線基板10側の配線12と電気的に接続されている。キャパシタC1,C2、インダクタD、および端子部E1,E2の具体的構造は、LPF素子22Eの図37に示す等価回路が素子基板21上にて成立するのであれば、限定されない。
As shown in FIG. 37, the
実装部品20Eの各連絡配線23は、上述の配線基板10の配線13(駆動線)に含まれる特定の二つ一組の部分配線13a間を電気的に接続するためのものである。図40に示すように、連絡配線23は、バンプ25を介して部分配線13aと電気的に接続されている。すなわち、配線基板10の配線13に含まれる特定の二つ一組の部分配線13a間は、バンプ25および実装部品20Eの連絡配線23を介して電気的に接続されている。このような連絡配線23は、素子基板21の主面21a上にパターン形成されたものである。
Each
実装部品20Eの連絡配線24は、上述の配線基板10の配線14(グラウンド線)に含まれる特定の複数の部分配線14a間を電気的に接続するためのものである。図39に示すように、連絡配線24は、バンプ25を介して部分配線14aと電気的に接続されている。すなわち、配線基板10の配線14に含まれる特定の複数の部分配線14a間は、バンプ25および実装部品20Eの連絡配線24を介して電気的に接続されている。また、実装部品20E内において、連絡配線24は上述のLPF素子22Eと電気的に接続されている。このような連絡配線24は、素子基板21の主面21a上にパターン形成されたものである。
The
各スイッチング素子30は、配線12(信号線)の途中を継断するためのものであり、図11および図12を参照して集積型電子部品X1のスイッチング素子30に関して上述したのと同様の構造を有する。スイッチング素子30における駆動電極34は、配線基板10の配線13(駆動線)と接続され、駆動電極35は配線14(グラウンド線)と接続されている。また、集積型電子部品X4では、全てのスイッチング素子30が、配線12によって実質的に囲まれた領域内に配されている。
Each switching
集積型電子部品X4では、図32に示すように、並列に配されたHPF素子22DとLPF素子22Eをそれぞれが含む3つの素子群が、端子部12a,12b間にて回路構成上直列に配されている。
In the integrated electronic component X4, as shown in FIG. 32, three element groups each including the
以上の構成を具備する集積型電子部品X4(可変移相器)の駆動時には、各素子群において、HPF素子22DまたはLPF素子22Eを選択する。具体的には、選択すべきHPF素子22Dに対して直列に配されて当該HPF素子22Dを間に配する一対のスイッチング素子30を選択し、これらスイッチング素子30を共に閉状態とする。これと共に、或はこれに代えて、選択すべきLPF素子22Eに対して直列に配されて当該LPF素子22Eを間に配する一対のスイッチング素子30を選択し、これらスイッチング素子30を共に閉状態とする。集積型電子部品X4において目的のスイッチング素子30について閉状態を実現する手法は、次の通りである。
When driving the integrated electronic component X4 (variable phase shifter) having the above configuration, the
配線基板10の配線13と、実装部品20D,20Eの連絡配線23と、これらを連結するバンプ25とから形成される複数の導電経路(それぞれが端子部13bを有する)のうち、目的のスイッチング素子30の駆動電極34と接続されている導電経路を選択する。そして、選択した導電経路の端子部13bから、当該導電経路を介して目的スイッチング素子30の駆動電極34に対して駆動電位を付与する。これにより、目的スイッチング素子30において、駆動電極34,35間に静電引力が発生し、コンタクト電極33が配線12の一部12cに当接するように可動部32が弾性変形し、閉状態が達成される。
Of a plurality of conductive paths (each having a
選択された三対のスイッチング素子30について以上のようにして閉状態を実現すると、端子部12a,12b間を通過する信号の位相が変化することとなる。
When the closed state is realized for the selected three pairs of switching
集積型電子部品X4において、図32に示すように、三つのHPF素子22DをHPF1〜HPF3と区別し、三つのLPF素子22EをLPF1〜LPF3と区別する。HPF1にて、キャパシタCの静電容量を0.6pFに設定し、インダクタD1,D2のインダクタンスを共に1.6nHに設定すると、HPF1に係る移相量は+90degとなる。HPF2にて、キャパシタCの静電容量を1.0pF、インダクタD1のインダクタンスを3.2nH、インダクタD2のインダクタンスを3.9nHに設定すると、HPF2に係る移相量は+45degとなる。HPF3にて、キャパシタCの静電容量を2.4pF、インダクタD1のインダクタンスを3.1nH、インダクタD2のインダクタンスを設定可能な最小値(例えば0nH)に設定すると、HPF3に係る移相量は+22.5degとなる。LPF1にて、キャパシタC1,C2の静電容量を共に0.6pF、インダクタDのインダクタンスを1.6nHに設定すると、LPF1に係る移相量は−90degとなる。LPF2にて、キャパシタC1,C2の静電容量を共に0.3pF、インダクタDのインダクタンスを1.1nHに設定すると、LPF2に係る移相量は−45degとなる。LPF3にて、キャパシタC1の静電容量を0.2pF、キャパシタC2の静電容量を設定可能な最小値(例えば0pF)、インダクタDのインダクタンスを0.8nHに設定すると、LPF3に係る移相量は−22.5degとなる。HPF1〜3およびLPF1〜3に係る移相量を以上のように設定する場合、集積型電子部品X4では、−157.5deg〜+157.5degの範囲にある8値の間で移相量を変化させることができる。
In the integrated electronic component X4, as shown in FIG. 32, the three
集積型電子部品X4は、実装部品20D,20Eに設けられたHPF素子22DおよびLPF素子22Eと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線13(駆動線)を基板11上に有する。集積型電子部品X4では、このような配線13と実装部品20D,20EのHPF素子22DおよびLPF素子22Eとが相対向するのを、回避することができる。配線13に含まれる二つの部分配線13aが、実装部品20D,20Eの連絡配線23を介して電気的に接続されるため、基板11においてHPF素子22DおよびLPF素子22Eが対向する領域を通過するように配線13を引き回す必要がないからである。配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線13を前記領域外に引き出す上で、基板11にてHPF素子22DおよびLPF素子22Eが対向する領域を通過するように配線13を引き回す必要がないのである。配線13とHPF素子22DおよびLPF素子22Eとが相対向するのを回避することができるこのような集積型電子部品X4は、配線13とHPF素子22DおよびLPF素子22Eとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X4は、集積化されるHPF素子22DおよびLPF素子22Eについて、特性劣化を防止するのに適する。
The integrated electronic component X4 includes a wiring 12 (signal line) electrically connected to the
集積型電子部品X4は、実装部品20D,20Eに設けられたHPF素子22DおよびLPF素子22Eと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線14(グラウンド線)を基板11上に有する。集積型電子部品X4では、このような配線14と実装部品20D,20EのHPF素子22DおよびLPF素子22Eとが相対向するのを、回避することができる。配線14に含まれる複数の部分配線14aが、実装部品20D,20Eの連絡配線24を介して電気的に接続されるため、基板11においてHPF素子22DおよびLPF素子22Eが対向する領域を通過するように配線14を引き回す必要がないからである。配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線14を前記領域外に引き出す上で、基板11にてHPF素子22DおよびLPF素子22Eが対向する領域を通過するように配線14を引き回す必要がないのである。配線14とHPF素子22DおよびLPF素子22Eとが相対向するのを回避することができるこのような集積型電子部品X4は、配線14とHPF素子22DおよびLPF素子22Eとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X4は、集積化されるHPF素子22DおよびLPF素子22Eについて、特性劣化を防止するのに適する。
The integrated electronic component X4 includes a wiring 12 (signal line) electrically connected to the
集積型電子部品X4は、配線基板10および実装部品20D,20Eの接合について、高い接合信頼性を得るのに適する。配線基板10と実装部品20D,20Eの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板10と実装部品20D,20Eとの間に介在させる必要は必ずしもないからである。
The integrated electronic component X4 is suitable for obtaining high bonding reliability with respect to the bonding of the
以上のように、集積型電子部品X4は、配線13,14とHPF素子22D及びLPF素子22Eとの間で容量結合による寄生容量が発生するのを抑制するのに適し、且つ、配線基板10及び実装部品20Dの接合について高い接合信頼性を得るのに適するのである。
As described above, the integrated electronic component X4 is suitable for suppressing the generation of parasitic capacitance due to capacitive coupling between the
加えて、集積型電子部品X4は小型化に適する。上述のように、配線12の途中を継断するための全てのスイッチング素子30が、配線12によって実質的に囲まれた領域内に配されているからである。
In addition, the integrated electronic component X4 is suitable for downsizing. This is because, as described above, all the
図41は、本発明の第5の実施形態に係る集積型電子部品X5の平面図(一部模式化,一部透視化)である。また、図42は、集積型電子部品X5の部分拡大平面図(一部透視化)である。そして、図43から図45は、それぞれ、図42の線XLIII−XLIII、線XLIV−XLIV、および線XLV−XLVに沿った部分断面図である。 FIG. 41 is a plan view (partially schematic, partly transparent) of an integrated electronic component X5 according to the fifth embodiment of the present invention. FIG. 42 is a partially enlarged plan view (partially see through) of the integrated electronic component X5. 43 to 45 are partial cross-sectional views taken along line XLIII-XLIII, line XLIV-XLIV, and line XLV-XLV in FIG. 42, respectively.
集積型電子部品X5は、インダクタンスを変化させることが可能な可変インダクタであり、配線基板10と、複数の実装部品20Fと、複数のスイッチング素子30A,30B(図41では模式的に表す)とを備える。可変インダクタは、例えば、携帯電話など無線通信機器におけるRF回路部の構成要素として用いることができる。
The integrated electronic component X5 is a variable inductor capable of changing the inductance, and includes the
配線基板10は、基板11と、端子部12a,12bを有する配線12と、複数の部分配線13aを含み且つ複数の端子部13bを有する配線13と、複数の部分配線14aを含み且つ端子部14bを有する配線14とを有する。配線基板10の構成は、集積型電子部品X1の配線基板10の上述の構成と同様である。図41では、配線基板10における配線構造(配線12〜14)を等価回路図で表す。
The
各実装部品20Fは、例えば図42から図45に示すように、素子基板21と、インダクタ素子22Fと、連絡配線23,24とを有し、バンプ25を介して配線基板10に接合されている。図41では、各実装部品20Fについて、素子基板21を透視化して表す。図42では、一の実装部品20Fについて、素子基板21を透視化して表す。
For example, as shown in FIGS. 42 to 45, each mounting
実装部品20Fの素子基板21は、例えばシリコン基板であり、配線基板10(ないし基板11の実装対象面11a)に対向する主面21aを有する。インダクタ素子22Fおよび連絡配線23,24は、素子基板21の主面21a上に設けられている。図41では、素子基板21の主面21a側に設けられているインダクタ素子22Fを概略化して表し、且つ、主面21a上の連絡配線23,24を等価回路図で表す。また、図42では、素子基板21の主面21a側に設けられているインダクタ素子22Fについて、等価回路図を伴って概略化して表す。
The
実装部品20Fのインダクタ素子22Fは、特定のインダクタンスを有する素子であり、図42に示すように、インダクタDおよび端子部E1,E2を含む。端子部E1,E2は、図43に示すバンプ25を介して配線基板10側の配線12と電気的に接続されている。インダクタDおよび端子部E1,E2の具体的構造は、インダクタ素子22Fの図42に示す等価回路が素子基板21上にて成立するのであれば、限定されない。
The
実装部品20Fの各連絡配線23は、上述の配線基板10の配線13(駆動線)に含まれる特定の二つ一組の部分配線13a間を電気的に接続するためのものである。図45に示すように、連絡配線23は、バンプ25を介して部分配線13aと電気的に接続されている。すなわち、配線基板10の配線13に含まれる特定の二つ一組の部分配線13a間は、バンプ25および実装部品20Fの連絡配線23を介して電気的に接続されている。このような連絡配線23は、素子基板21の主面21a上にパターン形成されたものである。
Each
実装部品20Fの連絡配線24は、上述の配線基板10の配線14(グラウンド線)に含まれる特定の複数の部分配線14a間を電気的に接続するためのものである。図44に示すように、連絡配線24は、バンプ25を介して部分配線14aと電気的に接続されている。すなわち、配線基板10の配線14に含まれる特定の複数の部分配線14a間は、バンプ25および実装部品20Fの連絡配線24を介して電気的に接続されている。このような連絡配線24は、素子基板21の主面21a上にパターン形成されたものである。
The
スイッチング素子30A,30Bは、それぞれ、配線12(信号線)の途中を継断するためのものであり、図11および図12を参照して集積型電子部品X1のスイッチング素子30に関して上述したのと同様の構造を有する。スイッチング素子30A,30Bにおける駆動電極34は、配線基板10の配線13(駆動線)と接続され、駆動電極35は配線14(グラウンド線)と接続されている。集積型電子部品X5では、全てのスイッチング素子30A,30Bが、配線12によって実質的に囲まれた領域内に配されている。
The
集積型電子部品X5では、図41に示すように、一のインダクタ素子22Fをそれぞれが含む複数の環状回路(一部の環状回路を省略)が、端子部12a,12b間にて回路構成上直列に配されている。各環状回路には、一対のスイッチング素子30Aおよび一対のスイッチング素子30Bが含まれる。
In the integrated electronic component X5, as shown in FIG. 41, a plurality of annular circuits (some annular circuits are omitted) each including one
以上の構成を具備する集積型電子部品X5(可変インダクタ)の駆動時には、例えば、複数のインダクタ素子22Fから一のインダクタ素子22Fを選択するか、或は、複数のインダクタ素子22Fから適当な組み合わせで二以上のインダクタ素子22Fを選択する。具体的には、選択すべきインダクタ素子22Fの属する環状回路にて一対のスイッチング素子30Aを閉状態とし、且つ、選択すべきでないインダクタ素子22Fの属する環状回路にて一対のスイッチング素子30Bを閉状態とする。これにより、集積型電子部品X5における端子部12a,12b間において特定のインダクタンスが設定されることとなる。集積型電子部品X5において目的のスイッチング素子30A,30Bについて閉状態を実現する手法は、次の通りである。
When driving the integrated electronic component X5 (variable inductor) having the above configuration, for example, one
配線基板10の配線13と、実装部品20Fの連絡配線23と、これらを連結するバンプ25とから形成される複数の導電経路(それぞれが端子部13bを有する)のうち、目的のスイッチング素子30A,30Bの駆動電極34と接続されている導電経路を選択する。そして、選択した導電経路の端子部13bから、当該導電経路を介して目的スイッチング素子30A,30Bの駆動電極34に対して駆動電位を付与する。これにより、目的スイッチング素子30A,30Bにおいて、駆動電極34,35間に静電引力が発生し、コンタクト電極33が配線12の一部12cに当接するように可動部32が弾性変形し、閉状態が達成される。
Of a plurality of conductive paths (each having a
集積型電子部品X5は、実装部品20Fに設けられたインダクタ素子22Fと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線13(駆動線)を基板11上に有する。集積型電子部品X5では、このような配線13と実装部品20Fのインダクタ素子22Fとが相対向するのを、回避することができる。配線13に含まれる二つの部分配線13aが、実装部品20Fの連絡配線23を介して電気的に接続されるため、基板11においてインダクタ素子22Fが対向する領域を通過するように配線13を引き回す必要がないからである。配線12に実質的に囲まれた領域内のスイッチング素子30A,30Bを動作させるのに利用される配線13を前記領域外に引き出す上で、基板11にてインダクタ素子22Fが対向する領域を通過するように配線13を引き回す必要がないのである。配線13とインダクタ素子22Fとが相対向するのを回避することができるこのような集積型電子部品X5は、配線13とインダクタ素子22Fとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X5は、集積化されるインダクタ素子22Fについて、特性劣化を防止するのに適する。
The integrated electronic component X5 includes the wiring 12 (signal line) electrically connected to the
集積型電子部品X5は、実装部品20Fに設けられたインダクタ素子22Fと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線14(グラウンド線)を基板11上に有する。集積型電子部品X5では、このような配線14と実装部品20Fのインダクタ素子22Fとが相対向するのを、回避することができる。配線14に含まれる複数の部分配線14aが、実装部品20Fの連絡配線24を介して電気的に接続されるため、基板11においてインダクタ素子22Fが対向する領域を通過するように配線14を引き回す必要がないからである。配線12に実質的に囲まれた領域内のスイッチング素子30A,30Bを動作させるのに利用される配線14を前記領域外に引き出す上で、基板11にてインダクタ素子22Fが対向する領域を通過するように配線14を引き回す必要がないのである。配線14とインダクタ素子22Fとが相対向するのを回避することができるこのような集積型電子部品X5は、配線14とインダクタ素子22Fとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X5は、集積化されるインダクタ素子22Fについて、特性劣化を防止するのに適する。
The integrated electronic component X5 includes the wiring 12 (signal line) electrically connected to the
集積型電子部品X5は、配線基板10および実装部品20Fの接合について、高い接合信頼性を得るのに適する。配線基板10と実装部品20Fの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板10と実装部品20Fとの間に介在させる必要は必ずしもないからである。
The integrated electronic component X5 is suitable for obtaining high bonding reliability with respect to the bonding of the
以上のように、集積型電子部品X5は、配線13,14とインダクタ素子22Fとの間において容量結合による寄生容量が発生するのを抑制するのに適し、且つ、配線基板10および実装部品20Fの接合について高い接合信頼性を得るのに適するのである。
As described above, the integrated electronic component X5 is suitable for suppressing the generation of parasitic capacitance due to capacitive coupling between the
加えて、集積型電子部品X5は小型化に適する。上述のように、配線12の途中を継断するための全てのスイッチング素子30A,30Bが、配線12によって実質的に囲まれた領域内に配されているからである。
In addition, the integrated electronic component X5 is suitable for downsizing. This is because all the
図46は、本発明の第6の実施形態に係る集積型電子部品X6の平面図(一部模式化,一部透視化)である。図47は、集積型電子部品X6の部分拡大平面図(一部模式化,一部透視化)である。また、図48は、集積型電子部品X6の部分拡大平面図(一部透視化)である。そして、図49から図51は、それぞれ、図48の線XLIX−XLIX、線L−L、および線LI−LIに沿った部分断面図である。 FIG. 46 is a plan view (partially schematic, partly transparent) of an integrated electronic component X6 according to the sixth embodiment of the present invention. FIG. 47 is a partial enlarged plan view (partially schematic, partly transparent) of the integrated electronic component X6. FIG. 48 is a partially enlarged plan view (partially see through) of the integrated electronic component X6. 49 to 51 are partial cross-sectional views taken along line XLIX-XLIX, line L-L, and line LI-LI in FIG. 48, respectively.
集積型電子部品X6は、キャパシタバンクであり、配線基板10と、複数の実装部品20G(図46では一部の実装部品20Gを省略)と、複数のスイッチング素子30(図46および図47では模式的に表す)とを備える。キャパシタバンクは、全体として可変キャパシタとして機能し得て、例えば、携帯電話など無線通信機器におけるRF回路部の構成要素として用いることができる。
The integrated electronic component X6 is a capacitor bank, and includes a
配線基板10は、基板11と、端子部12a,12bを有する配線12と、複数の部分配線13aを含み且つ端子部13bを有する配線13と、複数の部分配線14aを含み且つ端子部14bを有する配線14とを有する。配線基板10の構成は、集積型電子部品X1の配線基板10の上述の構成と同様である。図46では、配線基板10における配線構造(配線12〜14)について、一部を省略して等価回路図で表す。
The
各実装部品20Gは、例えば図47から図51に示すように、素子基板21と、キャパシタ素子22Gと、連絡配線23,24とを有し、バンプ25を介して配線基板10に接合されている。図46では、各実装部品20Gについて、素子基板21を透視化して表す。図47では、隣り合う特定の二つの実装部品20Gについて、素子基板21を透視化して表す。図48では、一の実装部品20Gについて、素子基板21を透視化して表す。
Each mounting
実装部品20Gの素子基板21は、例えばシリコン基板であり、配線基板10(ないし基板11の実装対象面11a)に対向する主面21aを有する。キャパシタ素子22Gおよび連絡配線23,24は、素子基板21の主面21a上に設けられている。図46では、素子基板21の主面21a側に設けられているキャパシタ素子22Gを概略化して表し、且つ、主面21a上の連絡配線23,24について、一部を省略して等価回路図で表す。図47では、素子基板21の主面21a側に設けられているキャパシタ素子22Gについて、等価回路図を伴って概略化して表し、且つ、主面21a上の連絡配線23,24を等価回路図で表す。また、図48では、素子基板21の主面21a側に設けられているキャパシタ素子22Gについて、等価回路図を伴って概略化して表す。
The
実装部品20Gのキャパシタ素子22Gは、特定の静電容量を有する素子であり、図47および図48に示すように、キャパシタCおよび端子部E1,E2を含む。端子部E1,E2は、図49に示すバンプ25を介して配線基板10側の配線12と電気的に接続されている。キャパシタCおよび端子部E1,E2の具体的構造は、キャパシタ素子22Gの図47および図48に示す等価回路が素子基板21上にて成立するのであれば、限定されない。また、集積型電子部品X6における複数のキャパシタ素子22Gは、回路構成上並列に配されている。複数のキャパシタ素子22Gの静電容量は、例えば全て同じである。
The
実装部品20Gの各連絡配線23は、上述の配線基板10の配線13(駆動線)に含まれる特定の二つ一組の部分配線13a間を電気的に接続するためのものである。図51に示すように、連絡配線23は、バンプ25を介して部分配線13aと電気的に接続されている。すなわち、配線基板10の配線13に含まれる特定の二つ一組の部分配線13a間は、バンプ25および実装部品20Gの連絡配線23を介して電気的に接続されている。また、各実装部品20Gには、必要な本数の連絡配線23が設けられている(図46では、複数の実装部品20Gのうち集積型電子部品X6の回路構成上一番外側に位置する実装部品20Gについて、連絡配線23の一部を省略している)。一の実装部品20Gが有すべき連絡配線23の本数は、当該実装部品20Gが集積型電子部品X6の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線23は、素子基板21の主面21a上にパターン形成されたものである。
Each
実装部品20Gの連絡配線24は、上述の配線基板10の配線14(グラウンド線)に含まれる特定の複数の部分配線14a間を電気的に接続するためのものである。図50に示すように、連絡配線24は、バンプ25を介して部分配線14aと電気的に接続されている。すなわち、配線基板10の配線14に含まれる特定の複数の部分配線14a間は、バンプ25および実装部品20Gの連絡配線24を介して電気的に接続されている。また、実装部品20G内において、連絡配線24は上述のキャパシタ素子22Gと電気的に接続されている。このような連絡配線24は、素子基板21の主面21a上にパターン形成されたものである。
The
各スイッチング素子30は、配線12(信号線)の途中を継断するためのものであり、図11および図12を参照して集積型電子部品X1のスイッチング素子30に関して上述したのと同様の構造を有する。スイッチング素子30における駆動電極34は、配線基板10の配線13(駆動線)と接続され、駆動電極35は配線14(グラウンド線)と接続されている。また、集積型電子部品X6では、全てのスイッチング素子30が、配線12によって実質的に囲まれた領域内に配されている。
Each switching
以上の構成を具備する集積型電子部品X6(キャパシタバンク)の駆動時においては、複数のキャパシタ素子22Gから少なくとも一のキャパシタ素子22Gを選択して端子部12a,12bと電気的に接続する。具体的には、選択すべきキャパシタ素子22Gに対して直列に配されて当該キャパシタ素子22Gを間に配する一対のスイッチング素子30を選択し、これらスイッチング素子30を共に閉状態とする。集積型電子部品X6において目的のスイッチング素子30について閉状態を実現する手法は、次の通りである。
At the time of driving the integrated electronic component X6 (capacitor bank) having the above configuration, at least one
配線基板10の配線13と、実装部品20Gの連絡配線23と、これらを連結するバンプ25とから形成される複数の導電経路(それぞれが端子部13bを有する)のうち、目的のスイッチング素子30の駆動電極34と接続されている導電経路を選択する。そして、選択した導電経路の端子部13bから、当該導電経路を介して目的スイッチング素子30の駆動電極34に対して駆動電位を付与する。これにより、目的スイッチング素子30において、駆動電極34,35間に静電引力が発生し、コンタクト電極33が配線12の一部12cに当接するように可動部32が弾性変形し、閉状態が達成される。
Of a plurality of conductive paths (each having a
選択されたスイッチング素子30について以上のようにして閉状態を実現した後、端子部12a,12b間に電圧を印加することにより、選択キャパシタ素子22Gに蓄電することが可能である。
After realizing the closed state of the selected switching
集積型電子部品X6は、実装部品20Gに設けられたキャパシタ素子22Gと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線13(駆動線)を基板11上に有する。集積型電子部品X6では、このような配線13と実装部品20Gのキャパシタ素子22Gとが相対向するのを、回避することができる。配線13に含まれる二つの部分配線13aが、実装部品20Gの連絡配線23を介して電気的に接続されるため、基板11にて実装部品20Gのキャパシタ素子22Gが対向する領域を通過するように配線13を引き回す必要がないからである。集積型電子部品X6では、配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線13を前記領域外に引き出す上で、基板11にてキャパシタ素子22Gが対向する領域を通過するように配線13を引き回す必要がないのである。配線13と実装部品20Gのキャパシタ素子22Gとが相対向するのを回避することができるこのような集積型電子部品X6は、配線13と実装部品20Gのキャパシタ素子22Gとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X6は、集積化されるキャパシタ素子22Gについて、特性劣化を防止するのに適する。
The integrated electronic component X6 includes the wiring 12 (signal line) electrically connected to the
また、集積型電子部品X6は、実装部品20Gに設けられたキャパシタ素子22Gと電気的に接続された配線12(信号線)と共に、配線12とは異なる配線14(グラウンド線)を基板11上に有する。集積型電子部品X6では、このような配線14と実装部品20Gのキャパシタ素子22Gとが相対向するのを、回避することができる。配線14に含まれる複数の部分配線14aが、実装部品20Gの連絡配線24を介して電気的に接続されるため、基板11にて実装部品20Gのキャパシタ素子22Gが対向する領域を通過するように配線14を引き回す必要がないからである。集積型電子部品X6では、配線12に実質的に囲まれた領域内のスイッチング素子30を動作させるのに利用される配線14を前記領域外に引き出す上で、基板11にてキャパシタ素子22Gが対向する領域を通過するように配線14を引き回す必要がないのである。配線14と実装部品20Gのキャパシタ素子22Gとが相対向するのを回避することができるこのような集積型電子部品X6は、配線14と実装部品20Gのキャパシタ素子22Gとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品X6は、集積化されるキャパシタ素子22Gについて、特性劣化を防止するのに適する。
Further, the integrated electronic component X6 has a wiring 14 (ground line) different from the
加えて、集積型電子部品X6は、配線基板10および実装部品20Gの接合について、高い接合信頼性を得るのに適する。配線基板10と実装部品20Gの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板10と実装部品20Gの間に介在させる必要は必ずしもないからである。
In addition, the integrated electronic component X6 is suitable for obtaining high bonding reliability with respect to the bonding of the
以上のように、集積型電子部品X6は、配線13,14とキャパシタ素子22Gとの間において容量結合による寄生容量が発生するのを抑制するのに適するとともに、配線基板10および実装部品20Gの接合について、高い接合信頼性を得るのに適するのである。
As described above, the integrated electronic component X6 is suitable for suppressing the generation of parasitic capacitance due to capacitive coupling between the
以上のまとめとして、本発明の構成およびそのバリエーションを以下に付記として列挙する。 As a summary of the above, the configurations of the present invention and variations thereof are listed below as supplementary notes.
(付記1)第1面、並びに、当該第1面上に設けられた第1配線および第2配線、を有する配線基板と、
前記第1面に対向する第2面を有する素子基板、前記第2面側に設けられた機能素子、および、前記第2面上に設けられた少なくとも一つの連絡配線、を有して前記配線基板に実装されている少なくとも一つの実装部品と、を備え、
前記実装部品の前記機能素子は、前記第1配線と電気的に接続されており、
前記第2配線は、前記実装部品の一の連絡配線を介して電気的に接続されている二つ一組の部分配線を少なくとも一組含む、集積型電子部品。
(付記2)前記配線基板は更に第3配線を有し、
前記実装部品は、前記素子基板の前記第2面上に設けられた追加連絡配線を更に有し、
前記第3配線は、前記実装部品の前記追加連絡配線を介して電気的に接続されている少なくとも二つの部分配線を含む、付記1に記載の集積型電子部品。
(付記3)前記実装部品の前記機能素子は、前記追加連絡配線と電気的に接続されている、付記2に記載の集積型電子部品。
(付記4)前記第1配線の途中を継断するための少なくとも一つのスイッチング素子を前記配線基板上に更に備える、付記1から3のいずれか一つに記載の集積型電子部品。
(付記5)前記第1配線の途中を継断するための少なくとも一つのスイッチング素子を前記配線基板上に更に備え、当該スイッチング素子は、可動部と、当該可動部の駆動力を発生させるための第1駆動電極および第2駆動電極とを有し、第1駆動電極は、前記第2配線と電気的に接続されており、前記第2駆動電極は、前記第3配線と電気的に接続されている、付記2または3に記載の集積型電子部品。
(付記6)前記実装部品の前記機能素子は、バンドパスフィルタ素子、バンドエリミネーションフィルタ素子、ハイパスフィルタ素子、ローパスフィルタ素子、インダクタ素子、およびキャパシタ素子からなる群より選択される素子である、付記1から5のいずれか一つに記載の集積型電子部品。
(付記7)主面を有する素子基板と、
前記主面側に設けられた機能素子と、
前記主面上に設けられた少なくとも一つの連絡配線と、備える実装部品。
(付記8)前記主面上に設けられた追加連絡配線を更に備える、付記7に記載の実装部品。
(付記9)前記機能素子は、前記追加連絡配線と電気的に接続されている、付記8に記載の実装部品。
(付記10)前記機能素子は、バンドパスフィルタ素子、バンドエリミネーションフィルタ素子、ハイパスフィルタ素子、ローパスフィルタ素子、インダクタ素子、およびキャパシタ素子からなる群より選択される素子である、付記7から9のいずれか一つに記載の実装部品。
(Appendix 1) A wiring board having a first surface, and a first wiring and a second wiring provided on the first surface;
An element substrate having a second surface facing the first surface; a functional element provided on the second surface side; and at least one connection wiring provided on the second surface. And at least one mounting component mounted on the board,
The functional element of the mounting component is electrically connected to the first wiring,
The second wiring is an integrated electronic component that includes at least one set of two partial wirings that are electrically connected via one connection wiring of the mounting component.
(Appendix 2) The wiring board further includes a third wiring,
The mounting component further includes additional connection wiring provided on the second surface of the element substrate,
The integrated electronic component according to
(Supplementary note 3) The integrated electronic component according to
(Supplementary note 4) The integrated electronic component according to any one of
(Supplementary Note 5) The wiring board further includes at least one switching element for interrupting the middle of the first wiring, and the switching element generates a movable part and a driving force for the movable part. A first drive electrode and a second drive electrode; the first drive electrode is electrically connected to the second wiring; and the second drive electrode is electrically connected to the third wiring. The integrated electronic component according to
(Supplementary note 6) The functional element of the mounting component is an element selected from the group consisting of a bandpass filter element, a band elimination filter element, a highpass filter element, a lowpass filter element, an inductor element, and a capacitor element. The integrated electronic component according to any one of 1 to 5.
(Appendix 7) an element substrate having a main surface;
A functional element provided on the main surface side;
A mounting component including at least one connection wiring provided on the main surface.
(Additional remark 8) The mounting component of Additional remark 7 further provided with the additional connection wiring provided on the said main surface.
(Supplementary note 9) The mounting component according to supplementary note 8, wherein the functional element is electrically connected to the additional connection wiring.
(Supplementary Note 10) The functional element is an element selected from the group consisting of a bandpass filter element, a band elimination filter element, a highpass filter element, a lowpass filter element, an inductor element, and a capacitor element. The mounting component according to any one of the above.
X1〜X6 集積型電子部品
10 配線基板
11 基板
11a 実装対象面
12,13,14 配線
13a,14a 部分配線
12a,12b,13b,14b 端子部
20,20A〜20G 実装部品
21 素子基板
21a 主面
22 バンドパスフィルタ(BPF)素子
22A バンドエリミネーションフィルタ(BEF)素子
22B,22D ハイパスフィルタ(HPF)素子
22C,22E ローパスフィルタ(LPF)素子
22F インダクタ素子
22G キャパシタ素子
23,24 連絡配線
23a,24a 端子部
25 バンプ
C1,C2,C3,C キャパシタ
D1,D2,D3,D インダクタ
E1,E2 端子部
X1 to X6 Integrated
Claims (2)
前記第1面に対向する第2面を有する素子基板、前記第2面側に設けられた機能素子、および、前記第2面上に設けられた少なくとも連絡配線および追加連絡配線、を有して前記配線基板に実装されている少なくとも一つの実装部品と、を備え、
前記実装部品の前記機能素子は、前記第1配線と電気的に接続されており、
前記第2配線は、前記実装部品の前記連絡配線を介して電気的に接続されている二つ一組の部分配線を少なくとも一組含み、
前記第3配線は、前記実装部品の前記追加連絡配線を介して電気的に接続されている二つ一組の部分配線を少なくとも一組含み、
前記第1配線の途中を継断するための少なくとも一つのスイッチング素子を前記配線基板上に更に備え、当該スイッチング素子は、可動部と、当該可動部の駆動力を発生させるための第1駆動電極および第2駆動電極とを有し、第1駆動電極は、前記第2配線と電気的に接続されており、前記第2駆動電極は、前記第3配線と電気的に接続されている、集積型電子部品。 A wiring board having a first surface, and a first wiring , a second wiring, and a third wiring provided on the first surface;
An element substrate having a second surface facing the first surface; a functional element provided on the second surface side; and at least a communication wiring and an additional communication wiring provided on the second surface. And at least one mounting component mounted on the wiring board,
The functional element of the mounting component is electrically connected to the first wiring,
The second wiring is electrically connected to at least see one set including two pair of partial wiring and via the communication line of the mounting parts,
The third wiring includes at least one set of two partial wirings that are electrically connected via the additional connection wiring of the mounting component,
The wiring board further includes at least one switching element for interrupting the middle of the first wiring. The switching element includes a movable part and a first drive electrode for generating a driving force of the movable part. And the second drive electrode, the first drive electrode is electrically connected to the second wiring, and the second drive electrode is electrically connected to the third wiring. Type electronic components.
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