JP5594362B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置の駆動技術に関するものである。

複写機等の撮像装置に搭載されている複数の画素が一列で配列された画素列を有する固体撮像装置として、ＣＣＤ固体撮像装置やＣＭＯＳ固体撮像装置が知られている。

ＣＭＯＳ固体撮像装置は、ＣＭＯＳ・ＬＳＩ製造プロセスをベースに製造される。そのため、ｉ）画像処理機能の取り込み等のシステム・オン・チップ化が可能、ｉｉ）高速処理が容易というようなＣＣＤ固体撮像装置に比べ優れた特徴を有し、近年急速に普及している。

固体撮像装置は、高解像度、小型、かつ、低コストの要望に伴い、近年、画素サイズの狭小化が求められている。画素サイズを単純に縮小した場合、光電変換部が縮小し、入射光量が減少するため、感度が低下し、Ｓ／Ｎ比が悪化する。

画素サイズの狭小化による感度の低下を補うことができる技術として、ＴＤＩ（Ｔｉｍｅ Ｄｅｌａｙ Ｉｎｔｅｇｒａｔｉｏｎ）方式の固体撮像装置が提案されている。

例えば、特許文献１には、移動方向（副走査方向）に複数の画素列と複数の転送電極とが交互に配置されたＣＣＤ固体撮像装置を用いてＴＤＩを実現する技術が開示されている。具体的には、第１列の画素列の１個目の画素（１，１）で発生した信号電荷は、第１列の転送電極により第２列の画素列の１番目の画素（１，２）に転送され、画素（１，２）の信号電荷と加算され画素（１，３）に転送され、画素（１，３）の信号電荷と加算され画素（１，４）に転送される。このようにして、画素（１，１）の信号電荷は、画素（１，４）、画素（１，５）・・・画素（１，ｎ）へと積分されて順次に転送される。

ここで、画素列間の信号電荷の転送速度は、画素列の移動速度と同期されている。そのため、各画素列は同一位置を露光することができる。これにより、ｎ段の画素列により同一位置が順次に露光され、ｎ段の画素列の信号電荷が積分され、ＴＤＩが実現されている。

具体的には、各画素の光電変換部は、露光期間内で生じた電荷が遅延積分する次段画素へと完全転送されることで、空の状態となり、次フレームの露光開始状態となり得る。

このように、ＣＣＤ固体撮像装置では、画素間で信号電荷を転送することができるため、ＴＤＩを容易に実現することができる。

しかしながら、ＣＭＯＳ固体撮像素子は、ＣＭＯＳ・ＬＳＩ製造プロセスをベースとした低電圧化駆動であるため、画素間で信号電荷を転送させることが困難である。

特開平８−１８８６７号公報

本発明は、画素間での信号電荷の転送を必要としない固体撮像装置において、ＴＤＩを実現することを目的とする。

本発明の一局面による固体撮像装置は、被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、前記読出部は、前記前フレームの画素信号を保持する信号保持部と、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備え、前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成する画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とすると、Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α）＋１）／Ｍの関係を有する。

本発明の別の一局面による固体撮像装置は、被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、前記読出部は、前記前フレームの画素信号を保持する信号保持部と、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備え、前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成する画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とすると、Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α＋１）−１）／Ｍの関係を有する。

本発明の更に別の一局面による固体撮像装置は、被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、前記読出部は、前記前フレームの画素信号を保持する信号保持部と、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備え、前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成するＮ段の画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とし、前記遅延時間をδｔとすると、Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α）＋１）／（Ｍ−δｔ）の関係を有する。
本発明の更に別の一局面による固体撮像装置は、被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、前記読出部は、前記前フレームの画素信号を保持する信号保持部と、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備え、前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成するＮ段の画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とし、前記遅延時間をδｔとすると、Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α＋１）−１）／（Ｍ−δｔ）の関係を有する。

本実施の形態による撮像装置の全体構成図である。 図１に示す画素部の詳細な構成を示す図である。 １つの画素ＧＥを構成する光電変換部及び画素回路の回路図である。 （Ａ）、（Ｂ）は、本実施の形態による撮像装置の動作を示すタイミングチャートである。 図３に示す画素回路のタイミングチャートである。 信号保持部の回路図である。 各画素列の露光期間を説明する図である。 （Ａ）、（Ｂ）は、垂直方向に移動する各画素列の露光期間を示した図である。 画素列の配置例を示した図である。 境界に対して対称に配置された一対の画素の回路図である。 （Ａ）、（Ｂ）は、Ｒ，Ｇ，Ｂの順序で画素信号を読み出す場合において、各画素列群を構成する２段の画素列の露光開始位置を揃える場合の各画素列の露光期間を示した図である。 図１２（Ａ）、（Ｂ）は、Ｂ，Ｇ，Ｒの順序で画素信号を読み出す場合において、各画素列群を構成する２段の画素列の露光開始位置を揃える場合の各画素列の露光期間を示した図である。 図９に示す画素列の配置例の変形例を示した図である。 図１３に示す配置例における回路図である。 図１４に示す回路のタイミングチャートである。 図１に示す読出ユニットを、２つの読出ユニットに分けた場合の配置例を示した図である。 図１に示す読出部の変形例を示した撮像装置の構成図である。 Ｎ＝３とした場合に１組につき必要となる信号保持部の個数を説明するための図である。

以下、図面を参照しつつ、本発明の実施の形態による撮像装置について説明する。図１は、本実施の形態による撮像装置の全体構成図である。図１に示すように撮像装置は、画素部１、読出ユニット２、垂直走査回路３、水平走査回路４、出力制御部５、垂直移動部６、バッファ７、画像メモリ８、及び制御部９を備えている。

図１において垂直移動部６、バッファ７、画像メモリ８、及び制御部９を省いたもの、すなわち、画素部１、読出ユニット２、垂直走査回路３、水平走査回路４、及び出力制御部５が固体撮像装置となる。

画素部１は、垂直移動部６の制御に従って、被写体に対して垂直方向に所定の移動速度で相対的に移動する。本実施の形態では、画素部１は、垂直方向に自ら移動することで停止している被写体を露光する。但し、これは一例であり、被写体を垂直方向に対して移動させ、停止している画素部１に被写体を露光させてもよい。

画素部１は、水平方向に直交する垂直方向に配列された３組の画素列群１０＿Ｒ，１０＿Ｇ，１０＿Ｂを備えている。画素列群１０＿Ｒ〜１０＿Ｂを特に区別しない場合は、画素列群１０と記述する。画素列群１０＿Ｒ〜１０＿Ｂは、それぞれ、垂直方向に２段で配列された画素列１１＿Ｒ，１２＿Ｒ、画素列１１＿Ｇ，１２＿Ｇ、画素列１１＿Ｂ，１２＿Ｂを備えている。つまり、本実施の形態では、画素部１は、合計６段の画素列１１＿Ｒ〜１２＿Ｂにより構成されている。ここで、画素列１１＿Ｒ〜１２＿Ｂを区別しない場合は画素列１００と記述する。画素列１００は、複数の画素ＧＥが水平方向に一列で配列されている。

画素列群１０＿Ｒ〜１０＿Ｂは、それぞれ、Ｒ，Ｇ，Ｂに対応している。すなわち、画素列１１＿Ｒ，１２＿Ｒは、それぞれ、Ｒの画素ＧＥ＿Ｒ１，ＧＥ＿Ｒ２により構成され、画素列１１＿Ｇ，１２＿Ｇは、それぞれ、Ｇの画素ＧＥ＿Ｇ１，ＧＥ＿Ｇ２により構成され、画素列１１＿Ｂ，１２＿Ｂは、それぞれ、Ｂの画素ＧＥ＿Ｂ１，ＧＥ＿Ｂ２により構成されている。

つまり、本実施の形態では、各画素列群１０をそれぞれ２段の画素列１００で構成することで、Ｒ，Ｇ，Ｂのそれぞれで２段のＴＤＩ（Time Delay Integration）を実現する。Ｒ，Ｇ，Ｂの画素ＧＥは、それぞれ、Ｒ，Ｇ，Ｂのフィルタを備え、このフィルタを介して光を受光することで、Ｒ，Ｇ，Ｂの光を受光する。

なお、図１では、画素列群１０を３組としたが、これは一例であり、Ｍ（Ｍは１以上の整数）組としてもよい。また、図１では、画素列群１０の段数を２段としたが、これは一例でありＮ（Ｎは２以上の整数）段としてもよい。

図２は、図１に示す画素部１の詳細な構成を示す図である。図２に示すように、画素列１００は、間隔領域１３を介して垂直方向に隣接して配列されている。間隔領域１３は、垂直方向の長さがＬｄであり、水平方向の長さが各画素列１００の水平方向の長さに等しい短冊形状を有している。つまり、画素列１２＿Ｒと画素列１１＿Ｇとは、垂直方向にＬｄの間隔を空けて配列され、画素列１２＿Ｇと画素列１１＿Ｂとは、垂直方向にＬｄの間隔を空けて配列されている。

１組の画素列群１０において、各画素列１００の垂直方向の配列間隔はＰｓである。また、３組の画素列群１０＿Ｒ〜１０＿Ｂの垂直方向の配列間隔はＰｄである。

図３は、１つの画素ＧＥを構成する光電変換部ＰＤ及び画素回路ＧＣの回路図である。画素回路ＧＣは、ＣＭＯＳの画素回路により構成され、転送トランジスタＴＱ、リセットトランジスタＲＱ、増幅トランジスタＧＱ、及び行選択トランジスタＳＱを含む。

光電変換部ＰＤは被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。ここで、光電変換部ＰＤはアノードが接地され、カソードが転送トランジスタＴＱの一端に接続されている。

転送トランジスタＴＱは、ゲートに入力される信号であるφＴＸによってオン・オフし、オンした場合、光電変換部ＰＤにより蓄積された信号電荷をフローティングディフュージョン（以下、「ＦＤ」と記述する）に転送する。なお、φＴＸは、例えば垂直走査回路３から行選択信号線Ｌ１を介して出力される。

ＦＤは、光電変換部ＰＤから転送された信号電荷を蓄積し、蓄積した信号電荷の大きさに応じたレベルを有する電圧信号に変換し、画素信号として出力する。

リセットトランジスタＲＱは、一端に駆動電圧であるＶＲＤが入力され、ゲートに入力される信号であるφＲＸにしたがってオン・オフしてＦＤをリセットする。なお、ＶＲＤは図略の電圧源から出力され、φＲＸは、例えば垂直走査回路３から行選択信号線Ｌ１を介して出力される。

増幅トランジスタＧＱは、一端に駆動電圧であるＶＤＤが入力され、ＦＤから出力される画素信号を増幅して行選択トランジスタＳＱに出力する。なお、ＶＤＤは、例えば図略の電圧源から出力される。

行選択トランジスタＳＱは、ゲートに入力される行選択信号であるφＳＸによりオン・オフし、オンした場合、増幅トランジスタＧＱから出力された画素信号を垂直信号線Ｌ２を介して読出部２０に出力する。なお、φＳＸは例えば行選択信号線Ｌ１を介して垂直走査回路３から出力される。

図１に戻り、垂直走査回路３は、各画素列１００と行選択信号線Ｌ１を介して接続されている。そして、垂直走査回路３は、出力制御部５から出力されるクロック信号ＣＬＫに従って、各画素列１００を選択するための行選択信号を垂直方向の上側から下側に向けて、又は下側から上側に向けて循環的に出力し、画素部１を垂直方向に走査する。

本実施の形態では、垂直走査回路３は、例えばクロック信号ＣＬＫに従って動作するシフトレジスタにより構成されている。垂直走査回路３をシフトレジスタにより構成することで、簡易な構成でありながら、各画素列１００を循環的に選択することができる。

垂直信号線Ｌ２は、画素部１の水平方向の各列に対応して複数本存在する。また、各垂直信号線Ｌ２は、対応する列の６つの画素ＧＥと接続されている。

読出ユニット２は、画素部１の水平方向の各列に対応して設けられた複数の読出部２０を備えている。読出部２０は、対応する列の６個の画素ＧＥから垂直信号線Ｌ２を介して順次に画素信号を読み出す。なお、読出部２０の詳細については、後述する。

出力制御部５は、図４に示すように、各画素列１００が垂直方向に所定距離移動するフレーム期間Ｔを３分割することで得られる１つの水平処理期間Ｈが到来する毎に、各画素列群１０の画素信号の出力処理期間を垂直方向の順番で順次に割り付けることで、各画素列群１０を選択する。本実施の形態では、出力制御部５は、水平処理期間Ｈが到来する毎に画素列群１０＿Ｒ〜１０＿Ｂの順、すなわち、Ｒ，Ｇ，Ｂの順で出力処理期間を割り付ける。出力制御部５の処理の詳細については後述する。

図１に戻り、読出部２０は、増幅器３０、信号保持群４０、加算部５０、ＡＤ変換器６０、及びラッチ部７０を備えている。増幅器３０は、画素部１と信号保持群４０との間に接続されている。そして、増幅器３０は、各画素ＧＥから出力される画素信号に対して相関二重サンプリングを施し、画素信号に含まれるノイズ成分を除去し映像成分のみを抽出し、抽出した映像成分を所定の利得で増幅し、信号保持群４０に出力する。

本実施の形態では、画素ＧＥは、画素信号の１回の出力動作において、１相目にノイズ成分のみを含む画素信号を出力し、２相目にノイズ成分及び映像成分を含む画素信号を出力する。そのため、増幅器３０は、２相目に出力されたノイズ成分及び映像成分を含む画素信号から１相目に出力されたノイズ成分のみを含む画素信号を差し引くことで、映像成分のみを含む画素信号を抽出する相関二重サンプリング処理を行う。

信号保持群４０は、４個の信号保持部４１＿Ｘ，４１＿Ｒ，４１＿Ｇ，４１＿Ｂを備えている。なお、信号保持部４１＿Ｘ，４１＿Ｒ，４１＿Ｇ，４１＿Ｂを区別しない場合は、信号保持部４１と記述する。信号保持部４１は、例えばサンプルホールド回路からなるアナログメモリにより構成されている。

図６は、信号保持部４１の回路図である。信号保持部４１は、一対のスイッチＳＷ１，ＳＷ２と、コンデンサＣ１により構成されている。スイッチＳＷ１，ＳＷ２は垂直信号線Ｌ２上に設けられ、スイッチＳＷ１はスイッチＳＷ２よりも画素信号の流れる方向に対して上流側に設けられている。コンデンサＣ１は、一端がスイッチＳＷ１，ＳＷ２の接続点に接続され、他端が接地されている。

スイッチＳＷ１，ＳＷ２は、例えば、トランジスタにより構成され、出力制御部５から出力される制御信号にしたがって、オン・オフする。そして、信号保持部４１は、スイッチＳＷ１＝オン、スイッチＳＷ２＝オフの場合、垂直信号線Ｌ２に流れる画素信号をコンデンサＣ１に蓄積させる。これにより、アナログの画素信号が保持される。

一方、信号保持部４１は、スイッチＳＷ１＝オフ、スイッチＳＷ２＝オンの場合、コンデンサＣ１に蓄積する画素信号を加算部５０に出力する。また、信号保持部４１は、スイッチＳＷ１＝オン、スイッチＳＷ２＝オンの場合、垂直信号線Ｌ２に流れる画素信号をスルーさせる。

なお、図６に示す信号保持部４１は一例にすぎず、アナログの画素信号を保持することが可能な回路であれば、どのような回路を採用してもよい。

図１に戻り、信号保持部４１＿Ｘは、画素列１２＿Ｒ，１２＿Ｇ，１２＿Ｂから出力される現フレームの画素信号を順次に保持する。ここで、現フレームの画素信号とは、出力処理期間が割り付けられた画素列群１０の最終段の画素列１２＿Ｒ，１２＿Ｇ，１２＿Ｂが露光した１フレームの画素信号を指す。

信号保持部４１＿Ｒは、画素列１１＿Ｒから出力される前フレームの画素信号を保持する。信号保持部４１＿Ｇは、画素列１１＿Ｇから出力される前フレームの画素信号を保持する。信号保持部４１＿Ｂは、画素列１１＿Ｂから出力される前フレームの画素信号を保持する。但し、これは一例であり、各信号保持部４１に異なる画素列の画素信号を保持させてもよい。ここで、前フレームの画素信号は、出力処理期間が割り付けられた画素列群１０において、最終段の画素列１２＿Ｒ，１２＿Ｇ，１２＿Ｂよりも画素部１の進行方向に対して先端側に位置する画素列１１＿Ｒ，１１＿Ｇ，１１＿Ｂが露光した１フレームの画素信号を指す。

加算部５０は、例えば、アナログの加算回路により構成され、出力制御部５の制御の下、信号保持部４１＿Ｘに保持された画素信号と、この画素信号と同一位置の画素信号であって信号保持部４１＿Ｒ〜４１＿Ｂに保持された画素信号とを加算して、ＡＤ変換器６０に出力する。

ＡＤ変換器６０は、例えば、積分型のＡＤ変換器、又は逐次比較型のＡＤ変換器により構成され、加算部５０から出力された画素信号を所定ビット（例えば１４ビット）のデジタルの画素信号に変換する。以下、デジタルの画素信号を画素データと記述する。

ラッチ部７０は、ＡＤ変換器６０から出力された画素データを保持する。そして、ラッチ部７０は、水平走査回路４により自身が選択されると、保持する画素データをバッファ７を介して画像メモリ８に出力する。

水平走査回路４は、例えばシフトレジスタから構成され、出力制御部５から出力されるクロック信号ＣＬＫに従って、画素部１の水平方向の各列を左側から右側に向けて順次に選択するための列選択信号を各読出部２０に循環的に出力し、選択した読出部２０のラッチ部７０から画素データを出力させる。なお、水平走査回路４は、各読出部２０を右側から左側に向けて順次に選択してもよい。

バッファ７は、ラッチ部７０から出力される画素データの電圧が所定の閾値以上の場合、この電圧を所定レベルの電圧まで増大させ、画素データの電圧が所定の閾値未満の場合、この電圧を０とする。これにより、１つの画素データを構成する各ビットのビット値のＨｉ又はＬｏを明確化することができる。

画像メモリ８は、複数フレームの画素データを記憶することができる記憶容量を有する例えばＲＡＭにより構成されている。

制御部９は、例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備えるコンピュータにより構成され、撮像装置の全体制御を司る。垂直移動部６は、画素部１を垂直方向に所定距離移動させる移動機構と、移動機構に駆動力を与えるモータとにより構成されている。これにより、画素部１は、被写体に対して移動し、被写体を露光することができる。なお、静止している画素部１に対して被写体を移動させる構成を採用する場合は、垂直移動部６の移動機構としては、被写体を垂直方向に移動させる移動機構を採用すればよい。この場合、被写体としては、例えば原稿が採用され、移動機構としては、例えば原稿を挟持して搬送させる搬送ローラを採用することができる。

次に、出力制御部５の処理の詳細について説明する。図４（Ａ）、（Ｂ）は、本実施の形態による撮像装置の動作を示すタイミングチャートである。図５は、図３に示す画素回路ＧＣのタイミングチャートである。

図４（Ａ）において、１〜３段目は、それぞれ、画素列群１０＿Ｒ，１０＿Ｇ，１０＿Ｂに対する処理を示している。また、図４（Ａ）では、水平処理期間Ｈ＿１の左側には水平処理期間Ｈ＿０，Ｈ＿（−１），Ｈ＿（−２），・・・が続いているものとし、水平処理期間の右側には、水平処理期間Ｈ＿５，Ｈ＿６，Ｈ＿７，・・・が続いているものとする。

図４（Ｂ）において、１〜６段目は、それぞれ画素列１２＿Ｒ，１１＿Ｒ，１２＿Ｇ，１１＿Ｇ，１２＿Ｂ，１１＿Ｂの露光期間を示している。

出力制御部５は、水平処理期間Ｈが到来する毎に、第１〜第５処理Ｓ１〜Ｓ５を実行する。第１処理Ｓ１は、画素列群１０＿Ｒ〜１０＿Ｂのうち、ある画素列群１０である注目画素列群１０＿Ｘに出力処理期間を割り付けたとき、注目画素列群１０＿Ｘのうち、画素部１の進行方向に対して最終段の画素列である２段目の画素列１２＿Ｒ，１２＿Ｇ，１２＿Ｂから画素信号を出力させ、信号保持部４１＿Ｘに保持させる処理である。

図４の例では、水平処理期間Ｈ＿１，Ｈ＿２，Ｈ＿３，Ｈ＿４は、それぞれ、画素列群１０＿Ｒ，１０＿Ｇ，１０＿Ｂ，１０＿Ｒの出力処理期間が割り付けられている。したがって、画素列群１０＿Ｒは水平処理期間Ｈ＿１，Ｈ＿４において注目画素列群１０＿Ｘとなり、画素列群１０＿Ｇは水平処理期間Ｈ＿２において注目画素列群１０＿Ｘとなり、画素列群１０＿Ｂは水平処理期間Ｈ＿３において注目画素列群１０＿Ｘとなる。

水平処理期間Ｈ＿１の第１処理Ｓ１では、画素列１２＿Ｒから現フレームの画素信号が出力され、信号保持部４１＿Ｘに保持される。この現フレームの画素信号は、図４（Ｂ）に示すように、水平処理期間Ｈ＿（−２）〜Ｈ＿０の１フレーム期間Ｔで、画素列１２＿Ｒが被写体を露光した画素信号である。

この現フレームの画素信号の出力処理の詳細を図５に示す。図５に示すように、水平処理期間Ｈ＿１の開始時刻である時刻ｔ１が到来すると、画素列１２＿Ｒの画素ＧＥ＿Ｒ２のリセットトランジスタＲＱにφＲＸ＿Ｒ２が入力され、リセットトランジスタＲＱが所定時間だけオンされ、ＦＤがリセットされる。

次に、画素ＧＥ＿Ｒ２の行選択トランジスタＳＱにφＳＸ＿Ｒ２が入力され、行選択トランジスタＳＱが所定時間だけオンされ、ＦＤのリセットレベルの電圧が垂直信号線Ｌ２を介して読出部２０に出力される。このリセットレベルの電圧は、画素ＧＥ＿Ｒ２のノイズ成分の画素信号である。

次に、画素ＧＥ＿Ｒ２の転送トランジスタＴＱにφＴＸ＿Ｒ２が入力され、転送トランジスタＴＱが所定時間だけオンされ、光電変換部ＰＤに蓄積されたフレーム期間Ｔの信号電荷がＦＤに転送される。なお、転送トランジスタＴＱがオフすると光電変換部ＰＤは次のフレームの露光を開始する。

次に、画素ＧＥ＿Ｒ２の行選択トランジスタＳＱにφＴＸ＿Ｒ２が入力され、行選択トランジスタＳＱが所定時間だけオンされ、ＦＤの電圧が画素信号として垂直信号線Ｌ２を介して読出部２０に出力される。この画素信号はノイズ成分及び映像成分を含む。

次に、読出部２０の増幅器３０により、ノイズ成分及び映像成分を含む画素信号からノイズ成分のみを含む画素信号が減算され、映像成分のみを含む画素信号が信号保持部４１＿Ｘに保持される。

以上の図５の示す処理が、水平処理期間Ｈ＿２，Ｈ＿３，Ｈ＿４の開始時刻ｔ２，ｔ３，ｔ４が到来する毎に、画素列１２＿Ｇ，１２＿Ｂ，１２＿Ｒに対して順次に実行される。これにより、水平処理期間Ｈが到来する毎に、各画素列１００からフレーム期間Ｔの画素信号が出力され、信号保持部４１＿Ｘに保持される。

図４（Ａ）に戻り、水平処理期間Ｈ＿２の第１処理Ｓ１では、画素列１２＿Ｇから現フレームの画素信号が出力され、信号保持部４１＿Ｘに保持される。この現フレームの画素信号は、図４（Ｂ）に示すように、水平処理期間Ｈ＿（−１）〜Ｈ＿１のフレーム期間Ｔで、画素列１２＿Ｇが被写体を露光した画素信号である。

水平処理期間Ｈ＿３の第１処理Ｓ１では、画素列１２＿Ｂから現フレームの画素信号が出力され、信号保持部４１＿Ｘに保持される。この現フレームの画素信号は、図４（Ｂ）に示すように、水平処理期間Ｈ＿０〜Ｈ＿２のフレーム期間Ｔで、画素列１２＿Ｂが被写体を露光した画素信号である。

このように、画素列１２＿Ｒ，１２＿Ｇ，１２＿Ｂから水平処理期間Ｈ毎に順次に現フレームの画素信号が出力され、信号保持部４１＿Ｘに保持される。

第２処理Ｓ２は、信号保持部４１＿Ｘに保持された現フレームの画素信号と、注目画素列群１０＿Ｘに対して出力処理期間が過去に割り付けられたときに、１段目の画素列１００から出力されて信号保持部４１に保持された同一位置の前フレームの画素信号とを加算部５０に加算させる処理である。

図４（Ａ）の例では、水平処理期間Ｈ＿１の第２処理Ｓ２において、信号保持部４１＿Ｘに保持された現フレームの画素信号Ｖ＿Ｒ２と信号保持部４１＿Ｒに保持された前フレームの画素信号Ｖ＿Ｒ１とが加算される。このとき、信号保持部４１＿Ｘ，４１＿Ｒは空となる。ここで、信号保持部４１＿Ｘに保持された画素信号Ｖ＿Ｒ１は、水平処理期間Ｈ＿１の第１処理Ｓ１で画素列１２＿Ｒから出力された画素信号である。また、信号保持部４１＿Ｒに保持された画素信号は、水平処理期間Ｈ＿１の１フレーム期間Ｔ前の水平処理期間Ｈ＿（−２）の第３処理Ｓ３で画素列１１＿Ｒから出力された画素信号Ｖ＿Ｒ１である。

図７は、画素列１１＿Ｒの画素ＧＥ＿Ｒ１と画素列１２＿Ｒの画素ＧＥ＿Ｒ２との露光期間を説明する図である。図７では、画素部１の移動速度をＶとする。

画素信号Ｖ＿Ｒ１は、画素ＧＥ＿Ｒ１が時刻ｔ（−５）＋δＴ〜時刻ｔ（−２）＋δＴのフレーム期間Ｔで被写体を露光することで得られた画素信号である。ここで、δＴは、水平処理期間Ｈの開始時刻から第３処理Ｓ３の開始時刻までの遅延時間を示している。このフレーム期間Ｔで画素ＧＥ＿Ｒ１はＶ・Ｔ移動するため、画素ＧＥ＿Ｒ１が露光するフレームはＤ＿Ｒ１となる。フレームＤ＿Ｒ１の露光開始位置は時刻ｔ（−５）＋δＴにおける画素ＧＥ＿Ｒ１の後端（画素ＧＥ＿Ｒ２の先端Ｅ２）であり、フレームＤ＿Ｒ１の露光終了位置は時刻ｔ（−２）＋δＴにおける画素ＧＥ＿Ｒ１の先端Ｅ１である。

画素信号Ｖ＿Ｒ２は、画素ＧＥ＿Ｒ２が時刻ｔ（−２）〜時刻ｔ１のフレーム期間Ｔで被写体を露光することで得られた画素信号である。このフレーム期間Ｔで画素ＧＥ＿Ｒ２はＶ・Ｔ移動するため、画素ＧＥ＿Ｒ２が露光するフレームはＤ＿Ｒ２となる。フレームＤ＿Ｒ２の露光開始位置は時刻ｔ（−２）における画素ＧＥ＿Ｒ２の後端Ｅ３であり、フレームＤ＿Ｒ２の露光終了位置は時刻ｔ１における画素ＧＥ＿Ｒ２の先端Ｅ２である。

そして、フレームＤ＿Ｒ１，Ｄ＿Ｒ２のずれはＶ・δＴであり、差は僅かである。よって、フレームＤ＿Ｒ１とフレームＤ＿Ｒ２とはほぼ同一位置となり、画素信号Ｖ＿Ｒ２は、画素信号Ｖ＿Ｒ１とほぼ同一位置をフレーム期間Ｔ後に露光した画素信号となる。

そのため、第２処理Ｓ２で、画素信号Ｖ＿Ｒ１，Ｖ＿Ｒ２を加算することで、ＴＤＩを実現することができる。

図４（Ａ）に戻り、水平処理期間Ｈ＿２の第２処理Ｓ２において、信号保持部４１＿Ｘに保持された現フレームの画素信号Ｖ＿Ｇ２と、信号保持部４１＿Ｇに保持された前フレームの画素信号Ｖ＿Ｇ１とが加算される。このとき、信号保持部４１＿Ｘ，４１＿Ｇは空となる。画素信号Ｖ＿Ｇ２は水平処理期間Ｈ＿２の第１処理Ｓ１で画素列１２＿Ｇから出力された画素信号である。また、画素信号Ｖ＿Ｇ１は、水平処理期間Ｈ＿２のフレーム期間Ｔ前の水平処理期間Ｈ＿（−１）の第３処理Ｓ３で画素列１１＿Ｇから出力された画素信号である。

水平処理期間Ｈ＿３の第２処理Ｓ２において、信号保持部４１＿Ｘに保持された現フレームの画素信号Ｖ＿Ｂ２と信号保持部４１＿Ｂに保持された前フレームの画素信号Ｖ＿Ｂ１とが加算され、信号保持部４１＿Ｘ，４１＿Ｂは空となる。画素信号Ｖ＿Ｂ２は水平処理期間Ｈ＿３の第１処理Ｓ１で画素列１２＿Ｂから出力された画素信号である。また、画素信号Ｖ＿Ｂ１は、水平処理期間Ｈ＿２の１フレーム期間Ｔ前の水平処理期間Ｈ＿（０）の第３処理Ｓ３で画素列１１＿Ｂから出力された画素信号である。

第３処理Ｓ３は、注目画素列群１０＿Ｘの１段目の画素列１１＿Ｒ，１１＿Ｇ，１１＿Ｂに前フレームの画素信号を出力させ、信号保持部４１に保持させる処理である。

図４（Ａ）の例では、水平処理期間Ｈ＿１の第３処理Ｓ３において、画素列１１＿Ｒから画素信号Ｖ＿Ｒ１が出力され、信号保持部４１＿Ｒに保持される。画素信号Ｖ＿Ｒ１は、図４（Ｂ）に示すように、水平処理期間Ｈ＿（−２）の開始時刻のδＴ後〜水平処理期間Ｈ＿１の開始時刻のδＴ後のフレーム期間Ｔで、画素列１１＿Ｒが被写体を露光した画素信号である。この画素信号Ｖ＿Ｒ１の出力処理の詳細は図５に示されているが、画素信号Ｖ＿Ｒ２の出力処理と同一であるため、説明を省略する。

また、水平処理期間Ｈ＿２の第３処理Ｓ３において、画素列１１＿Ｇから画素信号Ｖ＿Ｇ１が出力され、信号保持部４１＿Ｇに保持される。画素信号Ｖ＿Ｇ１は、図４（Ｂ）に示すように、水平処理期間Ｈ＿（−１）の開始時刻のδＴ後〜水平処理期間Ｈ＿２の開始時刻のδＴ後の１フレーム期間Ｔで、画素列１１＿Ｇが被写体を露光した画素信号である。

また、水平処理期間Ｈ＿３の第３処理Ｓ３において、画素列１１＿Ｂから画素信号Ｖ＿Ｂ１が出力され、信号保持部４１＿Ｂに保持される。この画素信号は、図４（Ｂ）に示すように、水平処理期間Ｈ＿０の開始時刻のδＴ後〜水平処理期間Ｈ＿３の開始時刻のδＴ後のフレーム期間Ｔで、画素列１１＿Ｂが被写体を露光した画素信号である。

このように、第３処理Ｓ３では、水平処理期間Ｈ毎に、画素列１２＿Ｒ〜１２＿Ｂに対してδＴだけ時間をずらして、画素列１１＿Ｒ〜１１＿Ｂから画素信号が出力され、信号保持部４１＿Ｒ〜４１＿Ｂに保持される。

第４処理Ｓ４は、加算部５０により加算された画素信号を、ＡＤ変換器６０にＡＤ変換させる処理である。第４処理Ｓ４は、第３処理Ｓ３と並列して実行される。

図４（Ａ）の例では、水平処理期間Ｈ＿１の第４処理Ｓ４において、第２処理Ｓ２により加算されたＲの画素信号がＡＤ変換されて画素データとされ、ラッチ部７０にラッチされる。水平処理期間Ｈ＿１の第４処理Ｓ４が終了したとき、全列のラッチ部７０は１フレームのＲの画素データを格納している。

水平処理期間Ｈ＿２，Ｈ＿３においても、水平処理期間Ｈ＿１と同様、Ｇ，Ｂに対する第４処理Ｓ４が実行される。

第５処理Ｓ５は、第４処理Ｓ４によりラッチ部７０にラッチされた１フレームの画素データを順次に出力する処理である。第５処理Ｓ５は、第１処理Ｓ１〜Ｓ４と並列して実行される。

図４（Ａ）の例では、水平処理期間Ｈ＿２の第５処理Ｓ５において、水平処理期間Ｈ＿１の第４処理Ｓ４で全列のラッチ部７０にラッチされた１フレームのＲの画素データが順次に出力され、画像メモリ８に格納される。

水平処理期間Ｈ＿３，Ｈ＿４においても、水平処理期間Ｈ＿２と同様、Ｇ，Ｂに対する第５処理Ｓ５が実行される。このように、水平処理期間Ｈが経過する毎に、Ｒ，Ｇ，Ｂの１フレーム分の画像データが画像メモリ８に格納されることになる。

図８（Ａ）、（Ｂ）は、垂直方向に移動する各画素列１００の画素信号の露光期間を示した図である。図８（Ａ）、（Ｂ）において、画素部１は下側から上側に向けて移動しているものとする。なお、図８（Ａ）、（Ｂ）において、四角形の１升は画素列１００を構成するある列の画素ＧＥを表している。

画素部１の移動速度Ｖは、Ｖ＝Ｐｓ／Ｔに設定されている。図８（Ａ）の縦方向の１目盛りは、水平処理期間Ｈの画素部１の移動距離を示し、Ｔ＝３Ｈであるため、Ｐｓ／３である。画素列群１０の配列間隔Ｐｄは、Ｐｄ＝７Ｐｓ／３に設定されている。そのため、間隔領域１３の垂直方向の長さＬｄは、Ｌｄ＝Ｐｄ−２Ｐｓ＝Ｐｓ／３である。

フレーム期間Ｔ１＿Ｒ２において、画素ＧＥ＿Ｒ２は、先端Ｅ２が位置Ｙ３〜位置Ｙ６に移動する。よって、画素ＧＥ＿Ｒ２のフレームＤ＿Ｔ１＿Ｒ２は、露光開始位置が位置Ｙ０となり、露光終了位置が位置Ｙ６となる。

また、フレーム期間Ｔ３＿Ｇ２において、画素ＧＥ＿Ｇ２は、先端Ｅ２が位置Ｙ３〜位置Ｙ６に移動する。よって、画素ＧＥ＿Ｇ２のフレームＤ＿Ｔ３＿Ｇ２は、露光開始位置が位置Ｙ０となり、露光終了位置が位置Ｙ６となり、フレームＤ＿Ｔ１＿Ｒ２と同一領域となる。

フレームＤ＿Ｔ１＿Ｒ２の画素信号は水平処理期間Ｈ＿４で読出部２０に出力され、フレームＤ＿Ｔ３＿Ｇ２の画素信号は、水平処理期間Ｈ＿１１で、読出部２０に出力される。

したがって、画素ＧＥ＿Ｇ２から出力される画素信号は、２フレーム期間２Ｔ前に画素ＧＥ＿Ｒ２から出力される画素信号と同一位置の画素信号となる。また、図８（Ａ）のシーケンスから、画素ＧＥ＿Ｂ２から出力される画素信号も、２フレーム期間２Ｔ前に画素ＧＥ＿Ｂ２から出力される画素信号と同一位置の画素信号となることが分かる。

よって、画素ＧＥ＿Ｒ２〜画素ＧＥ＿Ｂ２は、同一位置の画素信号を出力することができる。

画素ＧＥ＿Ｒ１〜画素ＧＥ＿Ｂ１は、それぞれ、画素信号の出力タイミングが水平処理期間Ｈの開始時刻からδＴ遅れているが、フレーム期間Ｔが到来する毎に、順次に画素信号を出力しているため、画素ＧＥ＿Ｒ２〜画素ＧＥ＿Ｂ２と同様、同一位置の画素信号を出力することができる。

フレーム期間Ｔ１＿Ｒ１において、画素ＧＥ＿Ｒ１は先端Ｅ１が位置Ｙ６＋Ｖ・δＴ〜位置Ｙ９＋Ｖ・δＴに移動する。よって、画素ＧＥ＿Ｒ１のフレームＤ＿Ｔ１＿Ｒ１は、露光開始位置が位置Ｙ３＋Ｖ・δＴとなり、露光終了位置が位置Ｙ９＋Ｖ・δＴとなる。

また、フレーム期間Ｔ２＿Ｒ２において、画素ＧＥ＿Ｒ２は、先端Ｅ１が位置Ｙ６〜位置Ｙ９に移動する。よって、画素ＧＥ＿Ｒ２のフレームＤ＿Ｔ２＿Ｒ２は露光開始位置が位置Ｙ３となり、露光終了位置が位置Ｙ９となる。ここで、δＴを短く設定すると、フレームＤ＿Ｔ１＿Ｒ１は、フレームＤ＿Ｔ２＿Ｒ２とほぼ同一位置となる。

フレームＤ＿Ｔ１＿Ｒ２の画素信号は水平処理期間Ｈ＿４の時刻ｔ４で読出部２０に出力され、フレームＤ＿Ｔ２＿Ｒ２の画素信号は、水平処理期間Ｈ＿７の時刻ｔ７＋δＴで、読出部２０に出力される。

したがって、画素ＧＥ＿Ｒ２から出力される画素信号は、ほぼ１フレーム期間Ｔ前に画素ＧＥ＿Ｒ１から出力される画素信号と同一位置の画素信号となる。また、図８（Ａ）のシーケンスから、画素ＧＥ＿Ｇ２から出力される画素信号も、１フレーム期間Ｔ前に画素ＧＥ＿Ｇ１から出力される画素信号とほぼ同一位置の画素信号となることが分かり、画素ＧＥ＿Ｂ２から出力される画素信号も、１フレーム期間Ｔ前に画素ＧＥ＿Ｂ１から出力される画素信号とほぼ同一位置の画素信号となることが分かる。

以上のことから、画素ＧＥ＿Ｒ１及び画素ＧＥ＿Ｒ２と、画素ＧＥ＿Ｇ１及び画素ＧＥ＿Ｇ２と、画素ＧＥ＿Ｂ１及び画素ＧＥ＿Ｂ２とのそれぞれにほぼ同一位置を露光させて、Ｒ，Ｇ，ＢのそれぞれにおいてＴＤＩを行うことができる。

図９は、画素列１００の配置例を示した図である。各画素列１００は、間隔領域１３と受光領域１４とを備えている。間隔領域１３には図３に示す画素回路ＧＣが配置され、受光領域１４には光電変換部ＰＤが配置される。

具体的には、間隔領域１３＿１には画素列１１＿Ｒの画素回路ＧＣが配置されている。また、間隔領域１３＿２には画素列１２＿Ｒ，１１＿Ｇの画素回路ＧＣが配置されている。また、間隔領域１３＿３には画素列１２＿Ｇ，１１＿Ｂの画素回路ＧＣが配置されている。また、間隔領域１３＿４には画素列１２＿Ｂの画素回路ＧＣが配置されている。

画素列群１０＿Ｒと画素列群１０＿Ｇとの境界を挟んで配置された２段の画素列１２＿Ｒ，１１＿Ｇは、対称に位置する一対の画素ＧＥ＿Ｒ２，ＧＥ＿Ｇ１の画素回路ＧＣの一部の回路素子が境界に対して対称に配置、つまり、鏡面配置されている。また、画素ＧＥ＿Ｇ２，ＧＥ＿Ｂ１も画素ＧＥ＿Ｒ２，ＧＥ＿Ｇ１と同様、画素回路ＧＣの回路素子が鏡面配置されている。

更に、画素ＧＥ＿Ｒ２，ＧＥ＿Ｇ１及び画素ＧＥ＿Ｇ２，ＧＥ＿Ｂ１は、それぞれ、画素回路ＧＣの一部の回路素子が共有化されている。

図１０は、境界に対して対称に配置された一対の画素ＧＥ＿Ｇ２と画素ＧＥ＿Ｂ１との回路図を示している。図１０に示すように、画素ＧＥ＿Ｇ２，ＧＥ＿Ｂ１は、リセットトランジスタＲＱ、ＦＤ、増幅トランジスタＧＱ、及び行選択トランジスタＳＱが共有化されている。

そのため、画素ＧＥ＿Ｇ２，ＧＥ＿Ｂ１毎に画素回路ＧＣを設ける場合に比べて、画素回路ＧＣを構成する回路素子を削減することができ、画素部１を狭小化しても、受光領域１４を確保することができ、Ｓ／Ｎ比の高い画素信号を得ることができる。

また、画素ＧＥ＿Ｇ２，ＧＥ＿Ｂ１の画素回路ＧＣの一部の各回路素子は境界を中心として対称に配置されている。具体的には、転送トランジスタＴＱ（Ｇ２），ＴＱ（Ｂ１）はＦＤに対して等距離に配置されている。また、光電変換部ＰＤ（Ｇ２），ＰＤ（Ｂ１）もＦＤに対して等距離に配置されている。そのため、光電変換部ＰＤ（Ｇ２）からＦＤまでの配線容量と、光電変換部ＰＤ（Ｂ１）からＦＤまでの配線容量とを等しくすることができ、画素間における画素信号のばらつきを抑制することができる。

また、増幅トランジスタＧＱと行選択トランジスタＳＱとが共有化されているため、光電変換部ＰＤ（Ｇ２）の画素信号におけるＦＤから読出部２０までの線路長と、光電変換部ＰＤ（Ｂ１）の画素信号におけるＦＤから読出部２０までの線路長とを等しくすることができる。なお、画素ＧＥ＿Ｒ２，ＧＥ＿Ｇ１も図１０と同一の回路構成を有している。

図１１（Ａ）、（Ｂ）は、Ｒ，Ｇ，Ｂの順序で画素信号を読み出す場合において、各画素列群１０を構成する２段の画素列１００の露光開始位置を揃えた場合の各画素列１００の露光期間を示した図である。

図８の例では、Ｐｄ＝７Ｐｓ／３に設定されていたため、各画素列群１０の各段の画素列１００の露光開始位置はＶ・δＴずれていた。これを防止するために、図１１の例では、δＴ＝Ｈ／２に設定し、Ｐｓ＝２．５Ｖ・Ｈ（＝（３−０．５）・Ｖ・Ｈ）、Ｐｄ＝７Ｐｓ／２．５に設定した。そのため、Ｌｄ＝Ｐｄ−２Ｐｓ＝２Ｖ・Ｈとなっている。

フレーム期間Ｔ１＿Ｒ１において、画素ＧＥ＿Ｒ１は、先端Ｅ１が位置Ｙ５．５（＝Ｙ５＋０．５Ｈ・Ｖ）〜位置Ｙ８．５（＝Ｙ８＋０．５Ｈ・Ｖ）に移動する。ここで、フレーム期間Ｔ１＿Ｒ１は、水平処理期間Ｈ１＿１の開始時刻ｔ１から０．５Ｈ経過した時刻ｔ１＋０．５Ｈを始点とし、水平処理期間Ｈ＿４の開始時刻ｔ４から０．５Ｈ経過した時刻ｔ４＋０．５Ｈを終点とする時間である。よって、画素ＧＥ＿Ｒ１のフレームＤ＿Ｔ１＿Ｒ１は、露光開始位置が位置Ｙ３（＝Ｙ２．５＋０．５Ｈ・Ｖ）となり、露光終了位置が位置Ｙ８．５（＝Ｙ８＋０．５Ｈ・Ｖ）となる。

また、フレーム期間Ｔ２＿Ｒ２において、画素ＧＥ＿Ｒ２は、先端Ｅ２が位置Ｙ５．５〜位置Ｙ８．５に移動する。ここで、フレーム期間Ｔ２＿Ｒ２は、水平処理期間Ｈ＿２の開始時刻ｔ４を始点とし、水平処理期間Ｈ＿７の開始時刻ｔ７を終点とする時間である。

よって、画素ＧＥ＿Ｒ２のフレームＤ＿Ｔ２＿Ｒ２は、露光開始位置が位置Ｙ３となり、露光終了位置が位置Ｙ８．５となり、フレームＤ＿Ｔ１＿Ｒ１と同一領域となる。

フレームＤ＿Ｔ１＿Ｒ１の画素信号は水平処理期間Ｈ＿４で読出部２０に出力され、フレームＤ＿Ｔ２＿Ｒ２の画素信号は水平処理期間Ｈ＿７で、読出部２０に出力される。

したがって、画素ＧＥ＿Ｒ２から出力される画素信号は、フレーム期間Ｔ前に画素ＧＥ＿Ｒ１から出力される画素信号と同一位置の画素信号となる。

また、フレームＤ＿Ｔ２＿Ｇ１及びＤ＿Ｔ３＿Ｇ２を見れば分かるように、画素ＧＥ＿Ｇ２から出力される画素信号も、１フレーム期間Ｔ前に画素ＧＥ＿Ｇ１から出力される画素信号と同一位置の画素信号となることが分かる。

また、フレームＤ＿Ｔ２＿Ｂ１及びＤ＿Ｔ３＿Ｂ２を見れば分かるように、ＧＥ＿Ｂ２から出力される画素信号も、１フレーム期間Ｔ前に画素ＧＥ＿Ｂ１から出力される画素信号と同一位置の画素信号となることが分かる。

よって、画素列１１＿Ｒ，１２＿Ｒは、それぞれ、同一位置の画素信号を出力することができ、画素列１１＿Ｇ，１２＿Ｇは、それぞれ、同一位置の画素信号を出力することができ、画素列１１＿Ｂ，１２＿Ｂは、それぞれ、同一位置の画素信号を出力することができる。

フレーム期間Ｔ１＿Ｒ１において、画素ＧＥ＿Ｒ１は、フレームＤ＿Ｔ１＿Ｒ１を露光する。フレームＤ＿Ｔ１＿Ｒ１は、露光開始位置が位置Ｙ３（＝Ｙ２．５＋０．５Ｈ・Ｖ）であり、露光終了位置が位置Ｙ８．５（＝Ｙ８＋０．５Ｈ・Ｖ）である。

また、フレーム期間Ｔ３＿Ｇ１において、画素ＧＥ＿Ｇ１は、先端Ｅ２が位置Ｙ５．５（＝Ｙ５＋０．５Ｈ・Ｖ）〜位置Ｙ８．５（＝Ｙ８＋０．５Ｈ・Ｖ）に移動する。ここで、フレーム期間Ｔ３＿Ｇ１は、水平処理期間Ｈ＿８の開始時刻ｔ８から０．５Ｈ経過した時刻ｔ８＋０．５Ｈを始点とし、水平処理期間Ｈ＿１１の開始時刻ｔ１１から０．５Ｈ経過した時刻ｔ１１＋０．５Ｈを終点とする時間である。

よって、画素ＧＥ＿Ｇ１のフレームＤ＿Ｔ３＿Ｇ１は、露光開始位置が位置Ｙ３となり、露光終了位置が位置Ｙ８．５となり、フレームＤ＿Ｔ１＿Ｒ１と同一位置となる。

フレームＤ＿Ｔ１＿Ｒ１の画素信号は水平処理期間Ｈ＿４で読出部２０に出力され、フレームＤ＿Ｔ３＿Ｇ１の画素信号は水平処理期間Ｈ＿１１で、読出部２０に出力される。

したがって、画素ＧＥ＿Ｇ１から出力される画素信号は、２フレーム期間２Ｔ前に画素ＧＥ＿Ｒ１から出力される画素信号と同一位置の画素信号となる。

また、フレームＤ＿Ｔ１＿Ｇ１，Ｄ＿Ｔ３＿Ｂ１を見れば分かるように、画素ＧＥ＿Ｂ１から出力される画素信号も、２フレーム期間２Ｔ前に画素ＧＥ＿Ｇ１から出力される画素信号と同一位置の画素信号となることが分かる。

よって、各画素列１００は、同一位置の画素信号を出力することができる。

図１２（Ａ）、（Ｂ）は、Ｂ，Ｇ，Ｒの順序で画素信号を読み出す場合において、各画素列群１０を構成する２段の画素列１００の露光位置を揃える場合の各画素列１００の露光期間を示した図である。

図１１の例では、Ｒ，Ｇ，Ｂの順序で画素信号が読み出されていた。図１２の例では、Ｂ，Ｇ，Ｒの順序で画素信号を読み出す。そして、図１２の例では、各画素列１００に同一位置を露光させるために、δＴ＝Ｈ／２、Ｐｓ＝２．５・Ｈ・Ｖ、Ｐｄ＝８Ｐｓ／２．５に設定した。そのため、Ｌｄ＝３Ｈ・Ｖとなっている。

フレーム期間Ｔ１＿Ｂ１において、画素ＧＥ＿Ｂ１は、先端Ｅ１が位置Ｙ５．５（＝Ｙ５＋０．５Ｈ・Ｖ）〜位置Ｙ８．５（＝Ｙ８＋０．５Ｈ・Ｖ）に移動する。ここで、フレーム期間Ｔ１＿Ｂ１は、水平処理期間Ｈ１＿１の開始時刻ｔ１から０．５Ｈ経過した時刻ｔ１＋０．５Ｈを始点とし、水平処理期間Ｈ＿４の開始時刻ｔ４から０．５Ｈ経過した時刻ｔ４＋０．５Ｈを終点とする時間である。よって、画素ＧＥ＿Ｂ１のフレームＤ＿Ｔ１＿Ｂ１は、露光開始位置が位置Ｙ３（＝Ｙ２．５＋０．５Ｈ・Ｖ）となり、露光終了位置が位置Ｙ８．５（＝Ｙ８＋０．５Ｈ・Ｖ）となる。

また、フレーム期間Ｔ２＿Ｂ２において、画素ＧＥ＿Ｂ２は、先端Ｅ２が位置Ｙ５．５〜位置Ｙ８．５に移動する。ここで、フレーム期間Ｔ２＿Ｂ２は、水平処理期間Ｈ＿２の開始時刻ｔ４を始点とし、水平処理期間Ｈ＿７の開始時刻ｔ７を終点とする時間である。

よって、画素ＧＥ＿Ｂ２のフレームＤ＿Ｔ２＿Ｂ２は、露光開始位置が位置Ｙ３となり、露光終了位置が位置Ｙ８．５となり、フレームＤ＿Ｔ１＿Ｂ１と同一位置となる。

フレームＤ＿Ｔ１＿Ｂ１の画素信号は水平処理期間Ｈ＿４で読出部２０に出力され、フレームＤ＿Ｔ２＿Ｂ２の画素信号は水平処理期間Ｈ＿７で、読出部２０に出力される。

したがって、画素ＧＥ＿Ｂ２から出力される画素信号は、１フレーム期間Ｔ前に画素ＧＥ＿Ｂ１から出力される画素信号と同一位置の画素信号となる。

また、フレームＤ＿Ｔ１＿Ｇ１，Ｄ＿Ｔ２＿Ｇ２を見れば分かるように、画素ＧＥ＿Ｇ２から出力される画素信号も、１フレーム期間Ｔ前に画素ＧＥ＿Ｇ１から出力される画素信号と同一位置の画素信号となることが分かる。

また、フレームＤ＿Ｔ１＿Ｒ１，Ｄ＿Ｔ２＿Ｒ２を見れば分かるように、ＧＥ＿Ｒ２から出力される画素信号も、１フレーム期間Ｔ前に画素ＧＥ＿Ｒ１から出力される画素信号と同一位置の画素信号となることが分かる。

よって、画素列１１＿Ｂ，１２＿Ｂは、それぞれ、同一位置の画素信号を出力することができ、画素列１１＿Ｇ，１２＿Ｇは、それぞれ、同一位置の画素信号を出力することができ、画素列１１＿Ｒ，１２＿Ｒは、それぞれ、同一位置の画素信号を出力することができる。

フレーム期間Ｔ２＿Ｇ２において、画素ＧＥ＿Ｇ２は、フレームＤ＿Ｔ２＿Ｇ２を露光する。フレームＤ＿Ｔ２＿Ｇ２は、露光開始位置が位置Ｙ１２であり、露光終了位置が、位置Ｙ１７．５である。

また、フレーム期間Ｔ５＿Ｂ２において、画素ＧＥ＿Ｂ２は、先端Ｅ２が位置Ｙ１４．５〜位置Ｙ１７．５に移動する。ここで、フレーム期間Ｔ５＿Ｂ２は、水平処理期間Ｈ＿１３の開始時刻ｔ１３を始点とし、水平処理期間Ｈ＿１６の開始時刻ｔ１６を終点とする時間である。

よって、画素ＧＥ＿Ｂ２のフレームＤ＿Ｔ５＿Ｂ２は、露光開始位置が位置Ｙ１２であり、露光終了位置が位置Ｙ１７．５となり、フレームＤ＿Ｔ２＿Ｇ２と同一領域となる。

フレームＤ＿Ｔ２＿Ｇ２の画素信号は水平処理期間Ｈ＿８で読出部２０に出力され、フレームＤ＿Ｔ５＿Ｂ２の画素信号は水平処理期間Ｈ＿１６で、読出部２０に出力される。

したがって、画素ＧＥ＿Ｂ２から出力される画素信号は、３フレーム期間３Ｔ前に画素ＧＥ＿Ｇ２から出力される画素信号と同一位置の画素信号となる。

また、フレームＤ＿Ｔ１＿Ｒ２及びＤ＿Ｔ４＿Ｇ２を見れば分かるように、画素ＧＥ＿Ｇ２から出力される画素信号も、３フレーム期間３Ｔ前に画素ＧＥ＿Ｒ２から出力される画素信号と同一位置の画素信号となることが分かる。よって、各画素列１００は、同一位置の画素信号を出力することができる。

図１３は、図９に示す画素列１００の配置例の変形例を示した図である。図９の配置例では、画素列１２＿Ｒ，１１＿Ｇと、画素列１２＿Ｇ，１１＿Ｂとのそれぞれのみで、リセットトランジスタＲＱ、増幅トランジスタＧＱ、及び行選択トランジスタＳＱが共有化されていた。図１３の配置例では、全画素列１００において、リセットトランジスタＲＱ、増幅トランジスタＧＱ、及び行選択トランジスタＳＱが共有化されている。

また、図１３の配置例では、画素列１２＿Ｒ，１１＿Ｇの境界の間隔領域１３＿２が、画素列１２＿Ｒの間隔領域１３＿Ａ１と、画素列１１＿Ｇの間隔領域１３＿Ｂ１との２つの間隔領域に分けられている。また、画素列１２＿Ｇ，１１＿Ｂの境界の間隔領域１３＿３が、画素列１２＿Ｇの間隔領域１３＿Ａ２と、画素列１１＿Ｂの間隔領域１３＿Ｂ２との２つの間隔領域に分けられている。

図１４は、図１３に示す配置例における回路図を示している。図１４に示す画素ＧＥ＿Ｒ１，ＧＥ＿Ｒ２，ＧＥ＿Ｇ１，ＧＥ＿Ｇ２，ＧＥ＿Ｂ１，ＧＥ＿Ｂ２は、それぞれ、画素列１１＿Ｒ，１２＿Ｒ，１１＿Ｇ，１２＿Ｇ，１１＿Ｂ，１２＿Ｂの同一列の画素を示している。

光電変換部ＰＤ（Ｒ１），ＰＤ（Ｒ２），ＰＤ（Ｇ１），ＰＤ（Ｇ２），ＰＤ（Ｂ１），ＰＤ（Ｂ２）は、それぞれ、図１３に示す受光領域１４＿Ｒ１，１４＿Ｒ２，１４＿Ｇ１，１４＿Ｇ２，１４＿Ｂ１，１４＿Ｂ２に配置されている。

転送トランジスタＴＱ（Ｒ１），ＴＱ（Ｒ２），ＴＱ（Ｇ１），ＴＱ（Ｇ２），ＴＱ（Ｂ１），ＴＱ（Ｂ２）は、それぞれ、間隔領域１３＿１，１３＿Ａ１，１３＿Ｂ１，１３＿Ａ２，１３＿Ｂ２，１３＿４に配置されている。

ＦＤは、１本の線路Ｌ１１を介して６個の転送トランジスタＴＱのそれぞれと接続され、６個の画素ＧＥにより共有化されている。リセットトランジスタＲＱは、一端がＦＤに接続され、増幅トランジスタＧＱはゲートがＦＤに接続され、それぞれ、６個の画素ＧＥにより共有化されている。

リセットトランジスタＲＱ、ＦＤ、増幅トランジスタＧＱは、図１３に示す共有領域１５に配置されている。共有領域１５は、画素列１２＿Ｂの下側に設けられている。また、図１４では、転送トランジスタＴＱは、信号電荷を転送する機能に加えて、図３に示す行選択トランジスタＳＱの機能を備えている。

図１５は、図１４に示す回路のタイミングチャートを示している。時刻ｔ１の少し手前で、φＲＸが所定期間オンされ、ＦＤがリセットされ、ＦＤのリセットレベルがノイズ成分の画素信号として、増幅トランジスタＧＱを介して垂直信号線Ｌ２に出力される。Ｂ，Ｇの処理はＲの処理と同一であるため、Ｒのみ説明する。

時刻ｔ１において、φＴＸ＿Ｒ２が所定期間オンされ、光電変換部ＰＤ（Ｒ２）に蓄積された信号電荷がＦＤへと転送され、増幅トランジスタＧＱを介して垂直信号線Ｌ２に出力される。これにより、画素ＧＥ＿Ｒ２の１フレームの画素信号が読出部２０に出力される。

時刻ｔ１＋δＴにおいて、φＴＸ＿Ｒ１がオンされ、光電変換部ＰＤ（Ｒ１）に蓄積された信号電荷がＦＤへと転送され、増幅トランジスタＧＱを介して垂直信号線Ｌ２に出力される。これにより、画素ＧＥ＿Ｒ１の１フレームの画素信号が読出部２０に出力される。

以下、水平処理期間Ｈ＿２において、画素ＧＥ＿Ｇ１，ＧＥ＿Ｇ２に対して上記の画素ＧＥ＿Ｒ１，ＧＥ＿Ｒ２と同一の処理が行われ、水平処理期間Ｈ＿３において、画素ＧＥ＿Ｂ１，ＧＥ＿Ｂ２に対して上記の画素ＧＥ＿Ｒ１，ＧＥ＿Ｒ２と同一の処理が行われる。

図１６は、図１に示す読出ユニット２を、２つの読出ユニット２＿１，２＿２に分けた場合の配置例を示した図である。読出ユニット２＿１は、画素列１１＿Ｒの上側に配置され、読出ユニット２＿２は、画素列１２＿Ｂの下側に配置されている。

読出ユニット２＿１は、画素部１の左端から奇数列目に配置された画素ＧＥから画素信号を読み出す複数の読出部２０＿１を備えている。読出ユニット２＿２は、画素部１の左端から偶数列目に配置された画素ＧＥから画素信号を読み出す複数の読出部２０＿２を備えている。

また、読出ユニット２＿１は、左端から奇数列の読出部２０＿１を水平走査する水平走査回路４＿１と、左端から偶数列の読出部２０＿１を水平走査する水平走査回路４＿２とを備えている。

また、読出ユニット２＿２は、左端から奇数列の読出部２０＿２を水平走査する水平走査回路４＿３と、左端から偶数列の読出部２０＿２を水平走査する水平走査回路４＿４とを備えている。

次に、動作について説明する。まず、各読出部２０＿１は、垂直走査回路３によりある１段の画素列１００が選択されると、選択された画素列１００の対応する奇数列の画素ＧＥから画素信号を読み出す。同時に、各読出部２０＿２は、対応する偶数列の画素ＧＥから画素信号を読み出す。

次に、読出ユニット２＿１，２＿２は、読み出した画素信号をＡＤ変換して画素データとして、アンプ７１〜７４に出力する。この場合、水平走査回路４＿１が、１列目の画素ＧＥの画素信号をアンプ７１に出力するのと同時に、水平走査回路４＿２が３列目の画素信号をアンプ７２に出力する。

また、水平走査回路４＿３が、２列目の画素ＧＥの画素信号をアンプ７３に出力するのと同時に、水平走査回路４＿４が４列目の画素信号をアンプ７４に出力する。

更に、読出ユニット２＿１が１列目の画素ＧＥと３列目の画素ＧＥとの画素信号をアンプ７１、７２に出力するのと同時に、読出ユニット２＿２は、２列目の画素ＧＥと４列目の画素ＧＥとの画素信号をアンプ７３、７４に出力する。

読出ユニット２＿１，２＿２は、上記の処理を全列の画素ＧＥに対して繰り返し行い、１段の画素列１００の全画素データを出力する。

これにより、読出ユニット２＿１，２＿２が１段の画素データを出力する時間が図１の場合に比べて１／４の時間となり、画素信号の高速読み出しが可能となる。

図１７は、図１に示す読出部２０の変形例を示した撮像装置の構成図である。図１７に示す読出部２０は、図１に示す読出部２０に対して加算部５０が省かれ、代わりに、スイッチ部８０とフィードバックループ９０とが設けられている。

スイッチ部８０は、画素部１と増幅器３０との間に接続されている。フィードバックループ９０は、信号保持部４１＿Ｂの出力側とスイッチ部８０との間に接続されている。

スイッチ部８０は、例えば、トランジスタにより構成され、出力制御部５の制御に従って、増幅器３０を垂直信号線Ｌ２又はフィードバックループ９０に接続させる。

次に、図１７のＲの場合を例に挙げて読出部２０の動作について説明する。図１７に示す撮像装置の動作シーケンスは、図４と同じであるが、第１処理Ｓ１〜第３処理Ｓ３が多少相違する。以下、この相違点を中心に図１７に示す読出部２０の動作について説明する。

第１処理Ｓ１において、画素列１２＿Ｒは、画素信号Ｖ＿Ｒ２を出力する。また、第１処理Ｓ１において、スイッチ部８０は、増幅器３０を垂直信号線Ｌ２に接続し、出力制御部５は、画素信号Ｖ＿Ｒ２を信号保持部４１＿Ｘに保持させる。

第２処理Ｓ２において、スイッチ部８０は増幅器３０をフィードバックループ９０に接続し、出力制御部５は信号保持部４１＿Ｒが保持する画素信号Ｖ＿Ｒ１をフィードバックループ９０を介して増幅器３０に入力させる。そして、第２処理Ｓ２において、増幅器３０は、画素信号Ｖ＿Ｒ１と画素信号Ｖ＿Ｒ２とを加算し、ＡＤ変換器６０に出力する。

第３処理Ｓ３において、スイッチ部８０は増幅器３０を垂直信号線Ｌ２に接続し、出力制御部５は、画素列１１＿Ｒに画素信号Ｖ＿Ｒ１を出力させ、信号保持部４１＿Ｒに保持させる。

以上の処理がＢ，Ｇに対しても実行される。そして、以上の処理が、水平処理期間Ｈが到来する毎にＲ，Ｇ，Ｂの順で実行される。

この場合、増幅器３０に加算部５０の機能を持たせることで、増幅器３０とは別に加算部５０を設ける必要がなくなり、読出部２０の回路規模を縮小させることができる。

（Ｍ組、Ｎ段の場合）
次に、画素部１をＭ組の画素列群１０＿１〜１０＿Ｍにより構成し、１組の画素列群１０をＮ段の画素列１００＿１〜１００＿Ｎで構成した場合について説明する。この場合、第３処理Ｓ３において、画素列１００＿Ｎ−１〜画素列１００Ｎ＿１の順番で順次画素信号が出力される。

（信号保持部の個数について）
段数Ｎが大きいほど感度が大きくなりＳ／Ｎ比が良くなるが、信号保持部４１等の付加回路の回路規模が増大する。そのため、段数Ｎとしては１０段以下が好ましい。

最終段の画素列１００＿Ｎ以外の画素信号は、以降の水平処理期間Ｈで使用されるため、読出部２０にて保持する必要がある。そのため、信号保持部４１の個数は、各組においてＮ−１個、すなわち（Ｎ−１）・Ｍ個以上設ける必要がある。また、図１の例のように、最終段の画素列１００＿Ｎの画素信号も保持する場合は、信号保持部４１の個数は、（Ｎ−１）・Ｍ＋１個以上設ける必要がある。

画素列１００＿１〜１００＿Ｎ−１の画素信号を個別に保持してＴＤＩを実現するためには、信号保持部４１の個数は、１組につきΣ_{ｎ＝１〜Ｎ}（ｎ−１）個必要となり、合計、Σ_{ｎ＝１〜Ｎ}（ｎ−１）・Ｍ個必要となる。

図１８は、Ｎ＝３とした場合に１組につき必要となる信号保持部４１の個数を説明するための図である。Ｎ＝３の場合、Σ_{ｎ＝１〜Ｎ}（ｎ−１）・Ｍに従えば、信号保持部４１は１組につき３個必要である。

図１８において、Ｖ１（ｔ）〜Ｖ３（ｔ）は、それぞれ、水平処理期間Ｈ＿ｔにおいて画素列１００＿１〜１００＿３から出力された画素信号を示している。

第１処理Ｓ１において、画素列１００＿３から画素信号Ｖ３（ｔ）が出力されている。第２処理Ｓ２において、画素信号Ｖ３（ｔ），Ｖ１（ｔ−２），Ｖ２（ｔ−１）が加算される。そのため、信号保持部４１＿１＿１，４１＿２が空となっている。第３処理Ｓ３において、画素信号Ｖ１（ｔ），Ｖ２（ｔ）がそれぞれ信号保持部４１＿１＿１，４１＿２に保持される。

このように、３段のＴＤＩを実現するためには、第２処理Ｓ２において、画素信号Ｖ３（ｔ）と同一位置の画素信号Ｖ２（ｔ−１），Ｖ１（ｔ−２）が必要となる。また、水平処理期間Ｈ＿（ｔ−１）の第３処理Ｓ３で出力された画素信号Ｖ１（ｔ−１）も次の水平処理期間Ｈ＿（ｔ＋１）で必要となるため、信号保持部４１＿１＿２に保持しておく必要がある。

したがって、画素列１００＿１の２フレームの画素信号を保持するための２個の信号保持部４１＿１＿１，４１＿１＿２と、画素列１００＿２の１フレームの画素信号を保持するための１個の信号保持部４１＿２を設ける必要がある。よって、Ｎ＝３の場合、信号保持部４１は、１組につき、３個必要となる。

ここで、画素信号Ｖ２（ｔ）は画素信号Ｖ１（ｔ−１）と同一位置の画素信号である。そのため、第３処理Ｓ３において、画素信号Ｖ２（ｔ）を画素信号Ｖ１（ｔ−１）に上書きする構成を採用してもよい。この場合、画素列１００＿１の信号保持部４１が１個で済み、１組につき、必要な信号保持部４１の個数は２個となる。したがって、Ｎ段の場合、１組につき必要となる信号保持部４１の個数は、Ｎ−１個で済み、合計、（Ｎ−１）・Ｍ個で済む。信号保持部４１の個数を削減すれば、読出部２０の回路規模を縮小することができる。

（加算部５０について）
加算部５０としてはアナログの画素信号を加算処理するアナログ加算器を採用することが好ましい。加算部５０をデジタル加算器で構成した場合、各段の画素信号をＡＤ変換する必要があり、ＡＤ変換の回数が増大する。したがって、加算部５０をアナログ加算器で構成すればＡＤ変換の回数を低下させ、水平処理期間を短くすることができる。

また、加算部５０が加算対象とする画素信号を出力する画素列１００の段数を可変としてもよい。この場合、固体撮像素子の感度を可変にすることができる。

（配列間隔Ｐｓ，Ｐｄについて）
出力処理期間の割り付け順序として、以下のＣａｓｅＡとＣａｓｅ２との２つのパターンがある。

ＣａｓｅＡ：画素部１の進行方向に対して、先端の画素列群１０から後端の画素列群１０に向かう順序で出力処理期間を割り付けるパターンである。この場合、図１において、Ｒ，Ｇ，Ｂ，Ｒ，・・・の順序で出力処理期間が割り付けられる。

ＣａｓｅＢ：画素部１の進行方向に対して、後端の画素列群１０から先端の画素列群１０に向かう順序で出力処理期間を割り付けるパターンである。この場合、図１において、Ｂ，Ｇ，Ｒ，Ｂ，・・・の順序で出力処理期間が割り付けられる。

ＣａｓｅＡを採用した場合、画素列群１０の配列間隔Ｐｓは式（１）で表され、ＣａｓｅＢを採用した場合、画素列群１０の配列間隔Ｐｓは式（２）で表される。

Ｐｄ（ＣａｓｅＡ）＝Ｖ・Ｈ・（Ｍ・（Ｎ＋α）＋１） （１）
Ｐｄ（ＣａｓｅＢ）＝Ｖ・Ｈ・（Ｍ・（Ｎ＋α＋１）−１） （２）
但し、αは０以上の整数である。

また、１組の画素列群１０におけるＮ段の画素列１００の配列間隔Ｐｓは式（３）で表される。

Ｐｓ＝Ｖ・Ｈ・（Ｍ−δｔ） （δｔ＜１） （３）

よって、ＣａｓｅＡ、ＣａｓｅＢのそれぞれでＰｄ／Ｐｓを求めると、ＶＨが相殺され、式（４）、（５）が得られる。なお、δｔは、水平処理期間Ｈによって規格化された遅延時間であり、詳しくは後述する。

ＣａｓｅＡ：Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α）＋１）／（Ｍ−δｔ） （４）
ＣａｓｅＢ：Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α＋１）−１）／（Ｍ−δｔ） （５）

したがって、ＣａｓｅＡの場合、式（４）の関係を満たすように配列間隔Ｐｄ，Ｐｓを設定すると、各画素列１００の露光開始位置を揃えることができる。図１１は、式（４）において、Ｍ＝３、Ｎ＝２、α＝０、δｔ＝１／２を代入した場合であり、Ｐｄ、Ｐｓは、Ｐｄ＝（７／２．５）・Ｐｓの関係を有するように設定されている。

また、ＣａｓｅＢの場合、式（５）の関係を満たすように配列間隔Ｐｄ，Ｐｓを設定すると、各画素列１００の露光開始位置を揃えることができる。図１２は、式（５）において、Ｍ＝３、Ｎ＝２、α＝０、δｔ＝１／２を代入した場合であり、Ｐｄ、Ｐｓは、Ｐｄ＝（８／２．５）・Ｐｓの関係を有するように設定されている。

また、図８は、式（４）において、Ｍ＝３、Ｎ＝２、α＝０、δｔ＝０を代入した場合であり、Ｐｄ、Ｐｓは、Ｐｄ＝７Ｐｓ／３の関係を有するように設定されている。

次に、式（１）、（２）について説明する。各画素列群１０に同一位置を露光させるための調整距離をＬｃとおく。ＣａｓｅＡの場合、画素列１００＿ｉの出力処理期間に対して、１Ｈ後が画素列１００＿ｉ＋１の出力処理期間となる。例えば、図１において、Ｒ，Ｇ，Ｂの順序で出力処理期間を割り付ける場合、Ｒの出力処理期間の１Ｈ後がＧの出力処理期間となる。したがって、ＣａｓｅＡの場合、各画素列群に同一の１フレームを露光させるために、Ｌｃ＝Ｖ・Ｈと設定する。

また、ＣａｓｅＢの場合、画素列１００＿ｉの出力処理期間に対して、（Ｍ−１）・Ｈ後が画素列１００＿ｉ＋１の出力処理期間となる。例えば、図１において、Ｂ，Ｇ，Ｒの順序で出力処理期間を割り付ける場合、Ｒの出力処理期間の２Ｈ後がＧの出力処理期間となる。したがって、ＣａｓｅＢの場合、各画素列群に同一位置を露光させるために、Ｌｃ＝Ｖ・（Ｍ−１）・Ｈと設定する。

なお、調整距離Ｌｃは、間隔領域１３の垂直方向の長さＬｄに対して、Ｌｄ＝Ｎ・Ｖ・Ｈ・δｔ＋Ｌｃの関係を有している。

画素列群１０が１フレーム期間Ｔで相対移動する距離Ｌｆは、Ｌｆ＝Ｖ・Ｈ・Ｍである。そのため、各画素列群１０の配列間隔Ｐｄは、下式で表すことができる。

Ｐｄ＝Ｌｆ×Ｎ＋Ｌｃ＋β
但し、βは異組間付加スペースであり、１フレーム期間Ｔの画素列群１０の移動距離の倍数である必要がある。そのため、β＝Ｖ・Ｈ・Ｍ・αである。但し、αは０以上の整数である。

Ｐｄ＝Ｌｆ×Ｎ＋Ｌｃ＋βの式に、Ｌｆ＝Ｖ・Ｈ・Ｍ、Ｌｃ＝Ｖ・Ｈ（ＣａｓｅＡ）又はＶ・（Ｍ−１）・Ｈ（ｃａｓｅＢ）、β＝Ｖ・Ｈ・Ｍ・αを代入すれば、式（１）及び式（２）が得られる。

次に、式（３）について説明する。同一の画素列群１０を構成するＮ段の画素列１００で露光開始位置を揃えるためには、画素列１００＿Ｎの露光開始位置と画素列１００＿Ｎ−１の露光位置開始位置とを揃える必要がある。

画素列１００＿１〜１００＿Ｎにおいて、１フレーム期間Ｔの移動距離と配列間隔Ｐｓとが等しい場合、水平処理期間Ｈ内において、画素列１００＿１〜１００＿Ｎの画素信号の読み出しタイミングを同一にすれば、各画素列１００の露光開始位置が揃う。

ところが、本実施の形態では、水平処理期間Ｈ内において、各画素列１００の画素信号の出力タイミングが異なっているため、図７で示したように、各画素列１００の露光開始位置が微小にずれることになる。そこで、本実施の形態では、この微小なずれが相殺されるように配列間隔Ｐｓを設定している。

具体的には、配列間隔Ｐｓを下式で設定した。

Ｐｓ＝Ｖ・（画素列１００＿Ｎの露光開始時刻−画素列１００＿Ｎ−１の露光開始時刻）＝Ｖ・（Ｈ・Ｍ−δＴ）

例えば、図３に示すように、Ｍ＝３の場合、時刻ｔ１を基準として、画素列１００＿Ｎの露光開始時刻はｔ４であり、画素列１００＿Ｎ−１の露光開始時刻はδＴであり、時刻ｔ１〜ｔ４の時間は３Ｈであるため、Ｐｓ＝Ｖ・（３Ｈ−δＴ）となる。

ここで、δＴ＝δｔ・Ｈとおくと、式（３）が得られる。なお、δＴ＞１Ｈとなると、次組の処理に入ってしまうため、δＴは１Ｈを超えることがない。よって、δｔ＜１である。

次に、同一位置の読出期間のフレーム数のずれを示す遅延フレーム数Ｄｄについて説明する。遅延フレーム数Ｄｄは、ＣａｓｅＡの場合式（６）で表され、ＣａｓｅＢの場合式（７）で表される。

Ｄｄ（ＣａｓｅＡ）＝Ｎ＋α［フレーム］ （６）
Ｄｄ（ＣａｓｅＢ）＝Ｎ＋α＋１［フレーム］ （７）

Ｎ＝１、かつ、α＝０の場合の遅延フレーム数Ｄｄ´について考察する。ＣａｓｅＡでは、出力処理期間の割り付け順序が、進行方向に対して先端の画素列群１０から開始されているため、１フレーム期間Ｔ後に同一位置の画素信号を取得できる。よって、Ｄｄ´（ＣａｓｅＡ）＝１［フレーム］となる。

一方、ＣａｓｅＢでは、出力処理期間の割り付け順序が、進行方向に対して後端の画素列群１０から開始されているため、２フレーム期間Ｔ２後に同一位置の画素信号を取得できる。よって、Ｄｄ´（ＣａｓｅＢ）＝２［フレーム］となる。

次に、Ｎ段、かつ、α≠０の場合について考察する。この場合、画素列１００がＮ段存在し、かつ、αで規定される付加スペースが加わるため、遅延フレーム数Ｄｄは、次式で表される。

Ｄｄ＝Ｄｄ´＋Ｎ−１＋α［フレーム］

そのため、ＣａｓｅＡの場合、Ｄｄは式（６）で表され、ＣａｓｅＢの場合、Ｄｄは式（７）で表されるのである。

上記撮像装置は、下記の態様を採用してもよい。

（１）図１に示す画像メモリ８は、固体撮像装置内に設けてもよいし、固体撮像装置の外部に設けてもよい。まが、画像メモリ８は、同一位置の画素信号を読み取ることができるように、遅延フレーム数Ｄｄ×Ｍの期間で出力される複数行の画素データを記憶する容量を少なくとも有していることが好ましい。

（２）読出部２０は、図１のものに限定されず、例えば、ＡＤ変換せずにアナログの画素信号を出力するもので構成してもよい。この場合、読出部２０において、ＡＤ変換器６０が不要となる。また、この場合、ラッチ部７０に代えてアナログメモリを採用すればよい。また、読出部２０から増幅器３０を省いても良い。

（３）加算部５０は、画素信号同士を加算したが、これに限定されず、加算平均処理を行ってもよい。また、画素信号毎に重み係数を設定し、重み付け加算を行ってもよい。また、これらの処理はデジタル的に行っても良いし、アナログ的に行っても良い。

（４）第３処理Ｓ３は、第２処理Ｓ２の前であって、第１処理Ｓ１の終了後に実行してもよい。この場合、信号保持部４１の個数が増大するため、信号保持部４１の個数を削減させるという観点からは、第３処理Ｓ３は第２処理Ｓ２の終了後に実行することが好ましい。

（５）また、画素部１は、Ｒ，Ｇ，Ｂの３組の画素列群１０により構成されていたが、これに限定されず、Ｒ，Ｇ，Ｂ，Ｉｒ（赤外）の４組の画素列群１０により構成してもよい。また、画素部１は、カラーに限定されず、例えば、異組の画素列群１０を感度が異なる例えば２組の画素列群１０により構成し、各画素列群１０をＮ段のモノクロの画素列により構成してもよい。

（６）また、図１では、画素列１００は、各画素ＧＥが水平方向に直線上に配列されていたが、例えば各画素ＧＥを水平方向に千鳥状に配列してもよい。これにより、疑似ハニカム構造の画素列１００を実現することができる。

（７）画素回路ＧＣは、転送トランジスタＴＱを有する４Ｔｒ型の画素回路により構成されていたが、例えば、転送トランジスタＴＱを備えていない３Ｔｒ型の画素回路により構成してもよい。

（８）出力制御部５は、ＴＤＩの段数を可変にしてもよい。ＴＤＩの段数をｋとする場合、出力制御部５は、各組において、画素列１００＿Ｎから先端に向けてｋ段の画素列１００を用いればよい。

上記の固体撮像装置等の技術的特徴をまとめると下記のようになる。

（１）上記固体撮像装置は、被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、前記読出部は、前記前フレームの画素信号を保持する信号保持部と、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備える。

また、上記の固体撮像装置の駆動方法は、被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置の駆動方法であって、前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、前記固体撮像装置は、前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列から出力される画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する画素列の画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、各読出部は、信号保持部及び加算部を備え、前記信号保持部が、前記前フレームの画素信号を保持するステップと、前記加算部が、前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算するステップとを備える。

これらの構成によれば、画素部は、Ｍ組の画素列群を備えている。各組の画素列群はＮ段の画素列から構成されている。このようにして、画素部は、複数の画素がマトリックス状に配列されている。画素部は被写体に対して所定の移動速度で垂直方向に相対的に移動される。読出部は、マトリックス状に配列された画素部の水平方向の各列に対応して設けられている。つまり、画素部が水平方向にＬ列で配列されているとすると、Ｌ個の読出部が設けられている。

出力制御部は、各画素列群を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として読出部に読み出させる。読み出された現フレームの画素信号は、同一組、かつ、同一位置の前フレームの画素信号と加算される。

そのため、画素間での信号電荷の転送を必要としない固体撮像装置において、ＴＤＩを実現することができる。

ここで、同一組とは、現フレームの画素信号を出力した最終段の画素列と同一の画素列群を意味する。また、同一位置とは、被写体の同一箇所を意味するが、完全に一致している必要はなく、多少ずれていてもよい。

また、最終段の画素列とは、Ｎ段の画素列のうち、第Ｎ段目の画素列を採用してもよいし、第２段目〜第Ｎ−１段目を採用してもよく、実行するＴＤＩの段数に応じて適宜変更すればよい。

（２）前記Ｎ段の画素列は、前記垂直方向に連続して配列されたことが好ましい。この構成によれば、同一組のＮ段の画素列は垂直方向に纏めて配列される。そのため、ＴＤＩを実現するにあたり、画素信号の読み出し処理の簡便化を図ることができる。

（３）各読出部は、Ｍ組の画素列群のそれぞれに対応するＭ組の信号保持群を備え、各信号保持群は、少なくとも（Ｎ−１）個の前記信号保持部を備え、前記出力制御部は、前記前フレームの画素信号を、対応する組の信号保持群の信号保持部に保持させることが好ましい。

この構成によれば、Ｍ組の画素列群のそれぞれに対応するＭ組の信号保持群を備えているため、加算部は、現フレームの画素信号に対応する前フレームの画素信号を保持する信号保持部を容易に特定することができる。また、各信号保持群は少なくともＮ−１個の信号保持部を備えているため、Ｎ段のＴＤＩを実現することができる。

（４）前記加算部は、加算処理又は加算平均処理を行うことが好ましい。

加算部が加算平均処理を行う場合、ＴＤＩによるＳ／Ｎ比を更に向上することができる。加算部が加算処理を行う場合、加算部の回路構成を簡便化することができる。

（５）各読出部は、前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させることが好ましい。

この構成によれば、増幅器に加算部の機能を持たせることで、増幅器とは別に加算部を設ける必要がなくなり、読出部の回路規模を縮小させることができる。

（６）前記出力制御部は、各組において、選択する画素列の個数を可変にすることが好ましい。

この構成によれば、各組において、選択する画素列の個数が可変とされているため、ＴＤＩの段数を任意に変更し、感度を可変にすることができる。例えば、明るい環境下で被写体を露光する場合は、ＴＤＩの段数を少なくし、暗い環境下で被写体を露光する場合は、ＴＤＩの段数を多くするというような、撮像環境に応じて適切な感度を設定することができる。

（７）前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成する画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とすると、Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α）＋１）／Ｍの関係を有することが好ましい。

この構成によれば、画素列群の選択順序を、進行方向に対して先端の画素列群から後端の画素列群に向かう順序とした場合において、組が異なる画素列群に同一位置を露光させることができる。

（８）前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成する画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とすると、Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α＋１）−１）／Ｍの関係を有することが好ましい。

この構成によれば、画素列群の選択順序を、進行方向に対して後端の画素列群から先端の画素列群に向かう順序とした場合において、組が異なる画素列群に同一位置を露光させることができる。

（９）前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成するＮ行の画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とし、前記遅延時間をδｔとすると、Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α）＋１）／（Ｍ−δｔ）の関係を有することが好ましい。

この構成によれば、画素列群の選択順序を、進行方向に対して先端の画素列群から後端の画素列群に向かう順序とした場合において、同じ組の各段の画素列に同一位置を露光させることができる。

（１０）前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成するＮ行の画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とし、前記遅延時間をδｔとすると、Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α＋１）−１）／（Ｍ−δｔ）の関係を有することが好ましい。

この構成によれば、画素列群の選択順序を、進行方向に対して後端の画素列群から先端の画素列群に向かう順序とした場合において、同じ組の各段の画素列に同一位置を露光させることができる。

（１１）各画素は、光電変換部及び画素回路により構成され、前記画素回路は、前記光電変換部により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換部に蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタとを含み、前記前記画素回路の少なくとも一部の回路素子が、異なる組の画素列群の間に配置されていることが好ましい。

この構成によれば、画素列の受光領域内に画素回路の全ての回路素子を配置する場合に比べて、画素列内での光電変換部が占める割合を増大させ、感度を向上させることができる。

（１２）異なる組の画素列群の境界を挟んで配置された２段の画素列において、対称に位置する一対の画素の前記画素回路は、少なくとも一部の回路素子が前記境界に対して鏡面配置されていることが好ましい。

この構成によれば、例えば、Ｎ＝２として各画素列群を２段の画素列で構成した場合、各画素において、光電変換部の占める割合を増大させ、感度を向上させることができる。また、一部の回路素子が鏡面配置されているため、微細化に有利である。

（１３）前記一対の画素は、前記画素回路の少なくとも一部の回路素子が共有化され、共有化された回路素子が前記境界に配置されていることが好ましい。

この構成によれば、共有化された回路素子が境界に配置されているため、画素列内において光電変換部の占める割合を増大させ、感度を向上させることができる。また、微細化にも有利である。

（１４）前記出力制御部は、前記画素列が前記垂直方向に所定距離移動する１フレーム期間をＭ分割することで得られる１水平処理期間が到来する毎に、各画素列群の出力処理期間を順次に割り付けることで、各画素列群を選択するものであり、ある１組の画素列群である注目画素列群に前記出力処理期間を割り付けたときに、当該注目画素列群の前記最終段の画素列から前記現フレームの画素信号を出力させる第１処理と、前記注目画素列群に前記出力処理期間を過去に割り付けたときに前記信号保持部に保持された前記前フレームの画素信号であって、前記現フレームと同一位置の画素信号と、前記現フレームの画素信号とを前記加算部に加算させる第２処理と、前記注目画素列群のうち、前記最終段の画素列以外の画素列から前記前フレームの画素信号を順次に出力させ、前記信号保持部に保持させる第３処理とを実行することが好ましい。

この構成によれば、画素列が所定距離移動するのに要する１フレーム期間が、Ｍ分割されて得られる１水平処理期間が到来する毎に、各画素列群が選択される。例えば、Ｍ＝３とすると、１水平処理期間は１フレーム期間の３分の１の期間となる。

ある１組の画素列群である注目画素列群は、選択されると最終段の画素列から現フレームの画素信号が読出部に出力され、読出部の加算部に入力される（第１処理）。加算部に入力された現フレームの画素信号は、注目画素列群が過去に選択されたときに保持部に保持された同一位置の前フレームの画素信号と加算される（第２処理）。

第２処理が終了すると、注目画素列群のうち、最終段の画素列以外の画素列から前フレームの画素信号が順次に出力され、信号保持部に保持される（第３処理）。

ここで、注目画素列群を構成するＮ段の画素列を、第１段目〜第Ｎ段目の画素列とし、最終段の画素列を第Ｎ段目とする。今回（ｔ）、最終段の画素列である第Ｎ段目の画素列が出力した画素信号Ｖｔ＿Ｎは、当該注目画素列群に対して、前回（ｔ）、前々回（ｔ−１）、前々回（ｔ−２）、・・・、選択されたときに、第（Ｎ−１）段目、第（Ｎ−２）段目、第（Ｎ−３）段目、・・・の画素列が出力した画素信号Ｖｔ−１＿（Ｎ−１）、Ｖｔ−２＿（Ｎ−２）、Ｖｔ−３＿（Ｎ−３）、・・・と同一位置の画素信号となる。

そのため、第２処理において、加算部は、画素信号Ｖｔ−１＿（Ｎ−１）、Ｖｔ−２＿（Ｎ−２）、Ｖｔ−３＿（Ｎ−３）、・・・を信号保持部から読み出して、入力された画素信号Ｖｔ＿Ｎに加算すれば、ＴＤＩを実現することができる。

また、他の組の画素列群も、注目画素列群となって同様に処理されるため、全組の画素列群においてＴＤＩを実現することができる。したがって、本構成によれば、ＣＭＯＳ固体撮像装置のように、画素間の画素信号の転送ができないために、各列共通の読出部を設けた構成を備える固体撮像装置であっても、各組において、ＴＤＩを実現することができる。

（１５）本発明の一局面による撮像装置は、上記の固体撮像装置と、前記固体撮像装置を制御する制御部とを備えている。

この構成によれば、上記の固体撮像装置を備える撮像装置を実現することができる。

（１６）前記水平方向の先端の読出部から後端の読出部に向けて、各読出部から出力された画素信号を順次に出力させる水平走査回路と、前記読出部から順次に出力された画素信号を複数のフレーム分記憶する画像メモリとを更に備え、前記画像メモリは前記固体撮像装置又は前記制御部に含まれることが好ましい。

この構成によれば、複数フレーム分の画素信号を記憶可能な画像メモリを備えているため、組が異なるために異なるタイミングで出力された同一位置の全組の画素信号を画像メモリに記憶させておけば、全組の同一位置の画素信号を用いた画像処理を実現することができる。

Claims (16)

1. 被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、
   前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、
   前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、
   所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、
   前記読出部は、
   前記前フレームの画素信号を保持する信号保持部と、
   前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備え、
   前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、
   前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成する画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とすると、
   Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α）＋１）／Ｍ
   の関係を有する固体撮像装置。
2. 各読出部は、Ｍ組の画素列群のそれぞれに対応するＭ組の信号保持群を備え、
   各信号保持群は、少なくとも（Ｎ−１）個の前記信号保持部を備え、
   前記出力制御部は、前記前フレームの画素信号を、対応する組の信号保持群の信号保持部に保持させ、
   前記各読出部は、
   前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、
   前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、
   前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項１記載の固体撮像装置。
3. 前記加算部は、加算処理又は加算平均処理を行い、
   各読出部は、
   前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、
   前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、
   前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項１記載の固体撮像装置。
4. 前記出力制御部は、各組において、選択する画素列の個数を可変にし、
   前記出力制御部は、
   前記画素列が前記垂直方向に所定距離移動する１フレーム期間をＭ分割することで得られる１水平処理期間が到来する毎に、各画素列群の出力処理期間を順次に割り付けることで、各画素列群を選択するものであり、
   ある１組の画素列群である注目画素列群に前記出力処理期間を割り付けたときに、当該注目画素列群の前記最終段の画素列から前記現フレームの画素信号を出力させる第１処理と、
   前記注目画素列群に前記出力処理期間を過去に割り付けたときに前記信号保持部に保持された前記前フレームの画素信号であって、前記現フレームと同一位置の画素信号と、前記現フレームの画素信号とを前記加算部に加算させる第２処理と、
   前記注目画素列群のうち、前記最終段の画素列以外の画素列から前記前フレームの画素信号を順次に出力させ、前記信号保持部に保持させる第３処理とを実行する請求項１記載の固体撮像装置。
5. 被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、
   前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、
   前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、
   所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、
   前記読出部は、
   前記前フレームの画素信号を保持する信号保持部と、
   前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備え、
   前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、
   前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成する画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とすると、
   Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α＋１）−１）／Ｍ
   の関係を有する固体撮像装置。
6. 各読出部は、Ｍ組の画素列群のそれぞれに対応するＭ組の信号保持群を備え、
   各信号保持群は、少なくとも（Ｎ−１）個の前記信号保持部を備え、
   前記出力制御部は、前記前フレームの画素信号を、対応する組の信号保持群の信号保持部に保持させ、
   前記各読出部は、
   前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、
   前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、
   前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項５記載の固体撮像装置。
7. 前記加算部は、加算処理又は加算平均処理を行い、
   各読出部は、
   前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、
   前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、
   前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項５記載の固体撮像装置。
8. 前記出力制御部は、各組において、選択する画素列の個数を可変にし、
   前記出力制御部は、
   前記画素列が前記垂直方向に所定距離移動する１フレーム期間をＭ分割することで得られる１水平処理期間が到来する毎に、各画素列群の出力処理期間を順次に割り付けることで、各画素列群を選択するものであり、
   ある１組の画素列群である注目画素列群に前記出力処理期間を割り付けたときに、当該注目画素列群の前記最終段の画素列から前記現フレームの画素信号を出力させる第１処理と、
   前記注目画素列群に前記出力処理期間を過去に割り付けたときに前記信号保持部に保持された前記前フレームの画素信号であって、前記現フレームと同一位置の画素信号と、前記現フレームの画素信号とを前記加算部に加算させる第２処理と、
   前記注目画素列群のうち、前記最終段の画素列以外の画素列から前記前フレームの画素信号を順次に出力させ、前記信号保持部に保持させる第３処理とを実行する請求項５記載の固体撮像装置。
9. 被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、
   前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、
   前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、
   所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、
   前記読出部は、
   前記前フレームの画素信号を保持する信号保持部と、
   前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備え、
   前記出力制御部は、前記進行方向に対して先端の画素列群から後端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、
   前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成するＮ段の画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とし、前記遅延時間をδｔとすると、
   Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α）＋１）／（Ｍ−δｔ）
   の関係を有する固体撮像装置。
10. 各読出部は、Ｍ組の画素列群のそれぞれに対応するＭ組の信号保持群を備え、
    各信号保持群は、少なくとも（Ｎ−１）個の前記信号保持部を備え、
    前記出力制御部は、前記前フレームの画素信号を、対応する組の信号保持群の信号保持部に保持させ、
    前記各読出部は、
    前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、
    前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、
    前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項９記載の固体撮像装置。
11. 前記加算部は、加算処理又は加算平均処理を行い、
    各読出部は、
    前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、
    前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、
    前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項９記載の固体撮像装置。
12. 前記出力制御部は、各組において、選択する画素列の個数を可変にし、
    前記出力制御部は、
    前記画素列が前記垂直方向に所定距離移動する１フレーム期間をＭ分割することで得られる１水平処理期間が到来する毎に、各画素列群の出力処理期間を順次に割り付けることで、各画素列群を選択するものであり、
    ある１組の画素列群である注目画素列群に前記出力処理期間を割り付けたときに、当該注目画素列群の前記最終段の画素列から前記現フレームの画素信号を出力させる第１処理と、
    前記注目画素列群に前記出力処理期間を過去に割り付けたときに前記信号保持部に保持された前記前フレームの画素信号であって、前記現フレームと同一位置の画素信号と、前記現フレームの画素信号とを前記加算部に加算させる第２処理と、
    前記注目画素列群のうち、前記最終段の画素列以外の画素列から前記前フレームの画素信号を順次に出力させ、前記信号保持部に保持させる第３処理とを実行する請求項９記載の固体撮像装置。
13. 被写体に対して、垂直方向に所定の移動速度で相対的に移動する画素部を備える固体撮像装置であって、
    前記画素部は、複数の画素が前記垂直方向に直交する水平方向に一列で配列されたＮ（Ｎは２以上の整数）段の画素列からなる画素列群が、前記垂直方向にＭ（Ｍは１以上の整数）組配列され、
    前記画素部の前記水平方向の各列に対応して設けられ、各画素列から出力される画素信号を読み出す各列共通の読出部と、
    所定の順序で各画素列群を選択すると共に、選択した画素列群の各画素列を所定の順序で選択し、選択した画素列群の最終段の画素列が露光した１フレームの画素信号を現フレームの画素信号として前記読出部に読み出させ、かつ、選択した画素列群において、前記最終段の画素列よりも前記画素部の進行方向に対して先端側に位置する各画素列が露光した１フレームの画素信号を前フレームの画素信号として前記読出部に読み出せる出力制御部とを備え、
    前記読出部は、
    前記前フレームの画素信号を保持する信号保持部と、
    前記信号保持部に保持された前記前フレームの画素信号のうち、前記現フレームの画素信号と同一組、かつ、同一位置の画素信号と、前記現フレームの画素信号とを加算する加算部とを備え、
    前記出力制御部は、前記進行方向に対して後端の画素列群から先端の画素列群に向かう順序で各組の画素列群を順次に選択し、かつ、各組において、前記最終段の画素列を選択した後、所定の遅延時間が経過する毎に、他の画素列を順次に選択し、
    前記Ｍ組の画素列群の前記垂直方向の配列間隔をＰｄ、各画素列群を構成するＮ段の画素列の前記垂直方向の配列間隔をＰｓとし、αを０以上の整数とし、前記遅延時間をδｔとすると、
    Ｐｄ／Ｐｓ＝（Ｍ・（Ｎ＋α＋１）−１）／（Ｍ−δｔ）
    の関係を有する固体撮像装置。
14. 各読出部は、Ｍ組の画素列群のそれぞれに対応するＭ組の信号保持群を備え、
    各信号保持群は、少なくとも（Ｎ−１）個の前記信号保持部を備え、
    前記出力制御部は、前記前フレームの画素信号を、対応する組の信号保持群の信号保持部に保持させ、
    前記各読出部は、
    前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、
    前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、
    前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項１３記載の固体撮像装置。
15. 前記加算部は、加算処理又は加算平均処理を行い、
    各読出部は、
    前記画素部から出力された画素信号を増幅して前記信号保持部に出力する増幅器と、
    前記信号保持部に保持された画素信号を前記増幅器に帰還させるフィードバックループとを備え、
    前記出力制御部は、前記現フレームと同一組、かつ、同一位置の画素信号を前記フィードバックループを介して前記増幅器に供給し、前記画素部から出力された現フレームの画素信号と、前記フィードバックループを介して供給された画素信号とを前記増幅器に加算させ、前記増幅器を前記加算部として機能させる請求項１３記載の固体撮像装置。
16. 前記出力制御部は、各組において、選択する画素列の個数を可変にし、
    前記出力制御部は、
    前記画素列が前記垂直方向に所定距離移動する１フレーム期間をＭ分割することで得られる１水平処理期間が到来する毎に、各画素列群の出力処理期間を順次に割り付けることで、各画素列群を選択するものであり、
    ある１組の画素列群である注目画素列群に前記出力処理期間を割り付けたときに、当該注目画素列群の前記最終段の画素列から前記現フレームの画素信号を出力させる第１処理と、
    前記注目画素列群に前記出力処理期間を過去に割り付けたときに前記信号保持部に保持された前記前フレームの画素信号であって、前記現フレームと同一位置の画素信号と、前記現フレームの画素信号とを前記加算部に加算させる第２処理と、
    前記注目画素列群のうち、前記最終段の画素列以外の画素列から前記前フレームの画素信号を順次に出力させ、前記信号保持部に保持させる第３処理とを実行する請求項１３記載の固体撮像装置。
    

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