JP5622120B2 - バッファ回路 - Google Patents

Description

本発明は水晶発振回路に関わり、特に低消費電力タイプの温度補償型水晶発振器（ＴＣＸＯ）等に適用できる発振回路に関する。

最近の携帯機器の小型軽量化に伴って、これら携帯機器の周波数基準として用いられる水晶発振回路においても小型化が求められている。
特許文献１は公知の水晶発振器について記載している。図１０は特許文献１に記載されている水晶発振回路の回路構成例を示した図である。この図１０において、Ｘ１は水晶振動子、Ｒｆは高周波抵抗、Ｃ１、Ｃ２は発振用容量、０は発振増幅回路、１は第１のバッファ回路（初段バッファ回路）、２は第２のバッファ回路（２段目バッファ回路）、３は第３のバッファ回路（３段目バッファ回路）、Ｒ１、Ｒ２は抵抗、ＣＢ１、ＣＢ２はコンデンサ、４は出力増幅回路、５は安定化電源、Ｃ_VREGはバイパスコンデンサ、Ｖ_REGは安定化電源５から出力される基準電圧である。

発振増幅回路０はＰｃｈ−ＣＭＯＳトランジスタＭ１とＮｃｈ−ＣＭＯＳトランジスタＭ２とからなるインバータ増幅器、第１のバッファ回路１はＰｃｈ−ＣＭＯＳトランジスタＭ３とＮｃｈ−ＣＭＯＳトランジスタＭ４とからなるインバータ増幅器、第２のバッファ回路２はＰｃｈ−ＣＭＯＳトランジスタＭ５とＮｃｈ−ＣＭＯＳトランジスタＭ６とからなるインバータ増幅器、第３のバッファ回路３はＰｃｈ−ＣＭＯＳトランジスタＭ７とＮｃｈ−ＣＭＯＳトランジスタＭ８とからなるインバータ増幅器である。また出力増幅回路４はＮｃｈ−ＣＭＯＳトランジスタＭ９とＰｃｈ−ＣＭＯＳトランジスタＭ１０とからなるＣＭＯＳプッシュプル型増幅回路である。

図１０において、発振増幅回路０の出力は、第１のバッファ回路１で充分な振幅にまで増幅され、第２、第３のバッファ回路２、３で波形成形されてコンデンサＣＢ１、ＣＢ２を介して出力増幅回路４のＮｃｈ−ＣＭＯＳトランジスタＭ９とＰｃｈ−ＣＭＯＳトランジスタＭ１０のそれぞれのゲートに印加される。

出力増幅回路４は、低インピーダンスで出力端子（ＯＵＴ端子）より負荷へ出力電流を供給する。上述の各部位へは安定化電源５から基準電圧Ｖ_REGが供給される。安定化電源５の出力ラインと接地電位（ＧＮＤ）との間にはバイパスコンデンサＣ_VREGが接続されており、安定化電源５の高周波ノイズを除去している。

したがって、特許文献１に開示の技術によれば、発振増幅回路０、帰還抵抗Ｒｆ、水晶振動子Ｘ１、容量Ｃ１、Ｃ２で構成されるインバータ発振回路部の出力信号をさらにインバータを介してクリップド・サイン波（振幅制限された矩形波）として出力することができる。

特開２００６−７４４１６号公報

ところが、従来の一般的インバータ発振回路では、出力が矩形波に近く、波形の立ち上がりが鋭くなっているため、所望の基本波以外の高次高調波成分を、目的とするレベルまで、抑圧することが困難となっている。この出力波形の鋭さを鈍らせることで高調波が抑制されるため、その１つの手法として、使用しているＭＯＳトランジスタのゲート幅を小さくして出力電流を低下させることで波形が鈍ることを利用することが考えられる。しかし、この種のインバータ発振回路では、負荷が接続される関係で出力電流を大きくとる必要が生じている。このため高調波抑制を取るか出力電流を大きくとるかのいずれかを選択しなければならないという二律背反の問題を生じてしまう。特に、発振回路をＩＣに集積化した場合においては、ゲート幅を変更するなどして最終段の出力用トランジスタの駆動能力を任意に調節するのは、ＩＣチップの面積増加につながるので好ましくない。

本発明は、上記従来の問題点に着目し、出力用トランジスタのゲート幅の調整などを必要とせず、出力波形を高調波が発生しないように調整することができ、もって高次高調波の抑圧効果の高い水晶発振回路を提供することを目的とする。

また、発振回路を集積化した場合でも、最終段のトランジスタのサイズを変えることなく出力波形の立ち上がりの鋭さを軽減することができるようにして高調波抑制効果を高めることができる水晶発振回路を提供することを目的とする。
更に、出力周波数を分周した場合であっても容易に高調波抑制を実現できる水晶発振回路を提供することを目的とする。

本発明は、上述の課題のうちの少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
第１の形態のバッファ回路は、周波数信号が入力される第１Ｐｃｈ−ＣＭＯＳトランジスタと第１Ｎｃｈ−ＣＭＯＳトランジスタとを備えている第１インバータを含む第１バッファ回路部と、第２Ｐｃｈ−ＣＭＯＳトランジスタと第２Ｎｃｈ−ＣＭＯＳトランジスタとを備えている第２インバータと、前記第１バッファ回路部からの出力信号が入力される入力端子と、出力端子と、前記第２Ｐｃｈ−ＣＭＯＳトランジスタのドレインおよび前記第２Ｎｃｈ−ＣＭＯＳトランジスタのドレインと前記出力端子との間に接続されている時定数変更素子とを含む第２バッファ回路部と、キャパシタを備えるとともに前記キャパシタを介して前記第２バッファ回路部の出力信号が入力されるＣＭＯＳプッシュプル型増幅回路と、前記第２Ｐｃｈ−ＣＭＯＳトランジスタのドレインおよび前記第２Ｎｃｈ−ＣＭＯＳトランジスタのドレインと前記出力端子との間に前記時定数変更素子と並列に接続されているＭＯＳスイッチ手段と、前記ＭＯＳスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする。
第２の形態のバッファ回路は、第１の形態のバッファ回路において、前記入力端子側と前記出力端子側との間に前記第２バッファ回路部と並列に接続されている分周器と、前記出力端子側と前記分周器の出力端子側とに接続され、前記ＣＭＯＳプッシュプル型増幅回路への入力信号を切り替える選択スイッチ手段と、を備えていることを特徴とする。
第３の形態のバッファ回路は、第２の形態のバッファ回路において、前記分周器は、分周回路を備えるとともに、前記分周回路の出力端子側に他の時定数変更素子を備えていることを特徴とする。
第４の形態のバッファ回路は、第３の形態のバッファ回路において、前記分周回路の出力を遮断する遮断素子を備えていることを特徴とする。
第５の形態のバッファ回路は、第２の形態乃至第４の形態のバッファ回路のいずれか１形態において、前記選択スイッチ手段は、前記メモリ部からの出力をデコードするデコーダであり、前記ＭＯＳスイッチ手段と、前記遮断素子と、に接続されていることを特徴とする。
第６の形態のバッファ回路は、第１の形態乃至第５の形態のバッファ回路のいずれか１形態において、前記時定数変更素子は、直列接続した複数の抵抗素子であり、前記複数の抵抗素子の接続点が前記出力端子であることを特徴とする。
第７の形態のバッファ回路は、第１の形態乃至第６の形態のバッファ回路のいずれか１形態において、少なくとも、前記第１バッファ回路部、前記第２バッファ回路部、前記時定数変更素子、前記キャパシタ、前記ＣＭＯＳプッシュプル型増幅回路、前記ＭＯＳスイッチ手段、前記メモリ部を集積回路内に集積化したことを特徴とする。

［適用例１］水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、前記時定数変更素子をバイパスして前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、前記バイパス回路に接続されている前記バイパス回路のオン／オフを制御するためのＭＯＳスイッチ手段と、前記ＭＯＳスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする水晶発振回路。

このような構成を採用することにより、終段バッファ回路部の出力信号は時定数変更素子により決まる時定数だけ遅れて緩やかに立ち上がるように成形される。これにより後段のＣＭＯＳプッシュプル型増幅回路へ入力した信号の波形の立ち上がりが鈍り、これによって高次高調波が抑制された状態で出力される。したがって、インバータ発振回路を用いた場合でも、基本波以外の高次高調波レベルを抑圧して発振信号を出力することが可能となる。また、水晶発振回路は通常モードと高調波抑制モードを選択することができる。したがって、負荷の用途に応じて高調波抑制を行うか否かの選択ができる水晶発振回路とすることができる。さらに、メモリ設定により高調波抑制機能を発揮させるか否かを選択することができるのでモード切替が容易である。

［適用例２］水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、前記終段バッファ回路部と並列接続された分周器と、前記終段バッファ回路部の出力側と前記分周器の出力側に接続され、前記ＣＭＯＳプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、を備えていることを特徴とする水晶発振器。
この構成により、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができるとともに、周波数を分周させることができる。

［適用例３］前記分周器は、分周回路からの出力の時定数変更素子を備えてなることを特徴とする適用例２記載の水晶発振回路。
この構成により、周波数を分周した場合でも、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができる。

前記終段バッファ部と並列接続された分周器を備え、この分周器は前記ＣＭＯＳプッシュプル型増幅回路へ出力可能であり、当該分周器と前記終段バッファ部との入力切り替え回路を設けていることを特徴とする適用例１に記載の水晶発振回路。
この構成により、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができるとともに、周波数を分周させることができる。

［適用例４］水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを直列接続した複数の抵抗素子の接続中点を前記終段バッファ回路部の出力側とした、前記抵抗素子と前記キャパシタを有する時定数変更用の回路と、前記抵抗素子をバイパスして前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、前記バイパス回路に接続されている前記バイパス回路のオン／オフを制御するためのＭＯＳスイッチ手段と、前記ＭＯＳスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする水晶発振回路。

水晶振動子を振動源とする発振回路部と、この発振回路部の出力信号を入力とするＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタのインバータからなる複数段のバッファ回路部と、このバッファ回路部の出力から直流成分をカットするキャパシタを介して増幅するＣＭＯＳプッシュプル型増幅回路とを備えた水晶発振回路であって、前記バッファ回路部における終段バッファ回路部のＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタ間に抵抗素子を接続してその中間点を終段バッファ回路部の出力とし、前記抵抗素子と前記キャパシタとにより定まる時定数で出力信号の波形成形可能としてなるとともに、前記抵抗素子のバイパス回路と当該バイパス回路部に介在されたＭＯＳスイッチ手段と、メモリ設定により前記ＭＯＳスイッチ手段をオン／オフ切り替え可能としたメモリを備えてなることを特徴とする水晶発振回路。

この構成により、終段バッファ回路部のＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタ間に接続した抵抗素子とキャパシタにより定まる時定数によって支配される波形が出力される。この波形の立ち上がりは遅くなり、波形を鈍らせることができる。この結果、これによって高次高調波が抑制された状態で出力される。したがって、インバータ発振回路を用いた場合でも、基本波以外の高次高調波レベルを抑圧して発振信号を出力することが可能となる。

［適用例５］前記水晶振動子以外の回路部分をＩＣ内に全て集積化したことを特徴とする適用例４記載の水晶発振回路。
発振回路をＩＣに集積化した場合でも、最終段のトランジスタのサイズを変えることなく、任意に出力波形の矩形波レベルを下げることができ、所望のレベルまで高調波レベルを抑圧することができる。

［適用例６］前記終段バッファ回路部と並列接続された分周器を備えており、前記分周器は、分周回路と、前記分周回路の出力側と接続されている他の時定数変更素子と、前記分周回路の出力と前記終段バッファ回路部の出力に接続され、前記ＣＭＯＳプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、前記分周回路の出力を遮断する遮断素子と、を備えていることを特徴とする適用例４に記載の水晶発振回路。
このような構成によって、分周された周波数の出力が可能となるとともに、分周出力時にも高調波抑圧モードの選択ができる。

［適用例７］前記メモリ部には、デコーダが設けられ、前記デコーダは、前記ＭＯＳスイッチ手段と、前記選択スイッチ手段と、前記遮断素子と、を制御することを特徴とする請求項６に記載の水晶発振回路。

分周回路によって分周された周波数にて時定数を調整することも可能となるので、分周する場合としない場合で、時定数調整を行う場合と行わない場合の４パターンに適用できる水晶発振回路とすることができ、用途を拡大できる効果が得られる。また、デコーダを利用し、メモリ設定で分周出力する場合でも、高調波抑圧モードを簡単に選択できるメリットが得られる。

本発明の第１実施形態に係る水晶発振回路である。 同回路の要部出力波形図である。 同実施形態に係る発振回路の高調波抑圧時の周波数スペクトラムである。 同実施形態に係る発振回路の通常時の周波数スペクトラムである。 同実施形態に係る発振回路の出力波形図である。 本発明の第２実施形態に係る水晶発振回路の出力バッファ回路である。 同実施形態の２ｂｉｔデコーダである。 同実施形態のメモリ設定表である。 同実施形態の分周回路である。 従来の水晶発振回路の例である。

本発明に係る最良の実施形態を、図面を参照しながら、詳細に説明する。図１は、本実施形態に係わる水晶発振回路の構成を示す図である。
同図に示すように、本発振回路は、発振部を構成する水晶振動子ＸＴＡＬ、高周波抵抗Ｒｆ、発振用容量Ｃ１、Ｃ２及びＰｃｈ−ＣＭＯＳトランジスタＴｐ１、Ｎｃｈ−ＣＭＯＳトランジスタＴｎ１からなる発振増幅器としてのインバータ増幅器１００を備えている。このインバータ増幅器１００の出力側には、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ２、Ｎｃｈ−ＣＭＯＳトランジスタＴｎ２とからなる初段バッファ回路部としてのインバータ増幅器１１と、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ３、Ｎｃｈ−ＣＭＯＳトランジスタＴｎ３とからなる２段目バッファ回路部としてのインバータ増幅器１２と、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ４、Ｎｃｈ−ＣＭＯＳトランジスタＴｎ４とからなる３段目バッファ回路部としてのインバータ増幅器１３と、からなる３段増幅器が設けられ、発振出力を波形整形しながら増幅する。

そして、複数段のインバータ増幅器１１、１２、１３を経た出力信号は、ＣＭＯＳプッシュプル型増幅回路１４に入力される。ＣＭＯＳプッシュプル型増幅回路１４は、高抵抗Ｒ１、Ｒ２と、直流カット用のコンデンサＣＢ１、ＣＢ２、及びＮｃｈ−ＣＭＯＳトランジスタＴｎ５、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ５とからなる。

上記各回路に供給する直流電源Ｖ_ＤＤの電源は、安定化電源１５を介し、発振増幅器１００のＰｃｈ−ＣＭＯＳトランジスタＴｐ１のソース、バッファとしての各インバータ増幅器１１、１２、１３ごとに設けられているデプレッション型ＭＯＳトランジスタＴｎ１１、Ｔｎ１２、Ｔｎ１３のゲートに、並びにＣＭＯＳプッシュプル型増幅回路１４の抵抗Ｒ１に対し、安定化処理された電源出力Ｖ_ＲＥＧが供給される。

また、デプレッション型ＭＯＳトランジスタＴｎ１１、Ｔｎ１２、Ｔｎ１３のドレイン及びＣＭＯＳプッシュプル型増幅回路１４のＮｃｈ−ＣＭＯＳトランジスタＴｎ５のドレインは直流電源ＶＤＤに直接接続される。

上記回路構成において、本実施形態では、特に、複数段あるバッファ回路部の終段バッファ回路部を構成しているインバータ増幅器１３における出力の時定数を変更する素子を備えていることを特徴としている。

すなわち、終段インバータ増幅器１３を構成しているＰｃｈ−ＣＭＯＳトランジスタＴｐ４とＮｃｈ−ＣＭＯＳトランジスタＴｎ４との間に時定数変更素子としての抵抗素子Ｒ３、Ｒ４を接続して、その中間点を次段のＣＭＯＳプッシュプル型増幅回路１４における直流カット用のコンデンサＣＢ１、ＣＢ２の中間点に接続し、終段インバータ増幅器１３からの出力がＲＣ回路を経由してＣＭＯＳプッシュプル型増幅回路１４のトランジスタＴｎ５、Ｔｐ５のゲートに入力するようにしている。これによって、終段インバータ増幅器１３からの出力信号は、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ４とＮｃｈ−ＣＭＯＳトランジスタＴｎ４の各ゲートに加わる入力信号Ａに応じてオン、オフされる際、抵抗素子Ｒ３、Ｒ４からの出力Ｂ，コンデンサＣＢ１、ＣＢ２を経由した後の出力Ｃ、Ｄ、最終的にＣＭＯＳプッシュプル型増幅回路１４からの出力Ｅは、図２に示すように、各出力Ｂ、Ｃ、Ｄの立ち上がりは、抵抗素子Ｒ３、Ｒ４、コンデンサＣＢ１、ＣＢ２で決まる時定数によって支配され、図２に示されるように、立ち上がりが鈍る波形に成形されるのである（但し抵抗素子Ｒ３、Ｒ４≒２〜４ｋΩ＜＜Ｒ１、Ｒ２≒５０Ω）。これによって、高次高調波が発生することが抑圧される。

一方、このような高調波抑圧を使用せずに通常状態のまま使用したい場合がある。このため、前記終段インバータ増幅器１３に介在させた抵抗素子Ｒ３、Ｒ４をバイパスさせて時定数調整機能をオフできるようにしている。すなわち、前記終段インバータ増幅器（バッファ回路部）１３には、時定数変更素子である抵抗素子Ｒ３、Ｒ４のバイパス回路１６を設け、ＭＯＳスイッチ手段１７により出力信号の時定数調整のオン／オフの切り替えを可能としている。

すなわち、バイパス回路１６にＰｃｈ−ＣＭＯＳトランジスタＴｐ６とＮｃｈ−ＣＭＯＳトランジスタＴｎ６を直列に接続し、その中点位置を次段のＣＭＯＳプッシュプル型増幅回路１４への出力ラインとしている。したがって、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ６とＮｃｈ−ＣＭＯＳトランジスタＴｎ６が共にオンになれば、抵抗素子Ｒ３、Ｒ４をバイパスして終段インバータ増幅器１３からＣＭＯＳプッシュプル型増幅回路１４に出力されるので、通常モードで機能する。この通常モードと時定数変更モードとを切り替えるために、上記バイパス回路１６上のＰｃｈ−ＣＭＯＳトランジスタＴｐ６とＮｃｈ−ＣＭＯＳトランジスタＴｎ６のゲートをメモリ部３００から入力される“Ｈｉ”または“Ｌｏ”の信号に基づいてオンオフさせる論理回路１８が接続されている。このオンオフ論理回路１８は、安定化電源電圧Ｖ_ＲＥＧで作動するＰｃｈ−ＣＭＯＳトランジスタＴｐ７とＮｃｈ−ＣＭＯＳトランジスタＴｎ７から構成されている。通常時はメモリ部３００が“Ｌｏ”設定でトランジスタＴｐ６、Ｔｎ６がそれぞれＯＮ、メモリ設定が“Ｈｉ”でトランジスタＴｐ６、Ｔｎ６がＯＦＦして、抵抗素子Ｒ３、Ｒ４とキャパシタＣＢ１、ＣＢ２による時定数による出力波形の立ち上がり／立ち下がりが緩やかになり、高次高調波レベルが抑圧される。

図３は、図１に示した実施形態に係る水晶発振回路による高調波抑圧時の周波数スペクトラムである。メモリ部３００からの出力を“Ｈｉ”として、図２の出力波形Ｅを得た場合には、高次高調波が抑圧されていることがよく理解できる。図４は、メモリ部３００からの出力を“Ｌｏ”として通常モードで作用させた場合の周波数スペクトラムで、高次高調波が抑圧されていないことが明示されている。図５は実際の波形を示しており、高調波抑圧モードの場合（太実線）と通常モードの場合（細実線）を示している。ＲＣ回路による時定数が変更され、立ち上がりが鈍っていることが示されている。

なお、上記実施形態において、終段インバータ増幅器１３の前段には２段のインバータ増幅器１１、１２を設けた構成として例示しているが、これは単段インバータ増幅器として構成してよい。集積化した場合、インターバ増幅器１００（トランジスタＴＰ１、Ｔｎ１のゲート側）とＣＭＯＳプッシュプル型増幅回路１４の出力端との間のカップリング（容量結合）によって起こる異常発振を抑制できる効果がある。また、出力バッファ部の初段バッファの駆動能力が落ちることで、出力波形の立ち上がり／立ち下がりがさらに緩やかになるので、高次高調波レベルの抑圧量がアップする。

次に、図６に第２実施形態に係る水晶発振回路の出力バッファ部を示している。この実施形態は、分周器４００を設け、分周器で分周した場合でも通常モードと出力信号の時定数調整による高調波抑圧モードを使用できるようにした点が先の実施形態と相違する。

このため、前記終段バッファ部であるインバータ増幅器１３と並列接続された分周器４００を備え、この分周器４００は前記ＣＭＯＳプッシュプル型増幅回路１４へ出力可能であり、当該分周器４００と前記終段のインバータ増幅器１３との入力切り替え回路を設けている。この切り替え回路は終段インバータ増幅器１３に対し前段のインバータ増幅器１１からの出力信号を入力させる場合には、分周器４００への入力を遮断し、分周器４００へ入力させる場合は終段インバータ増幅器１３への入力を遮断させることで容易に実現できる。この実施形態では、メモリ部３００に図７に示したような２ｂｉｔデコーダ３０を設け、図８に示したようなメモリデータＤ１、Ｄ０に基づいて、２ｂｉｔデコーダ出力Ｂ１〜Ｂ４、Ｂ１（−）〜Ｂ４（−）を生成し、高調波抑圧機能をオンするかオフするか、発振出力をオンするかオフするか、あるいは分周出力をオンするかオフするかの選択を行わせるようにしている。したがって、２ｂｉｔデコーダ３０は前記終段インバータ増幅器１３と前記分周器４００の選択スイッチ手段を構成することになる。

これを具体的に実現すべく、図６に示しているように、終段インバータ増幅器１３には第１実施形態の場合に加えて、遮断素子であるＰｃｈ−ＣＭＯＳトランジスタＴｐ８とＮｃｈ−ＣＭＯＳトランジスタＴｎ８を、抵抗素子Ｒ３、Ｒ４の外側であって、インバータを構成するＰｃｈ−ＣＭＯＳトランジスタＴｐ４とＮｃｈ−ＣＭＯＳトランジスタＴｎ４の内側に直列に接続している。また、バイパス回路１６は抵抗素子Ｒ３、Ｒ４およびＰｃｈ−ＣＭＯＳトランジスタＴｐ８とＮｃｈ−ＣＭＯＳトランジスタＴｎ８をバイパスするように構成され、ここにモード切り替え用のＭＯＳスイッチ手段１７を介装させている。これは、先の実施形態と同様、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ６とＮｃｈ−ＣＭＯＳトランジスタＴｎ６とから構成される。分周器４００を用いる場合には、これらＭＯＳスイッチ手段１７と上記Ｐｃｈ−ＣＭＯＳトランジスタＴｐ８とＮｃｈ−ＣＭＯＳトランジスタＴｎ８をオフにして電気的に遮断するように、前記２ｂｉｔデコーダ３０から作動信号を出力させる（Ｂ１、Ｂ１（−）、Ｂ２、Ｂ２（−））。

一方、分周器４００を利用して分周された周波数で動作させるときには、分周器４００に初段インバータ増幅器１１から出力信号が入力し、これを通常モードと高調波抑圧モードを択一的に行わせるのであるから、分周器４００の内部回路には終段インバータ増幅器１３と同一の回路構成部分が形成される。この分周器４００の回路構成を図９に示す。通常モード出力と高調波抑圧モードの切り替え回路部分は、図６の場合と同様であるので説明を省略する。

分周回路４０の前段には、信号入力オンオフ切り替え回路４１が設けられ、これは前述した２ｂｉｔデコーダ３０によって生成された信号によって、分周回路４０への信号入力を遮断するか否かを選択する。これらの処理は２ｂｉｔデコーダ３０から作動信号を出力させる（Ｂ３、Ｂ３（−）、Ｂ４、Ｂ４（−））ことによって制御される。

このような第２実施形態によれば、メモリ部３００にデコーダ３０を設けることで、分周出力する場合でも、高調波抑圧モードを選択できるようにした。水晶発振回路からの発振信号をそのままの周波数で出力する場合と、分周して出力する場合の双方についても、高調波レベルの抑圧モード選択が可能となる。
分周出力時にも高調波抑圧モードの選択ができるようになり、低周波帯における高調波スペクトル特性の改善に繋がる。

１１………初段インバータ増幅器、１２………２段インバータ増幅器、１３………終段インバータ増幅器、１４………ＣＭＯＳプッシュプル型増幅回路、１５………安定化電源、１６………バイパス回路、１７………ＭＯＳスイッチ手段、１８………オンオフ論理回路、３０………２ｂｉｔデコーダ、４０………分周回路、４１………信号入力オンオフ切り替え回路、１００………インバータ増幅器（発振増幅器）、２００………出力バッファ部、３００………メモリ部、４００………分周器。

Claims (7)

1. 周波数信号が入力される第１Ｐｃｈ−ＣＭＯＳトランジスタと第１Ｎｃｈ−ＣＭＯＳトランジスタとを備えている第１インバータを含む第１バッファ回路部と、
   第２Ｐｃｈ−ＣＭＯＳトランジスタと第２Ｎｃｈ−ＣＭＯＳトランジスタとを備えている第２インバータと、前記第１バッファ回路部からの出力信号が入力される入力端子と、出力端子と、前記第２Ｐｃｈ−ＣＭＯＳトランジスタのドレインおよび前記第２Ｎｃｈ−ＣＭＯＳトランジスタのドレインと前記出力端子との間に接続されている時定数変更素子とを含む第２バッファ回路部と、
   キャパシタを備えるとともに前記キャパシタを介して前記第２バッファ回路部の出力信号が入力されるＣＭＯＳプッシュプル型増幅回路と、
   前記第２Ｐｃｈ−ＣＭＯＳトランジスタのドレインおよび前記第２Ｎｃｈ−ＣＭＯＳトランジスタのドレインと前記出力端子との間に前記時定数変更素子と並列に接続されているＭＯＳスイッチ手段と、
   前記ＭＯＳスイッチ手段を制御する信号を出力するメモリ部と、
   を備えていることを特徴とするバッファ回路。
2. 前記入力端子側と前記出力端子側との間に前記第２バッファ回路部と並列に接続されている分周器と、
   前記出力端子側と前記分周器の出力端子側とに接続され、前記ＣＭＯＳプッシュプル型増幅回路への入力信号を切り替える選択スイッチ手段と、
   を備えていることを特徴とする請求項１に記載のバッファ回路。
3. 前記分周器は、分周回路を備えるとともに、前記分周回路の出力端子側に他の時定数変更素子を備えていることを特徴とする請求項２に記載のバッファ回路。
4. 前記分周回路の出力を遮断する遮断素子を備えていることを特徴とする請求項３に記載のバッファ回路。
5. 前記選択スイッチ手段は、前記メモリ部からの出力をデコードするデコーダであり、前記ＭＯＳスイッチ手段と、前記遮断素子と、に接続されていることを特徴とする請求項４に記載のバッファ回路。
6. 前記時定数変更素子は、直列接続した複数の抵抗素子であり、前記複数の抵抗素子の接続点が前記出力端子であることを特徴とする請求項１乃至５のいずれか１項に記載のバッファ回路。
7. 少なくとも、前記第１バッファ回路部、前記第２バッファ回路部、前記時定数変更素子、前記キャパシタ、前記ＣＭＯＳプッシュプル型増幅回路、前記ＭＯＳスイッチ手段、前記メモリ部を集積回路内に集積化したことを特徴とする請求項１乃至６のいずれか１項に記載のバッファ回路。

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