Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5624940B2 - 半導体素子及びその製造方法 - Google Patents
[go: Go Back, main page]

JP5624940B2 - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP5624940B2
JP5624940B2 JP2011110673A JP2011110673A JP5624940B2 JP 5624940 B2 JP5624940 B2 JP 5624940B2 JP 2011110673 A JP2011110673 A JP 2011110673A JP 2011110673 A JP2011110673 A JP 2011110673A JP 5624940 B2 JP5624940 B2 JP 5624940B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
lattice constant
substrate
layer
buffer region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011110673A
Other languages
English (en)
Other versions
JP2012243868A (ja
Inventor
拓也 古川
拓也 古川
禎宏 加藤
禎宏 加藤
正之 岩見
正之 岩見
内海　誠
誠 内海
和行 梅野
和行 梅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Furukawa Electric Co Ltd
Original Assignee
Furukawa Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Furukawa Electric Co Ltd filed Critical Furukawa Electric Co Ltd
Priority to JP2011110673A priority Critical patent/JP5624940B2/ja
Priority to EP12784883.6A priority patent/EP2711975A1/en
Priority to PCT/JP2012/003077 priority patent/WO2012157229A1/ja
Priority to CN2012800113723A priority patent/CN103430295A/zh
Publication of JP2012243868A publication Critical patent/JP2012243868A/ja
Priority to US13/966,089 priority patent/US20130328106A1/en
Application granted granted Critical
Publication of JP5624940B2 publication Critical patent/JP5624940B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/852—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs being Group III-V materials comprising three or more elements, e.g. AlGaN or InAsSbP
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2907—Materials being Group IIIA-VA materials
    • H10P14/2908—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2926—Crystal orientations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3216—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3251—Layer structure consisting of three or more layers
    • H10P14/3252—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3254—Graded layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3442—N-type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3444—P-type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3446—Transition metal elements; Rare earth elements

Landscapes

  • Junction Field-Effect Transistors (AREA)

Description

本発明は、半導体素子及びその製造方法に関する。
従来、シリコン基板上にＡｌＮ層とＧａＮ層とが繰り返し形成されたバッファ領域を設け、その上に窒化物系半導体領域を形成した半導体素子が知られている。このバッファ領域は、シリコン基板と窒化物系半導体領域との間の格子定数差または熱膨張係数差を緩和し、クラックの発生や転位を低減させる機能を有する。しかし、ＡｌＮ層とＧａＮ層とのヘテロ界面においては２次元電子ガスが生成されるので、半導体素子にリーク電流が流れる。このリーク電流を低減するために、ＡｌＮ層とＧａＮ層の間にＡｌＧａＮ層を設ける方法が提案された（例えば、特許文献１参照）。
特許文献１ 特許第４５２５８９４号公報
しかしながら、従来の方法では、ＡｌＮ層とＧａＮ層との間においてキャリアを十分に低減することができない。そのため、半導体素子のリーク電流を十分に抑制することができない。
本発明の第１の態様においては、基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、バッファ領域は、格子定数の異なる複数の半導体層を含み、バッファ領域の表面に、基板の裏面より低い電位を与え、基板の裏面とバッファ領域の表面との間の電圧をバッファ領域の膜厚に応じた範囲で変化させたときの基板の裏面およびバッファ領域の表面との間の静電容量が略一定である半導体素子を提供する。なお、バッファ領域の表面に電位を与える場合、バッファ領域の表面に電極を形成してよく、バッファ領域の表面に形成した半導体層の表面に電極を形成してもよい。バッファ領域の最上面の層がＧａＮ層の場合、バッファ領域の表面に電極を形成してよい。また、バッファ領域の最上面の層がＧａＮ層でない場合、バッファ領域の表面にＧａＮ層を形成し、当該ＧａＮ層の表面に電極を形成してよい。これらの電極に電圧を印加することで、バッファ領域の表面に電位を与えることができる。
本発明の第２の態様においては、基板を用意する工程と、基板の上方にバッファ領域を形成する工程と、バッファ領域上に活性層を形成する工程と、活性層上に少なくとも２つの電極を形成する工程とを備え、バッファ領域を形成する工程は、第１の格子定数を有する第１半導体層を形成する工程と、第２の格子定数を有する第２半導体層を形成する工程と、第１の格子定数と異なる第３の格子定数を有する第３半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有し、第２の格子定数は、第１の格子定数と第３の格子定数の間の値を有し、第２半導体層を形成する工程は、不純物をドーピングする工程を含む半導体素子の製造方法が提供される。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
従来の方法で作成したエピタキシャル積層基体の断面図を示す。 図１に示すエピタキシャル積層基体の電圧-静電容量特性を示すグラフである。 シミュレーションで使用した４種類のＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）層のＡｌ組成比の変化の割合を示す。 ＡからＤのそれぞれのＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）層におけるキャリア濃度分布のシミュレーション結果を示す。 ＧａＮ／ＡｌＮ／ＡｌＧａＮ／ＧａＮ構造における最上のＧａＮ層表面から最下層のＧａＮ層までの積分範囲でキャリア濃度を積分した積算値を示す。 ＡからＤにおいて、キャリア濃度のピーク値のシミュレーション結果を示す。 本発明の第１実施形態に係る半導体素子の断面図である。 図７に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化を示す。 図１に示すＡｌＧａＮ層に炭素Ｃをドープしたエピタキシャル積層基体の電圧-静電容量特性を示す。 図１に示すＡｌＧａＮ層に炭素Ｃをドープしたエピタキシャル積層基体の他の例の電圧-静電容量特性を示す。 ＧａＮ層とＡｌＮ層を順に堆積した複合層においてＡｌＮ層側のＧａＮ層の表面にＣをドープする例を模式的に示す。 ＧａＮ層、ＡｌＧａＮ層、ＡｌＮ層を順に堆積した複合層においてＡｌＧａＮ層にＣをドープする例を模式的に示す。 図１に示す半導体素子の第２半導体層におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子の第２半導体層におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子の第２半導体層におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子の第２半導体層におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子の第２半導体層におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子の第２半導体層におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子の第２半導体層におけるＡｌ組成比変化の他の例を示す。 本発明の第２実施形態に係る半導体素子の断面図を示す。 図２０に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層におけるＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層におけるＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層におけるＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層におけるＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層におけるＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層におけるＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層におけるＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子の第２半導体層または第４半導体層と隣接する層との境界において極薄い半導体層が形成された場合のＡｌ組成比変化の例を示す。 図２０に示す半導体素子の第２半導体層または第４半導体層と隣接する層との境界において極薄い半導体層が形成された場合のＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子の第２半導体層または第４半導体層と隣接する層との境界において極薄い半導体層が形成された場合のＡｌ組成比変化の他の例を示す。 図２０に示す半導体素子のバッファ領域における複合層ごとの第２半導体層及び第４半導体層の層厚を変化させた例を示す。 図２０に示す半導体素子の各複合層における第２半導体層と第４半導体層の層厚の関係を示す 図２０に示す半導体素子の総膜厚を一定にし、かつ、総複合層数を１２として、バッファ領域の複合層数のみを変化させた場合の複合層数とリーク電流及びウエハの反り量との関係を示す 図２０に示す半導体素子のバッファ領域の第２半導体層及び第４半導体層の厚さとリーク電流との関係を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層にドーピングするＣドープ濃度とリーク電流との関係を示す。 図２０に示す半導体素子の第２半導体層及び第４半導体層にＣに替えて、フッ素、塩素、マグネシウム、鉄、酸素、水素をドーピングした場合の不純物ドープ濃度とリーク電流との関係を示す。 図２０に示す半導体素子の第３半導体層の全層をＡｌＧａＮに置き換えた場合の第３半導体層のＡｌの組成比とリーク電流との関係を示す。 図２０に示す半導体素子の第３半導体層中にドーピングするＣ濃度とリーク電流との関係を示す。 図２０に示す半導体素子の第１半導体層中にドーピングするＣ濃度とリーク電流との関係を示す。 図２０に示す半導体素子のバッファ領域の第１半導体層の層厚及び複合層数が異なる例１から５を示す。 図４１に示す例１から例５の反り量及びリーク電流の測定結果を示す。 キャリア状態密度分布の計算に使用した積層体を示す。 図４３に示す積層体におけるＡｌＮ層の上側のＧａＮ層のキャリア状態密度分布を示す。 図４３に示す積層体におけるＡｌＮ層の下側のＧａＮ層のキャリア状態密度分布を示す。 ＡｌＮ層の下側のＧａＮ層の表面にアクセプタ型不純物をドープした例を示す。 図４６に示す例におけるＡｌＮ層の上側のＧａＮ層のキャリア状態密度分布を示す。 図４６に示す例におけるＡｌＮ層の下側のＧａＮ層のキャリア状態密度分布を示す。 ＡｌＮ層の上側のＧａＮ層の表面にドナー型不純物をドープした例を示す。 図４９に示す例においけるＡｌＮ層の上側のＧａＮ層のキャリア状態密度分布を示す。 図４９に示す例においけるＡｌＮ層の下側のＧａＮ層のキャリア状態密度分布を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、対比例であるエピタキシャル積層基体３００の断面図を示す。エピタキシャル積層基体３００は、基板１０と、介在層２０と、バッファ層１２と、電子走行層５０とを備える。基板１０は主表面が（１１１）面を有する単結晶シリコンを含む。主表面は、バッファ層１２等が積層される面を指す。
介在層２０は、基板１０の主表面に積層される。介在層２０は、基板１０と、バッファ層１２との化学反応を防止する合金防止層として機能する。介在層２０は、例えば、アンドープのＡｌＮである。
バッファ層１２は、介在層２０上に、層厚が徐々に厚くなるように形成された複合層１１を６層有する。複合層１１は、基板１０側に形成されたＧａＮ層１５と、ＧａＮ層１５上に形成されたＡｌＧａＮ層１６と、ＡｌＧａＮ層１６上に形成されたＡｌＮ層１４とを含む。ＡｌＧａＮ層１６は、ＡｌＮ層１４に接する領域からＧａＮ層１５に接する領域に向かって、Ａｌ組成比が徐々に減少してよい。ＡｌＧａＮ層１６は、ＡｌＮ層１４およびＧａＮ層１５との界面に生じる２次元電子ガスを低減する目的で挿入される。
電子走行層５０は、バッファ層１２上にＧａＮで形成される。これにより介在層２０、バッファ層１２および電子走行層５０により、ＧａＮ／ＡｌＮのペアが７層形成される。つまり、電子走行層５０および最上層の複合層１１におけるＡｌＮ層１４により第１ペアが形成され、最下層の複合層１１におけるＧａＮ層１５および介在層２０により第７ペアが形成される。
図１に示す従来のエピタキシャル積層基体３００において、基板１０の裏面およびバッファ層１２の表面間の電圧−静電容量特性を測定するために、電子走行層５０の表面にはショットキー電極１３が形成されている。上述したように、バッファ層１２の最上層がＧａＮ層１５の場合には、当該ＧａＮ層１５にショットキー電極１３を形成してもよい。
ショットキー電極１３は、例えば、Ｎｉ／Ａｕ／Ｔｉの積層構造を有する。実験では、基板１０の裏面を接地電位にし、ショットキー電極１３にマイナス電圧を印加して、電圧−静電容量特性を測定した。なお、電圧−静電容量特性の測定においては、ＬＣＲメータを用いた。また、印加する電圧の周波数は１００ｋＨｚである。
図２は、エピタキシャル積層基体３００の電圧−静電容量特性を示すグラフである。図２に示すように、電圧が０Ｖからマイナスに大きくなるに従い静電容量は段階的に減少し、電圧が−４００ボルト以下では静電容量の変化は観測されなかった。グラフに示す静電容量のステップ１から７の間隔は、ショットキー電極１３側から基板１０側に向かって配列されたＧａＮ／ＡｌＮの７つのペアの層厚に対応しているので、各ペアの境界すなわち、各複合層１１におけるＡｌＧａＮ層１６において等電位面が存在することが示唆される。当該等電位面は、各複合層１１において２次元電子ガスまたはキャリアが残留していることにより存在していると考えられる。
通常、バッファ層１２に印加する電圧の絶対値を増大させると、ショットキー電極１３から基板１０に向かって空乏層が広がり、静電容量は徐々に変化する。しかし、図２に示す特性では、電圧を０Ｖから徐々にマイナス方向に増大させても、最初は静電容量が変化しない。これは、最上層の第１複合層１１−１において２次元電子ガスまたはキャリアが残留しており、当該２次元電子ガスまたはキャリアが消滅する電圧が印加されるまでは、空乏層が広がらないためと考えられる。
第１複合層１１−１における２次元電子ガスまたはキャリアが消滅すると、電圧の絶対値の増大に伴い空乏層が基板１０の方向に広がり、静電容量が小さくなる。そして、空乏層が次の第２複合層１１−２に達すると、第１複合層１１−１の場合と同様に、２次元電子ガスまたはキャリアが消滅する電圧が印加されるまでは、静電容量が変化しない。第３複合層１１−３以降も同様となる。
図２のグラフに現れるステップ１から７は、介在層２０、複合層１１および電子走行層５０からなるＧａＮ／ＡｌＮの各ペアのコンデンサ容量とみなすことができる。つまり、上述したように各ペアの境界面（ＡｌＧａＮ層１６）は等電位面となっており、そこに電荷が存在していることを示唆している。つまり、従来のＡｌＮ／ＡｌＧａＮ／ＧａＮの複合層を繰り返すバッファ層構造では、キャリアを十分に低減することができないことがわかった。
次に、図１に示した複合層１１において、キャリア密度分布をシミュレーションにより算出した。シミュレーションは、ＡｌＧａＮ層１６の厚さを異ならせた４通りの複合層１１について行った。
図３は、シミュレーションで使用した４通りの複合層１１のＡｌ組成比の変化の割合を示す。なお、図３における横軸は、複合層１１の成長方向における位置Ｙを示す。なお、ＡｌＧａＮ層１６のＡｌ組成比は、０から１まで直線状に変化させた。また、ＡｌＧａＮ層１６およびＡｌＮ層１４の厚さの和を５０ｎｍとした。
パターンＡはＡｌＧａＮ層の層厚が０ｎｍの場合を示し、パターンＢはＡｌＧａＮ層の層厚が２０ｎｍの場合を示し、パターンＣはＡｌＧａＮ層の層厚が３０ｎｍの場合を示し、パターンＤはＡｌＧａＮ層の層厚が４０ｎｍの場合を示す。層厚が大きくなるに従いＡｌ組成比の変化の勾配が大きくなっている。
図４は、パターンＡからＤのそれぞれのＡｌＧａＮ層におけるキャリア濃度分布のシミュレーション結果を示す。横軸は複合層１１の成長方向における位置Ｙを示し、縦軸はキャリア濃度を示す。
パターンＡは、Ｙ＝１．５μｍ付近において上方向に鋭いピークを有する。図３に示すように、パターンＡではＹ＝１．５μｍ付近でＡｌＮ層１４とＧａＮ層１５とが接している。このため、Ｙ＝１．５μｍ付近において高密度の２次元電子ガスが生成されると考えられる。また、パターンＡはＹ＝約１．４５μｍ付近において下方向に鋭いピークを有する。図３に示すように、パターンＡではＹ＝１．４５μｍ付近においてＧａＮ層１５とＡｌＮ層１４とが接している。このため、Ｙ＝１．４５μｍ付近において高密度の２次元ホールガスが生成されると考えられる。
図５は、図４に示した積分範囲でキャリア濃度を積分した積算値を示す。パターンＡからＤにおいて、積算キャリア濃度に大きな変化は見られない。つまり、トータルのキャリア量としてはＡからＤに大きな変化がないことがわかる。
図６は、ＡからＤにおいて、キャリア濃度のピーク値のシミュレーション結果を示す。Ａはピーク値が４．９５Ｅ＋２０で最も高く、ＢからＤのピーク値はＡのピーク値に比べ約１／１０以下である。この結果から、ＧａＮ層とＡｌＮ層との間にＡｌＧａＮ層を挿入することにより、キャリアを分散させていることがわかる。つまり、図１に示した構造では、最大キャリア密度を低減させることはできるが、トータルのキャリア量は、高密度の２次元電子ガスが発生しているパターンＡと変わらないことがわかる。
図７は、本発明の第１実施形態に係る半導体素子１００の断面図である。ここでは、半導体素子１００は、ＨＥＭＴを例に説明するが、それに限定されない。半導体素子１００は、基板１０と、介在層２０と、基板１０の上方に形成されたバッファ領域３０と、バッファ領域３０上に形成された活性層７０と、活性層７０上に形成された少なくとも２つの電極（本例ではソース電極７２、ゲート電極７４、および、ドレイン電極７６）とを備える。
基板１０は、第１のバッファ領域３０及び活性層７０の支持体として機能する。基板１０は、主表面が（１１１）面のシリコン単結晶基板であってよい。基板１０は、例えば、直径が約１０ｃｍである。
介在層２０は、基板１０の主表面に積層され、図１に関連して説明した介在層２０と同一の機能および構造を有する。介在層２０の格子定数は、基板１０より小さくてよい。また、介在層２０の熱膨張係数は、基板１０より大きくてよい。基板１０がシリコン基板の場合、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０−６／Ｋである。また、介在層２０がＡｌＮの場合、介在層２０の格子定数は、０．３１１２ｎｍであり、熱膨張係数は４．２×１０−６／Ｋである。また、介在層２０の厚さは、例えば４０ｎｍである。
バッファ領域３０は、第１の格子定数を有する第１半導体層３１と、第２の格子定数を有する第２半導体層３２と、第１の格子定数とは異なる第３の格子定数を有する第３半導体層３３とが順に積層した複合層３５を少なくとも一層有する。第２の格子定数は、第１の格子定数と第３の格子定数の間の値を有する。第１半導体層３１は、介在層２０上に形成される。第１半導体層３１は、基板１０よりも格子定数が小さい第１の格子定数を有してよい。また、第１半導体層３１は、基板１０よりも大きな熱膨張係数を有してよい。第１半導体層３１はＡｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含む。第１半導体層３１は、例えばＧａＮである。この場合、第１半導体層３１の第１の格子定数は、０．３１８９ｎｍであり、熱膨張係数は、５．５９×１０−６／Ｋである。
第２半導体層３２は第１半導体層３１に接して形成される。第２半導体層３２は、第１の格子定数と第３の格子定数の間の値を有する第２の格子定数を有する。第２の格子定数は、第１の格子定数より小さい。第２半導体層３２は、第１半導体層３１と第３半導体層３３の間の熱膨張係数を有する。第２半導体層３２はＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含んでよい。第２半導体層３２は例えばＡｌＧａＮである。第２半導体層３２は、ＧａＮとＡｌＮとの間にあって、Ａｌの組成比に応じた格子定数及び熱膨張係数を有する。第２半導体層３２は、格子定数が、基板１０に近い側から遠い側に向かって減少してよい。例えば、第２半導体層３２は、Ａｌの割合が基板１０に近い側から遠い側に向かって増加するＡｌＧａＮである。
第２半導体層３２には不純物がドープされている。不純物は、電子を活性化させない原子を含む。ここで、電子を活性化させない原子とは、アクセプタ準位を形成するイオンまたは深い準位のイオンとなって電子をトラップすることができる原子を指す。第２半導体層３２にドープする不純物は、例えば、炭素、フッ素、塩素、マグネシウム、鉄、酸素、水素、亜鉛、銅、銀、金、ニッケル、コバルト、バナジウム、スカンジウム、リチウム、ナトリウム、ベリリウム、ホウ素の少なくともひとつを含む。不純物が炭素の場合、プロパンガスの導入によって第２半導体層３２は約１Ｅ１９ｃｍ−３のドープ濃度でドーピングされてよい。
第３半導体層３３は第２半導体層３２に接して形成される。第３半導体層３３は、第１の格子定数より小さい第３の格子定数を有してよい。第３半導体層３３はＡｌｘ３Ｉｎｙ３Ｇａ１−ｘ３−ｙ３Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含む。第３半導体層３３は、例えばＡｌＮである。この場合、第３半導体層３３の第３の格子定数は、０．３１１２ｎｍであり、熱膨張係数は、４．２×１０−６／Ｋである。第１半導体層３１から第３半導体層３３は、Ａｌの組成比の間にｘ１≦ｘ２≦ｘ３の関係を有する。
バッファ領域３０は、基板１０と活性層７０との間の格子定数差及び熱膨張係数差に起因する歪みを緩和する。バッファ領域３０は、第１半導体層３１、第２半導体層３２及び第３半導体層３３が順に積層された複合層３５を例えば１２層有する。それぞれの複合層３５において、第１半導体層３１の層厚は、例えば、基板１０側から順に７０ｎｍ、９０ｎｍ、１２０ｎｍ、１５０ｎｍ、１９０ｎｍ、２４０ｎｍ、３００ｎｍ、３７０ｎｍ、４７０ｎｍ、６００ｎｍ、７９０ｎｍ、１０４０ｎｍである。第２半導体層３２の層厚は例えば６０ｎｍで一定である。第３半導体層３３の層厚は例えば６０ｎｍで一定である。
活性層７０は、電子走行層５０と、電子供給層６０とを有する。電子走行層５０は、最上層の第３半導体層３３と接して形成される。電子走行層５０は電子供給層６０とのヘテロ結合界面に低抵抗の２次元電子ガスを形成する。電子走行層５０はアンドープのＧａＮを含んでよい。電子走行層５０は例えば１２００ｎｍの厚さを有する。電子供給層６０は、電子走行層５０に接して形成される。電子供給層６０は、電子走行層５０に電子を供給する。電子供給層６０は、例えばＳｉのようなｎ型不純物がドープされたＡｌＧａＮを含む。電子供給層６０は例えば２５ｎｍの厚さを有する。
ソース電極７２及びドレイン電極７６は、電子供給層６０にオーミック接触するＴｉ／Ａｌの積層構造を有してよい。ゲート電極７４は電子供給層６０にショットキー接触するＰｔ／Ａｕの積層構造を有してよい。
図８は、バッファ領域３０の膜厚方向におけるＡｌ組成比の変化を示す。ここでは、第１半導体層３１のＡｌの割合を０％とし、第３半導体層３３のＡｌの割合を１００％として示すが、これに限定されない。第２半導体層３２のＡｌの割合は第１半導体層３１から第３半導体層３３に向かって直線的に増加している。
図９は、半導体素子１００のバッファ領域３０の電圧−静電容量特性を示す。本例では、半導体素子１００の電子走行層５０の表面に、図１に示したショットキー電極１３を形成して特性を測定した。なお、バッファ領域３０の最上層がＧａＮ層の場合、当該ＧａＮ層の表面にショットキー電極１３を形成してもよい。なお本例では、プロパンガスを７５０ｃｃｍ導入して第２半導体層３２を形成することで、第２半導体層３２に炭素をドープした。なお、複合層３５を６層として、各複合層３５における第２半導体層３２の層厚を１８０ｎｍで同一とした。他の測定条件は、図２において説明した測定の条件と同一である。
第２半導体層３２に炭素をドープすることで、図１に示したエピタキシャル積層基体３００に比べて静電容量の変動量は減少する。しかし、依然として積層方向に印加した電圧が減少するに伴いステップ状に静電容量が減少している。したがって、本例のバッファ領域３０は複合層３５においてキャリアが残存していることがわかる。
図１０は、第２半導体層３２への炭素のドープ量を増大させた場合の、バッファ領域３０の電圧−静電容量特性を示す。本例では、プロパンガスを１５００ｃｃｍ導入して第２半導体層３２を形成した。他の測定条件は、図９の例と同一である。
本例では、積層方向に印加した電圧が減少しても静電容量に変化が見られなかった。つまり、第２半導体層３２における不純物濃度を調整することで、電圧−静電容量特性が略一定となるバッファ領域３０を形成することができた。このため、半導体素子１００において、バッファ領域３０を介したリーク電流を低減することができる。
なお、第２半導体層３２には、基板１０の裏面と、バッファ領域３０の表面との間に電圧を印加し、当該電圧をバッファ領域３０の膜厚に応じた範囲で変化させたときの、基板１０の裏面およびバッファ領域３０の表面との間の静電容量が略一定となるように不純物がドープされることが好ましい。ここで略一定とは、例えば当該電圧範囲における静電容量の変化が、静電容量の値の２０％以下となる範囲であってよい。また、略一定とは、当該変化が１０％以下、または、５％以下となる範囲を指してもよい。
バッファ領域３０の表面に印加する電位は、基板の裏面に印加する電位より低い。具体的には、基板１０の裏面に正またはゼロの電位を印加してよく、バッファ領域３０の表面に負の電位を印加してよい。
また、バッファ領域３０の膜厚に応じた電圧範囲とは、バッファ領域３０をショットキー電極１３から基板１０に渡って空乏化できる電圧を上限または下限とする範囲を指してよい。また、当該電圧範囲は、０Ｖを下限または上限としてよい。例えば当該電圧範囲は０Ｖから−５００Ｖであってよく、０Ｖから−３００Ｖ程度であってもよい。
図１１は、ＧａＮ層とＡｌＮ層を順に堆積した複合層においてＡｌＮ層側のＧａＮ層の表面にＣをドープする例を模式的に示す。図４で説明したように、ＧａＮ層とＧａＮ層の上のＡｌＮ層とのヘテロ界面にはキャリア濃度の急峻なピークが存在する。図６で説明したように、キャリア濃度のピーク値は４．９５Ｅ＋２０ｃｍ−３である。この濃度のキャリアを炭素のドーピングにより補償するには、同程度のドープ濃度でＣをドープしなければならない。しかしながらそのような高濃度でＧａＮ層表面にＣをドープすると結晶表面の荒れが顕著となり好ましくない。
図１２は、第１半導体層３１（ＧａＮ層）、第２半導体層３２（ＡｌＧａＮ層）、第３半導体層３３（ＡｌＮ層）を順に堆積した複合層３５において、ＡｌＧａＮ層にＣをドープする例を模式的に示す。図６で説明したように、ＡｌＧａＮ層のキャリア濃度ピーク値は、ＡｌＧａＮ層の膜厚に応じて低下する。つまり、ＡｌＧａＮ層は、キャリアを分散させる機能を有する。分散したキャリアに対して、同等の濃度でＣドープすることによって、キャリアを補償することができる。例えば、ＡｌＧａＮ層に約１Ｅ１９ｃｍ−３〜５Ｅ１９ｃｍ−３のＣを、例えばＡｌＧａＮ層全体にわたって広範囲にドーピングすることにより、ＡｌＧａＮ層のキャリアが補償される。また、ＡｌＧａＮ層に接する下側のＧａＮ層及びＡｌＧａＮ層に接する上側のＡｌＮ層にもキャリアが分散されているので、これらの層に対してもＣドープしてよい。
ここで、半導体素子１００のゲート電極７４の幅を１ｍｍ、長さを１０μｍ、ソース電極７２とドレイン電極７６との距離を１５μｍとし、ゲート電極７４に−６Ｖ、ソース電極７２とドレイン電極７６との間に６００Ｖの電圧を印加してドレイン電極７６に流れるリーク電流を測定した。半導体素子１００のリーク電流は約１Ｅ−８Ａであり、良好であった。第２半導体層３２を第１半導体層３１に置き換えてバッファ領域３０を形成した例において、リーク電流は約１Ｅ−６Ａに増大した。これは、２次元電子ガスが生成され、Ｃドープのみではキャリアを補償しきれなくなったためであると考えられる。また、第２半導体層３２のＣドープ濃度を１Ｅ１７ｃｍ−３にして第２半導体層３２を形成した例では、リーク電流は約１Ｅ−５Ａに増大した。これは、１Ｅ１７ｃｍ−３程度のドープ濃度では第２半導体層３２のみでキャリアを補償することはできず、むしろ第２半導体層３２は第１半導体層３１に比べ成長速度が遅いためＩＩＩ族原料から取り込まれるＣが減少して第２半導体層３２中のｎ型キャリア濃度が増加したためであると考えられる。
図１３は、第２半導体層３２におけるＡｌ組成比変化の他の例を示す。Ｃドープ濃度は１Ｅ１９ｃｍ−３とした。Ａｌは、第１半導体層３１から第３半導体層３３にかけて曲線状に増加している。なお、Ａｌの組成比の増加は、第３半導体層３３に近いほど急峻である。第２半導体層３２をこのように構成した場合であっても、半導体素子１００のリーク電流を低減することができる。
図１４は、第２半導体層３２におけるＡｌ組成比変化の他の例を示す。Ｃドープ濃度は１Ｅ１９ｃｍ−３とした。Ａｌは、第１半導体層３１から第３半導体層３３にかけて５％のステップで段階的に増加している。第２半導体層３２をこのように構成した場合であっても、半導体素子１００のリーク電流を低減することができる。
図１５は、第２半導体層３２におけるＡｌ組成比変化の他の例を示す。Ｃドープ濃度は１Ｅ１９ｃｍ−３とした。Ａｌは、第１半導体層３１から第３半導体層３３にかけて２５％のステップで段階的に増加している。第２半導体層３２をこのように構成した場合であっても、半導体素子１００のリーク電流を低減することができる。
図１６は、第２半導体層３２におけるＡｌ組成比変化の他の例を示す。Ｃドープ濃度は１Ｅ１９ｃｍ−３とした。Ａｌは、第１半導体層３１から第３半導体層３３にかけて途中まで曲線状に増加し、途中から段階的に増加している。Ａｌの組成比が曲線状に変化する領域では、第３半導体層３３に近いほど、Ａｌの組成比の増加が急峻である。第２半導体層３２をこのように構成した場合であっても、半導体素子１００のリーク電流を低減することができる。
図１７は、第２半導体層３２におけるＡｌ組成比変化の他の例を示す。Ｃドープ濃度は１Ｅ１９ｃｍ−３とした。Ａｌは、第１半導体層３１から第３半導体層３３にかけて途中まで直線的に増加し、その後一端減少し、再び直線的に増加している。第２半導体層３２をこのように構成した場合であっても、半導体素子１００のリーク電流を低減することができる。
図１８は、第２半導体層３２におけるＡｌ組成比変化の他の例を示す。Ｃドープ濃度は１Ｅ１９ｃｍ−３とした。第２半導体層３２は、厚さが第３半導体層３３より薄く、第３半導体層３３と同一組成の層６２を、第３半導体層３３から離間した位置に有する。第２半導体層３２は、層の途中に厚さが例えば１ｎｍのＡｌＮ層を有する。第２半導体層３２は、層６２を一定の間隔で複数有してよい。こうすることで、基板全体の反りを制御することができる。第２半導体層３２をこのように構成した場合であっても、半導体素子１００のリーク電流を低減することができる。
図１９は、第２半導体層３２におけるＡｌ組成比変化の他の例を示す。Ｃドープ濃度は１Ｅ１９ｃｍ−３とした。第２半導体層３２は、第１半導体層３１との境界及び第３半導体層３３との境界の少なくとも一方に、厚さが第３半導体層３３より薄く、かつ、境界において第２半導体層３２と接する層と異なる組成の層６４を有する。例えば、第２半導体層３２は第３半導体層３３との境界に、第１半導体層３１と同一の組成の層６４を有する。より具体的には、第２半導体層３２は、第３半導体層３３との境界に、厚さが例えば１ｎｍのＧａＮ層を有してよい。こうすることで、バッファ領域３０の表面の結晶性が向上する。また、第２半導体層３２をこのように構成した場合であっても、リーク電流を低減することができる。
次に、半導体素子１００の製造方法を説明する。半導体素子１００の製造方法は、基板１０を用意する工程と、基板１０の上に介在層２０を形成する工程と、介在層２０の上で基板１０の上方にバッファ領域３０を形成する工程と、バッファ領域３０上に活性層７０を形成する工程と、活性層７０上に少なくとも２つの電極（７２、７４、７６）を形成する工程とを備える。
基板１０を用意する工程は、ＣＺ法で作成されたＳｉ（１１１）基板またはＳｉ（１１０）を用意する工程を含む。介在層２０を形成する工程は、温度を１１００℃に維持して、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ＴＭＡ（トリメチルアルミニウム）ガスとＮＨ３ガスを使って、基板１０の主面に厚さ約４０ｎｍのＡｌＮをエピタキシャル成長により堆積する工程を含む。以下の例では、エピタキシャル成長はＭＯＣＶＤ法により行う。それぞれの層の成長温度は９００℃以上、１３００℃以下であってよい。
バッファ領域３０を形成する工程は、第１の格子定数を有する第１半導体層３１を形成する工程と、第２の格子定数を有する第２半導体層３２を形成する工程と、第１の格子定数と異なる第３の格子定数を有する第３半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有する。第３の格子定数は第１の格子定数と異なる。第２の格子定数は、第１の格子定数と第３の格子定数の間の値を有する。第１の格子定数は基板１０の格子定数より小さくてよい。第２格子定数は第１の格子定数より小さくてよい。
第１半導体層３１を形成する工程は、介在層２０を形成した後に、ＴＭＧ（トリメチルガリウム）ガス及びＮＨ３ガスを供給し、介在層２０の上にＧａＮをエピタキシャル成長により堆積する工程を含む。第２半導体層３２を形成する工程は、ＴＭＧガス、ＴＭＡガス及びＮＨ３ガスを供給して、第１半導体層３１上に厚さ６０ｎｍのＡｌＧａＮをエピタキシャル成長により堆積する工程を含む。このとき、ＴＭＡガスの流量を徐々に増加させるように調節することにより傾斜したＡｌ組成比を有する第２半導体層３２を形成することができる。
第２半導体層３２を形成する工程は、不純物をドーピングする工程を含む。不純物は、電子を活性化させない原子を含む。具体的には不純物は、炭素、フッ素、塩素、マグネシウム、鉄、酸素、水素、亜鉛、銅、銀、金、ニッケル、コバルト、バナジウム、スカンジウム、リチウム、ナトリウム、ベリリウム、ホウ素の少なくともひとつを含む。不純物が例えば炭素である場合には、プロパンガスを同時に導入することにより第２半導体層３２にＣをドープすることができる。Ｃドープ濃度の制御はプロパンガスの流量を制御することにより行う。プロパンガスによるドーピング以外に、成長速度、成長温度、Ｖ／ＩＩＩ比、成長圧力などの成長条件を調整することによりＣドープ濃度を制御してもよい。第３半導体層３３を形成する工程は、ＴＭＡガス及びＮＨ３ガスを供給し、第２半導体層３２の上に厚さ６０ｎｍのＡｌＮをエピタキシャル成長により堆積する工程を含む。
バッファ領域３０を形成する工程は、第１半導体層３１を形成する工程、第２半導体層３２を形成する工程及び第３半導体層３３を形成する工程を順に含むサイクルを繰り返す工程を含む。１回のサイクルにより、第１半導体層３１、第２半導体層３２及び第３半導体層３３を含む複合層３５が形成される。複合層３５における第１半導体層３１は、成長時間を調節することにより厚さを、例えば、７０ｎｍ、９０ｎｍ、１２０ｎｍ、１５０ｎｍ、１９０ｎｍ、２４０ｎｍ、３００ｎｍ、３７０ｎｍ、４７０ｎｍ、６００ｎｍ、７９０ｎｍ、１０４０ｎｍのように変化させる工程を含む。
活性層７０を形成する工程は、電子走行層５０を形成する工程と、電子走行層５０の上に電子供給層６０を形成する工程を含む。電子走行層５０を形成する工程は、ＴＭＧガス及びＮＨ３ガスを供給して、バッファ領域３０の最上の第３半導体層３３の上に、厚さ１２００ｎｍのＧａＮをエピタキシャル成長により堆積する工程を含む。電子供給層６０を形成する工程は、ＴＭＡガス、ＴＭＧガス、ＮＨ３ガス、及びＳｉＨ４ガスを供給して、電子走行層５０の上に厚さ２５ｎｍのＳｉドープのＡｌＧａＮをエピタキシャル成長により堆積する工程を含む。
少なくとも２つの電極（７２、７４、７６）を形成する工程は、基板１０の表面にシリコン酸化膜を形成する工程と、電極用の開口を形成する工程と、電極を形成する工程を含む。基板１０の表面にシリコン酸化膜を形成する工程は、ＭＯＣＶＤ装置から基板１０を取り出し、プラズマＣＶＤ装置に基板１０を搬入して、基板１０の表面全体にシリコン酸化膜を形成する工程を含む。電極用の開口を形成する工程は、フォトリソグラフィー及びエッチングによりソース電極及びドレイン電極用の開口を形成する工程を含み、電極を形成する工程は、電子ビーム蒸着によりＴｉとＡｌを順次積層し、リフトオフ法により電子供給層６０とオーミック接触するソース電極７２及びドレイン電極７６を形成する工程を含む。電極用の開口を形成する工程は、フォトリソグラフィー及びエッチングによりゲート電極用の開口を形成する工程を含み、電極を形成する工程は電子ビーム蒸着によりＰｔとＡｕを順次積層し、リフトオフ法により電子供給層６０とショットキー接触するゲート電極７４を形成する工程を含む。
図２０は、本発明の第２実施形態に係る半導体素子２００の断面図を示す。半導体素子２００は、バッファ領域３０の構成が半導体素子１００と異なる。半導体素子２００のバッファ領域３０以外の構成は、半導体素子１００と同一であってよい。
バッファ領域３０は、第１の格子定数を有する第１半導体層３１と、第２の格子定数を有する第２半導体層３２と、第３の格子定数を有する第３半導体層３３と、第４の格子定数を有する第４半導体層３４とが順に積層した複合層３６を少なくとも一層有する。第３の格子定数は第１の格子定数と異なる。第２の格子定数は、第１の格子定数と第３の格子定数の間の値を有する。第４半導体層３４は第３半導体層３３に接してその上に形成される。第４半導体層３４は、第１の格子定数と第３の格子定数の間の第４の格子定数を有する。第４半導体層３４は第１半導体層３１と第３半導体層３３の間の熱膨張係数を有する。第４半導体層３４はＡｌｘ４Ｉｎｙ４Ｇａ１−ｘ４−ｙ４Ｎ（ただし、０＜ｘ４≦１、０≦ｙ４≦１、ｘ４＋ｙ４≦１）を含む。
第４半導体層３４は例えばＡｌＧａＮである。第４半導体層３４は、Ａｌの組成比に応じた格子定数及び熱膨張係数を有する。第４半導体層３４は、格子定数が、基板１０に近い側から遠い側に向かって増加している。つまり、第４半導体層３４は、Ａｌの割合が基板１０に近い側から遠い側に向かって減少する。第１半導体層３１から第４半導体層３４は、Ａｌの組成比の間にｘ１≦ｘ２、ｘ４≦ｘ３の関係を有する。
バッファ領域３０において、第２半導体層３２及び第４半導体層３４の少なくとも一方に不純物がドープされている。不純物は、電子を活性化させない原子を含む。ここで、電子を活性化させない原子とは、アクセプタ準位を形成するイオンまたは深い準位のイオンとなって電子をトラップすることができる原子を指す。不純物は、例えば、炭素、フッ素、塩素、マグネシウム、鉄、酸素、水素、亜鉛、銅、銀、金、ニッケル、コバルト、バナジウム、スカンジウム、リチウム、ナトリウム、ベリリウム、ホウ素の少なくともひとつを含む。不純物が炭素の場合、プロパンガスの導入によって第２半導体層３２及び第４半導体層３４には１Ｅ１９ｃｍ−３のドープ濃度でＣがドーピングされてよい。
不純物は、ホールを活性化させない原子を含んでよい。ここで、ホールを活性化させない原子とは、ドナー準位を形成するイオンまたは深い準位のイオンとなってホールをトラップすることができる原子を指す。不純物は、例えば、シリコン、酸素、ゲルマニウム、リン、ヒ素、アンチモンの少なくともひとつを含む。不純物がシリコンの場合、シランガスの導入によって第４半導体層３４には１Ｅ１９ｃｍ−３のドープ濃度でＳｉがドーピングされてよい。不純物は、第２半導体層３２のみにドープしてもよいし、第２半導体層３２及び第４半導体層３４の両方にドープしてもよい。また、不純物は、電子を活性化させない原子であってもよいし、ホールを活性化させない原子であってもよい。電子とホールとは対となって発生するので、２次元ホールガスを低減することで、２次元電子ガスの発生を抑制することができる。
バッファ領域３０は、第１半導体層３１、第２半導体層３２、第３半導体層３３、及び第４半導体層３４が順に積層された複合層３６を例えば１２層有する。それぞれの複合層３６において、第１半導体層３１の層厚は、例えば、基板１０側から順に１０ｎｍ、３０ｎｍ、６０ｎｍ、９０ｎｍ、１３０ｎｍ、１８０ｎｍ、２３０ｎｍ、３１０ｎｍ、４１０ｎｍ、５４０ｎｍ、７３０ｎｍ、９８０ｎｍである。第２半導体層３２の層厚は例えば６０ｎｍで一定である。第３半導体層３３の層厚は例えば６０ｎｍで一定である。第４半導体層３４の膜厚は例えば６０ｎｍで一定である。
図２１は、バッファ領域３０の膜厚方向におけるＡｌ組成比の変化を示す。ここでは、第１半導体層３１のＡｌの割合を０％とし、第３半導体層３３のＡｌの割合を１００％として示すが、これに限定されない。第２半導体層３２のＡｌの割合は第１半導体層３１から第３半導体層３３に向かって直線的に増加している。第４半導体層３４のＡｌの割合は第３半導体層３３から第１半導体層３１に向かって直線的に減少している。半導体素子２００について、各層の膜厚、各層の材料、印加電圧等の条件を、半導体素子１００の場合と同様の条件としてリーク電流を測定した結果、リーク電流は約１Ｅ−９Ａとなり、半導体素子１００に比べてさらに低減された。
次に、本発明の第２実施形態に係る半導体素子２００の製造方法を説明する。半導体素子２００の製造方法は、バッファ領域３０を形成する工程以外は半導体素子１００の製造方法と同様なので説明を省略する。バッファ領域３０を形成する工程は、第１の格子定数を有する第１半導体層３１を形成する工程と、第２の格子定数を有する第２半導体層３２を形成する工程と、第３の格子定数を有する第３半導体層３３を形成する工程と、第１の格子定数と第３の格子定数の間の格子定数を有する第４半導体層３４を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有する。第３の格子定数は第１の格子定数と異なる。第４の格子定数は、第１の格子定数と第３の格子定数の間の値を有する。第２の格子定数は、第１の格子定数と第３の格子定数の間の値を有する。
第１半導体層３１を形成する工程は、介在層２０を形成した後に、ＴＭＧ（トリメチルガリウム）ガス及びＮＨ３ガスを供給し、介在層２０の上にＧａＮをエピタキシャル成長により堆積する工程を含む。第２半導体層３２を形成する工程は、ＴＭＧガス、ＴＭＡガス及びＮＨ３ガスを供給して、第１半導体層３１上に厚さ６０ｎｍのＡｌＧａＮをエピタキシャル成長により堆積する工程を含む。このとき、ＴＭＡガスの流量を徐々に増加させるように調節することにより傾斜したＡｌ組成比を有する第２半導体層３２を形成することができる。
第２半導体層３２を形成する工程及び第４半導体層３４を形成する工程の少なくとも一方は、不純物をドーピングする工程を含む。第２半導体層３２を形成する工程は、不純物をドーピングする工程を含んでよい。不純物は、電子を活性化させない原子を含む。具体的には、電子を活性化させない不純物は、炭素、フッ素、塩素、マグネシウム、鉄、酸素、水素、亜鉛、銅、銀、金、ニッケル、コバルト、バナジウム、スカンジウム、リチウム、ナトリウム、ベリリウム、ホウ素の少なくともひとつを含む。不純物が例えば炭素である場合には、プロパンガスを同時に導入することにより第２半導体層３２にＣをドープすることができる。この場合、Ｃドープ濃度の制御はプロパンガスの流量を制御することにより行う。プロパンガスによるドーピング以外に、成長速度、成長温度、Ｖ／ＩＩＩ比、成長圧力などの成長条件を調整することによりＣドープ濃度を制御してもよい。第３半導体層３３を形成する工程は、ＴＭＡガス及びＮＨ３ガスを供給し、第２半導体層３２の上に厚さ６０ｎｍのＡｌＮをエピタキシャル成長により堆積する工程を含む。
第４半導体層３４を形成する工程は、ＴＭＧガス、ＴＭＡガス及びＮＨ３ガスを供給して、第３半導体層３３上に厚さ６０ｎｍのＡｌＧａＮをエピタキシャル成長により堆積する工程を含む。このとき、ＴＭＡガスの流量を徐々に減少させるように調節することにより傾斜したＡｌ組成比を有する第４半導体層３４を形成することができる。
第４半導体層３４を形成する工程は、不純物をドーピングする工程を含んでよい。不純物は、上述した電子を活性化させない原子であってよい。また、不純物は、ホールを活性化させない原子を含んでもよい。具体的には、ホールを活性化させない不純物はシリコン、酸素、ゲルマニウム、リン、ヒ素、アンチモンの少なくともひとつを含む。不純物が例えばシリコンである場合には、シランガスガスを同時に導入することにより第４半導体層３４にＳｉをドープすることができる。Ｓｉドープ濃度の制御はシランガスの流量を制御することにより行うことができる。なお、不純物のドーピングは、第２半導体層３２及び第４半導体層３４のいずれか一方に行っても良いし、両方に行ってもよい。第２半導体層３２及び第４半導体層３４にドープする不純物は、同じであってもよいし、異なってもよい。また、種類の異なる２種類以上の原子を第２半導体層３２及び第４半導体層３４にドープしてもよい。また、第２半導体層３２及び第４半導体層３４において、ドープ濃度は同じであっても良いし、違ってもよい。
バッファ領域３０を形成する工程は、第１半導体層３１を形成する工程、第２半導体層３２を形成する工程、第３半導体層３３を形成する工程、及び第４半導体層３４を形成する工程を順に含むサイクルを繰り返す工程を含む。１回のサイクルにより、第１半導体層３１、第２半導体層３２、第３半導体層３３、及び第４半導体層３４を含む複合層３６が形成される。複合層３６における第１半導体層３１は、成長時間を調節することにより厚さを、例えば、１０ｎｍ、３０ｎｍ、６０ｎｍ、９０ｎｍ、１３０ｎｍ、１８０ｎｍ、２３０ｎｍ、３１０ｎｍ、４１０ｎｍ、５４０ｎｍ、７３０ｎｍ、９８０ｎｍのように変化させる工程を含む。
図２２は、第２半導体層３２及び第４半導体層３４におけるＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。第２半導体層３２のＡｌの組成比は第１半導体層３１から第３半導体層３３にかけて曲線状に増加している。なお、Ａｌの組成比の増加は、第３半導体層３３に近いほど急峻である。また、第４半導体層３４のＡｌの組成比は第３半導体層３３から第１半導体層３１にかけて曲線状に減少している。なお、Ａｌの組成比の減少は、第３半導体層３３に近いほど急峻である。第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図２３は、第２半導体層３２及び第４半導体層３４におけるＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。第２半導体層３２のＡｌの組成比は第１半導体層３１から第３半導体層３３にかけて５％のステップで段階的に増加している。また、第４半導体層３４のＡｌの組成比は第３半導体層３３から第１半導体層３１にかけて５％のステップで段階的に減少している。第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図２４は、第２半導体層３２及び第４半導体層３４におけるＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。第２半導体層３２のＡｌの組成比は第１半導体層３１から第３半導体層３３にかけて２５％のステップで段階的に増加している。また、第４半導体層３４のＡｌの組成比は第３半導体層３３から第１半導体層３１にかけて２５％のステップで段階的に減少している。第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図２５は、第２半導体層３２及び第４半導体層３４におけるＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。第２半導体層３２のＡｌの組成比は第１半導体層３１から第３半導体層３３にかけて途中まで直線的に増加しその後減少し再び直線的に増加している。また、第４半導体層３４のＡｌの組成比は第３半導体層３３から第１半導体層３１にかけて途中まで直線的に減少しその後増加し再び直線的に減少している。第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図２６は、第２半導体層３２及び第４半導体層３４におけるＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。第２半導体層３２のＡｌの組成比は第１半導体層３１から第３半導体層３３にかけて途中まで曲線状に増加しその後段階的に増加している。なお、Ａｌの組成比が曲線状に変化する領域では、Ａｌの組成比の増加は、第３半導体層３３に近いほど急峻である。また、第４半導体層３４のＡｌの組成比は第３半導体層３３から第１半導体層３１にかけて途中まで段階的に減少し途中から曲線状に減少している。なお、Ａｌの組成比が曲線状に変化する領域では、Ａｌの組成比の減少は、第３半導体層３３に近いほど急峻である。第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図２７は、第２半導体層３２及び第４半導体層３４におけるＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。第２半導体層３２のＡｌの組成比は第１半導体層３１から第３半導体層３３にかけて曲線状に増加している。なお、Ａｌの組成比の増加は、第３半導体層３３に近いほど急峻である。また、第４半導体層３４のＡｌは第３半導体層３３から第１半導体層３１にかけて段階的に減少している。第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図２８は、第２半導体層３２及び第４半導体層３４におけるＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。第２半導体層３２は、厚さが第３半導体層３３より薄く、第３半導体層３３と同一組成の層６２を、第３半導体層３３から離間した位置に有する。また、第４半導体層３４は、厚さが第３半導体層３３より薄く、第３半導体層３３と同一組成の層６２を、第３半導体層３３から離間した位置に有する。第２半導体層３２及び第４半導体層３４は、層６２を一定の間隔で複数有してよい。第２半導体層３２は層の途中に例えば厚さ約１ｎｍのＡｌＮ層を有する。また、第４半導体層３４は層の途中に例えば厚さが約１ｎｍのＡｌＮ層を有する。こうすることで、ウエハ全体の反りを制御することができる。また、第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
第２半導体層３２は、第１半導体層３１との境界及び第３半導体層３３との境界の少なくとも一方に、厚さが第３半導体層３３より薄い半導体層を有してよい。当該半導体層は、第２半導体層３２と接する層と異なる組成を有する。第４半導体層３４は、第３半導体層３３との境界及び第１半導体層３１との境界の少なくとも一方に、厚さが第３半導体層３３より薄い半導体層を有してよい。当該半導体層は、第４半導体層３４と接する層と異なる組成を有する。
図２９は、第１半導体層３１と第２半導体層３２との境界、及び、第４半導体層３４と第１半導体層３１との境界に、第３半導体層３３より薄い半導体層６２が形成された場合のＡｌ組成比変化の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。例えば、第２半導体層３２は、第１半導体層３１との境界に第３半導体層３３と同一組成の半導体層６２を有する。半導体層６２は、厚さ約１ｎｍのＡｌＮ層であってよい。また、第４半導体層３４は、第１半導体層３１との境界に半導体層６２を有してよい。こうすることで、反りをプラス方向に制御することができた。また、第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図３０は、第２半導体層３２と第３半導体層３３との境界、及び、第３半導体層３３と第４半導体層３４との境界に、第３半導体層３３より薄い半導体層６４が形成された場合のＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。例えば、第２半導体層３２は、第３半導体層３３との境界に、第３半導体層３３と同一組成の半導体層６４を有する。半導体層６４は、厚さ約２ｎｍのＧａＮ層であってよい。また、第４半導体層３４は、第３半導体層３３との境界に半導体層６４を有してよい。こうすることで、バッファ領域３０の表面の結晶性が良くなり平坦化することができた。また、第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図３１は、第２半導体層３２及び第４半導体層３４のそれぞれと、隣接する層との境界において、半導体層６２または半導体層６４が形成された場合のＡｌ組成比変化の他の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。各境界に形成される半導体層６２および半導体層６４は、図２９および図３０に示した半導体層６２および半導体層６４と同様であってよい。本例の第２半導体層３２は第３半導体層３３との境界に厚さ約０．２ｎｍのＧａＮ層を有してよい。また、第４半導体層３４は、第３半導体層３３との境界に厚さ約０．２ｎｍのＧａＮ層を有してよい。第４半導体層３４は、第１半導体層３１との境界に厚さ約０．２ｎｍのＡｌＮ層を有してよい。こうすることで反りを制御しつつバッファ領域３０の表面の結晶性を良くし平坦化することができる。また、第２半導体層３２及び第４半導体層３４をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図３２は、半導体素子２００のバッファ領域３０における複合層３６ごとの第２半導体層３２及び第４半導体層３４の層厚を変化させた場合の、各複合層３６のＡｌ組成比の変化の例を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。ここで、基板１０に最も近い複合層３６を第１層目とし、基板１０に最も遠い複合層３６を第１２層目とする。本例では、基板１０から離れるに従い、第２半導体層３２および第４半導体層３４の膜厚を小さくした。これに伴い、第１層目の複合層３６から第１２層目の複合層３６に向かって、第２半導体層３２及び第４半導体層３４のＡｌ組成比の傾きが大きくなっている。
図３３は、図３２に示した例の各複合層３６における第２半導体層３２と第４半導体層３４の層厚を示す。なお、図３３における横軸は、第１層目から第１２層目までの複合層３６を示す。第２半導体層３２及び第４半導体層３４は第１層目から第１２層目まで一定の割合で厚さが減少している。バッファ領域３０をこのように構成した場合であっても、半導体素子２００のリーク電流は、半導体素子１００よりも低くなった。
図３４は、バッファ領域３０の複合層数が異なる例における複合層数とリーク電流及び反り量との関係を示す。なお本例では半導体素子２００の総膜厚を一定にし、かつ、総複合層数を１２とした。図３４における横軸は、ＡｌＧａＮ層が含まれている複合層３６の数、すなわち、バッファ領域３０の複合層３６の数を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。複合層数がゼロの場合には、リーク電流は１Ｅ−６Ａと大きい値を有し、反り量はプラス方向に大きい値を有する。
バッファ領域３０が複合層３６を１層有すると、リーク電流は１Ｅ−８Ａ以下まで低減され、反り量も大きく減少する。バッファ領域３０の複合層３６を増やすに従い、リーク電流及び反り量が徐々に減少する。バッファ領域３０の複合層数が１２の場合には、リーク電流は１Ｅ−１０Ａまで減少するが、反り量がマイナス方向へ大きい値を有する。このため、基板は大きく下に凸に反ってしまいデバイス作成が困難となり好ましくない。したがって、ＡｌＮ層とＧａＮ層とを積層した複合層３６を少なくとも一層設け、バッファ領域３０と組み合わせることが有効である。
図３５は、バッファ領域３０の第２半導体層３２及び第４半導体層３４の厚さとリーク電流との関係を示す。なお図３５における横軸は、ＡｌＧａＮ層あたりの厚さ、すなわり、第２半導体層３２及び第４半導体層３４の１層あたりの厚さを示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。第２半導体層３２及び第４半導体層３４の厚さが１ｎｍ未満ではリーク電流が約１Ｅ−６Ａである。第２半導体層３２及び第４半導体層３４の厚さを１ｎｍ以上とするとリーク電流は約１Ｅ−７Ａに減少する。したがって、第２半導体層３２及び第４半導体層３４の厚さは１ｎｍ以上が好ましい。
図３６は、第２半導体層３２及び第４半導体層３４にドーピングするＣドープ濃度とリーク電流との関係を示す。成長条件によりＣドープ濃度は異なるので、Ｃドープ濃度は平均値を示す。Ｃドープ濃度が１Ｅ１７ｃｍ−３から９Ｅ１９ｃｍ−３の範囲においてリーク電流は約４Ｅ−８Ａ以下となり良好である。しかしながら、Ｃドープ濃度が１Ｅ１７ｃｍ−３未満または１Ｅ２０ｃｍ−３以上の場合、リーク電流は約８Ｅ−５Ａとなり好ましくない。これは、ｎ型キャリアが増加して第２半導体層３２及び第４半導体層３４が低抵抗となったためであると考えられる。したがって、第２半導体層３２及び第４半導体層３４にドーピングするＣ濃度は、１Ｅ１７ｃｍ−３以上、１Ｅ２０ｃｍ−３未満が好ましい。
図３７は、Ｃに替えて、第２半導体層３２及び第４半導体層３４にフッ素、塩素、マグネシウム、鉄、酸素、または水素をドーピングした場合の不純物ドープ濃度とリーク電流との関係を示す。Ｃ濃度は５Ｅ１６ｃｍ−３に固定して測定した。不純物ドープ濃度が１Ｅ１８ｃｍ−３から９Ｅ１９ｃｍ−３の範囲においてリーク電流は低い値となり良好である。しかしながら、不純物ドープ濃度が１Ｅ１８ｃｍ−３未満、または１Ｅ２０ｃｍ−３以上になるとリーク電流が高い値となり好ましくない。これは、ｎ型キャリアが増加して第２半導体層３２及び第４半導体層３４が低抵抗となったためであると考えられる。
図３８は、第３半導体層３３をＡｌＧａＮとした場合の第３半導体層３３のＡｌの組成比とリーク電流との関係を示す。第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされている。この場合、第２半導体層３２と第４半導体層３４の最大Ａｌ組成比は、第３半導体層３３のＡｌ組成比と一致する。図３８に示すように、第３半導体層３３のＡｌの組成比を低下させるに従いリーク電流は減少する。しかしながら、Ａｌ組成比が５０％以下になると、バッファ領域３０の歪みを制御できなくなり、活性層７０にクラックが発生する場合がある。第３半導体層３３は、Ａｌ組成比が５０％より大きいＡｌＧａＮであってよい。
図３９は、第３半導体層３３中にドーピングするＣ濃度とリーク電流との関係を示す。ドーピングするＣ濃度が１Ｅ１７ｃｍ−３から９Ｅ１９ｃｍ−３の範囲であればリーク電流は約７Ｅ−８Ａ以下となり良好である。しかし、Ｃドープ濃度が１Ｅ１７ｃｍ−３未満、または１Ｅ２０ｃｍ−３以上になると、第３半導体層３３が低抵抗となりリーク電流が大きくなって好ましくない。したがって、第３半導体層３３にドーピングするＣ濃度は、１Ｅ１７ｃｍ−３以上、１Ｅ２０ｃｍ−３未満が好ましい。
図４０は、第１半導体層３１中にドーピングするＣ濃度とリーク電流との関係を示す。ドーピングするＣ濃度が１Ｅ１８ｃｍ−３から９Ｅ１９ｃｍ−３の範囲であればリーク電流は約１Ｅ−９Ａとなり良好である。しかし、Ｃドープ濃度が１Ｅ１７ｃｍ−３未満、または１Ｅ２０ｃｍ−３以上になると、第１半導体層３１が低抵抗となりリーク電流が大きくなって好ましくない。したがって、第１半導体層３１にドーピングするＣ濃度は、１Ｅ１８ｃｍ−３以上、１Ｅ２０ｃｍ−３未満が好ましい。
図４１は、バッファ領域３０の第１半導体層３１の層厚及び複合層数が異なる例１から５を示す。それぞれの例において、複合層数は、介在層２０の上に積層される複合層３６の順番を示し、厚さはそれぞれの複合層３６における第１半導体層３１の層厚を示す。例１から５において、第２半導体層３２及び第４半導体層３４にはＣが１Ｅ１９ｃｍ−３のドープ濃度でドーピングされており、各複合層３６の第１半導体層３１は、基板１０から離れる方向に層の厚みが徐々に増している。例５において、超格子構造は、厚さが５ｎｍの第１半導体層３１と厚さが５ｎｍの第３半導体層３３から成るペアが２０回繰り返されて構成されている。
図４２は、例１から例５の反り量及びリーク電流の測定結果を示す。いずれの例もリーク電流を９Ｅ−９Ａ以下に低減させることができ、反り量を＋３０μｍから−３０μｍの範囲に制御することができた。これらの結果より、バッファ領域３０の第１半導体層３１の厚さを４００ｎｍ以上とし、バッファ領域３０の複合層３６の第１半導体層３１の厚さを基板から離れる方向に徐々に厚くする構成が好ましいことがわかる。
次に、ＧａＮ層、ＡｌＮ層、ＧａＮ層をこの順に堆積して形成した積層体にドーピングを行った場合のキャリア状態密度分布を計算した結果について説明する。なお、ＧａＮ／ＡｌＮ／ＧａＮの積層体をモデルとして計算を行った。
図４３は、計算に使用した積層体を示す。積層体はＧａＮ層８０、ＡｌＮ層８１及びＧａＮ層８２をこの順に堆積した積層構造を有する。図４３において点線で示すように、ＧａＮ層８０とＡｌＮ層８１とのヘテロ界面には２次元電子ガスが生成されている。また、ＡｌＮ層８１とＧａＮ層８２とのヘテロ界面には２次元ホールガスが生成されている。
図４４は、図４３に示す積層体におけるＧａＮ層８２のキャリア状態密度分布を示す。ポテンシャルエネルギーが０ｅＶ付近の領域８４において小さいピークが示されている。このピークはその領域８４に浅いアクセプタ準位が形成されていることを示している。この浅いアクセプタ準位が、ＧａＮ層８２とＡｌＮ層８１とのヘテロ界面において２次元ホールガスを生成しているものと考えられる。
図４５は、図４３に示す積層体におけるＧａＮ層８０のキャリア状態密度分布を示す。ポテンシャルエネルギーが３ｅＶ付近の領域８６において、小さいピークが示されている。このピークはその領域８６に浅いドナー準位が形成されていることを示している。この浅いドナー準位が、ＧａＮ層８０とＡｌＮ層８１とのヘテロ界面において２次元電子ガスを生成しているものと考えられる。
図４６は、ＧａＮ層８０のＡｌＮ層８１側の表面にアクセプタ型不純物９０をドープした例を示す。アクセプタ型不純物として、ここでは炭素ＣＮを用いている。
図４７は、図４６に示す例におけるＧａＮ層８２のキャリア状態密度分布を示す。ポテンシャルエネルギーが０ｅＶ付近の領域９２において、浅いアクセプタ準位が消滅しているのがわかる。これは、ＧａＮ層８０にアクセプタ型不純物をドープしたことによりＧａＮ層８０のｎ型キャリアが減少したことに伴ってＧａＮ層８２のｐ型キャリアが減少したためであると考えられる。
図４８は、図４６に示す例におけるＧａＮ層８０のキャリア状態密度分布を示す。ポテンシャルエネルギーが０ｅＶ付近の領域９６において、炭素ＣＮのアクセプタ準位が形成されている。また、ポテンシャルエネルギーが３ｅＶ付近の領域９４において浅いドナー準位が残っている。これは、２次元電子ガスがアクセプタ型不純物のドープのみでは完全には消滅しないことを示す。また、アクセプタ型不純物のドープによってキャリア補償され、ｎ型キャリアが全体的に減少している。これらのことから、ＡｌＮ層８１の下側のＧａＮ層８０の表面にアクセプタ型不純物をドープすることで、キャリア補償によりｎ型キャリアを低減することができ、リーク電流を抑制できることがわかる。したがって、ＧａＮ層８０とＡｌＮ層８１との間にＡｌＧａＮ層を挿入して２次元電子ガスの生成を抑制し、キャリアを分散させた状態で、アクセプタ型不純物をドープすることで、浅いドナー準位を消滅させかつキャリア補償によりｎ型キャリアをさらに減少させることができるので、リーク電流をさらに低減することができる。
図４９は、ＧａＮ層８２のＡｌＮ層８１層側の表面にドナー型不純物９１をドープした例を示す。ドナー型不純物として酸素ＯＮを用いている。
図５０は、図４９に示す例においけるＧａＮ層８２のキャリア状態密度分布を示す。ポテンシャルエネルギーが３ｅＶ付近の領域９５において、酸素ＯＮのドナー準位が形成されている。また、ポテンシャルエネルギーが０ｅＶ付近の領域９３において、浅いアクセプタ準位が残っている。これは、２次元ホールガスがドナー型不純物のドープのみでは完全には消滅しないことを示す。また、ドナー型不純物のドープによってキャリア補償され、ｐ型キャリアが全体的に減少している。
図５１は、図４９に示す例におけるＧａＮ層８０のキャリア状態密度分布を示す。ポテンシャルエネルギーが３ｅＶ付近の領域９７において、浅いドナー準位が形成されている。これは、２次元電子ガスが消滅せず残っていることを示す。ＧａＮ層８２にドープするドナー濃度が高い場合には、ＧａＮ層８０にキャリアが供給されてしまうためドナー濃度を制御する必要がある。ＧａＮ層８２にドナー型不純物をドープすることによりＧａＮ層８０のｎ型キャリアが減少している。これは、ＧａＮ層８２のキャリア補償によりｐ型不純物が減少したためである。これらのことから、ＡｌＮ層８１の上側のＧａＮ層８２の表面にドナー型不純物をドープすることで、キャリア補償によりｐ型キャリアを低減することができ、リーク電流を抑制できることがわかる。したがって、ＧａＮ層８２とＡｌＮ層８１との間にＡｌＧａＮ層を挿入して２次元ホールガスの生成を抑制し、キャリアを分散させた状態で、ドナー型不純物をドープすることで、浅いアクセプタ準位を消滅させかつキャリア補償によりｐ型キャリアをさらに減少させることができるので、リーク電流をさらに低減することができる。
第１半導体層３１の層厚は５ｎｍ以上で、かつ、最も厚い層の層厚は４００ｎｍ以上、３０００ｎｍ以下であってよい。第１半導体層３１の最も厚い層の層厚が４００ｎｍ以上であれば、発生する反り量を制御できるので好ましい。また、最も厚い層の層厚が３０００ｎｍ以下であれば、成長時間が十分に短いので生産性が高く好ましい。
第２半導体層３２及び第４半導体層３４の層厚は、０．５ｎｍ以上であれば第１半導体層３１に内在する歪みを十分に抑制し、クラックの発生を抑えることができるので好ましい。また、第２半導体層３２及び第４半導体層３４の層厚は、２００ｎｍ以下であれば、成長時間が十分に短いので生産性が高く好ましい。
バッファ領域３０及び活性層７０を合わせたエピタキシャル層の総膜厚は、リーク電流を抑制し、十分な耐圧を得るために４μｍ以上であることが好ましい。また、第２半導体層３２及び第４半導体層３４の膜組成は、ひとつの複合層３６において対称でなくてもよく、発生する歪みを制御し、かつ、リーク電流を低減できればどのような膜組成であってもよい。複合層数の合計は２以上であればよく、総膜厚、反り量、転位密度などに応じて変更可能である。
半導体素子としてＨＥＭＴ型の電界効果トランジスタを例に説明してきたが、これに限定されず、絶縁ゲート型（ＭＩＳＦＥＴ、ＭＯＳＦＥＴ）、ショットキーゲート型（ＭＥＳＦＥＴ）などの電界効果トランジスタにも適用することができる。また、ソース電極７２、ゲート電極７４、ドレイン電極７６の代わりにカソード電極及びアノード電極を設けることで形成される各種のダイオードに対しても適用することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・基板、１１、３５、３６・・・複合層、１２・・・バッファ層、１３・・・ショットキー電極、１４・・・ＡｌＮ層、１５・・・ＧａＮ層、１６・・・ＡｌＧａＮ層、２０・・・介在層、３０・・・バッファ領域、３１・・・第１半導体層、３２・・・第２半導体層、３３・・・第３半導体層、３４・・・第４半導体層、５０・・・電子走行層、６０・・・電子供給層、６２、６４・・・層、７０・・・活性層、７２・・・ソース電極、７４・・・ゲート電極、７６・・・ドレイン電極、８０・・・ＧａＮ層、８１・・・ＡｌＮ層、８２・・・ＧａＮ層、８４・・・領域、８６・・・領域、９０・・・アクセプタ型不純物、９１・・・ドナー型不純物、９２・・・領域、９３・・・領域、９４・・・領域、９５・・・領域、９６・・・領域、９７・・・領域、１００、２００・・・半導体素子、３００・・・エピタキシャル積層基体

Claims (18)

  1. 基板と、
    前記基板の上方に形成されたバッファ領域と
    前記バッファ領域上に形成された活性層と、
    前記活性層上に形成された少なくとも２つの電極と、
    を備え、
    前記バッファ領域は、
    第１の格子定数を有する第１半導体層と、
    第２の格子定数を有する第２半導体層と、
    前記第１の格子定数とは異なる第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    ｘ１≦ｘ２≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記第２半導体層に不純物として炭素がドープされており、
    前記炭素のドープ濃度が１Ｅ１７ｃｍ −３ 以上９Ｅ１９ｃｍ −３ 以下であり、
    前記第２半導体層の厚さは１ｎｍ以上であり、
    前記バッファ領域の表面に、前記基板の裏面より低い電位を与え、前記基板の裏面と前記バッファ領域の表面との間の電圧を前記バッファ領域の膜厚に応じた範囲で変化させたときの前記基板の裏面および前記バッファ領域の表面との間の静電容量が略一定である半導体素子。
  2. 前記第１半導体層の熱膨張係数、前記第２半導体層の熱膨張係数及び前記第３半導体層の熱膨張係数は、前記基板の熱膨張係数より大きく、前記第２半導体層の熱膨張係数は前記第１半導体層の熱膨張係数と前記第３半導体層の熱膨張係数との間の値を有する請求項１に記載の半導体素子。
  3. 前記基板と前記バッファ領域との間に、前記第１の格子定数より小さい格子定数及び前記基板の熱膨張係数より大きい熱膨張係数を有する介在層をさらに備える請求項１または２に記載の半導体素子。
  4. 前記第１の格子定数は、前記基板の格子定数より小さく、前記第２の格子定数は、前記第１の格子定数より小さい請求項１から３のいずれか一項に記載の半導体素子。
  5. 基板と、
    前記基板の上方に形成されたバッファ領域と
    前記バッファ領域上に形成された活性層と、
    前記活性層上に形成された少なくとも２つの電極と、
    を備え、
    前記バッファ領域は、
    第１の格子定数を有する第１半導体層と、
    第２の格子定数を有する第２半導体層と、
    前記第１の格子定数とは異なる第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    ｘ１≦ｘ２≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記第２半導体層に不純物がドープされており、
    前記バッファ領域の表面に、前記基板の裏面より低い電位を与え、前記基板の裏面と前記バッファ領域の表面との間の電圧を前記バッファ領域の膜厚に応じた範囲で変化させたときの前記基板の裏面および前記バッファ領域の表面との間の静電容量が略一定であり、
    前記第２半導体層は、厚さが前記第３半導体層より薄く、前記第３半導体層と同一組成の層を、前記第３半導体層から離間した位置に有する半導体素子。
  6. 基板と、
    前記基板の上方に形成されたバッファ領域と
    前記バッファ領域上に形成された活性層と、
    前記活性層上に形成された少なくとも２つの電極と、
    を備え、
    前記バッファ領域は、
    第１の格子定数を有する第１半導体層と、
    第２の格子定数を有する第２半導体層と、
    前記第１の格子定数とは異なる第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    ｘ１≦ｘ２≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記第２半導体層に不純物がドープされており、
    前記バッファ領域の表面に、前記基板の裏面より低い電位を与え、前記基板の裏面と前記バッファ領域の表面との間の電圧を前記バッファ領域の膜厚に応じた範囲で変化させたときの前記基板の裏面および前記バッファ領域の表面との間の静電容量が略一定であり、
    前記第２半導体層は、前記第１半導体層との境界及び前記第３半導体層との境界の少なくとも一方に、厚さが前記第３半導体層より薄く、且つ、前記境界において前記第２半導体層と接する層と異なる組成の層を有する半導体素子。
  7. 基板と、
    前記基板の上方に形成されたバッファ領域と
    前記バッファ領域上に形成された活性層と、
    前記活性層上に形成された少なくとも２つの電極と、
    を備え、
    前記バッファ領域は、
    第１の格子定数を有する第１半導体層と、
    第２の格子定数を有する第２半導体層と、
    前記第１の格子定数とは異なる第３の格子定数を有する第３半導体層と、
    前記第１の格子定数と前記第３の格子定数の間の第４の格子定数を有する第４半導体層とが順に積層した複合層を少なくとも一層有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    前記第４半導体層はＡｌ ｘ４ Ｉｎ ｙ４ Ｇ ａ１−ｘ４−ｙ４ Ｎ（ただし、０＜ｘ４≦１、０≦ｙ４≦１、ｘ４＋ｙ４≦１）を含み、
    ｘ１≦ｘ２、ｘ４≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記第４半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって減少し、
    前記第２半導体層及び前記第４半導体層の少なくとも一方に不純物として炭素がドープされ、
    前記炭素のドープ濃度が１Ｅ１７ｃｍ −３ 以上９Ｅ１９ｃｍ −３ 以下であり、
    前記第２半導体層の厚さは１ｎｍ以上であり、
    前記バッファ領域の表面に、前記基板の裏面より低い電位を与え、前記基板の裏面と前記バッファ領域の表面との間の電圧を前記バッファ領域の膜厚に応じた範囲で変化させたときの前記基板の裏面および前記バッファ領域の表面との間の静電容量が略一定である半導体素子。
  8. 前記第１半導体層の熱膨張係数、前記第２半導体層の熱膨張係数、前記第３半導体層の熱膨張係数及び前記第４半導体層の熱膨張係数は、前記基板の熱膨張係数より大きく、前記第２半導体層の熱膨張係数及び前記第４半導体層の熱膨張係数は前記第１半導体層の熱膨張係数と前記第３半導体層の熱膨張係数との間の値を有する請求項７に記載の半導体素子。
  9. 前記基板と前記バッファ領域との間に、前記第１の格子定数より小さい格子定数及び前記基板の熱膨張係数より大きい熱膨張係数を有する介在層をさらに備える請求項７または８に記載の半導体素子。
  10. 前記第１の格子定数は、前記基板の格子定数より小さく、前記第２の格子定数は、前記第１の格子定数より小さい請求項７から９のいずれか一項に記載の半導体素子。
  11. 前記第２半導体層は、厚さが前記第３半導体層より薄く、前記第３半導体層と同一組成の層を、前記第３半導体層から離間した位置に有する請求項７から１０のいずれか一項に記載の半導体素子。
  12. 基板と、
    前記基板の上方に形成されたバッファ領域と
    前記バッファ領域上に形成された活性層と、
    前記活性層上に形成された少なくとも２つの電極と、
    を備え、
    前記バッファ領域は、
    第１の格子定数を有する第１半導体層と、
    第２の格子定数を有する第２半導体層と、
    前記第１の格子定数とは異なる第３の格子定数を有する第３半導体層と、
    前記第１の格子定数と前記第３の格子定数の間の第４の格子定数を有する第４半導体層とが順に積層した複合層を少なくとも一層有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    前記第４半導体層はＡｌ ｘ４ Ｉｎ ｙ４ Ｇ ａ１−ｘ４−ｙ４ Ｎ（ただし、０＜ｘ４≦１、０≦ｙ４≦１、ｘ４＋ｙ４≦１）を含み、
    ｘ１≦ｘ２、ｘ４≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記第４半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって減少し、
    前記第２半導体層及び前記第４半導体層の少なくとも一方に不純物として炭素がドープされ、
    前記バッファ領域の表面に、前記基板の裏面より低い電位を与え、前記基板の裏面と前記バッファ領域の表面との間の電圧を前記バッファ領域の膜厚に応じた範囲で変化させたときの前記基板の裏面および前記バッファ領域の表面との間の静電容量が略一定であり、
    前記第２半導体層は、前記第１半導体層との境界及び前記第３半導体層との境界の少なくとも一方に、厚さが前記第３半導体層より薄く、且つ、前記境界において前記第２半導体層と接する層と異なる組成の層を有する半導体素子。
  13. 基板と、
    前記基板の上方に形成されたバッファ領域と
    前記バッファ領域上に形成された活性層と、
    前記活性層上に形成された少なくとも２つの電極と、
    を備え、
    前記バッファ領域は、
    第１の格子定数を有する第１半導体層と、
    第２の格子定数を有する第２半導体層と、
    前記第１の格子定数とは異なる第３の格子定数を有する第３半導体層と、
    前記第１の格子定数と前記第３の格子定数の間の第４の格子定数を有する第４半導体層とが順に積層した複合層を少なくとも一層有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    前記第４半導体層はＡｌ ｘ４ Ｉｎ ｙ４ Ｇ ａ１−ｘ４−ｙ４ Ｎ（ただし、０＜ｘ４≦１、０≦ｙ４≦１、ｘ４＋ｙ４≦１）を含み、
    ｘ１≦ｘ２、ｘ４≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記第４半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって減少し、
    前記第２半導体層及び前記第４半導体層の少なくとも一方に不純物として炭素がドープされ、
    前記バッファ領域の表面に、前記基板の裏面より低い電位を与え、前記基板の裏面と前記バッファ領域の表面との間の電圧を前記バッファ領域の膜厚に応じた範囲で変化させたときの前記基板の裏面および前記バッファ領域の表面との間の静電容量が略一定であり、
    前記第４半導体層は、厚さが前記第３半導体層より薄く、前記第３半導体層と同一組成の層を、前記第３半導体層から離間した位置に有する半導体素子。
  14. 基板と、
    前記基板の上方に形成されたバッファ領域と
    前記バッファ領域上に形成された活性層と、
    前記活性層上に形成された少なくとも２つの電極と、
    を備え、
    前記バッファ領域は、
    第１の格子定数を有する第１半導体層と、
    第２の格子定数を有する第２半導体層と、
    前記第１の格子定数とは異なる第３の格子定数を有する第３半導体層と、
    前記第１の格子定数と前記第３の格子定数の間の第４の格子定数を有する第４半導体層とが順に積層した複合層を少なくとも一層有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    前記第４半導体層はＡｌ ｘ４ Ｉｎ ｙ４ Ｇ ａ１−ｘ４−ｙ４ Ｎ（ただし、０＜ｘ４≦１、０≦ｙ４≦１、ｘ４＋ｙ４≦１）を含み、
    ｘ１≦ｘ２、ｘ４≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記第４半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって減少し、
    前記第２半導体層及び前記第４半導体層の少なくとも一方に不純物として炭素がドープされ、
    前記バッファ領域の表面に、前記基板の裏面より低い電位を与え、前記基板の裏面と前記バッファ領域の表面との間の電圧を前記バッファ領域の膜厚に応じた範囲で変化させたときの前記基板の裏面および前記バッファ領域の表面との間の静電容量が略一定であり、
    前記第４半導体層は、前記第３半導体層との境界及び前記第１半導体層との境界の少なくとも一方に、厚さが前記第３半導体層より薄く、且つ、前記境界において前記第４半導体層と接する層と異なる組成の層を有する半導体素子。
  15. 前記第２半導体層及び前記第４半導体層は、前記複合層ごとに厚さが異なる請求項７から１４のいずれか一項に記載の半導体素子。
  16. 前記第２半導体層及び前記第４半導体層は、厚さが１ｎｍ以上である請求項７から１５のいずれか一項に記載の半導体素子。
  17. 基板を用意する工程と、
    前記基板の上方にバッファ領域を形成する工程と、
    前記バッファ領域上に活性層を形成する工程と、
    前記活性層上に少なくとも２つの電極を形成する工程と、
    を備え、
    前記バッファ領域を形成する工程は、
    第１の格子定数を有する第１半導体層を形成する工程と、
    第２の格子定数を有する第２半導体層を形成する工程と、
    前記第１の格子定数と異なる第３の格子定数を有する第３半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第２半導体層を形成する工程は、不純物として炭素をドーピングする工程を含み、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    ｘ１≦ｘ２≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記炭素のドープ濃度が１Ｅ１７ｃｍ −３ 以上９Ｅ１９ｃｍ −３ 以下であり、
    前記第２半導体層の厚さは１ｎｍ以上である半導体素子の製造方法。
  18. 基板を用意する工程と、
    前記基板の上方にバッファ領域を形成する工程と、
    前記バッファ領域上に活性層を形成する工程と、
    前記活性層上に少なくとも２つの電極を形成する工程と、
    を備え
    前記バッファ領域を形成する工程は、
    第１の格子定数を有する第１半導体層を形成する工程と、
    第２の格子定数を有する第２半導体層を形成する工程と、
    前記第１の格子定数と異なる第３の格子定数を有する第３半導体層を形成する工程と、
    前記第１の格子定数と前記第３の格子定数の間の格子定数を有する第４半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有し、
    前記第２の格子定数は、前記第１の格子定数と前記第３の格子定数の間の値を有し、
    前記第２半導体層を形成する工程及び前記第４半導体層を形成する工程の少なくとも一方は、不純物として炭素をドーピングする工程を含み、
    前記第１半導体層はＡｌ ｘ１ Ｉｎ ｙ１ Ｇａ １−ｘ１−ｙ１ Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌ ｘ２ Ｉｎ ｙ２ Ｇａ １−ｘ２−ｙ２ Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌ ｘ３ Ｉｎ ｙ３ Ｇａ １−ｘ３−ｙ３ Ｎ（ただし、０＜ｘ３≦１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    前記第４半導体層はＡｌ ｘ４ Ｉｎ ｙ４ Ｇ ａ１−ｘ４−ｙ４ Ｎ（ただし、０＜ｘ４≦１、０≦ｙ４≦１、ｘ４＋ｙ４≦１）を含み、
    ｘ１≦ｘ２、ｘ４≦ｘ３であり、
    前記第２半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって増加し、
    前記第４半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって減少し、
    前記炭素のドープ濃度が１Ｅ１７ｃｍ −３ 以上９Ｅ１９ｃｍ −３ 以下であり、
    前記第２半導体層の厚さは１ｎｍ以上である半導体素子の製造方法。
JP2011110673A 2011-05-17 2011-05-17 半導体素子及びその製造方法 Expired - Fee Related JP5624940B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011110673A JP5624940B2 (ja) 2011-05-17 2011-05-17 半導体素子及びその製造方法
EP12784883.6A EP2711975A1 (en) 2011-05-17 2012-05-10 Semiconductor element and method for producing same
PCT/JP2012/003077 WO2012157229A1 (ja) 2011-05-17 2012-05-10 半導体素子及びその製造方法
CN2012800113723A CN103430295A (zh) 2011-05-17 2012-05-10 半导体元件及其制造方法
US13/966,089 US20130328106A1 (en) 2011-05-17 2013-08-13 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011110673A JP5624940B2 (ja) 2011-05-17 2011-05-17 半導体素子及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012243868A JP2012243868A (ja) 2012-12-10
JP5624940B2 true JP5624940B2 (ja) 2014-11-12

Family

ID=47176581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011110673A Expired - Fee Related JP5624940B2 (ja) 2011-05-17 2011-05-17 半導体素子及びその製造方法

Country Status (5)

Country Link
US (1) US20130328106A1 (ja)
EP (1) EP2711975A1 (ja)
JP (1) JP5624940B2 (ja)
CN (1) CN103430295A (ja)
WO (1) WO2012157229A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946773B2 (en) * 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
JP5667136B2 (ja) * 2012-09-25 2015-02-12 古河電気工業株式会社 窒化物系化合物半導体素子およびその製造方法
JP6392498B2 (ja) * 2013-03-29 2018-09-19 富士通株式会社 化合物半導体装置及びその製造方法
JP2015053328A (ja) * 2013-09-05 2015-03-19 富士通株式会社 半導体装置
DE102013225632A1 (de) * 2013-12-11 2015-06-11 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Schicht
FR3019682B1 (fr) * 2014-04-04 2016-04-29 Thales Sa Couche tampon optimisee pour transistor a effet de champ a haute mobilite
JP2017199701A (ja) * 2014-09-10 2017-11-02 シャープ株式会社 窒化物半導体積層構造及びそれを用いた電子デバイス
JP6473017B2 (ja) * 2015-03-09 2019-02-20 エア・ウォーター株式会社 化合物半導体基板
CN105140365B (zh) * 2015-08-18 2018-03-06 西安电子科技大学 基于c面蓝宝石衬底上Ga极性黄光LED结构及其制作方法
CN105140355A (zh) * 2015-08-18 2015-12-09 西安电子科技大学 基于m面蓝宝石衬底上半极性（11-22）黄光LED材料及其制作方法
CN105098017B (zh) * 2015-08-18 2018-03-06 西安电子科技大学 基于c面蓝宝石衬底上N面黄光LED结构及其制作方法
FR3043251B1 (fr) * 2015-10-30 2022-11-11 Thales Sa Transistor a effet de champ a rendement et gain optimise
US10586701B2 (en) * 2016-02-26 2020-03-10 Sanken Electric Co., Ltd. Semiconductor base having a composition graded buffer layer stack
JP2017157711A (ja) * 2016-03-02 2017-09-07 株式会社東芝 半導体装置
WO2018051772A1 (ja) * 2016-09-14 2018-03-22 スタンレー電気株式会社 Ｉｉｉ族窒化物積層体、及び該積層体を有する半導体デバイス
JP6859084B2 (ja) * 2016-11-30 2021-04-14 住友化学株式会社 半導体基板
JP6376257B2 (ja) * 2017-09-01 2018-08-22 富士通株式会社 半導体装置
CN108400159B (zh) * 2018-01-25 2020-08-25 厦门市三安集成电路有限公司 具有多量子阱高阻缓冲层的hemt外延结构及制备方法
TWI803556B (zh) * 2018-12-28 2023-06-01 晶元光電股份有限公司 半導體疊層、半導體元件及其製造方法
CN115249741A (zh) * 2021-04-25 2022-10-28 联华电子股份有限公司 超晶格结构
CN115249740A (zh) * 2021-04-27 2022-10-28 中微半导体设备(上海)股份有限公司 一种半导体器件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI230978B (en) * 2003-01-17 2005-04-11 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
JP4525894B2 (ja) 2003-11-21 2010-08-18 サンケン電気株式会社 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
WO2008099949A1 (ja) * 2007-02-16 2008-08-21 Sumitomo Chemical Company, Limited 電界効果トランジスタ用エピタキシャル基板
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置
JP5564842B2 (ja) * 2009-07-10 2014-08-06 サンケン電気株式会社 半導体装置
JP5188545B2 (ja) * 2009-09-14 2013-04-24 コバレントマテリアル株式会社 化合物半導体基板

Also Published As

Publication number Publication date
WO2012157229A1 (ja) 2012-11-22
JP2012243868A (ja) 2012-12-10
CN103430295A (zh) 2013-12-04
US20130328106A1 (en) 2013-12-12
EP2711975A1 (en) 2014-03-26

Similar Documents

Publication Publication Date Title
JP5624940B2 (ja) 半導体素子及びその製造方法
JP5804768B2 (ja) 半導体素子及びその製造方法
JP6473017B2 (ja) 化合物半導体基板
CN110875387B (zh) 半导体器件和用于形成半导体器件的方法
JP5495069B2 (ja) 半導体素子及びその製造方法
JP5546514B2 (ja) 窒化物半導体素子及び製造方法
US8466495B2 (en) Field effect transistor with reduced gate leakage current
CN100530687C (zh) Ⅲ-v族高电子迁移率晶体管器件
JP5787417B2 (ja) 窒化物半導体基板
US8704207B2 (en) Semiconductor device having nitride semiconductor layer
CN107799583A (zh) 在异质基底上的第III 族氮化物缓冲层结构的p 型掺杂
JP2010232293A (ja) 半導体装置
JP2019134153A (ja) 窒化物半導体装置
JP2011187643A (ja) ヘテロ接合型電界効果トランジスタ
JP2018092985A (ja) 半導体基板の製造方法
JP2013207082A (ja) 窒化物半導体ショットキダイオードおよびその製造方法
CN105990419A (zh) 半导体装置及其制造方法
US20250210549A1 (en) Semiconductor device and method for manufacturing the same
JP2009289826A (ja) へテロ接合を有する半導体装置とその製造方法

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20120913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140121

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140324

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140423

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140909

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140929

R151 Written notification of patent or utility model registration

Ref document number: 5624940

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees